JPS62140576A - ペデスタルレベル検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 炎五斑１ 本発明は、ペデスタルレベル検出回路に関するものであ
る。

毘且ユ韮 ビデオディスクプレーψ等の記録情報再生装置において
は、映像信号に含まれる同期信号や制御信号の信号分離
やペデスタルレベルブなどの信号処理が行なわれるが、
これらの信号処理を行なうためには映像信号のペデスタ
ルレベルを検出するペデスタルレベル検出回路が不可欠
となる。

ところで、ペデスタルレベルを検出する場合、映像信号
のフロントポーチ又はバックポーチでのペデスタルレベ
ルを検出することになるが、従来では、ドロツプア・り
１・によって偽の水平同期信号が発生してフロントポー
チ又はバックポーチ以外のところのレベルを検出したり
、ドロップアウトがフロントポーチ又はバックボ〜ヂ以
外のところのレベルを検出したり、ドロップアウトがフ
ロントポーチ又（よバックポーチに発生して誤ったレベ
ルを検出することがあり、ドロップアウトの影響なしに
確実にペデスタルレベルをサンプリングすることができ
なかった。

ｌ豆匹嵐１ 本発明（よ、上述した点に鑑みなされたもので、確実に
フロントポーチでペデスタルレベルをサンプリングでき
るペデスタルレベル検出回路を提供でることを目的とす
る。

本発明によるペデスタルレベル検出回路は、ゲ°−ト信
号で水平同期信号の立下がりを検出し、この立下がりを
基準として１水平走査時間後の水平同期信号のフロント
ポーチにお（］る一定期間のサンプル期間信号を発生し
、このサンプル期間信号の発生期間でかつドロップアラ
１−検出信号の非発生期間において１ナンブリング信号
を発生し、このサンプリング信号ににっで映像信号のペ
デスタルレベルをサンプリングでる構成となっている。

実−１！ 昼下、本発明の実施例を図に基づいて詳細に説明する。

第１図（Ａ）において、ビデオディスク等の記録媒体か
ら読み取られたＦＭ映像信号は、入力端子１を介してア
ナログＬＰＦ　（ローパスフィルタ）２を経てＡ／Ｄ　
（アナログ／ディジタル）変換器４に供給される。当該
ＬＰＦ２はＡ／Ｄ変換における折り返しひずみを除去す
るものであるが、ＦＭ映像信号中に含まれるωｓ／２（
ωＳはＡ／Ｄ変換の際のサンプリング周波数）以上の成
分が非常に少なければ、当該ＬＰＦ２を省いてもよい。

Ａ／Ｄ変＠器４から出力されるディジタル化Ｆ　Ｍ映像
信号は、ディジタルＢＰＦ　（バンドパスフィルタ）６
に供給される。このディジタルＢＰＦ６は、ＦＭ音声信
号をも含む△／Ｄ変換出力から映像信号の検波に必要な
成分のみを抽出して次段のＦＭ検波回路７に供給する。

ディジタルＢＰＦ６としては、例えば第２図に示すよう
に、１クロック分の遅延を行なう互いに直列接続された
遅延回路６０１〜６０ｎと、遅延回路６０１の入力信号
及び遅延回路６０＋〜６０ｎの各出力信号に乗算係数に
□−ｋｎを乗する乗算器６１０〜６１ｎと、各乗算出力
を加算する加算器６２と、この加算出力をラッチするラ
ッチ回路６３とからなるＦＩＲフィルタ（非巡回形ディ
ジタルフィルタ）を用いることができ、乗算器６１０〜
６１ｎの各乗算係数ｋ（、−ｋｎを適当に選定すること
によって所望の振幅特性と群遅延特性を得ることができ
る。したがって、アナログＬＰＦ２によって群遅延ひず
みが生じる場合、ディジタルＢＰＦ６の群遅延特性をア
ナログしＰＦ２の逆特性とすることにより、群遅延ひず
みをなくした状態で、ＦＭ検波回路７にディジタル化Ｆ
Ｍ映像信号を供給することができる。また、アナログＬ
ＰＦ２の群遅延ひずみが小さく無視できる場合あるいは
アナログＬＰＦ２を削除した場合は、ディジタルＢＰＦ
６に位相直線型のフィルタを用いることにより、同様に
群遅延ひずみのない信号が得られる。第２図において、
ディジタルＢＰＦ６の係数ＫＯ〜Ｋｎをｎを中心に対称
（Ｋｏ　＝Ｋｎ　。

Ｋ１＝Ｋｎゼ・・・・・）とすれば、理想的な位相直線
フィルタとなる。

ＦＭ検波回路７は、例えば第１図（Ａ）に示すように、
ディジタル化ＦＭ映像信号をヒルベルト変換するヒルベ
ルト変換器７０と、ディジタル化ＦＭ映像信号をｎサン
プル期間だけ遅延させるｉｆヱ延回路７１と、ヒルベル
ト変換器７０及び遅延回路７１の各出力信号をそれぞれ
２乗して加算する２乗和回路７２と、遅延回路７１の出
力信号を１サンプル期間だけ遅延させる遅延回路７３と
、遅延回路７１．７３の各出力信号を！）算するマルチ
プライヤ７４と、このマルチプライヤ７４の出力信号を
２乗和回路７２の出力信号で除する除算器７５とから構
成されている。ヒルベルト変換器７０はトランスバーサ
ルフィルタ等で構成される。

また、遅延回路７１の遅延時間はヒルベルト変換器７０
の遅延時間と対応している。かかる構成のＦＭ検波回路
７に関しては、本願出願人により特願昭５９−２６２４
８１号にて提案されている。

第１図（Ｂ）において、ＦＭ検波回路７の検波出力が供
給されるビデオＬＰＦＩ○では、当該検波出力から映像
信号のベースバンド成分のみが抽出される。ビデオＬＰ
Ｆ１０のカッ１ヘオフ周波数は、ＮＴＳＣ方式の場合例
えば４．２ＭＨ２に設定される。第３図にはビデオＬＰ
Ｆ１０の一例の構成が示されており、このビデオＬＰＦ
１０は、４Ｎｆｓｃ　（Ｎは２以上の整数）のクロック
周波数にて動作しＦＭ検波されたディジタル化映像信号
に含まれる搬送波成分を除去しベースバンド成分のみを
抽出する前段の位相直線非巡回形ディジタルフィルタ（
ＦＩＲフィルタ＞１００と、このＦＩＲフィルタ１００
の出力を４ｆｓｃのクロック周波数にダウンサンプリン
グするダウンサンプリング回路１０１と、４ｆｓｃのク
ロック周波数にて動作しディジタル化映像信号の位相特
性の補償を行なう後段の巡回形ディジタルフィルタ（■
ＩＲフィルタ）１０２とから構成されている。

第４図（Ａ）〜（Ｃ）には、第３図における各部（Ａ）
〜（Ｃ）のスペクトラムが示されている。

ＦＭ検波出力（Ａ＞にはベースバンド映像信号の他にそ
の２次高調波成分も含まれており、ＦＩＲフィルタ１０
０を通過することによりその出力端にはベースバンド映
像信号（Ｂ）のみが導出されることになる。このベース
バンド映像信号（Ｂ）はダウンサンプリング回路１０１
で４Ｎｆｓｃのクロック周波数から４ｆｓｃのクロック
周波数にダウンサンプリングされる。ダウンサンプリン
グ後のスペクトラムは図（Ｂ）のものと同じである。

このように、サンプリング周波数を落すことにより、時
間的な余裕やハード吊の縮小が可能となる。

なお、ＦＩＲフィルタ１００を通過することによりディ
ジタル化映像信号の帯域が約４．２ＭＨ７と狭くなるの
で、サンプリング周波数を落しても何ら支障はないので
ある。ベースバンド映像信号（８）はダウンサンプリン
グＩＩＩＲフィルタ１０２で位相特性の補償が行なわれ
る。位相補償後のスペクトラム（Ｃ）も図（Ｂ）のもの
と同じである。

ビデオディスク等の場合、その再生信号の信号処理系が
従来アナログ的であったために、アナログで設計された
ビデオＬＰＦでは位相が回ってしまうことを前提として
、情報の記録時にビデオＬＰＦの位相ひずみを逆補償す
る形で逆方向にひずませて情報の記録が行なわれている
。従って、このような記録形態のビデオディスク等の再
生に際し、その再生信号をディジタル的に処理する場合
には、記録時の位相ひずみの逆補償弁を更に補償する必
要があり、この位相特性の補償がＩＩＲフィルタ１０２
で行なわれるのである。第５図には、ＩＩＲフィルタ１
０２の位相特性が示されている。

第６図乃至第８図には、ＦＩＲフィルタ１００、ダウン
サンプリング回路１０１及びＩＩＲフィルタ１０２の具
体的構成の一例が示されている。まず第６図において、
ＦＩＲフィルタ１００は、１クロック分の遅延を行なう
互いに直列接続された遅延回路１０３＋〜１０３ｎと、
遅延回路１０３１の入力信号及び遅延回路１０３１〜１
０３ｎの各出力信号に乗算係数ｋ（、−ｋｎを乗する乗
算器１０４０〜１０４ｎと、各乗算出力を加算する加算
器１０５と、この加算出力をラッチするＤ型フリップフ
ロップ等からなるラッチ回路１０６とから構成され、遅
延回路１０３１〜１０３ｎ及びラッチ回路１０６のクロ
ック周波数が４Ｎｆｓｃに設定されている。ダウンサン
プリング回路１０１は、第７図に示すように、Ｄ型フリ
ップフロップ等からなるラッチ回路１０７によって構成
され、そのクロック周波数が４ｆｓｃに設定されている
。

これにより、ラッチ回路１０７に入力されたデータはＮ
−１個おきに出力される。

また、ＩＩＲフィルタ１０２は、第８図に示ずように、
入力信号に乗算係数ｋｏを乗する乗算器１０８ｏと、こ
の乗算出力を１つの加算入力とする加算器１０９と、こ
の加算出力をラッチするＤ型フリップフロップ等からな
るラッチ回路１１０と、加算器１０９の加算出力を順次
１クロツタ分だけ遅延する互いに直列接続された遅延回
路１１１１〜１１１ｎと、これら遅延回路１１１１〜１
１１ｎの各出力に乗算係数に１〜ｋｎを乗する乗算器１
０８１〜１０８ｎとから構成され、ラッチ回路１１０及
び遅延回路１１１１〜１１１ｎのクロック周波数が４ｆ
ｓｃに設定されている。この回路構成において、乗算器
１０８０〜１０８ｎの各乗算係数に□−ｋｎを適当に設
定することにより、第５図に示す如き位相特性゛を得る
ことができる。

上述したビデオＬＰＦ１０においては、位相直線のＦＩ
Ｒフィルタ１００を前段に用いたことで、位相補償はす
べて後段のＩＩＲフィルタ１０２のみにて決定できると
共に、位相特性を変化させることなく振幅特性を調整す
ることができることになる。

なお、ダウンサンプリングをＩＩＲフィルタ１０２の前
で行なっているが、これは、ＩＩＲフィルタ１０２が１
クロック周期内で全演算を完了しなければならないこと
による。ダウンサンプリングをＩＩＲフィルタ１０２の
後で行なうには、上記理由によりバイブライン処理は不
可能であり、演算数を減らすか、高速の素子を使用しな
ければならないが、それにも限界がある。これに対し、
ダウンサンプリングをＩＩＲフィルタ１０２の前で行な
えば、当然、クロック周期が長くなり、それに伴い演算
数を増やせば、より正確な特性が得られ、安定性も増す
のである。

上述した構成のビデオＬＰＦＩＯにおいては、前段のＦ
ＩＲフィルタ１００を４Ｎｆｓｃのクロックで動作させ
、その出力をダウンサンプリング回路１０１で４ｆｓｃ
のクロックにダウンサンプリングするようにしたが、第
９図に示すように、ＦＩＲフィルタ１００’内の演算回
路以前でダウンサンプリングし、演算回路以降を４ｆｓ
ｃのクロックで動作させるように構成することも可能で
ある。このとき、ダウンサンプリング回路１０１は必要
ない。

すなわち、第９図において、ＦＩＲフィルタ１００′は
、１クロック分の遅延を行なう互いに直列接続された遅
延回路１１２１〜１１２ｎと、入力信号及び遅延回路１
１２１〜１１２ｎの各出力信号をラッチするＤ型フリッ
プフロップからなるラッチ回路１１３０〜１１３ｎと、
これらラッチ回路１１３０〜１１３ｎの各ラッチ出力に
乗算係数ｋｏ〜ｋｎを乗する乗算器１１４ｏ〜１１４ｎ
と、これら乗算出力を加算する加算器１１５と、この加
算出力をラッチするＤ型フリップフロップからなるラッ
チ回路１１６とからなり、遅延回路１１２＋〜１１２ｎ
の動作を４Ｎｆｓｃのクロックで行ない、次段のラッチ
回路１１３０〜１１３ｎの動作を４ｆｓｃのクロックで
行ない、終段の演算回路（乗算器１１４０〜１１４ｎ、
加算器１１５及びラッチ回路１１６）の動作を４ｆｓｃ
のクロックで行なう構成となっている。

かかる構成のＦＩＲフィルタ１００’″では、演算が４
ｆｓｃのクロックで行なわれるため不要な演算は省かれ
、またクロック周期が長くなるため演算回数の増加が可
能であり、相対的に、先述した構成のＦＩＲフィルタ１
、ＯＯよりも回路規模の縮小化が図れることになる。

なお、第６図と第９図においてＦＩＲフィルタが位相直
線特性であるためには、ディジタルＢＰＦ６と同様、係
数ＫＯ〜Ｋｎは中心に対して対称（Ｋｏ　＝Ｋｎ　、に
＋　＝Ｋｎ−＋、−−）でなければならない。

再び第１図（Ｂ）において、ビデオｌ−Ｐ　Ｆ　１０を
通過したディジタル化映像信号は、ディエンファシス回
路１１を通ってペデスタルクランプ手段を構成する加算
器１２、ペデスタルレベル検出回路１３及び信号分離回
路１４に供給される。

ところで、ディジタル的に信号処理を行なう場合、１語
当りのＲ子化ビット数ｎ　（ｂｉｔ／ｖｏｒｄ）が少な
い方が回路を設計する上で有利なことは明らかである。

しかしながら、ＦＭ検波出力を考えた場合、ディスクプ
レーヤの定常状態では、出力レベルは一定であるが、ス
ピンドルモータ２４の回転の立上がり、ＣＬＶ　（線速
度一定）ディスク再生時の丈−チやスキャン等の非定常
状態では、映像信号の直流成分が大きく変化する。非定
常状態において同期信号が検出不能となると、スピンド
ルサーボ回路２３においてロックできず、またクロック
発生回路２１においても同期不能となり、永久に定常状
態になり得ないので、非定常状態でも同期信号を検出で
きるようにする必要がある。そのためには、非定常状態
を基準にしてビット数ｎを設定しなければならない。

そこで、少なくとも信号分離回路１４の入力、即ちディ
エンファシス回路１１の出力までのビット数ｎを、非定
常状態を基準にしてペデスタルレベルが大幅に変化して
も十分なようにダイナミックレンジの広いビット数ｎ　
＋　（ｂｉｔ／ｗｏｒｄ）に設定する。これにより、定
常状態のみならず非定常状態であっても、ディエンファ
シス回路１１を経たＦＭ検波出力から信号分離回路１４
で同期信号を確実に検出できることになる。

ペデスタルレベル検出回路１３は、ペデスタルレベルＶ
ＰＤを検出し基準電圧ＶＲＦからペデスタルレベルＶｐ
ｏを減じた出力（ＶＲＦ　−ＶＰ　Ｏ）を発生し、加算
器１２にてディジタル化映像信号に加算してペデスタル
レベルの変動分をキャンセルすることにより、当該映像
信号をディジタル的にペデスタルクランプする。ペデス
タルクランプされたｎ　＋　（ｂｉｔ／ｗｏｒｄ）のデ
ータは加算器１２の出力においてｎ　ｚ　（ｂｉｔ／Ｗ
ｏｒｄ）のデータにビット削減される（ｎｚ　＜ｎ＋　
”）ｏ　ｎｚは定常状態での映像信号に対して必要なダ
イナミックレンジと分解能によって決定される。このビ
ット削減により、加ｐ器２以降の回路設計が容易となる
。また、ペデスタルクランプを行なうことにより、定常
状態のみならず非定常状態においても、ディジタル化映
像信号の信号レベルがｎ　２（ｂｉｔ／ｗｏｒｄ）のダ
イナミックレンジ内に入ることになるので、ＣＬＶのス
キセン時等の非定常状態でも、画像を見ることができる
ことになる。

なお、上記構成においては、ディジタル信号処理系を構
成する各回路のダイナミックレンジに関し、信号分離回
路１４の入ツノまでをｎ、　（ｂｉｔ／ｗｏｒｄ）のダ
イナミックレンジとし、映像処理に関しては、ディジタ
ル的にペデスタルクランプした後、ｎ　２（ｂｉｔ／ｗ
ｏｒｄ）にビット削減してダイナミックレンジを狭くす
るようにしたが、第１０図に示すように、ディジタルＦ
Ｍ検波回路７の出力を映像処理系と信号分離系の２系統
に分離し、各県のビット数ｎを異ならしめることも可能
である。

すなわち、第１０図において、信号分離系のビット数ｎ
は、非定常状態でペデスタルレベルが大幅に変化しても
十分なようにダイナミックレンジの広いビット数ｎ　＋
　（ｂｉｔ／ｗｏｒｄ）に設定される。このｎ　＋　（
ｂｉｔ／ｗｏｒｄ）のデータはＬＰＦｌ６を介して信号
分離回路１４に供給される。ＬＰＦｌ　６はその出力か
ら同期信号が検出可能となる程度の特性を持つフィルタ
であれば良く、よって簡略化されたフィルタ係数を使用
することにより簡単な構成となる。他方、映像処理系に
関しては、ｎｌより小なるビット数ｎ　２　（ｂｉｔ／
ｗｏｒｄ）のダイナミックレンジに設定される。ｎｚは
定常状態での映像信号に対して必要なダイナミックレン
ジと分解能によって決定される。

このように、ディジタルＦＭ検波出力をｎｌ。

ｎ　２（ｂｉｔ／ｗｏｒｄ）の２系統に分離することに
より、ビデオＬＰＦ１０以降の回路を定常状態の場合の
みを考慮するだけで設計できることになるので、回路構
成の簡略化が図れ、またスピンドルモータ２４の立上が
り等の非定常状態でも同期信号を確実に検出できること
になる。

なお、かかる回路構成においては、非定常状態ではペデ
スタルレベルの変化により画像を見れない場合が生ずる
が、これは定常状態時のみ画像が見れ、又非定常状態で
確実に同期信号を検出できれば良いという考えに基づく
ものである。但し、ＣＬＶスキャンでは、クロック発生
回路２１においである程度同期が取れているので、ペデ
スタル・レベルの変化が小さいときが多く、このときは
画像も見ることができる。

第１１図は、ペデスタルレベル検出回路１３の構成の一
例を示すブロック図である。本図において、ＬＰＦＩ　
１７でカラーバース１−が除去されたディジタル化映像
信号（ａ）はペデスタルサンプリング回路１１８及び同
期分離回路１１９にそれぞれ供給される。同期分離回路
１１９では、ディジタル化映像信号（ａ）に含まれる同
期信号（ｂ）が分離抽出され、当該同期信号（ｂ＞は立
上がり検出回路１２１及び立下がり検出回路１２０にそ
れぞれ供給される。立下がり検出回路１２０はタイミン
グ信号発生回路１２２から出力される第１のゲート信号
（Ｃ）の発生期間に同期信号（ｂ）の立下がりを、立上
がり検出回路１２１は第２のゲート信号（ｄ）の発生期
間に同期信号（ｂ）の立上がりをそれぞれ検出する。

タイミング信号発生回路１２２は、後述するドロップア
ウト検出回路１７（第１図（Ａ）参照）からのドロップ
アウト検出信号（Ｑ）の非発生期間においてクロック信
号に基づいて第１のゲート信号（Ｃ）を発生し、更に立
下がり検出回路１２０による立下がり検出タイミングを
基準にして、−・定時間後のドロップアウト検出信号（
Ｃ１）の非発生期間に第２のゲート信号（ｄ）を発生ず
る。

サンプル期間信号発生回路１２３では、立上がり検出回
路１２１の検出出力に応答して一定期間のサンプル期間
信号（ｅ）が発生され、パルス発生制御回路１２４に供
給される。

パルス発生制御回路１２４は、例えば、サンプル期間信
号発生回路１２３からのサンプル期間信号（ｅ）及びド
ロップアウト検出回路（Ｑ）を入力とする３人力ＡＮＤ
ゲート１２５と、立上がり検出回路１２１の検出出力を
セット（Ｓ）入力、ＡＮＤゲート１２５の出力をリセッ
ト（Ｒ）入力、クロック信号をクロック（ＧＫ）入力と
しかつそのＱ出力をＡＮＤゲート１２５の一人力とする
ＳＲフリップフロップ１２６とからなり、ＡＮＤゲート
１２５の出力パルスをサンプリングパルス（ｆ）として
ペデスタルサンプリング回路１１８に供給する。ペデス
タルサンプリング回路１１８はＤ型フリップフロップ等
からなり、サンプリングパルス（ｆ）に応答してディジ
タル化映像信号のペデスタルレベルＶＰ［）をラッチす
る。サンプリングされたペデスタルレベル■ρＤｌｒよ
、演算回路１２７で基準レベルＶＲＦから減算されかつ
複数のＨの間で平均化され、（ＶＲＦ　−ＶＰ　Ｄ　）
レベルの検出出力となる。

第１２図には第１１図の回路の動作波形が示されており
、図（ａ）〜（ｇ）は第１１図の各部（ａ）〜（Ｃ１）
の波形をそれぞれ対応して示している。

第１１図の構成のペデスタルレベル検出回路１３におい
ては、第１のゲート信号（Ｃ）で同期信号（ｂ）に含ま
れる水平同期信号の立下がりを検出し、この立下がりを
基準として水平同期信号幅相当の時間後に第２のゲート
信号（ｄ）を発生して水平同期信号（ｂ）の立上がりを
検出し、この立上がりを基準にしてサンプル期間信号（
ｅ）を発生するので、確実に水平同期信号をとらえ、水
平ブランキング期間のバックポーチにてペデスタルレベ
ルをサンプリングできることになる。また、ディジタル
化映像信号（ａ）はＬＰＦｌ　１７でカラーバーストが
除去されているため、カラーバーストがあった部分を含
んで広い期間のサンプリング期間信号（ｅ）を発生する
ことができる。

サンプリングパルス（ｆ）は、サンプリング期間信号（
ｅ）の発生期間でかつドロップアウト検出信＠（ｇ）の
非発生期間において発生され、クロック信号の１クロッ
ク分に相当するパルス幅を有している。従って、サンプ
ル期間より短いドロツブアウトがあれば、第１２図（ｆ
）に二点′４Ｆｉ線で示す如く、ドロップアウトの影響
なしに確実に１Ｈに１クロック分のサンプリングを行な
うことができる。また、第１．第２のゲート信号（Ｃ）
（ｄ）はドロップアウトが発生した部分を除いて発生さ
れるので、ドロップアウトによって偽の水平同期信号が
発生しても、この水平同期信号を基準として誤ってサン
プル期間信号を発生することもないのである。

ペデスタルレベル検出回路１３の出力（ＶＲＦ−Ｖｐｏ
）を、第１図（Ｂ）における加算器］２にて映像信号に
加算することにより、ペデスタルクランプが行なわれる
。また、ペデスタルレベルＰＤは第１図（Ｂ）における
信号分離回路１４にも供給され、当該回路１４において
は、ペデスタルレベルＶｐｏを基準レベルとして同期信
号や制御信号の分離が行なわれる。

なお、上記構成において、入力部分のＬＰＦ１１７は省
略可能であるが、省略した場合には、カラーバースト部
分以外の期間でサンプリング期間信号を発生させる必要
がある。また、パルス発生制御回路１２４の構成は、上
述した回路構成に限定されるものではなく、例えばマイ
クロプロセラ、　　ザを用いるなど、種々考えられる。

また、ＬＰＦ１１７と同期分離回路１１９は、後述の第
２１図におけるＬＰＦｌ　４５ａと信号検出回路１４５
Ｃでそれぞれ置換可能であり、これらの回路を共通に使
用してもよい。

第１３図には、第１１図における立下がり検出回路１２
０、立上がり検出回路１２１、タイミング信号発生回路
１２２及びサンプル期間信号発生回路１２３の具体的な
回路構成の一例が示されている。本図において、立下が
り検出回路１２０は、同期信号（ｂ）をデータ（Ｄ）入
力としかつクロック信号をクロック入力とするＤ型フリ
ップフロップ１２８と、同期信号（ｂ）を入力とするイ
ンバータ１２９Ａと、フリップフロップ１２８のＱ出力
、タイミング信号発生回路１２２からの第１のゲート信
号（Ｃ）及びインバータ１２９Ａからの出力を３人力と
する３人力ＮＡＮＤゲート１２９Ｂとから構成され、フ
リップフロップ１２８のＱ出力は同期信号（ｂ）が１ク
ロツク遅延されたちのとなり、ＮＡＮＯゲート１２９Ｂ
では、第１のゲート信号（Ｃ）が高レベルの期間中に同
期信号（１））の立下がり、すなわち水平同期信号の立
下りがあると、立下がりの瞬間に３人力が全て高レベル
となり、低レベルの検出出力が発生されるのである。

タイミング信号発生回路１２２は、立下がり検出回路１
２０の検出出力をロード（Ｌ）入力としかつタロツク信
号をクロック入力とする１Ｈカウンタ１３０と、このカ
ウンタ１３０の出力をデコードして所定の期間に第１．
第２のゲート信号（ｃ）、＜ｃｊ）を発生ずるゲート回
路１３１とからｈ■成されている。、１ト１カウンタ１
３０は水平同期信号の立下がりに同期して１Ｈ期間クロ
ックを力・クントするものであり、映像信号がＮＴＳＣ
の場合はりｏツクが１４．３ＭＨ７＝４ｆｓｃ＝９１０
ｆＨ（ｆ＋−＋は水平走査周波数）となり、９１０進行
カウンタとなる。また、ドロップアウトが発生している
期間はゲート信号（Ｃ）、（ｄ）を発生させない。

なお、図中には示していないが、１Ｈカウンタ１３０の
ロードが何回か連続して行なわれない場合には、強制的
に第１のゲート信号（Ｃ）を高レベルにして水平同期信
号立ち下がりを検出するようにする。これは、等化パル
スによって１／２Ｈずれた状態で１Ｈカウンタ１３０が
ロードされることにより、以後水平同期信号によるロー
ドが行なわれなくなり、ペデスタルレベルの検出が不可
能になることを防ぐためである。

立上がり検出回路１２１は、タイミング信号発生回路１
２２からの第２のゲート信号（ｄ）をデータ（Ｄ）入力
としかつ同期信号（ｂ）をクロック入力とするＤ型フリ
ップフロップ１３２からなり、第２のゲート信号１）が
高レベルの期間中に信号（ｂ）の立上がり、すなわち水
平同期信号の立上がりがあると、Ｑ出力端から高レベル
の検出出力を発生する。サンプル期間信号発生回路１２
３は、立上がり検出回路１２１の検出出力を口−ド（Ｌ
）入力かつイネーブル（ＥＮ）入力とする７ビツトカウ
ンタ１３３からなり、水平同期信号の立上がりの直前ま
では９０″がロードされ、水平同期信号の立上がりでカ
ウントを開始し、１１９６１１〜”　１２７　”の期間
をサンプル期間としてサシプル期間信号（ｅ）を出力す
る。カウントが“１２７”を越えて“０″になると、Ｄ
型フリップフロップ１３２をクリアしロード入力とイネ
ーブル入力を低レベルにして再びロード状態に房って停
止する。

なお、立下がり検出回路１２０とタイミング信号発生回
路１２２は、後述の第２１図におけるるＨＶ分離回路１
４５ｄと第３１図のシステムコントローラ１８のタイミ
ング信号発生部の一部であるとしてもよく、Ｈｖ′分離
回路１４５ｄにおける水平同期信号の立下がり検出と第
３１図におけるＤ型フリップフロップ１８０とインバー
タ１８１ＡとＮＡＮＤゲート１８１Ｂを立下がり検出回
路１２０で置換し、１ト１カウンタ１３０とゲート回路
１３１を第３１図の１Ｈカウンタ１８３とゲート回路１
８２Ａとでそれぞれ共通化してもよい。

第１４図は、ペデスタルレベル検出回路１３の他の構成
を示すブロック図であり、図中第１１図と同等部分は同
一符号により示されている。本図において、ＬＰＦｌ　
１７を経たディジタル化映像信号（ａ）から同期分離回
路１１９で分離抽出された同期信号（ｂ）は立下がり検
出回路１３４に供給される。立下がり検出回路１３４は
タイミング信号発生回路１３５から出力されるゲート信
号（Ｃ）の発生期間に同期信号（ｂ）の立下がりを検出
し、検出出力をタイミング信号発生回路１３５に供給す
る。

タイミング信号発生回路１３５は、ドロップアウト検出
信号（ｆ）の非発生期間においてクロック信号に基づい
てゲート信号（Ｃ）を発生し、更に立下がり検出回路１
３４により立下がり検出タイミングを基準にして１日後
の水平同期信号のフロントポーチにおいてサンプル期間
信号（ｄ）を発生し、パルス発生制御回路１３６に供給
する。

パルス発生制御回路１３６は、例えば、タイミング信号
発生回路１３５からのサンプル期間信号（ｄ）及びドロ
ップアウト検出信号（ｆ）を入力とする３人力ＡＮＤゲ
ート１３７と、タイミング発生回路１３５からのセット
信号をセット（Ｓ）入力、ＡＮＤゲート１３７の出力を
リセット（Ｒ）入力、クロック信号をクロック（ＣＫ）
入力としかつそのＱ出力をＡＮＤゲート１３７の一人力
とするＳＲフリップフロップ１３日とからなり、ＡＮＤ
ゲート１３７の出力パルスをサンプリングパルス（ｅ）
としてペデスタルサンプリング回路１１８に供給する。

以降の動作は第１１図のそれと同じである。

第１５図には第１４図の回路の動作波形が示されており
、図（ａ）〜（ｆ）は第１４図の各部（ａ）〜（ｆ）の
波形をそれぞれ対応して示している。

第１４図の構成のペデスタルレベル検出回路１３におい
ては、ゲート信号（Ｃ）で水平同期信号の立下がりを検
出し、この立下がりをｌｌとしてセット信号を発生して
ＡＮＤゲート１３７を問いた後、１Ｈ後のフロントポー
チに対応してサンプル期間信号（ｄ）を発生するので、
垂直ブランキング期間でもペデスタルレベルの検出が可
能となる。また、ペデスタルレベルをサンプリングした
後、ゲート信号（Ｃ）の発生中に水平同期信号の立下り
を検出できなかった場合は、立下がり検出回路１３４か
らペデスタルイネーブル信号を発生することにより、サ
ンプリングされたペデスタルレベルが無効であることを
次段の回路に知らせたり、前に検出されたペデスタルレ
ベルを保持させることができる。例えば、ペデスタルイ
ネーブル信号を演算回路１２７に入力することにより、
当該回路１２７が以前に出力した（ＶＲＦ　−ＶＰ　Ｄ
　）を引き続き出力するようにさせる。

ゲート信号（Ｃ）及びサンプル期間信号（ｄ）はドロッ
プアウトが発生した部分を除いて発生し、またパルス発
生制御回路１３６では、１クロック分だけサンプリング
パルス（ｅ）が発生するので、ドロップアウトによって
誤ってサンプル期間信号（ｄ）を発生することがなく、
サンプル期間中のドロップアウトの長さがサンプル期間
を越えなければ、第１５図（ｅ）に二点鎖線で示す如く
、ドロップアウトの影響なしに確実に１Ｈに１クロック
分のサンプリングを行なうことができる。

なお、転用例については、第１１図の構成の場合と同様
の態様が考えられる。

第１６図には、第１４図における立下がり検出回路１３
４及びタイミング信号発生回路１３５の具体的な回路構
成の一例が示されている。本図において、立下がり検出
回路１３４は、同期信号（ｂ）を反転クロック入力、ゲ
ート信号（Ｃ）をＪ入力とするＪＫフリップフロップ１
３９からなり、ゲート信号（Ｃ）が高レベルの期間中に
同期信号（１））の立下がりすなわち水平同期信号の立
下がりがあると、Ｑ出力が高レベルとなり、以後、リセ
ット信号が低レベルに遷移するまでＱ出力を高レベルに
保持する。リセット信号が低レベルになると、Ｑ出力も
低レベルになる。

タイミング信号発生回路１３５は、ＪＫフリップフロッ
プ１３９のＱ出力をデータ（Ｄ）入力、クロック信号を
クロック入力とするＤ型フリップフロップ１４０と、こ
のフリップフロップ１４０のＱ出力をＤ入力、クロック
信号をクロック入力とするＤ型フリップフロップ１４１
と、このフリップフロップ１４１のｄ出力をロード（Ｌ
）入力、クロック信号をクロック入力とする１Ｈカウン
タ１４２と、この１Ｈカウンタ１４２の出力をデコード
して所定の期間にゲート信号とリセット信号を発生する
ゲート回路１４３とからなり、ＪＫフリップフロップ１
３９のＱ出力が高レベルになった直後に、Ｄ型フリップ
フロップ１４０．１４１から１クロック分だけロードパ
ルスが発生されて１Ｈカウンタ１４２をロードし、これ
により１Ｈカウンタ１４２が水平同期信号の立下がりに
同期して１Ｈ期間をカウントする、１Ｈカウンタ１４２
は、映像信号がＮＴＳＣの場合はクロックが１４．３Ｍ
Ｈ２＝４ｆＳＣ＝９１Ｏｆ＋　（ｆ＋は水平走査周波数
）となり、９１０進カウンタとなる。

ゲート回路１４３において、ゲート信号（Ｃ）はドロッ
プアウトが発生している期間は発生されない。また、リ
セット信号はペデスタルイネーブル信号が次段の回路で
認識されるように、ゲート信＠（Ｃ）と充分な間隔を保
って１Ｈに１回のパルスとして発生される。

なお、第１６図の回路でも、等化パルスによる１Ｈカウ
ンタ１４２のロードのためにゲート信号（Ｃ）が１／２
Ｈずれることを防止するように、第１３図と同様の対策
を施ず。

また、第１６図の回路と、第２１図におけるＨＶ分離回
路１４５ｄ及び第３１図の回路との回路の置換や共通化
も、第１３図の場合と同様に可能である。

なお、上述したペデスタルレベル検出回路１３の各実施
例では、映像信号はディジタル化されているものとして
説明したが、ディジタル映画信号への適用に限定される
ものではなく、アナログ映像信号に対しても同様に適用
できる。

次に、第１図（Ｂ）におけるドロップアウト補正回路１
９について説明する。このドロップアウト補正回路１９
は、加算器１２から出力されるディジタル化映像信号の
ドロップアウトの補正を行なうが、垂直同期信号部分の
ドロップアウトに関しては、予め垂直同期信号の信号レ
ベルと等しいレベルに設定された補正信号と置換するこ
とによりドロップアウトの補正が行なわれる構成となっ
ている。

このドロップアウト補正回路１９の構成を第１７図に示
す。本図において、ディジタル化映像信号は第１の切換
スイッチ１９０の一人力となり、当該スイッチ１９０の
出力は第１の遅延回路１９１を介して第２の遅延回路１
９２及び３．５８ＭＨｚのＢＰＦ１９３に供給される。

ここで、ＢＰＦ１９３の遅延量をｄとした場合、第１の
遅延回路１９１の遅延量は１Ｈ−ｄに、第２の遅延回路
１９２（１）遅延ｍハｄ　１．：ｉＱ定サすル。８ＰＦ
１９３の出力は−２の係数を持つ乗は器１９４を介して
加算器１９５に供給され、第２の遅延回路１９２の出力
と加算される。加算器１９５の加算出力は第２の切換ス
イッチ１９６の一人力となり、当該スイッチ１９６の出
力は第１の切換スイッチ１９０の他人力となる。第１の
切換スイッチ１９０はドロップアウト検出回路１７（第
１図（Ａ＞参照）から供給されるドロップアウト検出信
号により切換え制御が行なわれる。

アドレス発生回路１９７では、信号分離回路１４から供
給される水平同期信号及び垂直同期信号に基づいてフィ
ールド識別信号、水平アドレス及び垂直アドレスが発生
され、これらアドレス情報に基づいて垂直同期レベル発
生回路１９８から既知である垂直同期信号の信号レベル
と等しいレベルに設定された補正信号が発生され、第２
の切換スイッチ１９６の他人力となる。切換信号発生回
路１９つでは、垂直アドレスに基づいて垂直同期信号の
発生期間に垂直同期期間信号が発生され、この垂直同期
期間信号は第２の切換スイッチ１９６を切換え制御する
切換信号となる。

ところで、第１８図に示すように、補正前の信号（Ａ）
における垂直同期パルスの部分でドロップアウトが生じ
た場合、この部分をそのまま１日前の信号（８）と買換
することによってドロップアウトの補正を行なうと、水
平相関が無いために補正後の信号（Ｃ）にあっては垂直
同期パルスの位置ずれを起すことがある（第１８図にお
いては、Ｏ印部分間で１／２Ｈの位置ずれが生じている
）。

このように垂直同期パルスの位置ずれが生じると、以降
の映像機器においてフィールド誤りを起す可能性がある
。しかしながら、垂直同期パルスのドロップアウト補正
を禁止すると、同期孔れを起ず可能性がある。

そこで、第１７図に示すように、ドロップアウトが垂直
同期パルス部分で生じた場合には、１Ｈ前の信号に代え
て垂直同期レベル発生回路１９８から出力される、垂直
同期信号の信号レベルとｔ９−しいレベルの補正信号を
第１の切換スイッチ１９０に供給し、ディジタル化映像
信号をこれと置換することにより、垂直同期パルスの位
置ずれを起すことなくドロップアウトの補正を行なうこ
とができる。

なお、第１７図において、１Ｈ前の信号により、ドロッ
プアウト補正を行なっているが、このときクロマ信号の
位相はそのままでは逆相になってしまう。そこで、第１
７図の破線で囲まれた回路により、クロマ信号の位相を
反転させており、これによってドロップアウト補正信号
のカラー化を可能にしている。したがって、ドロップア
ウト補正が輝度信号のみ（モノクロ）の場合、２Ｈ前の
信号（クロク信号が同相）の場合等では、ト記破線部分
の回路は除かれる。アドレス発生回路１９７と垂直同期
レベル発生回路１９８と切換信号発生回路１９９はシス
テムコントローラ１８に含めてもよく、第３１図におけ
る１Ｈカウンタ１８３゜ゲート回路１８２Ａ、１フレー
ムカウンタ１８９゜ゲート回路１８２Ｂ等で置換しても
よい。

第１図（Ａ）におけるドロップアウト検出回路１７はレ
ベルコンパレータ構成となっており、第１９図に示すよ
うに、ＦＭ検波回路７の２乗和回路７２の出力信号、即
ちディジタル化ＦＭ映像信号（△）のエンベロープ成分
の２乗信号（Ｂ）の信号レベルが所定値以下になったこ
とを検出してドロップアウト検出信号（Ｃ）を出力する
。この構成によれば、ＦＭ検波回路７にレベルコンパレ
ータを付加するだけでドロップアウト検出回路を構成で
きるから、ドロップアウトの検出を簡単な回路構成にて
確実に行なうことができると共に、検出動作がすべてデ
ィジタル的に行なわれるので安定した特性が得られるこ
とになる。

なお、エンベロープの急な変化により２乗和回路７２の
出力に生じるリンギング（第１９図（Ｂ）に一点鎖線で
囲んで示した部分）によって検波出力が乱れる可能性が
あるが、２乗和回路７２の出力信号（Ｂ）の信号レベル
が所定値以下になる前０１ポイント及び当該レベルが所
定値以上になった後口２ポイントの区間もドロップアウ
ト区間としてドロップアウト検出信号（Ｄ）を出力する
ことにより、以降の補正を確実に実行できることになる
。このとき、ヒルベルト変換器７０の遅延分だけリンギ
ングの出る可能性があるので、ｎｌ。

ｎ２は遅延回路７１の遅延時間口に等しいか、又はそれ
よりも大きく設定される。

第１図（Ｂ）における信号分離回路１４では、ディジタ
ル化映像信号に含まれるカラーバースト信号及び水平同
期信号や垂直同期信号等と共に、フレーム番号やストッ
プコード等の制御信号の分離抽出が行なわれる。この信
号分離のために、第２０図に示づように、制御１１　（
、ｉ’　号Ａを分離抽出するための第１の基準レベルＶ
ＴＩＩ＋　と、同期信号Ｂを分離抽出するための第２の
Ｍ準しベルＶＴＨ２とが設定される。

この信号分離回路１４の構成を第２１図に示ず。

本図において、ペデスタルレベル検出回路１３では先述
した如くディジタル化映像信号のペデスタルレベルが検
出され、最小値検出回路２０ではディジタル化映像信号
の所定期間内の最小値レベルが検出される。最小値検出
回路２０の構成に関しては後で詳細に説明する。このペ
デスタルレベル検出回路１３及び最小値検出回路２０の
各検出レベルに基づいて第１．第２の基準レベルＶＴＩ
−１１゜ＶＴＩ−１２が設定されるのであるが、基準レ
ベル発生回路１４０はペデスタルレベル検出回路１３の
検出レベルのみに基づいて当該レベルに一定値を加算す
ることによって第１の基準レベルＶＴＨＩを発生し、基
準レベル発生回路１４１はペデスタルレベル検出回路１
３及び最小値検出回路２０の各検出レベルに基づいて両
レベルの中間値を第２の基準レベルＶＴＩ−１２として
発生する。、基準レベル発生回路１４２，１４３は最小
値検出回路２０の検出レベルのみに基づいて第１．第２
の基準レベルＶＴＨ１，ＶＴＨ２を発生する。

基準レベル発生回路１４０〜１４３の各出力はセレクタ
１４４に供給され、このセレクタ１４４はシステムコン
トローラ１８から同期成立判別信号が供給されていると
き、即ち同期が安定しているときは基準レベル発生回路
１４０，１４１で発生された第１．第２の基準レベルＶ
ＴＨＩ、ＶＴＨ２を選択し、それ以外即ち同期が不安定
なときは基準レベル発生回路１４２．１４．３で発生さ
れた第１．第２の基準レベルＶｖ＋−ｚ　、ＶＴＩ−１
２を選択する。なお、システムコントローラ１８では、
内部クロックを基にした基準同期パルスと抽出された同
期パルスとの比較によって同期が成立しているか否かの
判別が行なわれる。セレクタ１４４で選択された第１．
第２の基準レベルＶＴＩ−１１゜ＶＴＩ−１２は信号検
出回路１４５Ｃに供給され、この信号検出回路１４５Ｃ
はこれら基準レベルＶＴト１１．ＶＴｌ−１２に基づい
てＩ−ＰＦ１４５ａを通過したディジタル化映像信号か
ら制御信号へ及び同明信号Ｂを分離抽出する。

ずなわら、上述した構成の信号分離回路１４では、１Ｈ
同期が安定しているときには、ペデスタルレベル及びペ
デスタルレベルと最小値レベルに基づいて設定された第
１．第２の基準レベルＶＴ＋−ｚ　、ＶｖＨ２を基準に
、又スピンドルモータ２４の回転立上がり時あるいはＣ
ＬＶディスクのザーチやスキャン中など同期が不安定な
ときには、ペデスタルの検出位置が定まらずその値が定
まらないので、最小値レベルのみに基づいて設定された
第１．第２の基準レベルＶＴＨＩ　、ＶＴＨ２を基準に
制御信号△及び同期信号Ｂの分離抽出が行なわれるので
ある。これによれば、同期安定時のみならず同期不安定
時にも、安定かつ確実に信号分離が行なわれることにな
る。分離された同期信号ＢはＨＶ分離回路１４５ｄに入
力され、システムコントローラ１８からのＨＳゲート信
号が高レベルのときに立下がりを検出することにより水
平同期信号が分離される。また同期信号ＢはＨＶ分離回
路１４５ｄＧ、：おいて積分処理され、所定基準レベル
に基づいて垂直同期信号が分離される。ディジタル化映
像信号はＬＰＦ１４５ａと共に「５ＣＢＰＦＩ　４５ｂ
に入力され、ｆｓｃＢＰＦ１４５ｂからは色信号成分を
含ｌυだカラーバースト信号が出力される。

ところで、信号検出回路１４５Ｃにおける同明信号の検
出に関しては、第２２図に示ηように、ディジタル化映
像信号を所定クロック毎にリンブリングしく図のＸ印が
サンプル点）、同期信号の信号レベルが基準レベルＶＴ
Ｉ−１２を越えた時点をもって同期信号の検出を行なう
ようになっている。

この同期信号検出回路の構成を第２３図に示す。

本図において、基準レベル発生回路１４１（又は１４３
）からの基準レベルＶＴ）−１２及びＬＰＦ１４５ａを
通過したディジタル化映像信号を入力とする減算器１４
６は、各サンプル点でルベルＶＴＲ２に対する映像信号
の信号レベルのレベル差を算出すると共に、映保信号レ
ベルが基準レベルＶＴＩ−１２よりも小であるサンプル
点を同期信号として検出する。減算器１４６で亦出され
たレベル差信号は遅延回路１４７、符号判定回路１４８
及びＲＯＭ（リード・オンリー・メモリ）等の記憶装置
１４９に供給される。遅延回路１４７は１クロック相当
分の遅延但を有し、減算器１４６からのレベル差信号を
遅延して符号判定回路１４８及び記憶装置１４９に供給
する。符号判定回路１４８は遅延回路１４７の出力Ａが
正でかつ減算器１４６の出力Ｂが負の状態、即ち遅延回
路１４７の出力Ａが基準レベルＶＴ）＋２を越える直前
のサンプル点ａでのレベル差でかつ減算器１４６の出力
Ｂが基準レベルＶＴＨ２を越えた直後のサンプル点すで
のレベル差であることを判定し、判定信号を記憶装置１
４９に供給する。

記憶装置１４９には、例えば第２４図に示す如き時間テ
ーブルが予め記憶されており、記憶装置１４９は符号判
定回路１４８から判定信号が発生された時における遅延
回路１４７及び減算器１４６の各出力、即ち上記２つの
サンプル点ａ、ｂにおけるレベル差Ａ、Ｂに基づいて対
応する時間情報を出力する。記憶装置１４９の入力Ａ、
Ｂ及び出力は共に例えば４ビツトのデータとなっており
、入力Ａ、Ｂの４ビツトのうち最初の１ビツトは符号ビ
ットであり、２の補数で表現されている。記憶装置１４
９の出力である時間情報は、同期信号の信号レベルが基
準レベルＶＴＩ−１２を越えた時点Ｃとサンプル点ａ又
はｂどの時間差であり、これにより、上記時点Ｃがサン
プル点と時間的に一致しない場合であっても、同期信号
の立下がりのエツジの位置を正確に検出できることにな
る。

次に、第２１図における最小値検出回路２０について説
明する。第２５図において、カウンタ２００はクロック
をカウントすることにより例えば１日相当期間毎に第１
の期間パルスを発生ずると共に、１日相当期間よりも長
い期間毎に第２の期間パルスを発生する。これら期間パ
ルスはセレクタ２０１に供給され、定常状態では第１の
期間パルスが、スピンドルモータ２４の回転立上がり時
やＣＬＶサーチまたはスキ１７ン時等、ディスクの回転
が不安定な非定常状態では第２の期間パルスが選択され
てレジスタ２０２及び平均化回路２０３に供給される。

ＬＰＦｌ　４５ａの出力のディジタル化映像信号を一人
力とする比較器２０４は、その入力データＡとレジスタ
２０２に格納されているデータＢとをクロックの発生毎
に比較し、小さい方のデータをレジスタ２０２に供給す
る。ただし、比較器２０４はドロップアウト発生時には
その動作を停止するようになっている。レジスタ２０２
はセレクタ２０”ｌから供給される第１又は第２の期間
パルスによってリセットされるので、レジスタ２０２に
は前回のリセット時点から最も小さい値が格納されるこ
とになる。レジスタ２０２に格納された最小（直は第１
又は第２の期間パルスの発生毎に平均化回路２０３にロ
ードされ、平均化回路２０３では２以上の検出期間の各
最小値を平均化して最終的に最小値として出力する。

かかる構成において、映像信号では通常、同期信号期間
にあるとき最小値が現われるので、検出期間（第１の期
間パルスの発生間隔）として１日期間が設定されている
が、スピンドルモータ２４の回転立上がり時やＣＬＶサ
ーチまたはスキャン時等の非定常状態には、ディスクの
回転が安定しないため１日期間の長さが変動することに
なる。

このとき、第１の期間パルスに基づく通常の間隔で最小
値検出を行なうと、同期信号が当該間隔内に含まれない
場合が生ずる。そこで、非定常状態では、１日Ｉ′！Ｉ
′１間相当よりも長い期間毎に発生される第２の期間、
パルスを用いることにより、検出期間内に同期信号が含
まれることになるので、確実に最小値レベルを検出でき
、最小値レベルの値の変動を小さくできることになる。

また、ドロップアウト発生時は一時的に同期信号の信号
レベルよりも小さい値が発生する場合があるが、ドロッ
プアウト区間は比較器２０４の動作を停止して検出動作
を禁止することにより、最小値の誤検出を未然に防止で
きることになる。

また、ドロップアウト検出信号により、カウンタ２００
をリセットし、カウンタ２００はドロップアウト以後再
び所定期間のカウントを開始するので、ドロップアウト
によっては同明信号部分が欠落しても、次の期間パルス
を発生するまでに確実に同期信号部分のレベル検出が行
なえる。

第１図（Ｂ）におけるクロック発生回路２１は、基準信
号発生器２２からの基準水平同期信号または信号分離回
路１４からの水平同期信号またはカラーバースト信号に
基づいて４ｆｓｃ　（ｆｓｃはサブキャリア周波数）及
び４Ｎｆｓｃ　　（例えば１２ｆｓｃ）のクロックを発
生するものであり、ＰＬＬ（フェイズロックドループ）
回路構成となっている。ここで発生された４ｆｓｃ及び
４ＮｆｓＣのクロックはディジタル的信号処理のための
クロックとして用いられ、Ａ／Ｄ変換器４のサンプリン
グクロックとビデオＬＰＦ１０までの信号処理のクロッ
クを４Ｎ　ｆｓ　ｃとし、ビデオＬＰＦ１０の出力から
４ｆｓｃにダウンサンプリングする。

クロック発生回路２１の構成を第２６図に示す。

本図において、カラーバースト信号を比較基準入力とす
る位相比較器２１０はサンプリングパルス発生回路２１
１を介して供給されるサンプリングパルスＣＫ＋　、Ｃ
Ｋ２に応答して位相比較を行なう。なお、ＰＬＬを基準
水平同期信号あるいは水平同期信号にロックさせる場合
には、位相比較器２１０を使用せず、図示されていない
別の位相比較器を用いて、これらの信号の一方と２ｆｓ
ｃを１　／　４５５　ＬだｆＨの信号とを位相比較し、
その出力をＬＰＦ２１２に入力する。

以下、カラーバースト信号にロックさせる場合について
のみ説明する。位相比較器２１０の比較出力はＬＰＦ２
１２を介してＤ／Ａ変換器２１３に供給され、アナログ
信号に変換されてＶＣ○（電圧制御発撮器）２１４の制
御信号となる。ＶＣＯ２１４の発振周波数は１２ｆｓｃ
に設定されており、そのままクロック１２ｆｓｃとして
出力されると共に、１／３分周器２１５で４　ｆ　ｓ’
　ｃに分周される。このクロック４ｆｓｃはそのまま出
力されると共に、サンプリングパルス発生回路２１１の
一人力となり、更には１／２分周器２１６及び２１７で
ｆＳＣに分周されて位相比較器２１０の比較入力となる
。サンプリングパルス発生回路２１１にはゲートパルス
発生回路２１８で発生されるゲートパルスが他人力とし
て供給されており、従って位相比較器２１０にはゲート
パルスの発生期間のみサンプリングパルスＣＫ＋　、Ｃ
Ｋ２が供給されることになる。ゲートパルス発生回路２
１８は水平同期信号に基づいて４ｔ’ｓｃに同期して第
２７図に示すように、カラーバースト信号（Ａ）の振幅
が一定な中央部分に相当する期間だけゲートパルス（Ｂ
）を発生する。

位相比較器２１０においては、第２８図に示すように、
カラーバースト信号が加減算器２１９゜２２０の一人力
となり、各加減算出力は遅延回路２２１．２２２を経て
加減算器２１９，２２０の他人力となると共に、割算器
２２３で割り算される。加減粋器２１９．２２０の加減
算（±）制御は、第２９図に示すクロックパルスｆｓｃ
　（Ｂ）に基づいてサンプル点Ｓ＋　、８２では加算、
サンプル点３３　、ＳＪでは減算となるように行なわれ
る。但し、静止画再生などでトラックジャンプを行った
ときには、カラーバースト信号の位相が１８０°変化す
るので、トラックジャンプのたびにクロックパルスｆｓ
ｃ　（Ｂ）の位相を反転さけてＰＬＬのロックを維持す
る。これは、第１図（Ｂ）のシステムコントローラ１８
から供給されるクロマ反転制御信号により１／２分周器
２１７を制御することによって行われる。

また、サンプリングパルス発生回路２１１はＤ型フリッ
プフロップで構成され、サンプリングクロックＧＫ＋’
、ＣＫ２は、４ｆｓｃと同期しており、その周波数の１
／２でかつ互いに逆相となっており、ゲートパルスが高
レベルのときのみ、それぞれ遅延回路２２１．２２２の
クロックとなる。

その結果、カラーバースト信号（Ａ＞の振幅を△とする
と、遅延回路２２１の出力としてΣ△ｓｉｎθが、遅延
回路２２２の出力としてΣＡ　ＣＯ３θがそれぞれ導出
され、割算器２２３の出力とじてｔａｎθが導出される
。そして、この割樟出力ｔａｎθをｔａｎ−’回路２２
４を通すことにより位相差θが得られるのである。

すなわら、位相比較器２１０における位相差θは、次式
から０出できるのである。

θ＝ｊａｎ−’　　（Σ［（ＳＩ　　Ｓ３　）／（Ｓ２
−５−　）］）ここに、Ｓ＋＝Ａ−３ｉｎθ　８２．＝
　Ａ　−ｃｏｓθ３３　＝−Ａ−ｓｉｎθ　Ｓａ　−Ａ
　−ｃｏｓθところで、上記式から明らかなように、カ
ラーバースト信号（Ａ）の振幅Ａが１Ｈ内において一定
でないと、検出位相差θに若干の誤差や、ＰＬしのルー
プゲインの変化によるループ特性の変化が生じることに
なる。

ところが、上述したクロック発生回路２１では、８１〜
Ｓ４を求めるサンプリングパルスＣＫ＋　。

ＣＫ２にゲートをかけることによって、カラーバースト
信号（Ａ）の振幅Ａが一定となる期間においてのみ位相
比較を行なうようにしているので、上記の如き不具合が
生じることはないのである。

なお、上記構成においては、サンプリングパルスにゲー
トをかけることによってカラーバースト信号の中央部分
のみで位相比較を行なうようにしたが、カラ−バース１
〜信号自体にゲートをかけるようにしても良いことは勿
論である。この場合、ディジクルゲートとなるのでアナ
ログスイッチ等と比較して、正確にカラーバース１〜信
舅の中央部のみを抜き出すことができる。また、第２６
図において、ＬＰＦ２１２とＤ／Ａ変換器２１３との配
列関係は逆であっても良い。

第１図（Ｂ）において、基準信号発生器２２は水晶発振
器等からなり、４ｆｓｃの基準信号及び基準水平同明信
号を発生する。スピンドルサーボ回路２３は基準信号発
生器２２からの基準水平同期信号と信号分離回路１４か
らの水平同期信号との位相差に応じてスピンドルモータ
２４の駆動制御を行なう。クロマ反転回路２５では、ス
テイル（静止）、スローなどの特殊再生時にもカラーフ
レーミングを維持するために必要に応じてクロマ（色）
信号の位相反転が行なわれる。

このクロマ反転回路２５の構成を第３０図に示す。本図
において、ディジタル化映像信号は１日遅延回路２７０
、加算器２７１に供給される。加算器２７１の出力はレ
ベル調整回路２７２で信号レベルが１／２にされた後、
減算器２７３に供給される。減算器２７３の減算出力は
、位相直線非巡回形ディジタルＢＰＦ２７４を経て加算
器２７５へ供給され、その加算器２７５の加算出力は、
切換スイッチ２７６へ供給される。

遅延回路２７０の遅延出力は減算器２７３及びＢＰＦ２
７４と同じ遅延量をもつ遅延回路２７７に供給されると
共に、１日遅延回路２７８を経て加尊器２７１に供給さ
れろ、遅延回路２７７の遅延出力は加Ｑ器２７５及び切
換スイッチ２７６へ供給される。切換スイッチ２７６は
、第１図（８）のシステムコントローラ１８から供給さ
れるクロマ反転制御信号によっては適宜切り換えられる
。

かかる構成によって、２．３ライン相関ａ形フイルタが
構成され、減算’Ａ、’＋　２７３の減筒出力は、１日
遅延回路２７０の遅延出力（Ｙ＋Ｃとする）に対して、
逆相で２倍のレベルをｂつだクロマ信号（−２０）とな
る。このクロマ信号はＢＰＦ２７４によって不要成分を
取り除かれた後、遅延回路２７７で遅延■を調整された
遅延出力（Ｙ＋Ｃ）と加算器２７５で加算され、遅延回
路２７７の遅延出力（ａ）に対して反転したり１コマ信
号をもつディジタル化映像信号（ｂ）を加算出力として
得る。ステイルやスローなどの特殊再生において、切換
スイッチ２７６を第１図（Ｂ）のシステムコントローラ
１８からのクロマ反転制御信号が切り換えることによっ
て、カラーフレーミングを維持することができる。

第１図（Ｂ）において、クロマ反転回路２５の出力はビ
デオ処理回路３８に供給される。ビデオ処理回路３８で
は、文字挿入、ＭＣＡコード抑Ｌｆ、スケルチなどが行
なわれる。ビデオ処理回路３８を経たディジタル化映像
信号は再生映像信号から抽出されたカラーバースト信号
に基づいてクロック発生回路２１で発生される４ｆｓｃ
のクロックによってバッフ７メモリ３つに書き込まれる
。このバッファメモリ３つからの読出しは、基準信号発
生器２２で発生される４ｆｓｃの基準クロックによって
なされる。このように、再生信号とは関係のない安定し
た基準クロックによってバッファメモリ３つからの読出
しを行なうことにより、再生信号のジッタを吸収できる
ことになり、いわゆるタンジエンシｔ・ル・サーボや色
補正回路が不要となる。バッファメモリ３つから読み出
されたディジタル化映像信号はＤ／Ａ変換器４０でアナ
ログ信号に変換され、ＬＰＦ４１を介して出力端子４２
に供給される。

システムコントローラ１８は、主な機能として以下に示
す機能を有す。すなわち、 １、　パネルスイッチ、リモコン等の操作部からの指令
、サーボ系からのスデート信号に応じて各種サーボ系を
コントロールし、プレーヤに種々の動作を行なわせる。

２、　制御信号からフレーム番号、チャプタ番号を読み
取る。

３、　フレーム番号、チャプタ番号などを画面へ合成す
るための信号を発生する。

４、　水平同期信号、垂直同期信号に内部カウンタを同
期させ、カウンタの出力をデコードして種々のタイミン
グ信号を発生する。

５、　クロック発生のＰＬＬループの制御を行う。上記
の主なる機能のうち、４番目のは能を実現する具体的な
構成について以下に説明する。

第３１図において、水平同期信号（ＩＩｓ）をデータ（
Ｄ）入力としかつ４ｆｓｃのクロック信号をクロック（
ＣＫ）入力とするＤ型フリップフロップ１８０が設けら
れており、このフリップフロップ１８０のＱ出力はＮＡ
ＮＤゲート１８１Ｂの一人力となる。Ｎ　Ａ　Ｎ　Ｄゲ
ート１８１Ｂはインバータ１８１Ａを介して供給される
水平同期信号を伯入力としており、その出力は１Ｈカウ
ンタ１８３のロード（Ｌ）入力となる。ゲート回路１８
２Ａは、１Ｈカウンタ１８３の出力をデコードして所定
の期間に前記＋＋Ｓゲート信号を発生させて第２１図の
１−（Ｖ分離回路１４５ｄに入力すると共に、水平同期
信号に同期したｆ＋の周波数のクロックＨＣＫを発させ
る。ＨＳゲート信号はＨＶ分離回路１４５ｄにおいて、
等化パルスを除いた水平同期信号の立下がりを検出し、
水平信号を分離するために用いられる。初期状態ではＨ
Ｓゲート信号は常に高レベルであり、同期信号の立下が
りで１Ｈカウンタ１８３をロードし、以後１Ｈ周期で水
平同明信号の立下がりを検出するように所定の期間のみ
高レベルとなる。初期状態において、あるいは何らかの
原因で、等化パルスの立下がりによって１ト１カウンタ
１８３がロードされ１／２Ｈずれが生じた場合には、垂
直ブランキング期間以後１１−１カウンタ１８３のロー
ドが行われないので、システムコン１ヘローラ１８内で
この状態に陥ったことを検出し、再びトＩＳゲート信号
を常に高レベルの状態にする。なお、ｌ−Ｉ　Ｖ分離回
路１４５ｄでは水平同期信号の立下がりを基準にして、
所定幅のパルスを発生して、これを水平同期信号として
出力する。クロックＨＣＫは同明信号の立下がりを起点
として前半で高レベル、後半で低レベルとなるようなデ
ユーティ比５０％の信号である。ゲート回路１８２Ａは
更に、１１」内の各種タイミング信号を発生して各回路
に供給する。

正極性の垂直同期信号（ＶＳ）はＤ型フリップフロップ
１８４．１８５の各クロック入力となる。

Ｄ型フリップフロップ１８４はゲート回路１８２Ｂから
出力される■Ｓゲート信号をデータ（Ｄ＞入力とし、当
該信号が高レベルの期間中に垂直同期信号の立上がりが
あると、そのＱ出力が高レベル、０出力が低レベルとな
り、以後リセット信号が低レベルになるまでその状態を
保持し、リセット信号が低レベルになるとＱ、０出力が
反転する。

Ｄ型フリップフロップ１８５は、ゲート回路１８２△か
ら出力されるクロックド１ＧＫをデータ入力とし、垂直
同明信号がフィールド１のものであるかフィールド２の
ものであるかを判定するためのものであり、フィ一ルド
１ではクロックｌ−Ｉ　ＣＫが低レベルのとき垂直同明
信号の立上がりが到来するのでＱ出力が低レベル、ｄ出
力が高レベルとなり、フィールド２ではクロックＨＣＫ
　ｂ＜高レベルのどき垂直同期信号の立上がりが￥１１
来ＪるのでＱ出力が高レベル、Φ出力が低レベルとなる
。フリツブフロップ１８４のＱ出力をデータ入力、クロ
ックドＩＧＫをクロック入力としかつフリップフロップ
１８５のＱ出力をクリア入力とするＤ型フリップフロッ
プ１８６は、フィールド２のときにフリップフロップ１
８４のＱ出力が高レベルになるとクロックＨＣＫの立上
がりでＱ出力が高レベルとなり、フィールド１のときは
Ｑ出ノｊは低レベルのままである。

Ｄ型フリップフロップ１８４のＱ、（：１出力をＪ。

Ｋ入力、クロックＨＣＫを反転クロック入力としかつフ
リップフロップ１８５のφ出力をクリア入力とするＪ−
にフリップフロップ１８７は、フィールド１のとぎにＤ
型フリップフロップ１８４のＱ出力が高レベルになると
クロックＨＣＫの立下がりでＱ出力が高レベルとなり、
フィールド２のときはＱ出力は低レベルのままである。

Ｄ型フリップフロップ１８６及びＪ−にフリップフロッ
プ１８７の各Ｑ出力を２人力とするＮＯＲゲート１８８
は、その出力によって次段の１フレームカウンタ１８９
をロードすると共にＤ型フリップフロップ１８４をリセ
ットする。ここで、フィールド毎に別のフリップフロッ
プを用いてロードパルスを作っているのは、いずれのフ
ィールドにおいても十分幅のあるロードパルスを１フレ
ームカウンタ１８９に送出するためである。１フレーム
カウンタ１８９は、クロックＨＣＫをカウントする５２
５進カウンタであり、ＮＯＲゲート１８８の出力が低レ
ベルのときにクロックＨＣＫでロードされるが、ロード
される数をフィールド２はフィールド１に対して２６３
だけ多い数とするようにＤ型フリップフロップ１８５の
０出力で制御される。

ゲート回路１８２Ｂは、１フレームカウンタ１８９の出
力をデコードして所定の期間に先述したＶＳゲート信号
を発生させると共に、１フレーム内におけるＨ単位のタ
イミング信号を発生して各回路に供給する。

次に、システムコントローラ１８の先述した５つの機能
の５番目、即ちクロック発生のＰＬＬループの制御を行
なう機能について、第３２図のフローチャートに基づい
て説明する。前述の如く、このＰＬＬは基準水平同期信
号あるいは再生水平同期信号にロックさせるための位相
比較器とカラーバースト信号にロックざＶるための位相
比較器の２つの位相比較器を持っており、前者の位相比
較器の入力部における基準水平同期信号と再生水平同門
信号との切換えと、位相比較器自体の切換えを行なうこ
とにより、３つのループが選択できるように構成されて
いる。第３２図において、電源投入直後やスピンドルモ
ータ強制加速時などの初期状態では、まず、スピンドル
ナーボの基準となる基準信号発生器２２（第１図（Ｂ）
を参照）で１１だ基準水平同明信号にロックさ駐るべく
ＰＬＬのループが動作する（ステップ１）。基準水］ｌ
同期信号にロックしたと判定され（ステップ２）、再生
映象信号から水平同期信号が１作られるようになると、
再生水平同期信号にループを切り換える（ステップ３）
。このとぎ、ロックできないと判定されると（ステップ
４）、ステップ１に戻って再び基準水平同期信号にルー
プを戻す。ステップ４で再生水平同明信号にロックした
と判定されると、カラーバースト信号の有無を検出しく
ステップ５）、カラーバースト信号がなければステップ
４に戻って再生水平同期信号にロックさせたままとする
。白黒のディスクや、カラーのディスクでも垂直ブラン
キング期間はこの状態となる。カラーバースト信号が有
ると判定されると、カラーバースト信号にＰＬＬのルー
プを切り換える（ステップ６）。ここで、カラーバース
ト信号にロックできないと判定されると（ステップ７）
、ステップ３の再生水平同期信号のループに戻るが、ロ
ックできればカラーバースト・ループの状態を維持する
。但し、同時に再生水平同期信号との同期も監視しくス
テップ８）、カラーバースト信号とのロック或は再生水
平同期信号とのロックのいずれか一方でも外れればロッ
ク外れとみなして再生水平同期信号のループ（ステップ
３）に戻す。このとき、再生水平同期信号のループでも
再生水平同期信号にロックできなければ（ステップ４）
、更に基準水平同期信号のループ（ステップ１）まで戻
す。

なお、ステップ４．７におけるＮｏの判断は、最初に通
過するとぎは所定期間内にロックできないことを示し、
二度目以降に通過するときはロックしていないことを示
す。

以上、各回路の具体的構成を示しながら本システムにつ
いて説明してきたが、本システムは、Ａ１０変換器４と
Ｄ／Ａ変換器４０との間は全てディジタル的に信号処理
を行なう点に大きな特徴を有している。このように、信
号をディジタル化することにより多機能化、例えば、モ
ノクロであったドロップアウト補正信号のカラー化、ク
ロマ反転、フレームメモリの導入によるＹ−Ｃ分離の高
精度化或はＣＬＶでの静止画再生等が容易となる。

なお、第１図（Ｂ）において、加算器１２Ｊ′１．ｌｉ
ｉ！、ドロップアウト補正回路１９、クロマ反転回路２
５、ビデオ処理回路３８及びバッファメモリ３９の順序
で各回路を配列したが、この配列に限定されるものでは
なく、例えば第３３図（Ａ）及び（Ｂ）に示すように、
「ドロップアウト補正回路１９＋クロマ反転回路２５」
、［ビデオ処理回路３８」及び［バッファメモリ３９」
の順序は入れ換えが可能である。但し、バッファメモリ
３９の書込みと読出しが非同期であるため、「バッファ
メモリ３９」の後に他の２つがある場合（第３３図（Ｂ
）の場合）には、他の２つのための制御信号やタイミン
グ信号の再同期化或は遅延が必要となる。また、「ビデ
オ処理回路３８Ｊの後に「ドロップアウト補正回路１９
＋クロマ反転回路２５」がある場合（第３３図（△）の
場合）には、ビデオ処理回路３８で文字を挿入したとき
にドロップアウト補正回路１９でのドロップアウト補正
を文字の部分では禁止する制御信号が必要となる。

また、第３４図に示すように、Ｒ，Ｇ、Ｂ分離をもディ
ジタル的に行なうことが可能であり、ＲＧＢ分離回路４
３で分離された各ディジタル信号をＤ／Ａ変換器４４で
アナログ化ししＰＦ４５を介して各アナログ出力端子４
６Ｒ，４６Ｇ、４６Ｂに供給するようにしておくことに
より、これら端子をＲＧＢ入力のモニタＴＶ（テレビジ
ョン）に接続すれば、ＴＶ内のＲＧＢ分離回路を使用し
なくて済むので、画質の向Ｆが図れることになる。

また、ディジタル化されたままのＲＧＢ入力が可能なデ
ィジタルＴＶを用いるときは、ＲＧＢ分離回路４３で分
離された各ディジタル信号をＤ／Ａ変換器を介さずに直
接各ディジタル出力端子４７Ｒ，４７Ｇ、４７Ｂを介し
て出力することができる。

このＲＧ８分離において、本システムでは、Ａ／Ｄ変換
器４のクロックを４Ｎ　ｆｓ　ｃ　（Ｎは２以上の整数
）に設定し、映像信号のカラーバースト信号に４ｆｓｃ
のクロックをロックさせているので、ＲＧＢ分離（復調
）を容易に行なうことができる。以下、Ｒ−Ｙ、Ｂ−Ｙ
信号を用いて復調する場合について説明するが、１．Ｑ
信号を用いても同様に復調できる。

ＮＴＳＣ方式において、色信号の位相は第３５図に示す
ようになり、直角２相変調されて輝度信号と周波数多重
される。Ｒ，Ｇ、８信号と輝度信号Ｙとの関係を次式に
示す。

Ｙ＝　０．３ＯＲ＋　０．５９　Ｇ＋　０．１１　Ｂ・
・・・・・（１）また、映像信号中の色信号Ｃは次式の
ようになる。

Ｒ−Ｙ　　　　　　　Ｂ−Ｙ Ｃ＝　−ｃ　ｏ　ｓωｃ　ｔ　十−Ｓ　！　ｎωｃｔＬ
１４　　　　　　　２．０３ ・・・・・・（２） ＝　ｌ　ｃｏｓ（ωＣｔ＋３３°） ＋　Ｑ　５ｉｎ（ω（ｔ＋３３°）　・−・・−（３）
ここに、ωＣは色搬送波の角周波数であり、Ｑ）ｃ＝　
２πｘ　３．５８　ＭＨｚである。

４ｆｓｃのサンプリング周波数の位相をカラーバースト
信号に対してＯｏでロックさせると、第３５図と（２）
式より、各サンプル点は第３６図に示すように、±（Ｒ
−Ｙ）／　１．１４　、±（Ｅ３−Ｒ）／２．０３とな
ることがわかる。また、（１）式、（２）式より １．１４ となり、Ｒ，Ｇ、Ｂ信号が得られる。なお、Ｉ。

Ｑ信号を得るにはカラーバースト信号に対して±３３°
或は±５７°の位相でロックさせれば良い。

以上から、クロックをカラーバースト信号にロックさせ
ることにより、ＲＧ［３復調が容易に行なえることがわ
かる。

なお、上記実施例においては、ＮＴＳＣ方式のビデオデ
ィスクプレーヤに適用した場合について説明したが、本
システムは、ＶＴＲの再生側信号処理、ＰＡＬ、ＳＥＣ
ＡＭのビデオディスクプレーヤ等にも適用し得るもので
ある。

＆」Ｊと１里 以上説明したように、本発明によれば、ゲート信号で水
平同期信号の立下がりを検出し、この立下がりを基準と
して１水平走査時間復の水平同期信号のフロントポーチ
における一定期間のナンプル期間信号を発生するように
したので、確実かつ安定にフロントポーヂ期間でペデス
タルレベルを検出できると共に、垂直ブラン１ング期間
でもペデスタルレベルの検出が可能とになる。また、ゲ
ート信号をドロップアウトが発生した部分を除いて発生
するようにしたので、ドロップアウトによって発生した
偽の同期信号があってし誤って１サンプル明間信号を発
生することがなく、よって誤検出を未然に防止できるこ
とになる。

もし、何らかの原因で誤ったサンプリングを行うことが
あったとしても、勺ンブリング直後のゲート信号で水平
同期信号の立下がりが検出されなければこのサンプリン
グ値を正しくないものとして処理することにより、その
彰彎を防ぐことができる。更には、サンプル期間からド
ロップアウト部分を除いた期間にサンプリング信号を発
生させるので、ドロップアウトの長さがサンプル１９１
間を越えなければ、その影響なしに確実にべｆスタルレ
ベルのサンプリングを行なうことができる。

／狸）゛ ／″ ／パ

【図面の簡単な説明】

第１図（Ａ）、（Ｂ）は本発明に係る映像信号再生装置
の一実施例を、示すブロック図、第２図は第１図（Ａ）
におけるディジタルＢＰＦの具体的構成を示すブロック
図、第３図は第１図（Ｂ）におけるビデオＬＰＦの構成
の一例を示すブロック図、第４図（Ａ）〜（Ｃ）は第３
図の各部（Ａ）〜（Ｃ）のスペクトラム図、第５図は第
３図におけるＩＩＲフィルタの位相特性図、第６図乃至
第８図は第３図におけるＦＩＲフィルタ、ダウンサンプ
リング回路及びＩｒＲフィルタの具体的構成を示すブロ
ック図、第９図はビデオＬＰＦの他の構成を示すブロッ
ク図、第１０図は第１図（Ｂ）におけるビット削減処理
の他の構成を示すブロック図、第１１図は第１図（Ｂ）
におけるペデスタルレベル検出回路の一例の構成を示す
ブロック図、第１２図は第１１図の各部の動作波形図、
第１３図は第１１図にあける立下がり検出回路、立上が
り検出回路、タイミング信号発生回路及びサンプル開開
信号発生回路の具体的構成を示すブロック図、第１４図
はペデスタルレベル検出回路の他の構成を示すブロック
図、第１５図は第１４図の各部の動作波形図、第１６図
は第１４図における立下がり検出回路及びタイミング信
号発生回路の具体的構成を示すブロック図、第１７図は
第１図（Ｂ）におけるドロップアウト補正回路の具体的
構成を示すブロック図、第１８図は第１７図の回路動作
を説明するための波形図、第１９図は第１図（Ａ）にお
けるドロップアウト検出回路の回路動作を説明するため
の波形図、第２０図は第１図（Ｂ）における信号分離回
路での映像信号と基準レベルとの関係を示す波形図、第
２１図は当該信号分離回路の具体的構成を示すブロック
図、第２２図は第２１図における信号検出回路の動作を
説明するための波形図、第２３図は当該信号検出回路の
具体的構成を示すブロック図、第２４図は第２３図にお
けるＲＯＭに記憶された時間テーブルの一例を示す図、
第２５図は第２１図における最小値検出回路の具体的構
成を示すブロック図、第２６図は第１図（８）における
クロック発生回路の具体的構成を示すブロック図、第２
７図は第２６図の各部の波形図、第２８図は第２６図に
おける位相比較器の具体的構成を示すブロック図、第２
９図は第２８図の回路動作を説明するための波形図、第
３０図は第１図（Ｂ）におけるクロマ反転回路の具体的
構成を示すブロック図、第３１図は第１図（Ｂ）におけ
るシステムコントローラの所定の機能を果すための一部
ハードウエアの構成を示すブロック図、第３２図は当該
コン１−〇−ラの所定の機能のフローチャート、第３３
図くΔ）。 （Ｂ）は本システムの変形例を示すブロック図、第３４
図は更に他の変形例を示すブロック図、第３５図は第３
４図におけるＲＧ８分離の原理説明に用いる色信号の位
相特性図、第３６図は各サンプル点における信号の波形
図である。 主要部分の符号の説明 ２・・・・・・アナログＬＰＦ　　４・・・・・・Ａ／
Ｄ変換器６・・・・・・ディジタルＢＰＦ ７・・・・・・ＦＭ検波回路　１０・・・・・・ビデオ
しＰＦ１３・・・−・・ペデスタルレベル検出回路１４
・・・・・・信号分離回路 １７・・・・・・ドロップアウト検出回路１８・・・・
・・システムコントローラ１つ・・・・・・ドロップア
ウト補正回路２１・・・・・・クロック発生回路 ２２・・・・・・基準信号発生器 ２４・・・・−・スピンドルモータ ２５・・・・・・クロマ反転回路 ３８・・・・・・ビデオ処理回路 ３つ・・・・・・バッファメモリ ４０・・・・・・Ｄ／Ａ変換器

Claims (2)

【特許請求の範囲】
1. （１）映像信号に含まれる同期信号を分離抽出する同期
   分離回路と、ゲート信号の発生期間に前記同期信号の立
   下がりを検出する検出回路と、ドロップアウト検出信号
   の非発生期間においてクロック信号に基づいて前記ゲー
   ト信号を発生しかつ前記検出回路による検出タイミング
   を基準にして１水平走査時間後の前記同期信号のフロン
   トポーチにおける一定期間のサンプル期間信号を発生す
   る手段と、前記サンプル期間信号の発生期間でかつ前記
   ドロップアウト検出信号の非発生期間においてサンプリ
   ング信号を発生する手段と、前記サンプリング信号に応
   答して前記映像信号のペデスタルレベルをサンプリング
   する手段とからなることを特徴とするペデスタルレベル
   検出回路。
2. （２）前記検出回路において、前記ゲート信号の発生期
   間に前記同期信号の立下がりが検出されないときに、前
   記ゲート信号の直前においてサンプリングされたペデス
   タルレベルが正しくないことを示す信号を出力すること
   特徴とする特許請求の範囲第１項記載のペデスタルレベ
   ル検出回路。