JPS62140591A - クロツク発生回路 - Google Patents

クロツク発生回路

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JPS62140591A
JPS62140591A JP60280719A JP28071985A JPS62140591A JP S62140591 A JPS62140591 A JP S62140591A JP 60280719 A JP60280719 A JP 60280719A JP 28071985 A JP28071985 A JP 28071985A JP S62140591 A JPS62140591 A JP S62140591A
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JP
Japan
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signal
circuit
output
clock
level
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JP60280719A
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Kenji Yamagata
健二 山県
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Pioneer Corp
Original Assignee
Pioneer Electronic Corp
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮丘光1 本発明は、クロック発生回路に関し、特にFM変調され
て記録媒体に記録された映像信号をディジタル的に再生
処理する映像信号再生装置におけるクロック発生回路に
関するものである。
1且盈且 映像信号をFM変調して記録された記録媒体、例えばビ
デオディスクを再生するビデオディスクプレーヤにおい
て、ディスクから読み取られたFM変調された映像信号
(以後、FM映像信qと記す)の信号処理に関しては、
従来、アナログ的に行なうのが一般的であった。
しかしながら、回路のIC(集積回路)化を考えた場合
、信号処理をアナログ的に行なうよりしディジタル的に
行なう方が極めて有利であり、また信号処理の過程にお
ける多機能化ら容易に実現でき、さらに高画質化も達成
できることになる。
ところで、ディジタル的に信号処理を行なう場合、例え
ば、ディジタル化映像信号に含まれるカラーバースト信
号に同期したクロックパルスを生成し、このクロックパ
ルスに基づいて各種の制御が行なわれる。カラーバース
ト信号に同期したりロックパルスを生成する回路として
は、カラ−バース1〜信号との位相差に基づいて電圧制
御発振器(VCO)を制御するPLL回路が用いられる
が、このPLL回路では、検出される位相差にはカラ−
バース1〜信号の振幅が影響するので、カラーバース1
−信号の振幅が一定でないと、検出位相差に誤差が生じ
、安定したクロックパルスが得られないことになる。
l且五11 本発明は、上述した点に鑑みなされたもので、カラーバ
ースト信号の振幅の変化に影響されることなく、安定し
たクロックパルスを生成し得るクロック発生回路を提供
することを目的とする。
本発明によるクロック発生回路においては、PLL回路
を構成する位相比較器に対し、カラーバースト信号の振
幅が一定な中央部分に相当する期間だけサンプリングパ
ルス又はカラーバースト信号を供給する構成となってい
る。
一以下余白□−− 実−」1−土1 以下、本発明の実施例を図に基づいて詳細に説明する。
第1図(Δ)において、ビデオディスク等の記録媒体か
ら読み取られたFM映像信号は、入力端子1を介してア
ナログLPF (ローパスフィルタ)2を経てA/D 
(アナログ/ディジタル)変換器4に供給される。当該
LPF2はA/D変換における折り返しひずみを除去す
るものであるが、FM映像信号中に含まれるωs/2(
ωSはA/D変換の際のサンプリング周波数)以上の成
分が非常に少なければ、当該LPF2を省いてもよい。
A/D変換器4から出力されるディジタル化FM映像信
号は、ディジタルBPF (バンドパスフィルタ)6に
供給される。このディジタルBPF6は、FM音声信号
をも含むA/D変換出力から映像信号の検波に必要な成
分のみを抽出して次段のFM検波回路7に供給する。
ディジタル[3PF6としては、例えば第2図に示すよ
うに、1クロック分の遅延を行なう互いに直列接続され
た遅延回路601〜60nと、遅延回路601の入力信
号及び遅延回路60+〜60nの各出力信号に1乗算係
数ko−knを乗する乗算器610〜61nと、各乗算
出力を加算する加算器62と、この加算出力をラッチす
るラッチ回路63とからなるFIRフィルタ(非巡回形
ディジタルフィルタ)を用いることができ、乗算器61
0〜61nの各乗算係数に□−knを適当に選定するこ
とによって所望の振幅特性と群遅延特性を得ることがで
きる。したがって、アナログLPF2によって群遅延ひ
ずみが生じる場合、ディジタルBPF6の群遅延特性を
アナログLPF2の逆特性とすることにより、群遅延ひ
ずみをなくした状態で、FM検波回路7にディジタル化
FM映像信号を供給することができる。また、アナログ
LPF2の群遅延ひずみが小さく無視できる場合あるい
はアナログしPF2を削除した場合は、ディジタルBP
F6に位相直線型のフィルタを用いることにより、同様
に群遅延ひずみのない信号が得られる。第2図において
、ディジタルBPF6の係数Ko−Knをnを中心に対
称(Ko =Kn 。
K l= K r+−+ −−)とすれば、理想的な位
相直線フィルタとなる。
FM検波回路7は、例えば第1図(A)に示すように、
ディジタル化FM映像信号をヒルベルト変換するヒルベ
ルト変換器70と、ディジタル化FM映像信号をnサン
プル期間だけ遅延させる遅延回路71と、ヒルベルト変
換器70及び遅延回路71の各出力信号をそれぞれ2乗
して加算する2乗和回路72と、遅延回路71の出力信
号を1サンプル期間だけ遅延させる遅延回路73と、遅
延回路71.73の各出力信号を掛算するマルチ−プラ
イヤ74と、このマルチプライヤ74の出力信号を2乗
和回路72の出力信号で除する除算器75とから構成さ
れている。ヒルベルト変換器70はトランスバーサルフ
ィルタ等で構成される。
また、遅延回路71の遅延時間はヒルベルト変換器70
の遅延時間と対応している。かかる構成のFM検波回路
7に関しては、本願出願人により特願昭59−2624
81号にて提案されている。
第1図(B)において、FM検波回路7の検波出力が供
給されるビデオL P F 10では、当該検波出力か
ら映像信号のベースバンド成分のみが抽出される。ビデ
オしPFloのカットオフ周波数は、NTSC方式の場
合例えば4.2MHzに設定される。第3図にはビデオ
しPFIOの一例の構成が示されており、このビデオL
PF10は、4N fs c  (Nは2以上の整数)
のクロック周波数にて動作し「M検波されたディジタル
化映像信号に含まれる搬送波成分を除去しベースバンド
成分のみを抽出する前段の位相直線非巡回形ディジタル
フィルタ(FIRフィルタ)100と、このFIRフィ
ルタ100の出力を4fscのクロック周波数にダウン
サンプリングするダウンサンプリング回路101と、4
fscのクロック周波数にて動作しディジタル化映像信
号の位相特性の補償を行なう俊段の巡回形ディジタルフ
ィルタ(IIRフィルタ)102とから構成されている
第4図(A)〜(C)には、第3図における各部(A)
〜(C)のスペクトラムが示されている。
FM検波出力(A)にはベースバンド映像信号の他にそ
の2次高調波成分も含まれており、FIRフィルタ10
0を通過することによりその出力端にはベースバンド映
像信号(B)のみが導出されることになる。このベース
バンド映像信号(B)はダウンサンプリング回路101
で4Nfscのクロック周波数から4fscのクロック
周波数にダウン勺ンブリングされる。ダウンサンプリン
グ後のスペクトラムは図<8)のものと同じである。
このように、サンプリング周波数を落すことにより、時
間的な余裕やハード量の縮小が可能となる。
なお、FIRフィルタ100を通過することによりディ
ジタル化映像信号の帯域が約4.2M)−1zと狭くな
るので、サンプリング周波数を落しても何ら支障はない
のである。ベースバンド映像信号(B)はダウンサンプ
リング後11Rフィルタ102で位相特性の補償が行な
われる。位相補償後のスペクトラム(C)も図(B)の
ものと同じである。
ビデオディスク等の場合、その再生信号の信号処理系が
従来アナログ的であったために、アナログで設計された
ビデオLPFでは位相が回ってしまうことを前提として
、情報の記録時にビデオLPFの位相ひずみを逆補償す
る形で逆方向にひずませて情報の記録が行なわれている
。従って、このような記録形態のビデオディスク等の再
生に際し、その再生信号をディジタル的に処理する場合
には、記録時の位相ひずみの逆補償分を更に補償する必
要があり、この位相特性の補償がIIRフィルタ102
で行なわれるのである。第5図には、IIRフィルタ1
02の位相特性が示されている。
第6図乃至第8図には、FIRフィルタ100、ダウン
サンプリング回路101及びIIRフィルタ102の具
体的構成の一例が示されている。まず第6図において、
FrRフィルタ100は、1クロック分の遅延を行なう
互いに直列接続された遅延回路103+〜103nと、
遅延回路103電の入力信号及び遅延回路1031〜1
03nの各出力信号に乗算係数に□−knを乗する乗算
器104o〜104nと、各乗算出力を加算する加算器
105と、この加算出力をラッチするD型フリップフロ
ップ等からなるラッチ回路106とから構成され、遅延
回路1031〜103n及びラッチ回路106のクロッ
ク周波数が4Nfscに設定されている。ダウンサンプ
リング回路101は、第7図に示すように、D型フリッ
プフロップ等からなるラッチ回路107によって構成さ
れ、そのクロック周波数が4fscに設定されている。
これにより、ラッチ回路107に入力されたデータはN
−1個おきに出力される。
また、IIRフィルタ102は、第8図に示すように、
入力信号に乗算係数koを乗する乗算器1080と、こ
の乗算出力を1つの加算入力とする加算器109と、こ
の加算出力をラッチするD型フリップフロップ等からな
るラッチ回路110と、加算器109の加算出力を順次
1クロック分だけ遅延する互いに直列接続された遅延回
路1111〜111nと、これら遅延回路1111〜1
11nの各出力に乗算係数に+〜knを乗する乗算器1
081〜108nとから構成される装置回路110及び
遅延回路1111〜111nのクロック周波数が4fs
cに設定されている。この回路構成において、乗算器1
080〜108nの各乗算係数に□−knを適当に設定
することにより、第5図に示す如き位相特性を得ること
ができる。
上述したビデオLPF10においては、位相直線のFI
Rフィルタ100を前段に用いたことで、位相補償はす
べて後段のIIRフィルタ102のみにて決定できると
共に、位相特性を変化させることなく振幅特性を調整す
ることができることになる。
なお、ダウンサンプリングをIIRフィルタ102の前
で行なっているが、これは、IIRフィルタ102が1
クロック周期内で全演算を完了しなければならないこと
による。ダウンサンプリングをIIRフィルタ102の
後で行なうには、上記理由によりバイブライン処理は不
可能であり、演算数を減らすか、高速の素子を使用しな
ければならないが、それにも限界がある。これに対し、
ダウンサンプリングをIIRフィルタ102の前で行な
えば、当然、クロック周期が長くなり、それに伴い演算
数を増やせば、より正確な特性が得られ、安定性も増す
のである。
上述した構成のビデオLPF10においては、前段のF
IRフィルタ100を4Nfscのクロックで動作させ
、その出力をダウンサンプリング回路101で4fsc
のクロックにダウンサンプリングするようにしたが、第
9図に示すように、FIRフィルタ100′内の演算回
路以降でダウンサンプリングし、演算回路以降を4fs
cのクロックで動作させるように構成することも可能で
ある。このとき、ダウンサンプリング回路101は必要
ない。
すなわち、第9図において、FIRフィルタ100′は
、1クロック分の遅延を行なう互いに直列接続された遅
延回路1121〜112nと、入力信号及び遅延回路1
12電〜112nの各出力信号をラッチするD型フリッ
プフロップからなるラッチ回路1130〜113nと、
これらラッチ回路1130〜113nの各ラッチ出力に
乗算係数に□−knを乗する乗算器1140〜114n
と、これら乗算出力を加算する加算器115と、この加
算出力をラッチするD型フリップフロップからなるラッ
チ回路116とからなり、遅延回路112+〜112n
の動作を4Nfscのクロックで行ない、次段のラッチ
回路1130〜113nの動作を4fscのクロックで
行ない、終段の演算回路(乗算器1140〜114n 
、加算器115及びラッチ回路116)の動作を4fs
cのクロックで行なう構成となっている。
かかる構成のFIRフィルタ100′では、演算が4f
scのクロックで行なわれるため不要な演算は省かれ、
またクロック周期が長くなるため演算回数の増加が可能
であり、相対的に、先述した構成のFTPフィルタ10
0よりも回路規模の縮小化が図れることになる。
なお、第6図と第9図においてFIRフィルタが位相直
線特性であるためには、ディジタルBPF6と同様、係
数Ko〜Knは中心に対して対称(Ko =Kn 、に
+ =Kn−+、−−)でなければならない。
再び第1図(B)において、ビデオLPF10を通過し
たディジタル化映像信号は、ディエンファシス回路11
を通ってペデスタルクランプ手段を構成する加算器12
、ペデスタルレベル検出回路13及び信号分離回路14
に供給される。
ところで、ディジタル的に信号処理を行なう場合、1語
当りの量子化ビット数n (bit/word)が少な
い方が回路を設計する上で有利なことは明らかである。
しかしながら、FM検波出力を考えた場合、ディスクプ
レーヤの定常状態では、出力レベルは一定であるが、ス
ピンドルモータ24の回転の立上がり、CLV (線速
度一定)ディスク再生時のサーチやスキャン等の非定常
状態では、映像信号の直流成分が大きく変化する。非定
常状態において同期信号が検出不能となると、スピンド
ルサーボ回路23においてロックできず、またクロック
発生回路21においでも同期不能となり、永久に定常状
態になり得ないので、非定常状態でも同期信号を検出で
きるようにする必要がある。そのためには、非定常状態
を基準にしてビット数nを設定しなければならない。
そこで、少なくとも信号分離回路14の入力、即ちディ
エンファシス回路11の出力までのビット数nを、非定
常状態を基準にしてペデスタルレベルが大幅に変化して
も十分なようにダイナミックレンジの広いビット数n 
+ (bit/word)に設定する。これにより、定
常状態のみならず非定常状態であっても、ディエンファ
シス回路11を経た1M検波出力から信号分離回路14
で同期信号、を確実に検出できることになる。
ペデスタルレベル検出回路13は、ペデスタルレベル■
PDを検出し基準電圧VRFからペデスタルレベルVp
oを減じた出力(VRt−−Vp o )を発生し、加
算器12にてディジタル化映像信号に加算してペデスタ
ルレベルの変動分をキャンセルすることにより、当該映
像信号をディジタル的にペデスタルクランプする。ペデ
スタルクランプされたn + (bit/word)の
データは加算器12の出力においてn 2 (bit/
word)のデータにビット削減される<nz <n+
 )。nlは定常状態での映像信号に対して必要なダイ
ナミックレンジと分解能によって決定される。このビッ
ト削減により、加算器2以降の回路設計が容易となる。
また、ペデスタルクランプを行なうことにより、定常状
態のみならず非定常状態においても、ディジタル化映像
信号の信号レベルがnl(bit/word)のダイナ
ミックレンジ内に入ることになるので、CLVのスキャ
ン時等の非定常状態でも、画像を見ることができること
になる。
なお、上記構成においては、ディジタル信号処理系を構
成する各回路のダイナミックレンジに関し、信号分離回
路14の入力までをn I(bit/word)のダイ
ナミックレンジとし、映像処理に関しては、ディジタル
的にペデスタルクランプした後、n 2 (bit/w
ord)にビット削減してダイナミックレンジを狭くす
るようにしたが、第10図に示すように、ディジタルF
M検波回路7の出力を映像処理系と信号分離系の2系統
に分離し、各県のビット数nを異ならしめることも可能
である。
すなわち、第10図において、信号分離系のビット数n
は、非定常状態でペデスタルレベルが大幅に変化しても
十分なようにダイナミックレンジの広いビット数n +
 (bit/+word)に設定される。このn 1(
bat/Word)のデータはLPF16を介して信号
分離回路14に供給される。LPF16はその出力から
同期信号が検出可能となる程度の特性を持つフィルタで
あれば良く、よって簡略化されたフィルタ係数を使用す
ることにより簡単な構成となる。他方、映像処理系に関
しては、nlより小なるビット数n 2 (bit/w
ord)のダイナミックレンジに設定される。nlは定
常状態での映像信号に対して必要なダイナミックレンジ
と分解能によって決定される。
このように、ディジタルFM検波出力をnl。
nl (bit/word)の2系統に分離することに
より、ビデオLPFIO以降の回路を定常状態の場合の
みを考慮するだけで設計できることになるので、回路構
成の簡略化が図れ、またスピンドルモータ24の立上が
り等の非定常状態でも同期信号を確実に検出できること
になる。
なお、かかる回路構成においては、非定常状態ではペデ
スタルレベルの変化により画像を見れない場合が生ずる
が、これは定常状態時のみ画像が見れ、又非定常状態で
確実に同期信号を検出できれば良いという考えに基づく
ものである。但し、CLVスキャンでは、クロック発生
回路21においである程度同期が取れているので、ペデ
スタル・レベルの変化が小さいときが多く、このとぎは
画像も見ることができる。
第11図は、ペデスタルレベル検出回路13の構成の一
例を示すプロツク図である。本図において、LPF11
’7でカラーバーストが除去されたディジタル化映像信
号(a)はペデスタルサンプリング回路118及び同期
分離回路119にそれぞれ供給される。同期分離回路1
19では、ディジタル化映像信号(a)に含まれる同期
信号(b)が分離抽出され、当該同期信号(b)は立上
がり検出回路121及び立下がり検出回路120にそれ
ぞれ供給される。立下がり検出回路120はタイミング
信号発生回路122から出力される第1のゲート信号(
C)の発生期間に同期信号(b)の立下がりを、立上が
り検出回路121は第2のゲート信号(d)の発生期間
に同期信号(b)の立上がりをそれぞれ検出する。
タイミング信号発生回路122は、後述するドロップア
ウト検出回路17(第1図(A)参照)からのドロップ
アウト検出信号(Q)の非発生期間においてクロック信
号に基づいて第1のゲート信号(C)を発生し、更に立
下がり検出回路120による立下がり検出タイミングを
基準にして、一定時間後のドロップアウト検出信号(Q
)の非発生期間に第2のゲート信号(d)を発生する。
サンプル期間信号発生回路123では、立上がり検出回
路121の検出出力に応答して一定期間のサンプル期間
信号(e)が発生され、パルス発生制御回路124に供
給される。
パルス発生制御回路124は、例えば、サンプル期間信
号発生回路123からのサンプル期間信号(e)及びド
ロツブアラ1〜検出信号(q)を入力とする3人力AN
Dゲート125と、立上がり検出回路121の検出出力
をセット(S)入力、ANDゲート125の出力をリセ
ット(R)入力、クロック信号をクロック(CK)入力
としかつそのQ出力をANDゲート125の一人力とす
るSRフリップフロップ126とからなり、ANDゲー
ト125の出力パルスをサンプリングパルス(f)とし
てペデスタルサンプリング回路118に供給する。ペデ
スタルサンプリング回路118はD型フリップフロップ
等からなり、サンプリングパルス(f)に応答してディ
ジタル化映像信号のペデスタルレベルVpoをラッチす
る。サンプリングされたペデスタルレベルVpoは、演
算回路127で基準レベルVRFから減算されかつ複数
のHの間で平均化され、(VRF −VP D )レベ
ルの検出出力となる。
第12図には第11図の回路の動作波形が示されており
、図(a)〜(g)は第11図の各部(a)〜(g)の
波形をそれぞれ対応して示している。
第11図の構成のペデスタルレベル検出回路13におい
ては、第1のゲート信号(C)で同期信号(b)に含ま
れる水平同期信号の立下がりを検出し、この立Fがりを
基準として水平同期信号幅相当の時間後に第2のゲート
信号(d)を発生して水平同期信号(b)の立上がりを
検出し、この立上がりを基準にしてサンプル期間信号(
e)を発生するので、確実に水平同期信号をとらえ、水
平ブランキング期間のバックポーチにてペデスタルレベ
ルをサンプリングできることになる。また、ディジタル
化映像信号(a)はLPFl 17でカラーバーストが
除去されているため、カラーバーストがあった部分を含
んで広い期間のサンプル期間信号(e)を発生すること
ができる。
サンプリングパルス(f)は、サンプリング期間信号(
e)の発生期間でかつドロップアウト検出信号(Q)の
非発生期間において発生され、クロック信号の1クロッ
ク分に相当するパルス幅を有している。従って、サンプ
ル期間より短いドロップアウトがあれば、第12図(f
)に二点鎖線で示す如く、ドロップアウトの影響なしに
確実に1Hに1クロック分のサンプリングを行なうこと
ができる。また、第1.第2のゲート信号(C)。
(d)はドロップアウトが発生した部分を除いて発生さ
れるので、ドロップアウトによって偽の水平同期信号が
発生しても、この水平同期信号を基準として誤ってサン
プル期間信号を発生することもないのである。
ペデスタルレベル検出回路13の出力(VRF−Vpo
)を、第1図(B)における加算器12にて映像信号に
加算することにより、ペデスタルクランプが行なわれる
。また、ペデスタルレベルVpoは第1図(B)におけ
る信号分離回路14にも供給され、当該回路14におい
ては、ペデスタルレベルVpoを基準レベルとして同期
信号や制御信号の分離が行なわれる。
なお、上記構成において、入力部分のLPF117は省
略可能であるが、省略した場合には、カラーバースト部
分以外の期間でサンプリング期間信号を発生させる必要
がある。また、パルス発生制御回路124の構成は、上
述した回路構成に限定されるものではなく、例えばマイ
クロプロセツサを用いるなど、種々考えられる。また、
LPF117と同期分離回路119は、後述の第21図
におけるLPF145aと信号検出回路145Cでそれ
ぞれ置換可能であり、これらの回路を共通に使用しても
よい。
第13図には、第11図における立下がり検出回路12
0、立上がり検出回路121、タイミング信号発生回路
122及びサンプル期間信号発生回路123の具体的な
回路構成の一例が示されている。本図において、立下が
り検出回路120は、同期信号(b)をデータ(D)入
力としかつりOツク信号をクロック入力とするD型フリ
ップフロップ128と、同期信号(b)を入力とするイ
ンバータ129Aと、フリップフロップ128のQ出力
、タイミング信号発生回路122からの第1のゲート信
号(C)及びインバータ129Aからの出力を3人力と
する3人力NANDゲート129Bとから構成され、フ
リップフロップ128のQ出力は同期信号(b)が1ク
ロツク遅延されたものとなり、NANDゲート129B
では、第1のゲート信号(C)が高レベルの期間中に同
期信号(b)の立下がり、すなわち水平同期信号の立下
りがあると、立下がりの瞬間に3人力が全て高レベルと
なり、低レベルの検出出力が発生されるのである。
タイミング信号発生回路122は、立下がり検出回路1
20の検出出力をO−ド(L)入力としかつクロック信
号をクロック入力とする1Hカウンタ130と、このカ
ウンタ130の出力をデコードして所定の期間に第1.
第2のゲート信号(c)、(d)を発生するゲート回路
131とから構成されている。1Hカウンタ130は水
平同期信号の立下がりに同期して1日期間クロックをカ
ウントするものであり、映像信号がNTSCの場合はク
ロックが14.3MH2−4fsc−910fH(f+
は水平走査周波数)となり、910進行カウンタとなる
。また、ドロップアウトが発生している期間はゲート信
@(C>、(d>を発生させない。
なお、図中には示していないが、1Hカウンタ130の
ロードが何回か連続して行なわれない場合には、強制的
に第1のゲート信号(C)を高レベルにして水平同期信
号立ち下がりを検出するようにする。これは、等化パル
スによって1/2Hずれた状態で1Hカウンタ130が
ロードされることにより、以後水平同期信号によるロー
ドが行なわれなくなり、ペデスタルレベルの検出が不可
能になることを防ぐためである。
立上がり検出回路121は、タイミング信号発生回路1
22からの第2のゲート信号(d)をデータ(D)入力
としかつ同期信号(b)をクロック入力とするD型フリ
ップフロップ132からなり、第2のゲート信号(d)
が高レベルの期間中に信号(b)の立上がり、すなわち
水平同期信号の立上がりがあると、Q出力端から高レベ
ルの検出出力を発生する。サンプル期間信号発生回路1
23は、立上がり検出回路121の検出出力をO−ド(
L)入力かつイネーブル(EN)入力とする7ビツトカ
ウンタ133からなり、水平同期信号の立上がりの直前
までは“90”がロードされ、水平同期信号の立上がり
でカウントを開始し、“96″〜″127′”の期間を
サンプル期間としてサンプル期間信号(e)を出力する
。カウントが“127”を越えて“0”になると、D型
フリップフロップ132をクリアしロード入力とイネー
ブル入力を低レベルにして再びロード状態に戻って停止
する。
なお、立下がり検出回路120とタイミング信号発生回
路122は、後述の第21図におけるるHV分離回路1
45dと第31図のシステムコントローラ18のタイミ
ング信号発生部の一部であるとしてもよく、Hv分離回
路145dにおける水平同期信号の立下がり検出と第3
1図におけるD型フリップフOツブ180とインバータ
181AとNANDゲート181Bを立下がり検出回路
120で置換し、1Hカウンタ130とゲート回路13
1を第31図の1Hカウンタ183とゲ−ト回路182
Aとでそれぞれ共通化してもよい。
第14図は、ペデスタルレベル検出回路13の他の構成
を示すブロック図であり、図中第11図と同等部分は同
一符号により示されている。本図において、LPFl 
17を経たディジタル化映懺信号゛(a)から同期分離
回路119で分離抽出された同期信号(b)は立下がり
検出回路134に供給される。立下がり検出回路134
はタイミング信号発生回路135から出力されるゲート
信号(C)の発生期間に同期信号(b)の立下がりを検
出し、検出出力をタイミング信号発生回路135に供給
する。
タイミング信号発生回路135は、ドロップアウト検出
信号(f)の非発生期間においてクロック信号に基づい
てゲート信号(C)を発生し、更に立下がり検出回路1
34により立下がり検出タイミングを基準にして1日後
の水平同期信号のフロントポーチにおいてサンプル期間
信号(d)を発生し、パルス発生制御回路136に供給
する。
パルス発生制御回路136は、例えば、タイミング信号
発生回路135からのサンプル期間信号(d)及びドロ
ップアウト検出信号(f)を入力とする3人力ANDゲ
ート137と、タイミング・ 発生回路135からのセ
ット信号をセット(S)入力、ANDゲート137の出
力をリセット(R)入力、クロック信号をクロック(C
K)入力としかつそのQ出力をANDゲート137の一
人力とするSRフリップフロップ138とがらなり、Δ
NOゲート137の出力パルスをサンプリングパルス(
e)としてペデスタルサンプリング回路118に供給す
る。以降の動作は第11図のそれと同じである。
第15図には第14図の回路の動作波形が示されており
、図(a)〜(f)は第14図の各部(a)〜(f)の
波形をそれぞれ対応して示している。
第14図の構成のペデスタルレベル検出回路13におい
ては、ゲート信号(C)で水平同期信号の立下がりを検
出し、この立下がりを基準としてセット信号を発生して
ANDゲート137を開いた後、1日後のフロントポー
チに対応してサンプル期間信号(d)を発生するので、
垂直ブランキング期間でもペデスタルレベルの検出が可
能となる。また、ペデスタルレベルをサンプリングした
後、ゲート信号(C)の発生中に水平同期信号の立下り
を検出できなかった場合は、立下がり検出回路134か
らペデスタルイネーブル信号を発生することにより、サ
ンプリングされたペデスタルレベルが無効であることを
次段の回路に知らせたり、前に検出されたペデスタルレ
ベルを保持させることができる。例えば、ペデスタルイ
ネーブル信号を演算回路127に入力することにより、
当該回路127が以前に出力した(VRt: −Vp 
o )を引き続き出力するようにさせる。
ゲート信号(C)及びサンプル期間信号(d)はドロッ
プアウトが発生した部分を除いて発生し、またパルス発
生制御回路136では、1クロツタ分だけサンプリング
パルス(e)が発生するので、ドロップアウトによって
誤ってサンプル期間信号(d)を発生することがなく、
サンプル期間中のドロップアウトの長さがサンプル期間
を越えなければ、第15図(e)に二点鎖線で示す如く
、ドロップアウトの影響なしに確実に1Hに1クロック
分のサンプリングを行なうことができる。
なお、転用例については、第11図の構成の場合と同様
の態様が考えられる。
第16図には、第14図における立下がり検出回路13
4及びタイミング信号発生回路135の具体的な回路構
成の一例が示されている。本図において、立下がり検出
回路134は、同期信号(b)を反転クロック入力、ゲ
ート信号(C)をJ入力とするJKフリップフロップ1
39がらなり、ゲート信号(C)が高レベルの期間中に
同期信号(b)の立下がりすなわち水平同期信号の立下
がりがあると、Q出力が高レベルとなり、以後、リセッ
ト信号が低レベルに遷移するまでQ出力を高レベルに保
持する。リセット信号が低レベルになると、Q出力も低
レベルになる。
タイミング信号発生回路135は、JKフリップフロッ
プ139のQ出力をデータ(D)入力、クロック信号を
クロック入力とするD型フリップフロップ140と、こ
のフリップフロップ140のQ出力をD入力、クロック
信号をクロック入力とするD型フリツブフOツブ141
と、このフリップフロップ141の0出力をロード(L
)入力、クロック信号をクロック入力とする1Hカウン
タ142と、この1Hカウンタ142の出りをデコード
して所定の期間にゲート信号とリセット信号を発生する
ゲート回路143とからなり、JKフリップフロップ1
39のQ出力が高レベルになった直後に、D型フリップ
フロップ140.141から1クロック分だけロードパ
ルスが発生されて1Hカウンタ142をロードし、これ
により1Hカウンタ142が水平同期信号の立下がりに
同期して18m間をカウントする、1Hカウンタ142
は、映像信号がNTSGの場合はクロックが14.3M
H2=4fSC=91Of+ (fHは水平走査周波数
)となり、910進カウンタとなる。
ゲート回路143において、ゲート信@(C)はドロッ
プアウトが発生している期間は発生されない。また、リ
セット信号はペデスタルイネーブル信号が次段の回路で
認識されるように、ゲート信号(C)と充分な間隔を保
ってIHに1回のパル、スとして発生される。
なお、第16図の回路でも、等化パルスによる1Hカウ
ンタ142のロードのためにゲート信号(C)が1/2
Hずれることを防止するように、第13図と同様の対策
を施す。
また、第16図の回路と、第21図におけるHV分離回
路145d及び第31図の回路との回路の置換や共通化
も、第13図の場合と同様に可能である。
なお、上述したペデスタルレベル検出回路13の各実施
例では、映像信号はディジタル化されているものとして
説明したが、ディジタル映像信号への適用に限定される
ものではなく、アナログ映像信号に対しても同様に適用
できる。
次に、第1図(B)におけるドロップアウト補正回路1
9について説明する。このドロップアウト補正回路19
は、加算器12から出力されるディジタル化映像信号の
ドロップアウトの補正を行なうが、垂直同期信号部分の
ドロップアウトに関しては、予め垂直同期信号の信号レ
ベルと等しいレベルに設定された補正信号と置換するこ
とによりドロップアウトの補正が行なわれる構成となっ
ている。
このドロップアウト補正回路19の構成を第17図に示
す。本図において、ディジタル化映像信号は第1の切換
スイッチ190の一人力となり、当該スイッチ190の
出力は第1の遅延回路191を介して第2の遅延回路1
92及び3.58MH2のBPF193に供給される。
ここで、8PF193の遅延量をdとした場合、第1の
遅延回路191の遅延Rは1 H−dに、第2の遅延回
路192の遅延量はd1%:設定される。BPF193
の出力は−2の係数を持つ乗算器194を介して加算器
195に供給され、第2の遅延回路192の出力と加算
される。加算器195の加算出力は第2の切換スイッチ
196の−・入力となり、当該スイッチ196の出力は
第1の切換スイッチ19Oの他人力となる。第1の切換
スイッチ190はドロップアウト検出回路17(第1図
(A)参照)から供給されるドロップアウト検出信号に
より切換え制御が行なわれる。
アドレス発生回路197では、信号分離回路14から供
給される水平同期信号及び垂直同期信号に基づいてフィ
ールド識別信号、水平アドレス及び垂直アドレスが発生
され、これらアドレス情報に基づいて垂直同期レベル発
生回路198から既知である垂直同期信号の信号レベル
と等しいレベルに設定された補正信号が発生され、第2
の切換スイッチ196の他人力となる。切換信号発生回
路199では、垂直アドレスに基づいて垂直同期信号の
発生期間に垂直同期期間信号が発生され、この垂直同期
期間信号は第2の切換スイッチ196を切換え制御する
切換信号となる。
ところで、第18図に示すように、補正前の信号(A)
における垂直同期パルスの部分でドロップアウトが生じ
た場合、この部分をそのまま1ト)前の信号(8)と置
換することによってドロップアウトの補正を行なうと、
水平相関が無いために補正後の信@(C)にあっては垂
直同期パルスの位置ずれを起すことがある(第18図に
おいては、O印部分間で1/2Hの位置ずれが生じてい
る)。
このように垂直同期パルスの位置ずれが生じると、以降
の映@機器においてフィールド誤りを起す可能性がある
。しかしながら、垂直同期パルスのドロップアウト補正
を禁止すると、同期孔れを起す可能性がある。
そこで、第17図に示すように、ドロップアウトが垂直
同期パルス部分で生じた場合には、1H前の信号に代え
て垂直同期レベル発生回路198から出力される、垂直
同期信号の信号レベルと等しいレベルの補正信号を第1
の切換スイッチ190に供給し、ディジタル化映像信号
をこれと置換することにより、垂直同期パルスの位置ず
れを起すことなくドロップアウトの補正を行なうことが
できる。
なお、第17図において、1日前の信号により、ドロッ
プアウト補正を行なっているが、このときクロマ信号の
位相はそのままでは逆相になってしまう。そこで、第1
7図の破線で囲まれた回路により、クロマ信号の位相を
反転させており、これによってドロップアウト補正信号
のカラー化を可能にしている。したがって、ドロップア
ウト補正が輝度信号のみ〈モノクロ)の場合、2H前の
信号(クロク信号が同相)の場合等では、上記破線部分
の回路は除かれる。アドレス発生回路197と垂直同期
レベル発生回路198と切換信号発生回路199はシス
テムコントローラ18に含めてもよく、第31図におけ
る1Hカウンタ183゜ゲート回路182Δ、1フレー
ムカウンタ189゜ゲート回路182B等で置換しても
よい。
第1図(A)におけるドロップアウト検出回路17はレ
ベルコンパレータ構成となっており、第19図に示すよ
うに、FM検波回路7の2乗和回路72の出力信号、即
ちディジタル化FM映像信号(A)のエンベロープ成分
の2乗信号(B)の信号レベルが所定値以下になったこ
とを検出してドロップアウト検出信号(C)を出力する
。この構成によれば、FM検波回路7にレベルコンパレ
ータを付加するだけでドロップアウト検出回路を構成で
きるから、ドロップアウトの検出を簡単な回路構成にて
確実に行なうことができると共に、検出動作がすべてデ
ィジタル的に行なわれるので安定した特性が得られるこ
とになる。
なお、エンベロープの急な変化により2乗和回路72の
出力に生じるリンギング(第19図(B)に一点鎖線で
囲んで示した部分)によって検波出力が乱れる可能性が
あるが、2乗和回路72の出力信号(B)の信号レベル
が所定値以下になる前n1ポイント及び当該レベルが所
定値以上になった後n2ポイントの区間もドロップアウ
ト区間としてドロップアウト検出信号(D)を出力する
ことにより、以降の補正を確実に実行できることになる
。このとき、ヒルベルト変換器70の遅延分だけリンギ
ングの出る可能性があるので、nl。
n2は遅延回路71の遅延時間nに等しいか、又はそれ
よりも大きく設定される。
第1図(B)における信号分離回路14では、ディジタ
ル化映像信号にきよれるカラーバースト信号及び水平同
期信号や垂直同期信号等と共に、フレーム番号やストッ
プコード等の制御信号の分離抽出が行なわれる。この信
号分離のために、第20図に示すように、制御信号Aを
分離抽出するための第1の基準レベルVT)I+と、同
期信号Bを分離抽出するための第2の基準レベルVTH
2とが設定される。
この信号分離回路14の構成を第21図に示す。
本図において、ペデスタルレベル検出回路13では先]
ホした如くディジタル化映像信号のペデスタルレベルが
検出され、最小値検出回路20ではディジタル化映像信
号の所定期間内の最小値レベルが検出される。最小値検
出回路20の構成に関しては後で詳細に説明する。この
ペデスタルレベル検出回路13及び最小値検出回路20
の各検出レベルに基づいて第1.第2の基準レベルVT
HI。
VTI−12が設定されるのであるが、基準レベル発生
回路140はペデスタルレベル検出回路13の検出レベ
ルのみに基づいて当該レベルに一定値を加算することに
よって第1の基準レベルVT)−I+を発生し、基準レ
ベル発生回路141はペデスタルレベル検出回路13及
び最小値検出回路20の各検出レベルに基づいて両レベ
ルの中間値を第2の基準レベルVTI−12として発生
する。基準レベル発生回路142.143は最小値検出
回路20の検出レベルのみに基づいて第1.第2の基準
レベルVT++ 、VTI2を発生する。
基準レベル発生回路140〜143の各出力はセレクタ
144に供給され、このセレクタ144はシステムコン
トローラ18から同期成立判別信号が供給されていると
き、即ち同期が安定しているときは基準レベル発生回路
140.141で発生された第1.第2の基準レベルV
TH1,VTH2を選択し、それ以外即ち同期が不安定
なときは基準レベル発生回路142,143で発生され
た第1.第2の基準レベルVTI−11、VTI−12
を選択する。なお、システムコントローラ18では、内
部クロックを基にした基準同期パルスと抽出された同期
パルスとの比較によって同期が成立しているか否かの判
別が行なわれる。セレクタ144で選択された第1.第
2の基準レベルV丁1−11゜VTI2は信号検出回路
145Cに供給され、この信号検出回路145Cはこれ
ら基準レベルVTH1,VTl−12に基づいてLPF
145aを通過したディジタル化映像信号から制御信号
A及び同期信号Bを分離抽出する。
すなわち、上述した構成の信号分離回路14では、18
同期が安定しているときには、ペデスタルレベル及びペ
デスタルレベルと最小値レベルに基づいて設定された第
1.第2の基準レベルVTH1,VTI−12を基準に
、又スピンドルモータ24の回転立上がり時あるいはC
LVディスクのサーチやスキャン中など同期が不安定な
ときには、ペデスタルの検出位置が定まらずその値が定
まらないので、最小値レベルのみに基づいて設定された
第1.第2の基準レベルVTH1,Vv+zを基準に制
御信号A及び同期信号Bの分離抽出が行なわれるのであ
る。これによれば、同期安定時のみならず同期不安定時
にも、安定かつ確実に信号分離が行なわれることになる
。分離された同期信号BはHV分離回路145dに入力
され、システムコントローラ18からのHSゲート信号
が高レベルのときに立下がりを検出することにより水平
同期信号が分離される。また同期信号BはHV分離回路
145dにおいて積分処理され、所定基準レベルに基づ
いて垂直同期信号が分離される。ディジタル化映像信号
はLPF145aと共にfscBPF145bに入力さ
れ、fscBPF145bからは色信号成分を含んだカ
ラーバースト信号が出力される。
ところで、信号検出回路145Cにおける同期信号の検
出に関しては、第22図に示すように、ディジタル化映
像信号を所定クロック毎にサンプリングしく図のX印が
サンプル点)、同期信号の信号レベルが基準レベルVT
I−12を越えた時点をもって同期信号の検出を行なう
ようになっている。
この同期信号検出回路の構成を第23図に示す。
本図において、基準レベル発生回路141(又は143
)からの基準レベルVTH2及びLPF145aを通過
したディジタル化映像信号を入力とする減算器146は
、各サンプル点で基準レベルVTH2に対する映像信号
の信号レベルのレベル差を算出すると共に、映像信号レ
ベルが基準レベルVTH2よりも小であるサンプル点を
同期信号として検出する。減算器146で算出されたレ
ベル差信号は遅延回路147、符号判定回路148及び
ROM (リード・オンリー・メモリ)等の記憶装置1
49に供給される。遅延回路147は1りOツク相当分
の遅延量を有し、減算器146からのレベル差信号を遅
延して符号判定回路148及び記憶装置149に供給す
る。符号判定回路148は遅延回路147の出力Aが正
でかつ減算器146の出力Bが負の状態、即ち遅延回路
147の出力Aが基準レベルVTH2を越える直前のサ
ンプル点aでのレベル差でかつ減算器146の出力Bが
基準レベルVTR2を越えた直後のサンプル点すでのレ
ベル差であることを判定し、判定信号を記憶装置149
に供給する。
記憶袋u149には、例えば第24図に示す如き時間テ
ーブルが予め記憶されており、記憶装置149は符号判
定回路148から判定信号が発生された時における遅延
回路147及び減算器146の各出力、即ち上記2つの
サンプル点a、bにおけるレベル差A、Bに基づいて対
応する時間情報を出力する。記憶装置149の入力A、
B及び出力は共に例えば4ビツトのデータとなっており
、入力Δ、Bの4ビツトのうち最初の1ビツトは符号ビ
ットであり、2の補数で表現されている。記憶装置14
9の出力である時間情報は、同期信号の信号レベルが基
準レベルV丁H2を越えた時点Cとサンプル点a又はb
どの時間差であり、これにより、上記時点Cがサンプル
点と時間的に一致しない場合であっても、同期信号の立
下がりのエツジの位置を正確に検出できることになる。
次に、第21図における最小値検出回路20について説
明する。第25図において、カウンタ200はクロック
をカウントすることにより例えば1H相当期間毎に第1
の期間パルスを発生すると共に、1H相当期間よりも長
い期間毎に第2の期間パルスを発生する。これら期間パ
ルスはセレクタ201に供給され、定常状態では第1の
期間パルスが、スピンドルモータ24の回転立上がり時
やCLVサーチまたはスキャン時等、ディスクの回転が
不安定な非定常状態では第2の期間パルスが選択されて
レジスタ202及び平均化回路203に供給される。L
PF145aの出力のディジタル化映像信号を一人力と
する比較器204は、その入力データAとレジスタ20
2に格納されているデータBとをクロックの発生毎に比
較し、小さい方のデータをレジスタ202に供給する。
ただし、比較器204はドロップアウト発生時にはその
動作を停止するようになっている。レジスタ202はセ
レクタ201から供給される第1又は第2の期間パルス
によってリセットされるので、レジスタ202には前回
のリセット時点から最も小さい値が格納されることにな
る。レジスタ202に格納された最小値は第1又は22
ff’jパルスの発生毎に平均化回路203にロードさ
れ、平均化回路203では2以上の検出期間の各最小値
を平均化して最終的に最小値として出力する。
かかる構成において、映像信号では通常、同期信号期間
にあるとき最小値が現われるので、検出期間(第1の期
間パルスの発生間隔)として1H期間が設定されている
が、スピンドルモータ24の回転立上がり時やCI V
サーチまたはスキャン時等の非定常状態には、ディスク
の回転が安定しないため1日期間の長さが変動すること
になる。
このとき、第1の期間パルスに基づく通常の間隔で最小
値検出を行なうと、同期信号が当該間隔内に含まれない
場合が生ずる。そこで、非定常状態では、1H期間相当
よりも長い期間毎に発生される第2の期間パルスを用い
ることにより、検出期間内に同期信号が含まれることに
なるので、確実に最小値レベルを検出でき、最小値レベ
ルの値の変動を小さくできることになる。また、ドロッ
プアウト発生時は−・時的に同期信号の信号レベルより
も小さい値が発生する場合があるが、ドロップアウト区
間は比較器204の動作を停止して検出動作を禁止する
ことにより、最小値の誤検出を未然に防止できることに
なる。
また、ドロップアウト検出信号により、カウンタ200
をリセットし、カウンタ200はドロップアウト以後再
び所定期間のカウントを開始するので、ドロップアウト
によっては同期信号部分が欠落しても、次の期間パルス
を発生するまでに確実に同期信号部分のレベル検出が行
なえる。
第1図(B)におけるクロック発生回路21は、基準信
号発生器22からの基準水平同期信号または信号分離回
路14からの水平同期信号またはカラーバースト信号に
基づいて4fsc (fscはサブキャリア周波数)及
び4Nfsc (例えば12fsc)のりOツクを発生
ずるものであり、PLm(フェイズロックドループ)回
路構成となっている。ここで発生された4fsc及び4
NfsCのクロックはディジタル的信号処理のためのク
ロックとして用いられ、A/D変換器4のサンプリング
クロックとビデオLPF10までの信号処理のクロック
を4Nfscとし、ビデオLPF10の出力から4fs
cにダウンサンプリングする。
クロック発生回路21の構成を第26図に示す。
本図において、カラーバースト信号を比較基準入力とす
る位相比較器210はサンプリングパルス発生回路21
1を介して供給されるサンプリングパルスGK+ 、C
K2に応答して位相比較を行なう。なお、PLLを基準
水平同期信号あるいは水平同期信号にロックさせる場合
には、位相比較器210を使用せず、図示されていない
別の位相比較器を用いて、これらの信号の一方と2fs
cを1/455L、たfHの信号とを位相比較し、その
出力をLPF212に入力する。
以下、カラーバースト信号にロックさせる場合について
のみ説明する。位相比較器210の比較出力はLPF2
12を介してD/A変換器213に供給され、アナログ
信号に変換されてVCO(電圧制御発撮器)214の制
御信号となる。VGO214の発振周波数は12fsc
に設定されており、そのままクロック12 f s c
、として出力されると共に、1/3分周器215で4f
scに分周される。このクロック4fscはそのまま出
力されると共に、サンプリングパルス発生回路211の
一人力となり、更には1/2分周器216及び217で
fSCに分周されて位相比較器210の比較入力となる
。サンプリングパルス発生回路211にはゲートパルス
発生回路218で発生されるゲートパルスが他人力とし
て供給されており、従って位相比較器210にはゲート
パルスの発生期間のみサンプリングパルスCK+ 、C
Kzが供給されることになる。ゲートパルス発生回路2
18は水平同期信号に基づいて4fSCに同期して第2
7図に示すように、カラーバースト信号(A)の振幅が
一定な中央部分に相当する期間だけゲートパルス(B)
を発生する。
位相比較器210においては、第28図に示すように、
カラーバースト信号が加減算器219゜220の一人力
となり、各加減算出力は遅延回路221.222を経て
加減算器219.220の他人力となると共に、割算器
223で割り算される。加減算器219.220の加減
算(±)制御は、第29図に示すクロックパルスfsc
 (B)に基づいてサンプル点Sz 、82では加算、
サンプル点83.84では減算となるように行なわれる
。但し、静止画再生などでトラックジャンプを行ったと
きには、カラーバースト信号の位相が180°変化する
ので、トラックジャンプのたびにクロックパルスfsc
(B)の位相を反転させてPLLのロックを維持する。
これは、第1図(B)のシステムコントローラ18から
供給されるクロマ反転制御信号により172分周器21
7を制御することによって行われる。
また、サンプリングパルス発生回路211はD型フリッ
プフロップで構成され、サンプリングクロックCK+ 
、CK2は、4fscと同期しており、その周波数の1
/2でかつ互いに逆相となっており、ゲートパルスが高
レベルのときのみ、それぞれ遅延回路221.222の
クロックとなる。
その結果、カラーバースト信号(A>の振幅をAとする
と、遅延回路221の出力としてΣA sinθが、遅
延回路222の出力としてΣA CO3θがそれぞれ導
出され、割算器223の出力とじてtanθが導出され
る。そして、この割算出力tanθをtan’回路22
4を通すことにより位相差θが得られるのである。
すなわち、位相比較器210における位相差θは、次式
から算出でき、るのである。
θ=jan−1(Σ[(3183)/(82S4 )]
)ここに、S+=A−sinθ 52=A−CO5θ8
3 =−A −Sinθ 84 =−A −cosOと
ころで、上記式から明らかなように、カラーバースト信
号(A>の振幅Aが1H内において一定でないと、検出
位相差θに若干の誤差や、PL[のループゲインの変化
によるループ特性の変化が生じることになる。
ところが、上述したクロック発生回路21では、81−
84を求めるサンプリングパルスCK+ 。
CK2にゲートをかけることによって、カラーバースト
信号(A)の振幅Aが一定となる期間においてのみ位相
比較を行なうようにしているので、上記の如き不具合が
生じることはないのである。
なお、上記構成においては、サンプリングパルスにゲー
トをかけることによってカラーバースト信号の中央部分
のみで位相比較を行なうようにしたが、カラーバースト
信号自体にゲートをかけるようにしても良いことは勿論
である。この場合、ディジタルゲートとなるのでアナロ
グスイッチ等と比較して、正確にカラーバースト信号の
中央部のみを扱き出すことができる。また、第26図に
おいて、LPF212とD/A変換器213どの配列関
係は逆であっても良い。
第1図(B)において、基準信号発生器22は水晶発振
器等からなり、4fscの基準信号及び基準水平同期信
号を発生する。スピンドルサーボ回路23は基準信号発
生器22からの基準水平同期信号と信号分離回路14か
らの水平同期信号との位相差に応じてスピンドルモータ
24の駆動制御を行なう。クロマ反転回路25では、ス
テイル(静止)、スローなどの特殊再生時にもカラーフ
レーミングを維持するために必要に応じてクロマ(色)
信号の位相反転が行なわれる。
このクロマ反転回路25の構成を第30図に示す。本図
において、ディジタル化映像信号は1日遅延回路270
、加算7&271に供給される。加算器271の出力は
レベル調整回路272で信号レベルが1/2にされた後
、減点器273に供給される。減算器273の減算出力
は、位相直線非巡回形ディジタル8PF274を経て加
算器275へ供給され、その加算器275の加算出力は
、切換スイッチ276へ供給される。
遅延回路270の遅延出力は′g算器273及びBPF
274と同じ遅延aをもつ遅延回路277に供給される
と共に、1日遅延回路278を経て加算器271に供給
される。遅延回路277の遅延出力は加算器275及び
切換スイッチ276へ供給される。切換スイッチ276
は、第1図(B)のシステムコン[・ローラ18から供
給されるクロマ反転制御信号によってtよ適宜切り換え
られる。
かかる構成によって、2,3ライン相関櫛形フイルタが
構成され、減算器273の減算出力は、1日遅延回路2
70の遅延出力(Y+Cとする)に対して、逆相で2倍
のレベルをもったクロマ信号(−2G>となる。このク
ロマ信号はBPF274によって不要成分を取り除かれ
た後、遅延回路277で遅延aを調整された遅延出力(
Y+C)と加算器275で加算され、遅延回路277の
遅延出力(a)に対して反転したクロマ信号をもつディ
ジタル化映像信号(b)を加算出力として得る。ステイ
ルやスローなどの特殊再生において、切換スイッチ27
6を第1図(B)のシステムコントローラ18からのク
ロマ反転制御信号が切り換えることによって、カラーフ
レーミングを維持することができる。
第1図(F3)において、クロマ反転回路25の出力は
ビデオ処理回路38に供給される。ビデオ処理回路38
では、文字挿入、MCAコード抑圧、スケルチなどが行
なわれる。ビデオ処理回路38を経たディジタル化映像
信号は再生映像信号から抽出されたカラーバースト信号
に基づいてクロック発生回路21で発生される4fsc
のクロックによってバッファメモリ3つに書き込まれる
。このバッファメモリ39からの読出しは、基準信号発
生器22で発生される4fscの基準クロックによって
なされる。このように、再生信号とは関係のない安定し
た基準クロックによってバッファメモリ39からの読出
しを行なうことにより、再生信号のジッタを吸収できる
ことになり、いわゆるタンジエンシVル・サーボや色補
正回路が不要となる。バッファメモリ39から読み出さ
れたディジタル化映像信号はD/A変換器40でアナロ
グ信号に変換され、LPF41を介して出力端子42に
供給される。
システムコントローラ18は、主な機能どして以下に示
す機能を有す。すなわち、 1、 パネルスイッチ、リモコン等の操作部からの指令
、サーボ系からのステート信号に応じて各種サーボ系を
コントロールし、プレーヤに種々の動作を行なわせる。
2、 制御信号からフレーム番号、チャプタ番号を読み
取る。
3、 フレーム番号、チャプタ番号などを画面へ合成す
るための信号を発生する。
4、 水平同期信号、垂直同期信号に内部カウンタを同
期させ、カウンタの出力をデコードして種々のタイミン
グ信号を発生する。
5、 クロック発生のPLLループの制御を行う。上記
の主なる機能のうち、4番目の機能を実現する具体的な
構成について以下に説明する。
第31図において、水平同期信号(T’l )をデータ
(D)入力としかつ4fscのクロック信号をクロック
(CK)入力とするD型フリップフロップ180が設け
られており、このフリップフロップ180のQ出力はN
ANDゲート181Bの一人力となる。NANDゲート
181Bはインバータ181Aを介して供給される水平
同期信号を他人力と1でおり、その出力は1Hカウンタ
183のロード(L)入力となる。ゲート回路、182
Aは、1Hカウンタ183の出力をデコードして所定の
期間に前記HSゲート信号を発生させて第21図のト+
v分離回路145dに入力すると共に、水平同期信号に
同期したfHの周波数のクロックHCKを発させる。、
HSゲート信号はHV分離回路145dにおいて、等化
パルスを除いた水平同期信号の立下がりを検出し、水平
信号を分離するために用いられる。初期状態ではHSゲ
ート信号は常に高レベルであり、同期信号の立下がりで
1Hカウンタ183をロードし、以後1H周期で水平同
期信号の立下がりを検出するように所定の期間のみ高レ
ベルとなる。初期状態において、あるいは何らかの原因
で、等化パルスの立下がりによって1Hカウンタ183
がロードされ1/2Hずれが生じた場合には、垂直ブラ
ンキング期間以後1Hカウンタ18・3のロードが行わ
れないので、システムコントローラ18内でこの状態に
陥ったことを検出し、再びHSゲート信号を常に高レベ
ルの状態にする。なお、HV分離回路145dでは水平
同期信号の立下がりを基準にして、所定幅のパルスを発
生して、これを水平同期信号として出力する。クロック
HCKは同期信号の立下がりを起点として前半で高レベ
ル、後半で低レベルとなるようなデユーティ比50%の
信号である。ゲート回路182Aは更に、1日内の各種
タイミング信号を発生して各回路に供給する。
正極性の垂直同期信号(VS’)はD型フリップ70ツ
ブ184.185の各クロック入力となる。
D型フリップフロップ184はゲート回路182Bから
出力されるvSゲート信号をデータ(D)入力とし、当
該信号が高レベルの期間中に垂直同期信号の立上がりが
あると、そのQ出力が高レベル、d出力が低レベルとな
り、以後リセット信号が低レベルになるまでその状態を
保持し、リセット信号が低レベルになるとQ、Q出力が
反転する。
D型フリップフロップ185は、ゲート回路182Aか
ら出力されるクロックHCKをデータ入力とし、垂直同
期信号がフィールド1のものであるかフィールド2のも
のであるかを判定するためのものであり、フィールド1
ではクロックドICKが低レベルのとき垂直同期信号の
立上がりが到来するのでQ出力が低レベル、d出力が高
レベルとなり、フィールド2ではクロックHCKが高レ
ベルのとき垂直同期信号の立上がりが到来するのでQ出
力が高レベル、d出力が低レベルとなる。フリップフロ
ップ184のQ出力をデータ入力、クロックHCKをク
ロック入力としかつフリップフロップ185のQ出力を
クリア入力とするD型フリップフロップ186は、フィ
ールド2のときにフリップフロップ184のQ出力が高
レベルになるとクロックHCKの立上がりでQ出力が高
レベルとなり、フィールド1のときはQ出力は低レベル
のままである。
D型フリップフロップ184のQ、C1出力をJ。
K入力、クロックHCKを反転クロック入力としかつフ
リップフロップ185の0出力をクリア入力とするJ−
にフリップフロップ187は、フィールド1のときにD
型フリップフロップ1840)Q出力が高レベルになる
とクロックHCKの立下がりでQ出力が高レベルとなり
、フィールド2のときはQ出力は低レベルのままである
。D型フリップフロップ186及びJ−にフリップフロ
ップ187の各Q出力を2人力とするNORゲート18
8は、その出力によって次段の1フレームカウンタ18
9をロードすると共にD型フリップフロツブ184をリ
セットする。ここで、フィールド毎に別のフリップフロ
ップを用いてロードパルスを作っているのは、いずれの
フィールドにおいても十分幅のあるロードパルスを1フ
レームカウンタ189に送出するためである。1フレー
ムカウンタ189は、クロックHCKをカウントする5
25進カウンタであり、NORゲート188の出力が低
レベルのときにクロックHCKでロードされるが、ロー
ドされる数をフィールド2はフィールド1に対して26
3だけ多い数とするようにD型フリップフロップ185
のd出力で制御される。
ゲート回路182Bは、1フレームカウンタ18つの出
力をデコードして所定の期間に先述したVSゲート信号
を発生させると共に、1フレーム内におけるH単位のタ
イミング信号を発生して各回路に供給する。
次に、システムコントローラ18の先述した5つのa能
の5番目、即ちクロック発生のPLLループの制御を行
なう様能について、第32図のフローチャートに基づい
て説明する。前述の如く、このPLLは基準水平同期信
号あるいは再生水平同明信号にロックさせるための位相
比較器とカラーバースト信号にロックさせるための位相
比較器の2つの位相比較器を持っており、前者の位相比
較器の入力部における基準水平同期信号と再生水平同期
信号との切換えと、位相比較器自体の切換えを行なうこ
とにより、3つのループが選択できるように構成されて
いる。第32図において、電源投入直後やスピンドルモ
ータ強制加速時などの初期状態では、まず、スピンドル
サーボの基準となる基準信号発生器22(第1図(B)
を参照)で得た基準水平同期信号にロックさせるべくP
LLのループが動作する(ステップ1)。qQ水平同期
信号にロックしたと判定され(ステップ2)、再生映像
信号から水平同期信号が1qられるようになると、再生
水平同期信号にループを切り換える(ステップ3)。こ
のとき、ロックできないと判定されるとくステップ4)
、ステップ1に戻って再び基準水平同期信号にループを
戻す。ステップ4で再生水平同期信号にロックしたと判
定されると、カラーバースト信号の有無を検出しくステ
ップ5)、カラ−バース1〜信号がなければステップ4
に戻って再生水平同期信号にロックさせたままとする。
白黒のディスクや、カラーのディスクでも垂直ブランキ
ング期間はこの状態となる。カラーバースト信号が有る
と判定されると、カラーバースト信号にPLLのループ
を切り換える(ステップ6)。ここで、カラーバースト
信号にロックできないと判定されるとくステップ7)、
ステップ3の再生水平同期信号のループに戻るが、ロッ
クできればカラーバースト・ループの状態を維持する。
但し、同時に再生水平同期信号との同期も監視しくステ
ップ8)、カラーバースト信号とのロック或は再生水平
同期信号とのロックのいずれか一方でも外れればロック
外れとみなして再生水平同期信号のループ(ステップ3
)に戻す。このとき、再生水平同期信号のループでも再
生水平同明信号にロックできなければ(ステップ4)、
更に基準水平同期信号のループ(ステップ1)まで戻す
なお、ステップ4.7におけるNoの判断は、最初に通
過するときは所定期間内にロックできないことを示し、
二度目以降に通過するとぎはロックしていないことを示
す。
以上、各回路の具体的構成を示しながら本システムにつ
いて説明してきたが、本システムは、A/D変換器4と
D/A変換器40との間は全てディジタル的に信号処理
を行なう点に大きな特徴を有している。このように、信
号をディジタル化することにより多機能化、例えば、モ
ノクロであったドロップアウト補正信号のカラー化、ク
ロマ反転、フレームメモリの導入によるY−C分離の高
精度化或はCLVでの静止画再生等が容易となる。
なお、第1図(B)において、加亦器12以降、ドロッ
プアウト補正回路19、クロマ反転回路25、ビデオ処
理回路38及びバッファメモリ39の順序で各回路を配
列したが、この配列に限定されるものではなく、例えば
第33図(△)及び(B)に示すように、[ドロップア
ウト補正回路19+クロマ反転回路25」、[ビデオ処
理回路38」及び「バッファメモリ39」の順序は入れ
換えが可能である。但し、バッファメモリ39の書込み
と読出しが非同期であるため、「バッファメモリ3つ」
の後に他の2つがある場合(第33図(B)の場合)に
は、他の2つのための制tIl信号やタイミング信号の
再同期化或は遅延が必要となる。また、「ビデオ処理回
路38」の後に「ドロップアウト補正回路19+りOマ
反転回路25」がある場合(第33図(A)の場合)に
は、ビデオ処理回路38で文字を挿入したときにドロッ
プアウト補正回路19でのドロップアウト補正を文字の
部分では禁止する制御信号が必要となる。
また、第34図に示すように、R,G、B分離をもディ
ジタル的に行なうことが可能であり、RGB分離回路4
3で分離された各ディジタル信号をD/A変換器44で
アナログ化しLPF45を介して各アナログ出力端子4
6R,46G、46Bに供給するようにしておくことに
より、これら端子をRGB入力のモニタTV(テレビジ
ョン)に接続すれば、TV内のRGB分離回路を使用し
なくて済むので、画質の向上が図れることになる。
また、ディジタル化されたままのRGB入力が可能なデ
ィジタルTVを用いるときは、RGB分離回路43で分
離された各ディジタル信号をD/A変換器を介さずに直
接各ディジタル出力端子47R,47G、47Bを介し
て出力することができる。
このRGB分離において、本システムでは、A/D変換
器4のりロックを4Nfsc (Nは2以上の整数)に
設定し、映像信号のカラーバースト信号に4fscのク
ロックをロックさせているので、RGB分離(復調)を
容易に行なうことかできる。以下、R−Y、B−Y信り
を用いて復調する場合について説明するが、!、Q信号
を用いても同様にW調できる。
NTSC方式において、色信号の位相は第35図に示す
ようになり、直角2相変調されて輝度信号と周波数多重
される。R,G、B信号と輝度信号Yとの関係を次式に
示す。
Y−0,3OR+ 0.59 G+ 0.11 B・・
・・・・(1)また、映像信号中の色信号Cは次式のよ
うになる。
R−Y       B−Y C= −c o sωc t + −s i nωct
  □1.14       2.03 ・・・・・・(2) −■cos(ωct+33°) 十Q 5in(ωct+33″″)−・・−(3)ここ
に、ωCは色搬送波の角周波数であり、ωC−2πX 
3.58 MH2である。
4fscのサンプリング周波数の位相をカラーバースト
信号に対してOoでロックさヒると、第35図と(2)
式より、各サンプル点は第36図に示すように、±(R
−Y) / 1.14 、±(B−R)/2.03とな
ることがわかる。また、(1)式、(2)式より となり、R,G、B信号が得られる。なお、I。
Q信号を得るにはカラーバースト信号に対して±33°
或は±57°の位相でロックさせれば良い。
以上から、り0ツクをカラーバースト信号にロックさせ
ることにより、RGB復調が容易に行なえることがわか
る。
なお、上記実施例においては、NTSC方式のビデオデ
ィスクプレーヤに適用した場合について説明したが、本
システムは、VTRの再生側信号処理、PAL、SEC
AMのビデオディスクプレーヤ等にも適用し得るもので
ある。
ル」Jと狐里 以上説明したように、本発明によれば、PLL回路を構
成する位相比較器に対し、カラーバース1−信号の振幅
が一定な中央部分に相当する期間だけ→ノンプリングパ
ルス又はカラーバースト信号を供給し、カラーバースト
信号の振幅が一定どなる期間においてのみ位相比較を行
なうようにしたので、常に正確な位相差を検出できるこ
とになり、この位相差に基づいて安定したクロックパル
スを生成できることになる。
【図面の簡単な説明】
第1図(△>、(B)は本発明に係る映像信号再生装置
の一実施例を示すブロック図、第2図は第1図(A)に
おけるアイジタルBPFの具体的構成を示すブロック図
、第3図は第1図(B)におけるビデオLPFの構成の
一例を示すブロック図、第4図(A)〜(C)は第3図
の各部(A)〜(C)のスペクトラム図、第5図は第3
図におけるIIRフィルタの位相特性図、第6図乃至第
8図は第3図におけるF I Rフィルタ、ダウンサン
プリング回路及びIIRフィルタの具体的構成を示すブ
ロック図、第9図はビデオLPFの他の構成を示すブロ
ック図、第10図は第1図(B)におけるビット削減処
理の曲の構成を示すブロック図、第11図は第1図(B
)におけるペデスタルレベル検出回路の一例の構成を示
すブロック図、第12図は第11図の各部の動作波形図
、第13図は第11図における立下がり検出回路、立上
がり検出回路、タイミング信号発生回路及びナンブル期
間信号発生回路の具体的構成を示すブロック図、第14
図はペデスタルレベル検出回路の他の構成を示すブロッ
ク図、第15図は第14図の各部の動作波形図、第16
図は第14図における立下がり検出回路及びタイミング
信号発生回路の具体的構成を示す7079図、第17図
は第1図(B)におけるドロップアウト補正回路の具体
的構成を示すブロック図、第18図は第17図の回路動
作を説明するための波形図、第19図は第1図(A)に
おけるドロップアウト検出回路の回路動作を説明するた
めの波形図、第20図は第1図(B)における信号分離
回路での映像信号と基準レベルとの関係を示す波形図、
第21図は当該信号検出回路の具体的構成を示すブロッ
ク図、第22図は第21図における信号検出回路の動作
を説明するための波形図、第23図は当該信号検出回路
の具体的構成を示すブロック図、第24図は第23図に
おけるROMに記憶された時間テーブルの一例を示す図
、第25図は第21図における最小値検出回路の具体的
構成を示すブロック図、第26図は第1図(B)におけ
るクロック発生回路の具体的構成を示すブロック図、第
27図は第26図の各部の波形図、第28図は第26図
における位相比較器の具体的構成を示すブロック図、第
29図は第28図の回路動作を説明するための波形図、
第30図は第1図(8)におけるクロマ反転回路の具体
的構成を示すブロック図、第31図は第1図(B)にお
けるシステムコン1〜ローラの所定の機能を果すための
一部ハードウエアの構成を示すブロック図、第32図は
当該コントローラの所定の機能のフローチャート、第3
3図(A)。 (B)は本システムの変形例を示すブロック図、第34
図は更に他の変形例を示すブロック図、第35図は第3
4図におけるRGB分離の原理説明に用いる色信号の位
相特性図、第36図は各サンプル点における信号の波形
図である。 主要部分の符号の説明 2・・・・・・アナログLPF  4・・・・・・A/
D変換器6・・・・・・ディジタルBPF 7・・・・・・FM検波回路 10・・・・・・ビデオ
LPF13・・・・・・ペデスタルレベル検出回路14
・・・・・・信号分離回路 17・・・・・・ドロップアウト検出回路18・・・・
・・システムコントローラ19・・・・・・ドロップア
ウト補正回路21・・・・・・クロック発生回路 22・・・・・・基準信号発生器 24・・・・・・スピンドルモーフ 25・・・・・・クロマ反転回路 38・・・・・・ビデオ処理回路 39・・・・・・バッファメモリ 40・・・・・・D/A変換器

Claims (1)

    【特許請求の範囲】
  1. ディジタル化映像信号に含まれるカラーバースト信号に
    同期したクロックパルスを発生するクロック発生回路で
    あって、前記クロックパルスを発生する電圧制御発振器
    と、前記クロックパルスに基づくサンプリングパルスに
    応答して前記クロックパルスの分周パルスと前記カラー
    バースト信号との位相差を検出しその位相差に応じて前
    記電圧制御発振器を制御する位相比較器と、前記カラー
    バースト信号の振幅が一定な中央部分に相当する期間だ
    け前記サンプリングパルス又はカラーバースト信号を前
    記位相比較器に供給するゲート手段とを備えたことを特
    徴とするクロック発生回路。
JP60280719A 1985-12-13 1985-12-13 クロツク発生回路 Pending JPS62140591A (ja)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60149291A (ja) * 1984-01-17 1985-08-06 Matsushita Electric Ind Co Ltd カラ−映像信号の記録、再生装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60149291A (ja) * 1984-01-17 1985-08-06 Matsushita Electric Ind Co Ltd カラ−映像信号の記録、再生装置

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