JP2016208424A - 位相同期回路および位相同期方法 - Google Patents

Abstract

【課題】入力信号に不定期な無信号のギャップを含んでも起動時の高速引込が行え、フィルタ係数を定常時に切り替えた後の位相変動を抑制できること。【解決手段】複数のループ特性のループフィルタ１０３を備えるＰＬＬ回路１００は、入力信号に出力信号を位相同期するための引込時にループ特性を高カットオフ特性とし、引込後の定常ループ特性への切り替えを、入力信号に含まれる不定期な無信号のギャップが発生していないタイミングの検出に基づき行う係数切替器１０８、を備える。【選択図】図１

Description

本発明は、位相同期回路および位相同期方法に関する。

位相同期（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は、外部より入力される入力信号（基準信号：ＲＥＦＣＬＫ）の位相に同期した出力信号を生成する回路である。ＰＬＬ回路は、入力信号に重畳された位相揺らぎ成分の雑音、いわゆるジッタや位相雑音を除去する機能があり、雑音成分を除去した出力信号を出力する。ジッタ雑音除去の特性は、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）特性となっており、ＰＬＬの設計パラメータとして定めるカットオフ周波数以上の周波数成分を持つジッタ雑音が除去される。十分なジッタ雑音の除去をするためには、より低いカットオフ周波数特性とすることが必要である。

ＰＬＬ回路は、入力信号の位相に出力信号の位相を追従させようとする一種の自動制御ループ回路であり、上記カットオフ周波数は自動制御のループ帯域に相当する。自動制御におけるループ帯域は高いほど応答特性が早くなる。応答特性が早ければ、ＰＬＬの出力信号が入力信号であるＲＥＦＣＬＫへ位相同期するまでの時間、すなわちロック時間が短くなる。

ＰＬＬを利用する各種システムでは、回路が定常状態になるまでの時間は一般的に短いほうが良いため、上記ロック時間はできるだけ短時間であることが望まれる。この場合、カットオフ周波数が高い設定となる。一方、入力信号に重畳するジッタ雑音除去の観点でみれば、カットオフ周波数が低いほうが良い。このように、ＰＬＬ回路は、カットオフ周波数の設定要求に対して、雑音除去と応答速度の特性にトレードオフの関係が生じる。この相反する要求を実現するため、回路起動時など入力信号に位相同期する際には高カットオフ特性とし、位相同期後の定常時は低カットオフ特性にする、というループ特性を切り替える技術が用いられる。

ループ特性の切り替えを行うＰＬＬ回路として、例えば、ＰＬＬ回路の出力信号の周波数を生成するＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の制御電圧値により、位相同期の収束状況を判断し、一定時間経過したのちにフィルタ係数を切り替える技術がある（例えば、下記特許文献１参照。）。また、ループフィルタ切替判定用の位相比較器を設け、位相比較器の出力により位相同期の収束状況を判断し、フィルタ係数を切り替える技術がある（例えば、下記特許文献２参照。）。

特開平４−１００４１２号公報 特開平７−１４２９９９号公報

近年のＷＤＭ（Ｗａｖｅｌｅｎｇｔｈ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘ）伝送に対応するＯＴＮ（Ｏｐｔｉｃａｌ Ｔｒａｎｓｐｏｒｔ Ｎｅｔｗｏｒｋ）伝送装置などにおけるクロック再生においては、ギャップ（Ｇａｐ、無信号を示す）を含む入力信号に位相同期する必要がある。この際、入力信号に含まれるＧａｐ区間の影響で位相跳びが生じる。この位相跳びが、ループフィルタ切替機能を有するＰＬＬの同期過程における特性に影響する。

入力信号のＧａｐは、不定期に生じるため、入力されるＧａｐのタイミングによっては、フィルタ係数の切り替え後に位相同期が一旦外れてから再収束することがある。フィルタ係数を切り替える前に位相変動が十分に収束していない状態で、ループ切り替えを行うと、フィルタ係数の切り替え後の位相変動が大きくなる。

例えば、特許文献１のように位相比較器により収束位相状態を判定する構成では、Ｇａｐの影響で位相収束状態を判断することができない。また、特許文献２のようにＶＣＯの制御電圧を一定の閾値内であるか否かで判断する構成では、Ｇａｐの影響でＶＣＯの制御電圧が閾値外に逸脱してしまう。このＶＣＯの制御電圧が逸脱するたびに、フィルタ切替信号を生成するカウンタがＲＥＳＥＴされ、フィルタ切り替えのタイミングを出力することができない。

一つの側面では、本発明は、入力信号に不定期な無信号のギャップを含んでも起動時の高速引込が行え、フィルタ係数を定常時に切り替えた後の位相変動を抑制できることを目的とする。

一つの案では、位相同期回路は、複数のループ特性のループフィルタを備える位相同期回路において、入力信号に出力信号を位相同期するための引込時にループ特性を高カットオフ特性とし、前記引込後の定常ループ特性への切り替えを、前記入力信号に含まれる不定期な無信号のギャップが発生していないタイミングの検出に基づき行う係数切替部、を備えたことを要件とする。

一つの実施の形態によれば、入力信号に不定期な無信号のギャップを含んでも起動時の高速引込が行え、フィルタ係数を定常時に切り替えた後の位相変動を抑制できるという効果を奏する。

図１は、実施の形態１にかかるＰＬＬ回路の構成例を示す図である。 図２は、実施の形態１にかかるＰＬＬ回路の係数切替器の内部構成を示す図である。 図３は、入力信号にＧａｐが含まれている場合のＰＬＬ回路の引込方向別の出力周波数を示す図表である。 図４は、実施の形態１にかかるＰＬＬ回路の係数切替器が行う処理内容を示すフローチャートである。 図５は、実施の形態１にかかるＰＬＬ回路の係数切替器の引込方向判定の処理内容を示すフローチャートである。 図６は、実施の形態１にかかるＰＬＬ回路の係数切替器の切替判定の処理内容を示すフローチャートである。 図７は、実施の形態１にかかるＰＬＬ回路の係数切替器による閾値の設定例を示す図表である。 図８は、実施の形態２にかかるＰＬＬ回路の構成例を示す図である。 図９は、実施の形態２にかかるＰＬＬ回路の係数切替器が行う処理内容を示すフローチャートである。 図１０は、実施の形態２にかかるＰＬＬ回路の係数切替器の切替判定の処理内容を示すフローチャートである。 図１１は、実施の形態２にかかるＰＬＬ回路の係数切替器で用いる判定値の設定について説明する図表である。 図１２は、各実施の形態のＰＬＬ回路の構成例を示す図である。（その１） 図１３は、各実施の形態のＰＬＬ回路の構成例を示す図である。（その２） 図１４は、ギャップクロックの発生について説明する図表である。 図１５は、ＤＰＬＬによるギャップを含むクロックの均一化の概要を示す図である。 図１６は、ＤＰＬＬに対するＧａｐを含む入力信号の入力状態を示す図である。 図１７は、ギャップによる位相跳びの状態を説明する図である。 図１８は、一般的なＰＬＬ回路による入力信号に同期する際の出力信号の周波数変化を示す図表である。 図１９は、一般的なＰＬＬ回路によるギャップを含む入力信号に同期する際の出力信号の周波数変化を示す図表である。 図２０は、ギャップを含まない入力信号での同期過程における入出力位相差の変化を示す図表である。 図２１は、ギャップを含む入力信号での同期過程における入出力位相差の変化を示す図表である。

（実施の形態１）
図１は、実施の形態１にかかるＰＬＬ回路の構成例を示す図である。図１に示すＰＬＬ回路１００は、位相比較器１０２、ループフィルタ１０３、ディジタル制御発振器（ＤＣＯ：Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）１０４、分周器１０５、スイッチ１０６、スイッチ１０７および係数切替器１０８、を含む。

位相比較器１０２は、ＰＬＬ回路１００よりも上流側の発振器（不図示）が生成した入力信号の入力を受ける。位相比較器１０２は、ＤＣＯ１０４により生成される出力信号の入力を分周器１０５を介してＤＣＯ１０４から受ける。位相比較器１０２は、入力信号の位相と出力信号の位相とを比較することで、入力信号と出力信号との位相差を示す差分信号を生成する。そして、位相比較器１０２は、生成した差分信号をスイッチ１０６およびスイッチ１０７へ出力する。

ループフィルタ１０３は、スイッチ１０６およびスイッチ１０７のうちＯＮ状態である一方のスイッチから差分信号の入力を受ける。ループフィルタ１０３は、切り替え可能な複数のフィルタ係数（ループフィルタ定数）に応じたカットオフ周波数以上の周波数を有する雑音成分を差分信号から遮断する。具体的には、ループフィルタ１０３は、乗算器１３１−１，１３１−２、乗算器１３２−１，１３２−２、遅延素子１３３、加算器１３４および加算器１３５を含む。

乗算器１３１−１，１３１−２は、それぞれ、スイッチ１０６がＯＮ状態である場合に、スイッチ１０６から差分信号の入力を受ける。乗算器１３１−１，１３１−２は、それぞれ、相対的に高い高カットオフ周波数（高速ループ特性）を設定するためのフィルタ係数である高カットオフ係数を差分信号に乗算する。具体的には、乗算器１３１−１は、高カットオフ係数としての比例係数Ａ０を差分信号に乗算し、乗算器１３１−２は、高カットオフ係数としての積分係数Ｂ０を差分信号に乗算する。そして、乗算器１３１−１は、高カットオフ係数が乗算された差分信号を加算器１３５へ出力し、乗算器１３１−２は、高カットオフ係数が乗算された差分信号を加算器１３４へ出力する。なお、高カットオフ係数は、第１のフィルタ係数の一例である。

乗算器１３２−１，１３２−２は、それぞれ、スイッチ１０７がＯＮ状態である場合に、スイッチ１０７から差分信号の入力を受ける。乗算器１３２−１，１３２−２は、それぞれ、高カットオフ周波数よりも低い低常時の低カットオフ周波数（低速ループ特性）を設定するためのフィルタ係数である低カットオフ係数を差分信号に乗算する。具体的には、乗算器１３２−１は、低カットオフ係数としての比例係数Ａ１を差分信号に乗算し、乗算器１３２−２は、低カットオフ係数としての積分係数Ｂ１を差分信号に乗算する。そして、乗算器１３２−１は、低カットオフ係数が乗算された差分信号を加算器１３５へ出力し、乗算器１３２−２は、低カットオフ係数が乗算された差分信号を加算器１３４へ出力する。なお、低カットオフ係数は、第１のフィルタ係数に応じたカットオフ周波数よりも低い他のカットオフ周波数以上の周波数を有する成分を遮断するための第２のフィルタ係数の一例である。

遅延素子１３３は、高カットオフ係数又は低カットオフ係数が乗算された差分信号の入力を加算器１３４から受ける。遅延素子１３３は、高カットオフ係数又は低カットオフ係数が乗算された差分信号を遅延させ、遅延させた差分信号である遅延信号を加算器１３４へ出力する。

加算器１３４は、遅延信号の入力を遅延素子１３３から受ける。加算器１３４は、高カットオフ係数又は低カットオフ係数が乗算された差分信号の入力を乗算器１３１−２又は乗算器１３２−２から受ける。加算器１３４は、遅延信号と差分信号とを加算することで、遅延信号を積算する。加算器１３４は、積算した遅延信号を加算器１３５および遅延素子１３３へ出力する。

加算器１３５は、高カットオフ係数又は低カットオフ係数が乗算された差分信号の入力を乗算器１３１−１又は乗算器１３２−１から受ける。加算器１３５は、遅延信号の入力を加算器１３４から受ける。加算器１３５は、遅延信号と差分信号とを加算することで、雑音成分が遮断された差分信号を生成する。加算器１３５は、生成した差分信号を、出カ周波数を制御するための制御信号としてＤＣＯ１０４へ出力する。

ＤＣＯ１０４は、制御信号の入力を加算器１３５から受ける。ＤＣＯ１０４は、制御信号の値に追従する周波数（以下「出力周波数」という）を発振し、出力周波数を有する出力信号を生成する。制御信号の値をＴＷ、制御信号のピット幅をｍ、ＤＣＯ１０４を駆動するための内部クロックの周波数をＦｓｙｓとすると、出力周波数Ｆｏ［Ｈｚ］は、以下の式（１）により表される。そして、ＤＣＯ１０４は、生成した出力信号を、出力信号の出力周波数を用いて各種の処理を行う他の装置等へ出力する。また、ＤＣＯ１０４は、生成した出力信号を分周器１０５へ出力する。なお、ＤＣＯ１０４は、出力信号発振器の一例である。

Ｆｏ＝（ＴＷ／２^m）・Ｆｓｙｓ …（１）

分周器１０５は、出力信号の入力をＤＣＯ１０４から受ける。分周器１０５は、出力信号を整数分の１に分周し、分周した出力信号を位相比較器１０２へ出力する。分周に用いる整数をＮ、ＤＣＯ１０４から出力される出力信号の出力周波数をＦｏとすれば、分周器１０５から出力される出力信号の出力周波数Ｆｄｉｖ［Ｈｚ］は、以下の式（２）により表される。

Ｆｄｉｖ＝Ｆｏ／Ｎ …（２）

スイッチ（ＳＷ０）１０６は、差分信号の入力を位相比較器１０２から受ける。スイッチ１０６のＯＮ状態／ＯＦＦ状態は、係数切替器１０８によって設定される。スイッチ１０６は、スイッチ１０７（ＳＷ１）がＯＮ状態である場合に、ＯＦＦ状態に設定され、スイッチ１０７がＯＦＦ状態である場合に、ＯＮ状態に設定される。スイッチ１０６は、ＯＮ状態である場合に、差分信号をループフィルタ１０３の乗算器１３１−１，１３１−２へ出力する。

スイッチ１０７は、差分信号の入力を位相比較器１０２から受ける。スイッチ１０７のＯＮ状態／ＯＦＦ状態は、係数切替器１０８によって設定される。スイッチ１０７は、スイッチ１０６がＯＮ状態である場合に、ＯＦＦ状態に設定され、スイッチ１０６がＯＦＦ状態である場合に、ＯＮ状態に設定される。スイッチ１０７は、ＯＮ状態である場合に、差分信号をループフィルタ１０３の乗算器１３２−１，１３２−２へ出力する。

図２は、実施の形態１にかかるＰＬＬ回路の係数切替器の内部構成を示す図である。係数切替器１０８は、ループフィルタ１０３のフィルタ係数を切り替えるものであり、タイマ回路２０１と、引込方向判定回路２０２と、前値保持回路２０３と、最大／最小検出回路２０４と、切替判定回路２０５と、を含む。

この係数切替器１０８は、入力信号に含まれる不定期なＧａｐに基づく瞬間的な位相跳びの発生タイミングを検出する機能を有し、Ｇａｐが発生していない（位相跳びが発生していない）タイミングでフィルタ係数を高速ループ特性から低常時の低速ループ特性に切り替える。

後述するが、図１に示すループフィルタ１０３の各構成と、スイッチ１０６，１０７と、係数切替器１０８は、ハードウェア回路に限らずソフトウェア（ファームウェア）で構成することもできる。この場合、図２に示す係数切替器１０８が有するタイマ回路２０１、引込方向判定回路２０２、前値保持回路２０３、最大／最小検出回路２０４、切替判定回路２０５は、それぞれハードウェア（回路）ではなく、ソフトウェアの各機能部として機能する。

タイマ回路２０１はＰＬＬ回路１００の起動時等、フィルタ係数を高速ループ特性に設定後の一定時間経過をカウントする。引込方向判定回路２０２は、位相同期の引込過程（収束過程）におけるＰＬＬ出力信号の周波数の収束方向を判定する。前値保持回路２０３は、ループフィルタ１０３の出力信号の前値を保持する。最大/最小検出回路２０４は、ループフィルタ出力の最大値および最小値を計測する。切替判定回路２０５は、ループフィルタ出力信号と、引込方向判定回路２０２および最大／最小検出回路２０４の出力信号とに基づいて、フィルタ係数の切替信号を出力する。

（１）この係数切替器１０８は、ループ特性の高速化（起動時）と、低速化（定常時）を切り替えるループフィルタ１０３の係数切替用のスイッチ１０６，１０７を制御する。
（２）ＰＬＬ回路１００の起動時等、ＰＬＬ回路１００が入力に同期していない過渡期には、係数切替器１０８は、ループフィルタ１０３のスイッチ（ＳＷ０）１０６をＯＮ、スイッチ（ＳＷ１）１０７をＯＦＦにする。これにより、フィルタ係数は、高速ループ特性となる。
（３）高速ループ特性で一定時間経過後（例えば２０ｍｓ）、係数切替器１０８は、ループフィルタ１０３の出力値の最大値と最小値の記録を開始する。
（４）一定時間（例えば３ｍｓ）の間、係数切替器１０８は、最大値と最小値を記録後、最大値と最小値からフィルタ切替閾値を算出する。
（５）係数切替器１０８は、現在のループフィルタ１０３の出力値がループフィルタ切替閾値内であれば、ループフィルタ１０３のスイッチ（ＳＷ１）１０７をＯＮにする。これによりフィルタ係数は、定常時の低速ループ特性となる。
（６）係数切替器１０８は、現在のループフィルタ１０３の出力がループフィルタ切替閾値外であれば、ループフィルタ１０３のスイッチ切り替えを行わずにそのまま動作し、再度（５）の動作を繰り返す。

図３は、入力信号にＧａｐが含まれている場合のＰＬＬ回路の引込方向別の出力周波数を示す図表である。この図３には、ＰＬＬ回路１００への入力信号にＧａｐが含まれている場合を示している。図３の横軸は経過時間、縦軸はＰＬＬ出力周波数であり、●印は正方向からの引込時の動作を示し、○印は負方向からの引込時の動作を示す。●および○はループフィルタの出力であり、前値保持回路２０３が前値として保持する各タイミングの値である。

図３に示すように、ＰＬＬ回路１００への入力信号にＧａｐが含まれている場合、正方向からの引込時、および負方向からの引込時のいずれにおいても、周波数変動が中央の０（ｐｐｍ）から離れた後、収束することを複数回繰り返す。図３中、ＴＧがＧａｐ区間（Ｇａｐに基づき偏差が生じる区間）であり、ＴＮＧがＧａｐ区間以外の区間である。引込方向判定回路２０２は、この図３に示す周波数変動の状態に基づき、引込方向を判定する（判定の詳細は後述する）。

図４は、実施の形態１にかかるＰＬＬ回路の係数切替器が行う処理内容を示すフローチャートである。係数切替器１０８が有する各部の処理例について説明する。係数切替器１０８は、ＰＬＬ回路１００の起動時等のＲＥＳＥＴ入力により動作開始する。そして、動作開始後、切替判定回路２０５により、係数切替器１０８は、０（Ｌレベル）を出力する（ステップＳ４０１）。これにより図１のスイッチ（ＳＷ０）１０６がＯＮ、スイッチ（ＳＷ１）１０７はＯＦＦとなり、ループフィルタ１０３に高速ループ特性のフィルタ係数Ａ＝Ａ０，Ｂ＝Ｂ０が設定される（ステップＳ４０２）。

ステップＳ４０２の処理と同時にタイマ回路２０１は、タイマカウントをスタートし、高速ループとなっている経過時間をカウントする。タイマ回路２０１は、タイマカウントが一定時間の経過（例えば２０ｍｓ）をカウントするとタイマ満了となり、トリガ信号を発生させる（ステップＳ４０３）。

タイマ回路２０１のトリガにより、引込方向判定回路２０２は、図３に示した引込方向を判定する（ステップＳ４０４）。また、タイマ回路２０１のトリガにより、最大／最小検出回路２０４は、ループフィルタ１０３の出力信号の最大値および最小値の計測を開始し（ステップＳ４０５）、計測したループフィルタ１０３の出力信号の最大値および最小値を最大／最小検出回路２０４内部等の図示しないメモリに更新可能に保持する（ステップＳ４０６）。係数切替器１０８は、ステップＳ４０４とステップＳ４０５とを同時並行処理する。

そして、切替判定回路２０５により、引込方向判定回路２０２による引込方向の情報と、最大／最小検出回路２０４による最大値／最小値の情報とに基づき、フィルタ係数（スイッチ（ＳＷ０，ＳＷ１）１０６，１０７）に対する切替判定処理を行う（ステップＳ４０７）。ステップＳ４０７の切替判定処理により、係数切替器１０８の出力を１（Ｈレベル）にするタイミングが求められ（ステップＳ４０８）、この求められたタイミングで係数切替器１０８は、１（Ｈレベル）を出力し（ステップＳ４０９）、処理を終了する。この際、図１のスイッチ（ＳＷ０）１０６がＯＦＦ、スイッチ（ＳＷ１）１０７はＯＮとなり、ループフィルタ１０３に低速ループ特性のフィルタ係数Ａ＝Ａ１，Ｂ＝Ｂ１が設定される。

図５は、実施の形態１にかかるＰＬＬ回路の係数切替器の引込方向判定の処理内容を示すフローチャートである。引込方向判定回路２０２が行う図４のステップＳ４０４の処理例について説明する。

はじめに、引込方向判定回路２０２は、現状のループフィルタ１０３の出力信号の値Ｘと、前値保持回路２０３から出力される直前のループフィルタ１０３の出力信号値Ｘ０を比較する（ステップＳ５０１）。引込方向判定回路２０２は、比較結果、Ｘ０＞Ｘであれば（ステップＳ５０１：Ｙｅｓ）、正方向からの引込であり、Ｘ０＞Ｘでなければ（ステップＳ５０１：Ｎｏ）、負方向からの引込としてそれぞれカウントする（ステップＳ５０２，ステップＳ５０４）。

正方向からの引込カウントはＰとし、負方向からの引込カウントはＮとする。正方向からの引込（ステップＳ５０２）では、Ｐをカウントアップする。また、負方向からの引込（ステップＳ５０４）では、Ｎをカウントアップする。このカウントアップの際は、他方は０クリアする。ステップＳ５０２でＰのカウントアップ時は、同時にＮを０クリアする。ステップＳ５０４でＮのカウントアップ時は、同時にＰを０クリアする。

上記ステップＳ５０１での判定は複数回実施され、カウント値Ｐ，Ｎいずれかが満了（例えば３回）したか判定する（ステップＳ５０３，ステップＳ５０５）。ステップＳ５０３では、Ｐが満了したか判定し、Ｐの満了時には（ステップＳ５０３：Ｙｅｓ）、引込方向判定回路２０２は、出力（Ｄ値）として、判定結果１（正方向）を出力し（ステップＳ５０６）、処理を終了する。ステップＳ５０３でＰが満了していなければ（ステップＳ５０３：Ｎｏ）、ステップＳ５０１に処理を戻す。

ステップＳ５０５では、Ｎが満了したか判定し、Ｎの満了時には（ステップＳ５０５：Ｙｅｓ）、引込方向判定回路２０２は、引込方向の判定結果の出力（Ｄ値）として、判定結果０（負方向）を出力し（ステップＳ５０７）、処理を終了する。ステップＳ５０５でＮが満了していなければ（ステップＳ５０５：Ｎｏ）、ステップＳ５０１に処理を戻す。

図６は、実施の形態１にかかるＰＬＬ回路の係数切替器の切替判定の処理内容を示すフローチャートである。切替判定回路２０５が行う図４のステップＳ４０７の処理例について説明する。

はじめに、切替判定回路２０５は、最大／最小検出回路２０４の出力から、一定時間（例えば３ｍｓ）、ループフィルタ１０３の出力の最大値と最小値を取得し（ステップＳ６０１）、更新保持する。また、切替判定回路２０５は、引込方向判定回路２０２の判定結果の出力Ｄを取得し、Ｄが０であるか判定する（ステップＳ６０２）。

判定結果の出力Ｄが０（負方向からの引込）であれば（ステップＳ６０２：Ｙｅｓ）、ループフィルタ１０３の出力の最小値Ｘｍｉｎに許容値ｄＸを加えた閾値Ｔを設定する（ステップＳ６０３）。そして、切替判定回路２０５は、現在のループフィルタ１０３の出力値Ｘが閾値Ｔより小さいか判定する（ステップＳ６０４）。現在のループフィルタ１０３の出力値Ｘが閾値Ｔより小さければ（Ｘ＜Ｔ，ステップＳ６０４：Ｙｅｓ）、フィルタ係数を切替可能なタイミングと判定し、係数切替器１０８の出力として１を設定する（ステップＳ６０５）。一方、現在のループフィルタ１０３の出力値Ｘが閾値Ｔ以上であれば（Ｘ≧Ｔ，ステップＳ６０４：Ｎｏ）、出力値Ｘが閾値Ｔより小さくなるまで待つ（ステップＳ６０４：Ｎｏのループ）。

一方、判定結果の出力Ｄが１（正方向からの引込）であれば（ステップＳ６０２：Ｎｏ）、ループフィルタ１０３の出力の最大値Ｘｍａｘから許容値ｄＸを差し引いた閾値Ｔを設定する（ステップＳ６０６）。そして、切替判定回路２０５は、現在のループフィルタ１０３の出力値Ｘが閾値Ｔより大きいか判定する（ステップＳ６０７）。現在のループフィルタ１０３の出力値Ｘが閾値Ｔより大きければ（Ｘ＞Ｔ，ステップＳ６０７：Ｙｅｓ）、フィルタ係数を切替可能なタイミングと判定し、ステップＳ６０５に移行し、係数切替器１０８は、出力として１を設定し（ステップＳ６０５）、処理を終了する。一方、現在のループフィルタ１０３の出力値Ｘが閾値Ｔ以下であれば（Ｘ≦Ｔ，ステップＳ６０７：Ｎｏ）、出力値Ｘが閾値Ｔより大きくなるまで待つ（ステップＳ６０７：Ｎｏのループ）。

図７は、実施の形態１にかかるＰＬＬ回路の係数切替器による閾値の設定例を示す図表である。係数切替器１０８の切替判定回路２０５が設定する閾値と、図３に示したＰＬＬ回路の引込方向別の出力周波数とを示す。

図６を用いて説明したように、係数切替器１０８の切替判定回路２０５が出力＝１を出力すると、スイッチ（ＳＷ１）１０７がＯＮとなり、スイッチ（ＳＷ０）１０６がＯＦＦとなる。これにより、ループフィルタ１０３に低速ループ特性のフィルタ係数Ａ＝Ａ１，Ｂ＝Ｂ１が設定されフィルタ係数の切り替えが完了する。

図７において、負方向の引込に対する閾値Ｔは、周波数変動が中央の０（ｐｐｍ）に対しｄＸ分だけ加えた値に設定され、正方向の引込に対する閾値Ｔは、０（ｐｐｍ）に対しｄＸ分だけ差し引いた値に設定される。これにより、係数切替器１０８の切替判定回路２０５は、負方向の引込時には、現在のループフィルタ１０３の出力値Ｘが閾値Ｔより小さいタイミングで、フィルタ係数を１（Ａ＝Ａ１，Ｂ＝Ｂ１）に切り替える。一方、切替判定回路２０５は、正方向の引込時には、現在のループフィルタ１０３の出力値Ｘが閾値Ｔより大きいタイミングで、フィルタ係数を１（Ａ＝Ａ１，Ｂ＝Ｂ１）に切り替える。

上記のように、現在のループフィルタ１０３の出力値Ｘについて、閾値Ｔを用いた適切なタイミングでフィルタ係数を低速ループ特性の１（Ａ＝Ａ１，Ｂ＝Ｂ１）に切り替える。この切替タイミングは、入力信号に含まれたＧａｐ（瞬間的な位相跳び）を回避するタイミングに相当する。そして、フィルタ係数の切替時以降は、出力信号の周波数変動を中央の０（ｐｐｍ）に収束させることができる。

例えば、図７に示した出力信号の周波数変動が中央の０（ｐｐｍ）と閾値ｄＸとの間に位置するタイミングでフィルタ係数を切り替えることにより、以降、収束させることができ、再収束の繰り返しを解消できる。例えば、図７のｔ０の区間でフィルタ係数を定常時の低速ループ特性に切り替える。このｔ０は、Ｇａｐ区間ＴＧ以外の区間ＴＮＧの範囲内である。

実施の形態１によれば、入力信号へ位相同期するための引込過程の高速ループ動作から低速ループ動作への切り替えについて、入力信号に含まれるＧａｐの影響を受けずに行うことができる。例えば、引込方向の判定と、ループフィルタ出力の最大／最小値とに基づき、入力信号のＧａｐが含まれないタイミングでフィルタ係数の切り替えを行う。これにより、フィルタ係数切替時および切替時以降におけるＰＬＬ出力周波数の位相変動を回避できるようになる。そして、入力信号に不定期な無信号のギャップを含んでも起動時の高速引込が行え、フィルタ係数を定常時に切り替えた後の位相変動を抑制でき、これら高速引込と位相変動の抑制とを両立できる。

また、引込方向の判定について、ループフィルタ出力値とループフィルタの出力前値の大小を複数回判定し、大小関係が連続して同一であることに基づき、引込方向を正確に判定できる。また、正方向からの引込と負方向からの引込について、それぞれに対応した閾値を用いてループフィルタ出力値により切替タイミングを判定している。これにより、引込状態が正方向および負方向のいずれであっても適切な切替タイミングでフィルタ係数を切り替えることができる。

（実施の形態２）
図８は、実施の形態２にかかるＰＬＬ回路の構成例を示す図である。実施の形態２のＰＬＬ回路１００は、実施の形態１（図１）と同様の構成である。実施の形態２では、実施の形態１（図２参照）で説明した係数切替器１０８の回路構成を簡単化している。

実施の形態２の係数切替器８０８は、タイマ回路２０１と、前値保持回路２０３と、差分検出回路８０９と、切替判定回路２０５と、を含む。タイマ回路２０１はＰＬＬ回路１００の起動時等、フィルタ係数を高速ループに設定後の一定時間経過をカウントする。前値保持回路２０３はループフィルタ１０３の出力の前値を保持する。差分検出回路８０９は、前値保持回路２０３の出力と、ループフィルタ１０３の出力の差分を出力する。切替判定回路２０５は、差分検出回路８０９の出力に応じてフィルタ係数の切替信号を出力する。

図９は、実施の形態２にかかるＰＬＬ回路の係数切替器が行う処理内容を示すフローチャートである。係数切替器８０８は、ＰＬＬ回路１００の起動時等のＲＥＳＥＴ入力により動作開始する。そして、動作開始後、切替判定回路２０５により、係数切替器８０８は、０（Ｌレベル）を出力する（ステップＳ９０１）。これにより図１のスイッチ（ＳＷ０）１０６がＯＮ、スイッチ（ＳＷ１）１０７はＯＦＦとなり、ループフィルタ１０３に高速ループ特性のフィルタ係数Ａ＝Ａ０，Ｂ＝Ｂ０が設定される（ステップＳ９０２）。

ステップＳ９０２の処理と同時にタイマ回路２０１は、タイマカウントをスタートし、高速ループとなっている経過時間をカウントする。タイマ回路２０１は、タイマカウントが一定時間の経過（例えば２０ｍｓ）をカウントするとタイマ満了となり、トリガ信号を発生させる（ステップＳ９０３）。

タイマ回路２０１のトリガ発生後、差分検出回路８０９は、前値保持回路２０３から出力されるループフィルタ１０３の出力の前値Ｘ０と、現在のループフィルタの出力値Ｘの差分絶対値ΔＸの出力を開始する。そして、切替判定回路２０５は、差分検出回路８０９の出力ΔＸにより、フィルタ係数（スイッチ（ＳＷ０，ＳＷ１）１０６，１０７）に対する切替判定処理を行う（ステップＳ９０４）。

ステップＳ９０４の切替判定処理により、係数切替器８０８の出力を１（Ｈレベル）にするタイミングが求められ（ステップＳ９０５）、この求められたタイミングで係数切替器８０８は、１（Ｈレベル）を出力し（ステップＳ９０６）、処理を終了する。この際、図１のスイッチ（ＳＷ０）１０６がＯＦＦ、スイッチ（ＳＷ１）１０７はＯＮとなり、ループフィルタ１０３に低速ループ特性のフィルタ係数Ａ＝Ａ１，Ｂ＝Ｂ１が設定される。

図１０は、実施の形態２にかかるＰＬＬ回路の係数切替器の切替判定の処理内容を示すフローチャートである。切替判定回路２０５が行う図９のステップＳ９０４の処理例について説明する。

はじめに、切替判定回路２０５は、差分検出回路８０９からの出力ΔＸが所定の判定値（閾値）Ｔ２より小さいか比較する（ステップＳ１００１）。判定値Ｔ２は、Ｇａｐのタイミングで発生する差分よりも十分小さな値として設定されている（詳細は後述する）。

そして、ΔＸが判定値Ｔ２より小さい場合（ステップＳ１００１：Ｙｅｓ）、切替判定回路２０５は、カウント値Ｃをカウントアップする（ステップＳ１００２）。以後、カウント値Ｃが満了するまで（ステップＳ１００３：Ｎｏのループ）、ステップＳ１００１のΔＸと判定値Ｔ２の比較を複数回繰り返し、ΔＸ＜Ｔ２が継続していることを判断する。

ΔＸ＜Ｔ２が複数回継続し、カウント値Ｃが満了すれば（ステップＳ１００３：Ｙｅｓ）、ＰＬＬ回路１００の出力周波数は、Ｇａｐのない収束周波数付近となるので、係数切替器８０８は、出力として１を設定し（ステップＳ１００４）、処理を終了する。

係数切替器１０８の切替判定回路２０５が出力＝１を出力すると、スイッチ（ＳＷ１）１０７がＯＮとなり、スイッチ（ＳＷ０）１０６がＯＦＦとなる。これにより、ループフィルタ１０３に低速ループ特性のフィルタ係数Ａ＝Ａ１，Ｂ＝Ｂ１が設定されフィルタ係数切替が完了する。

一方、ΔＸと判定値Ｔ２との比較でΔＸ≧Ｔ２の場合（ステップＳ１００１：Ｎｏ）、切替判定回路２０５は、カウント値Ｃを０クリアし（ステップＳ１００５）、その後にステップＳ１００１以降の比較処理を繰り返す。

図１１は、実施の形態２にかかるＰＬＬ回路の係数切替器で用いる判定値の設定について説明する図表である。横軸は経過時間、縦軸はループフィルタ出力である。図１１には、正方向からの引込時のループフィルタ１０３の出力状態を示している。判定値Ｔ２は、Ｇａｐ区間でのループフィルタ１０３のフィルタ出力と、前値の差分ΔＸＧよりも十分小さい値に設定する。また、判定値Ｔ２は、Ｇａｐ区間以外での差分ΔＸＮよりも大きい値に設定する。すなわち、Ｔ２＜＜ΔＸＧ、かつＴ２＝ΔＸＮ＋α（α：定数）、例えば、Ｔ２≒２×ΔＸＮ程度に設定する。

実施の形態２の係数切替器８０８による動作により、引込過程の高速ループ動作から低速ループ動作への切り替えは、入力信号に含まれるＧａｐのタイミングを回避して行われる。例えば、図１１の時期ｔ０の範囲内のタイミング（図７参照）で行われる。これにより、ループフィルタ１０３のフィルタ係数切替時におけるＰＬＬ回路１００の出力周波数の位相変動を回避することができる。

また、実施の形態２によれば、実施の形態１で説明した引込方向判定回路２０２による引込方向の判定を不要にでき、その分回路構成を簡単にできる。

図１２、図１３は、各実施の形態のＰＬＬ回路の構成例を示す図である。図１２に示すＰＬＬ回路１２００は、図１に示したＰＬＬ回路１００の全ての要素（回路）をＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＬＳＩ，ＲＯＭなどのデバイスにより、全てハードウェアで構成した例である。ＲＯＭ１２０１には、ＤＣＯ１０４が周波数生成で参照する数値データがテーブル化（ＬＵＴ：ＬｏｏｋＵｐ Ｔａｂｌｅ）して格納される。

図１３に示すＰＬＬ回路１３００は、図１に示したＰＬＬ回路１００のうち、ループフィルタ１０３と、係数切替器１０８の機能をマイクロプロセッサ１３０２に実装した構成である。マイクロプロセッサ１３０２は、フラッシュメモリ１３０３を介してダウンロードしたファームウェアにより制御され、例えば、ＵＰＣ（Ｕｎｉｆｉｅｄ Ｐａｒａｌｌｅｌ Ｃ）のプログラミング言語を用いる。また、ＰＬＬ回路１００のうち、ループフィルタ１０３と、係数切替器１０８以外の機能要素（回路）は、図１２同様に、ＦＰＧＡやＬＳＩ等のハードウェアで構成する。

（入力信号に含まれるＧａｐの発生と影響について）
次に、上述したＧａｐの発生と影響について説明する。図１４は、ギャップクロックの発生について説明する図表である。伝送装置で、多様な伝送速度のデータ信号を、共通のシステムクロックで多重／収容して送信を行う。（ａ）に示すように、送信側では、システムクロックレートに収容するデータ信号のレートの差分を解消する不要なデータ（スタッフビット：ｓｔｕｆｆ ｂｉｔ）１４０１が挿入される。

受信側では、受信信号から元のデータを復調するため、送信側で挿入されたｓｔｕｆｆ ｂｉｔ１４０１を除去する。ｓｔｕｆｆ ｂｉｔ１４０１除去を行ったクロックは、（ｂ）に示すように、時間的に不均一となっており（Ｊｉｔｔｅｒｅｄ Ｃｌｏｃｋ）、（ｃ）に示すように、ＤＰＬＬ（Ｄｉｇｉｔａｌ ＰＬＬ）等で時間的に均一化し、（ｄ）のデータ復調を行っている。

図１５は、ＤＰＬＬによるギャップを含むクロックの均一化の概要を示す図である。受信側のＲｘ ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）１５０１には、データとクロックが書き込み（ＷＲ）入力され、Ｒｘ ＦＩＦＯ１５０１に対するＷＲ Ｅｎａｂｌｅ（クロック）は、ｓｔｕｆｆ ｂｉｔの除去により、時間的に不均一である。ＤＰＬＬ１５０２は、このＪｉｔｔｅｒｄ Ｃｌｏｃｋを時間的に均一化して、Ｒｘ ＦＩＦＯ１５０１の読み出し（ＲＤ）クロックとして供給する。これにより、Ｒｘ ＦＩＦＯ１５０１から再生Ｃｌｉｅｎｔ信号（データ）を時間的に均一化して読み出すことができる。

図１６は、ＤＰＬＬに対するＧａｐを含む入力信号の入力状態を示す図である。（ａ）に示すＤＰＬＬは、各実施の形態（図１等）に示したＰＬＬ回路１００である。Ｇａｐを含む入力信号（クロック、Ｇａｐｐｅｄクロック）は、ＤＰＬＬ（ＰＬＬ回路１００）の位相比較器１０２には、通常、ダイレクトには入力させず、周回カウンタ１６０１を経由させている。

周回カウンタ１６０１は、（ｂ）に示すＧａｐを含む入力信号のパルス数をカウントし、（ｃ）に示すように、カウント数が設定値Ｎに達したら、１パルス出力する。周回カウンタ１６０１はＮ分周器（分周器１０５）と同様の構成である。

図１７は、ギャップによる位相跳びの状態を説明する図である。（ａ）は受信データ構成、（ｂ）はＧａｐを含む入力信号、（ｃ）は、周回カウンタ１６０１の出力である。入力信号でのＧａｐの発生は、上述したｓｔｕｆｆ ｂｉｔの除去に限らず、（ａ）に示すようなデータ信号に付加されるオーバヘッド（ＯＨ）１７０１やＦＥＣ（Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）１７０２等のｂｉｔの除去でも同様に発生する。これらの除去対象のｂｉｔは数ｂｉｔの付加情報であり、周回カウンタ１６０１のカウントのタイミングによっては、大きな位相跳びを生じさせる。

例えば、（ｂ）に示すように、受信データのＰＡＹＬＯＡＤ部では、最大１クロックのＧａｐ間隔１７０３であるのに対し、ＦＥＣ１７０２とＯＨ１７０１では１クロックを超えるＷｉｄｅ Ｇａｐ１７０４が発生する。このＷｉｄｅ Ｇａｐ１７０４は、周回カウンタ１６０１のカウントのタイミングによっては、（ｃ）に示すように大きな位相跳び１７０５を生じさせ、位相比較器１０２への入力位相が大きく変動する。

図１８は、一般的なＰＬＬ回路による入力信号に同期する際の出力信号の周波数変化を示す図表である。横軸は経過時間（ポイント数）、縦軸は周波数偏差であり、中央が偏差０（ｐｐｍ）である。Ｇａｐを含まない入力信号の例を示す。３００ｐｏｉｎｔまではＰＬＬのカットオフ周波数を１００Ｈｚとし高速引込（高速ループ動作）を行い、３００ｐｏｉｎｔ以降はＰＬＬのカットオフを目標の１Ｈｚまで落とす（低速ループ動作）切り替えを行う例である。この例では、定常時に１Ｈｚのループ帯域のＰＬＬを構成することを目的としてループ切り替えを行っている。図１８に示すようにＧａｐのない入力信号に対しては、ループ切り替えを行っても、同期時の出力周波数変化の特性には問題が生じない。

図１９は、一般的なＰＬＬ回路によるギャップを含む入力信号に同期する際の出力信号の周波数変化を示す図表である。入力信号にＧａｐを含む場合には、図１９に示すように、入力周波数が大きく変動する状態での同期を行うことになる。

図１９に示すように、高速ループ動作から低速ループ動作への切替時の出力周波数の偏差がほぼ０である場合には、Ｇａｐがない入力に同期した際と同様にループ切替後の出力周波数変動の特性に問題は生じない。

図２０は、ギャップを含まない入力信号での同期過程における入出力位相差の変化を示す図表である。縦軸は位相変動量、横軸は時間である。図示のように、ギャップを含まない入力信号では、高速ループ動作から低速ループ動作に切替時以降、位相差０に収束する。

図２１は、ギャップを含む入力信号での同期過程における入出力位相差の変化を示す図表である。Ｇａｐのある入力信号では、上述したように、入力信号に含まれるＧａｐのタイミングにより、高速ループ動作から低速ループ動作への切替後に、位相同期が一度外れて再収束する特性となる場合がある。図２１の場合、図示していない時間経過後に再収束する。

図２１の場合、１００Ｈｚのカットオフ（高速ループ動作）で十分に収束していない状態で低速ループ動作への切り替えを行ったものであり、１Ｈｚ（低速ループ）移行後の位相変動が大きくなる。このような位相変動は、システム上データを蓄積するＦＩＦＯ（図１５のＲｘ ＦＩＦＯ１５０１）の段数の増加が必要になる。

なお、Ｇａｐによる位相変動を抑えるために高速ループ動作時のカットオフ周波数を１００Ｈｚよりも下げる方法も考えられるが、引込時間が長くなり高速同期性能が損なわれてしまう。また、上述した特許文献１では、周期的に生じるＧａｐの影響で位相収束状態を判断することができない。また、特許文献２では、Ｇａｐの影響でＶＣＯの制御電圧が閾値外に周期的に逸脱するため、フィルタ切替信号を生成するカウンタがそのたびにＲＥＳＥＴされ、フィルタ切替のタイミングを出力することができない。

これに対し、各実施の形態では、ループ切替時において、引込過程の高速ループでの一定時間経過後、入力信号のＧａｐによる位相跳びが発生していないかを判定し、判定結果に応じてフィルタ係数を低速ループに切り替える。これにより、Ｇａｐを含む入力信号であっても、高速引込が行え、かつ定常時へのループ切替後に位相変動を生じることがなく、これら高速引込と位相変動を両立できる。

また、各実施の形態では、ループフィルタが高速ループ特性と低速ループ特性の２つのループ特性を切り替える構成としたが、これに限らずループフィルタが複数のループ特性（例えば、高速ループ特性、中速ループ特性、低常時の低速ループ特性）を有する構成に適用することもできる。複数のループ特性により、収束時の揺らぎ（周波数変動）をより安定化できる。そして、複数のループ特性を有する場合でも、切り替える複数のループ特性において最後に移行するループ特性（例えば、中速ループ特性から低速ループ特性）への切り替えを、各上記実施の形態に示したタイミングで行う。これにより、Ｇａｐを含む入力信号であっても、起動時の高速引込が行える。また、定常時の低速ループ特性へのループ切替後に位相変動を生じることがない。

上述した実施の形態に関し、さらに以下の付記を開示する。

（付記１）複数のループ特性のループフィルタを備える位相同期回路において、
入力信号に出力信号を位相同期するための引込時にループ特性を高カットオフ特性とし、前記引込後の定常ループ特性への切り替えを、前記入力信号に含まれる不定期な無信号のギャップが発生していないタイミングの検出に基づき行う係数切替部、
を備えたことを特徴とする位相同期回路。

（付記２）前記係数切替部は、
前記引込の方向を判定する引込方向判定部と、
前記ループフィルタの出力の最大／最小値を検出する最大／最小検出部と、
前記引込方向判定部および前記最大／最小検出部の出力に基づき、前記ループ特性の切り替えを行う切替判定部と、
を備えたことを特徴とする付記１に記載の位相同期回路。

（付記３）前記引込方向判定部は、前記ループフィルタの出力を前値として保持する前値保持部の出力と、現在の前記ループフィルタの出力と、の大小の状態を複数回判定し、前値の大小の状態が複数回連続することに基づき、前記引込の方向を判定することを特徴とする付記２に記載の位相同期回路。

（付記４）前記切替判定部は、前記引込の方向が正方向の場合には、前記ループフィルタの出力の最大値に基づき閾値を設定し、
前記引込の方向が負方向の場合には、前記ループフィルタの出力の最小値に基づき閾値を設定し、
設定した前記閾値と、現在のループフィルタの出力値とに基づき、前記ループ特性を切り替えるタイミングを判定することを特徴とする付記３に記載の位相同期回路。

（付記５）前記係数切替部は、
前記ループフィルタの出力を前値として保持する前値保持部と、
前記ループフィルタの出力の現在の値と、前記前値との差分の絶対値を出力する差分検出部と、
前記差分検出部の出力に基づき前記ループ特性を切り替えるタイミングを判定する切替判定部と、
を備えたことを特徴とする付記１に記載の位相同期回路。

（付記６）前記切替判定部は、
前記差分検出部の出力と、前記入力信号に含まれるギャップに対応して生じる前記ループフィルタの出力と、前記前値との差分に対応して設定された判定値との比較を複数回行い、前記ループフィルタの出力が連続して前記判定値よりも小さい時期を前記ループ特性を切り替えるタイミングと判定することを特徴とする付記５に記載の位相同期回路。

（付記７）前記各構成部をハードウェア回路により構成したことを特徴とする付記１〜６のいずれか一つに記載の位相同期回路。

（付記８）前記係数切替部と、前記ループフィルタと、をソフトウェア実行するプロセッサにより構成したことを特徴とする付記１〜６のいずれか一つに記載の位相同期回路。

（付記９）複数のループ特性のループフィルタを用いる位相同期方法において、
入力信号に出力信号を位相同期するための引込時にループ特性を高カットオフ特性とし、
前記引込後の定常ループ特性への切り替えを、前記入力信号に含まれる不定期な無信号のギャップが発生していないタイミングの検出に基づき行う、
ことを特徴とする位相同期方法。

１００ ＰＬＬ回路
１０２ 位相比較器
１０３ ループフィルタ
１０４ ＤＣＯ
１０５ 分周器
１０６，１０７ スイッチ
１０８，８０８ 係数切替器
１３１−１，１３１−２ 乗算器（高カットオフ係数）
１３２−１，１３２−２ 乗算器（低カットオフ係数）
１３３ 遅延素子
１３４，１３５ 加算器
２０１ タイマ回路
２０２ 引込方向判定回路
２０３ 前値保持回路
２０４ 最大／最小検出回路
２０５ 切替判定回路
８０９ 差分検出回路
１３０２ マイクロプロセッサ

Claims (8)

1. 複数のループ特性のループフィルタを備える位相同期回路において、
   入力信号に出力信号を位相同期するための引込時にループ特性を高カットオフ特性とし、前記引込後の定常ループ特性への切り替えを、前記入力信号に含まれる不定期な無信号のギャップが発生していないタイミングの検出に基づき行う係数切替部、
   を備えたことを特徴とする位相同期回路。
2. 前記係数切替部は、
   前記引込の方向を判定する引込方向判定部と、
   前記ループフィルタの出力の最大／最小値を検出する最大／最小検出部と、
   前記引込方向判定部および前記最大／最小検出部の出力に基づき、前記ループ特性の切り替えを行う切替判定部と、
   を備えたことを特徴とする請求項１に記載の位相同期回路。
3. 前記引込方向判定部は、前記ループフィルタの出力を前値として保持する前値保持部の出力と、現在の前記ループフィルタの出力と、の大小の状態を複数回判定し、前値の大小の状態が複数回連続することに基づき、前記引込の方向を判定することを特徴とする請求項２に記載の位相同期回路。
4. 前記切替判定部は、前記引込の方向が正方向の場合には、前記ループフィルタの出力の最大値に基づき閾値を設定し、
   前記引込の方向が負方向の場合には、前記ループフィルタの出力の最小値に基づき閾値を設定し、
   設定した前記閾値と、現在のループフィルタの出力値とに基づき、前記ループ特性を切り替えるタイミングを判定することを特徴とする請求項３に記載の位相同期回路。
5. 前記係数切替部は、
   前記ループフィルタの出力を前値として保持する前値保持部と、
   前記ループフィルタの出力の現在の値と、前記前値との差分の絶対値を出力する差分検出部と、
   前記差分検出部の出力に基づき前記ループ特性を切り替えるタイミングを判定する切替判定部と、
   を備えたことを特徴とする請求項１に記載の位相同期回路。
6. 前記切替判定部は、
   前記差分検出部の出力と、前記入力信号に含まれるギャップに対応して生じる前記ループフィルタの出力と、前記前値との差分に対応して設定された判定値との比較を複数回行い、前記ループフィルタの出力が連続して前記判定値よりも小さい時期を前記ループ特性を切り替えるタイミングと判定することを特徴とする請求項５に記載の位相同期回路。
7. 前記係数切替部と、前記ループフィルタと、をソフトウェア実行するプロセッサにより構成したことを特徴とする請求項１〜６のいずれか一つに記載の位相同期回路。
8. 複数のループ特性のループフィルタを用いる位相同期方法において、
   入力信号に出力信号を位相同期するための引込時にループ特性を高カットオフ特性とし、
   前記引込後の定常ループ特性への切り替えを、前記入力信号に含まれる不定期な無信号のギャップが発生していないタイミングの検出に基づき行う、
   ことを特徴とする位相同期方法。

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