CN114844503B - 基于Split电容DAC的低功耗逐次逼近型模数转换器 - Google Patents
基于Split电容DAC的低功耗逐次逼近型模数转换器 Download PDFInfo
- Publication number
- CN114844503B CN114844503B CN202210546592.1A CN202210546592A CN114844503B CN 114844503 B CN114844503 B CN 114844503B CN 202210546592 A CN202210546592 A CN 202210546592A CN 114844503 B CN114844503 B CN 114844503B
- Authority
- CN
- China
- Prior art keywords
- capacitor
- mos tube
- switch
- twenty
- output end
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 271
- 238000005070 sampling Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 5
- 230000009286 beneficial effect Effects 0.000 abstract description 2
- 239000012467 final product Substances 0.000 abstract description 2
- 230000003068 static effect Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 2
- BWSIKGOGLDNQBZ-LURJTMIESA-N (2s)-2-(methoxymethyl)pyrrolidin-1-amine Chemical compound COC[C@@H]1CCCN1N BWSIKGOGLDNQBZ-LURJTMIESA-N 0.000 description 1
- UDQDXYKYBHKBTI-IZDIIYJESA-N 2-[4-[4-[bis(2-chloroethyl)amino]phenyl]butanoyloxy]ethyl (2e,4e,6e,8e,10e,12e)-docosa-2,4,6,8,10,12-hexaenoate Chemical compound CCCCCCCCC\C=C\C=C\C=C\C=C\C=C\C=C\C(=O)OCCOC(=O)CCCC1=CC=C(N(CCCl)CCCl)C=C1 UDQDXYKYBHKBTI-IZDIIYJESA-N 0.000 description 1
- OUXCBPLFCPMLQZ-WOPPDYDQSA-N 4-amino-1-[(2r,3s,4s,5r)-4-hydroxy-5-(hydroxymethyl)-3-methyloxolan-2-yl]-5-iodopyrimidin-2-one Chemical compound C[C@H]1[C@H](O)[C@@H](CO)O[C@H]1N1C(=O)N=C(N)C(I)=C1 OUXCBPLFCPMLQZ-WOPPDYDQSA-N 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
- H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
一种基于Split电容DAC的低功耗逐次逼近型模数转换器，包括栅压自举开关模块、Split电容DAC、比较器模块和SAR逻辑控制模块；Split电容DAC，用来将来自SAR逻辑模块的数字码值通过电荷守恒和电容再分配转化为模拟电压值，并输出到所述比较器的两个输入端；SAR逻辑控制模块，根据比较器输出的结果将Split电容DAC中的二选一开关选通到对应的电压，以使Split电容DAC两个输出端的电压值不断接近，最终得到12位的数字输出结果。本发明具有四个C‑2C结构的Split电容DAC，具有更小的等效输出电容和总电容，大大减小了SAR ADC的功耗、版图面积并降低了对前级电路的驱动能力要求，从而有助于提升最终产品的精度并降低成本；同时，具有更简单的电路结构和更低的时钟馈通效应而提高了SAR ADC的精度。
Description
技术领域
本发明属于模拟转换器(ADC)电路技术领域，具体而言，涉及一种基于Split 电容DAC的低功耗逐次逼近型模数转换器(SAR ADC)。
背景技术
ADC用于将自然界中的模拟信号转换为数字信号，是各类传感电路、信号采集电路的重要组成部分，其中，SAR ADC以其低功耗的特性广泛应用于对功耗要求较高的可穿戴设备和生物医疗电子设备中，其功耗制约着这些设备的使用寿命，其精度则限制了这些设备进行信号采集的动态范围。近年来，降低SAR ADC功耗，提高 SAR ADC精度的技术受到广泛关注。
传统的SAR ADC由采样开关、电容DAC、比较器和SAR逻辑电路组成，其电容 DAC的电容大小随ADC的精度提升而指数上升，当SAR ADC分辨率达12bit时，电容DAC的总电容大小可达数百pF，带来极大的动态功耗。另一方面，传统SAR ADC 中使用的栅压自举开关具有较大的时钟馈通，同时动态比较器在工作过程中产生极大的回踢噪声，大大降低了SAR ADC最后几位比较结果的准确性，进而降低了SAR ADC 的精度。针对这些问题，目前还没有论文提出过有针对性的解决办法。
发明内容
为克服上述现有技术的不足，本发明提供了一种低功耗、高精度的SAR ADC，使用四个C-2C结构的电容组成Split电容DAC，降低电容DAC的总电容大小，使用改良的栅压自举型开关降低时钟馈通效应的影响，使用静态二级比较器来降低比较器的回踢噪声。
本发明的技术解决方案如下：
一种基于Split电容DAC的低功耗逐次逼近型模数转换器，其特征点在于，包括栅压自举开关模块、Split电容DAC、比较器模块和SAR逻辑控制模块；所述的栅压自举开关模块包括第一栅压自举型开关和第二栅压自举型开关，所述第一栅压自举型开关输入端与VIP输入信号端相连，所述第二栅压自举型开关输入端与VIN输入信号端相连；所述的栅压自举开关模块的输出端与所述Split电容DAC的输出端以及比较器模块的输入端相连，所述SAR逻辑控制模块分别与所述Split电容DAC 的输入端以及比较器模块的输出端相连；
所述栅压自举开关模块，用来控制VIN输入信号和VIP输入信号的传输；
所述Split电容DAC，用来将来自SAR逻辑模块的数字码值通过电荷守恒和电容再分配转化为模拟电压值，并输出到所述比较器的两个输入端；
所述比较器模块，用来比较所述VIN采样信号和所述VIP采样信号的电压，并输出比较结果；
所述SAR逻辑控制模块，根据比较器输出的结果将Split电容DAC中的二选一开关选通到对应的电压，以使Split电容DAC两个输出端的电压值不断接近，最终得到12位的数字输出结果。
进一步，所述Split电容DAC包括：第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容、第八电容、第九电容、第十电容、第十一电容、第十二电容、第十三电容、第十四电容、第十五电容、第十六电容，第十七电容、第十八电容、第十九电容、第二十电容、第二十一电容、第二十二电容、第二十三电容、第二十四电容、第二十五电容、第二十六电容、第二十七电容、第二十八电容、第二十九电容、第三十电容、第三十一电容、第三十二电容、第零二选一开关、第一二选一开关、第二二选一开关、第三二选一开关、第四二选一开关、第五二选一开关、第六二选一开关、第七二选一开关、第八二选一开关、第九二选一开关、第十二选一开关、第十一二选一开关、第十二二选一开关、第十三二选一开关、第十四二选一开关、第十五二选一开关、第十六二选一开关、第十七二选一开关、第十八二选一开关、第十九二选一开关、第二十选一开关、第二十一选一开关和第二十二二选一开关；所述第零二选一开关至第十一二选一开关的控制端均与所述SAR逻辑控制模块的输出信号相连；
所述第三电容的下极板分别与所述第一电容的上极板、第二电容的上极板相连，所述第一电容的下极板与第零二选一开关的输出端相连，所述第二电容的下极板与第一二选一开关的输出端相连，所述第三电容的上极板分别与第四电容的上极板、第五电容的下极板相连，第四电容的下极板与第二二选一开关的输出端相连，第五电容的上极板分别与第六电容的上极板以及第七电容的下极板相连，第六电容的下极板与第三二选一开关的输出端相连，第七电容的上极板分别与第八电容的上极板以及第九电容的下极板相连，第八电容的下极板与第四开关的输出端相连，第九电容的上极板与分别与所述第十、第十一、第十二、第十三、第十四、第十五、第十六电容的上极板相连，第十电容的下极板与第五二选一开关的输出端相连，第十一电容的下极板与第六二选一开关的输出端相连，第十二电容的下极板与第七二选一开关的输出端相连，第十三电容的下极板与第八二选一开关的输出端相连，第十四电容的下极板与第九二选一开关的输出端相连，第十五电容的下极板与第十二选一开关的输出端相连，第十六电容的下极板与第十一二选一开关的输出端相连；所述第十七电容的下极板接地，所述第十七电容的上极板分别与第十八电容的上极板、十九电容的下极板相连，第十八电容的下极板与第十二二选一开关的输出端相连，第十九电容的上极板分别与第二十电容的上极板以及第二十一电容的下极板相连，第二十电容的下极板与第十三二选一开关的输出端相连，第二十一电容的上极板分别与第二十二电容的上极板以及第二十三电容的下极板相连，第二十二电容的下极板与第十四二选一开关的输出端相连，第二十三电容的上极板分别与第二十四电容的上极板以及第二十五电容的下极板相连，第二十四电容的下极板与第十五二选一开关的输出端相连，第二十五电容的上极板分别与第二十六、第二十七、第二十八、第二十九、第三十、第三十一、第三十二电容的上极板相连，第二十六电容的下极板与第十六二选一开关的输出端相连，第二十七电容的下极板与第十七二选一开关的输出端相连，第二十八电容的下极板与第十八二选一开关的输出端相连，第二十九电容的下极板与第十九二选一开关的输出端相连，第三十电容的下极板与第二十二选一开关的输出端相连，第三十一电容的下极板与第二十一二选一开关的输出端相连，第三十二电容的下极板与第二十二二选一开关的输出端相连；
所述第一栅压自举型开关和第二栅压自举型开关均包括第一反相器、第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS 管、第八MOS管、第三十三电容、第三十四电容；
所述第一反相器的输入端与采样控制信号输入端相连，第一反相器的输出端分别与所述第二MOS管、第三MOS管、第四MOS管和第六MOS管的栅极相连，所述第一 MOS管的栅极和漏极与电源端口相连，该第一MOS管的源级与第二MOS管的漏极以及第四MOS管的漏极和衬底相连，所述第四MOS管(M4)的源级分别与所述第五MOS 管、第七MOS管、第八MOS管的栅极以及第六MOS管的漏极相连，所述第二MOS管的源级与第三十三电容的上极板相连，该第三十三电容的下极板与第三MOS管的漏极和第五MOS管的源级相连，所述第三MOS管与第六MOS管的源级、第三十四电容的下极板以及地线端口相连，所述第一栅压自举型开关的第五MOS管的漏极与第七 MOS管的源级与输入信号端VIP相连，所述第二栅压自举型开关的第五MOS管的漏极与第七MOS管的源级与输入信号端VIN相连，第七MOS管的漏极与第八MOS管的源级以及第三十四电容的上极板相连，第八MOS管的漏极与输出端相连；
所述比较器模块，包括第九MOS管、第十MOS管、第十一MOS管、第十二MOS 管、第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第十七MOS管、第十八MOS管、第十九MOS管、第二反相器、第三反相器、第一与非门和第二与非门；
所述第九MOS管、第十MOS管、第十四MOS管和第十五MOS管的源极与电源端口相连，所述第九MOS管的栅极和漏极与第十一MOS管的漏极以及第十四MOS管的栅极相连，第十一MOS管的栅极与比较器负输入端相连，第十MOS管的栅极和漏极与第十二MOS管的漏极以及第十五MOS管的栅极相连，第十二MOS管的栅极与比较器正输入端相连，第十一MOS管和十二MOS管的源级与第十三MOS管的漏极相连，第十三MOS管和第二十MOS管的源级与地线端口相连，第十四MOS管的漏极与第十六、第十七MOS管的漏极、第十八MOS管的栅极以及第三反相器的输入端相连，第十五MOS管的漏极与第十八、第十九MOS管的漏极、第十七MOS管的栅极以及第二反相器的输入端相连，第十六、第十七、第十八、第十九MOS管的源级与第二十MOS管的漏极相连，第二反相器的输出端与第二与非门的第一输入端相连，第三反相器的输出端与第一与非门的第一输入端相连，第一与非门的输出端与第二与非门的第二输入端相连，第二与非门的输出端与比较器输出端以及第一与非门的第二输入端相连，比较器的输出端与SAR逻辑控制模块相连。
与现有技术相比，本发明具有以下有益效果：
(1)采用具有四个C-2C结构的Split电容DAC，相比于传统SAR ADC中的电容DAC，在维持相同水平的精度的同时，具有更小的等效输出电容和总电容，大大减小了SAR ADC的功耗、版图面积并降低了对前级电路的驱动能力要求，从而有助于提升最终产品的精度并降低成本。
(2)采用改良的栅压自举开关，相比于经典的栅压自举开关，在保证采样线性度满足12bit ADC要求的同时，具有更简单的电路结构和更低的时钟馈通效应，从而提高了SARADC的精度。
(3)采用静态二级比较器，相比于传统SAR ADC中广泛使用的动态比较器，在仅增加了40nA静态电流的同时，大大降低了比较过程中的回踢噪声，有效提高了SAR ADC 最后几位输出的准确性，从而提高了SAR ADC的精度。
附图说明
图1为本发明基于Split电容DAC的低功耗逐次逼近型模数转换器的电路图
图2为低时钟馈通栅压自举开关电路原理图
图3为静态二级比较器。
图4为Split电容DAC中电容阵列的电容值例图
图5为传统电容DAC中电容阵列的电容值例图
图6为本发明的ADC流片测试结果
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清晰、完整的描述，显然，所描述的实施例仅仅是本发明中的一部分实施，并不是全部的实施例。本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参看图1，图1为本发明实施例提供的一种SAR ADC的结构图，具体包括： Split电容DAC、改良的栅压自举开关、静态二级比较器、SAR逻辑电路。其中，所述SAR ADC的模拟信号输入端(VIP、VIN)与所述改良的栅压自举开关的输入端相连，所述改良的栅压自举型开关的输出端与Split电容DAC的模拟电压输出端以及比较器的输入端相连，所述比较器的输出端与SAR逻辑电路的输入端相连，SAR逻辑电路的输出信号与Split电容DAC的第零二选一开关(SW0)至第十一二选一开关(SW22)的控制端相连。
下面说明本实施例提供的SAR ADC的工作过程，首先外界输入的模拟信号通过采样开关采样到Split电容DAC的两个输出端，然后比较器比较电容DAC两个输出端的电压值大小并输出比较结果，SAR逻辑电路利用比较器输出的结果将电容DAC 中的二选一开关选通到对应的电压，以使电容DAC两个输出端的电压值不断接近，由于二选一开关所连接的等效电容以2的幂次分之一缩小，这一过程重复11次，就最终得到了12位的数字输出结果。这一过程可以归纳为：
其中，VIN是外界输入信号采样到电容DAC上的电压值，D[i]是第i位数字码，VCDAC是转换完成后电容DAC的输出。
图1中还显示了Split电容DAC的结构，具体包括：第一电容的上极板与第二电容的上极板、第三电容的下极板相连，第一电容的下极板与第零二选一开关的输出端相连，第二电容的下极板与第一二选一开关的输出端相连，第三电容的上极板与第四电容的上极板以及第五电容的下极板相连，第四电容的下极板与第二二选一开关的输出端相连，第五电容的上极板与第六电容的上极板以及第七电容的下极板相连，第六电容的下极板与第三二选一开关的输出端相连，第七电容的上极板与第八电容的上极板以及第九电容的下极板相连，第八电容的下极板与第四开关的输出端相连，第九电容的上极板与第十、第十一、第十二、第十三、第十四、第十五、第十六电容的上极板相连，第十电容的下极板与第五二选一开关的输出端相连，第十一电容的下极板与第六二选一开关的输出端相连，第十二电容的下极板与第七二选一开关的输出端相连，第十三电容的下极板与第八二选一开关的输出端相连，第十四电容的下极板与第九二选一开关的输出端相连，第十五电容的下极板与第十二选一开关的输出端相连，第十六电容的下极板与第十一二选一开关的输出端相连，第十七电容的上极板与第十八电容的上极板、十九电容的下极板相连，第十八电容的下极板与第十二二选一开关的输出端相连，第十九电容的上极板与第二十电容的上极板以及第二十一电容的下极板相连，第二十电容的下极板与第十三二选一开关的输出端相连，第二十一电容的上极板与第二十二电容的上极板以及第二十三电容的下极板相连，第二十二电容的下极板与第十四二选一开关的输出端相连，第二十三电容的上极板与第二十四电容的上极板以及第二十五电容的下极板相连，第二十四电容的下极板与第十五二选一开关的输出端相连，第二十五电容的上极板与第二十六、第二十七、第二十八、第二十九、第三十、第三十一、第三十二电容的上极板相连，第二十六电容的下极板与第十六二选一开关的输出端相连，第二十七电容的下极板与第十七二选一开关的输出端相连，第二十八电容的下极板与第十八二选一开关的输出端相连，第二十九电容的下极板与第十九二选一开关的输出端相连，第三十电容的下极板与第二十二选一开关的输出端相连，第三十一电容的下极板与第二十一二选一开关的输出端相连，第三十二电容的下极板与第二十二二选一开关的输出端相连。
本发明所采用的Split电容DAC用四个C-2C的电容连接方式，即用串联的方式降低两个电容的等效输入电容。下面以图4中第一电容C1、第二电容C2、第三电容 C3、第四电容C4所在的一小部分电路为例，说明C-2C结构的工作方式：由于第一电容和第二电容的电容值相等，此时依据电荷守恒，有：
其中，△VC1B是第一电容下极板的电压变化，△VC2B是第二电容下极板的电容变化，△VCT是第一电容和第二电容连接在一起的上极板的电压变化。可以看出，第一、第二电容下极板的电压变化作用到其连接在一起的上极板时需要乘以一个二分之一的系数。又由于第一电容、第二电容与第三电容串联，从第三电容上极板看到的等效输入电容为0.1pF，与第四电容的电容值相同，则第三电容下极板的电压变化作用到其与第四电容连接在一起的上极板时仍需乘以二分之一，由于第三电容的下极板与第一、第二电容的上极板相连，则第一、第二电容下极板上的电压变化作用到第四电容的上极板时，需要总共乘以四分之一。
以此类推，第一、第二电容下极板的电压变化作用到第八电容的上极板时，需要乘以十六分之一，第四电容下极板的电压变化作用到第八电容的上极板时，需要乘以八分之一，第六电容下极板的电压变化作用到第八电容的上极板时，需要乘以四分之一，第八电容下极板的电压变化作用到第八电容的上极板时，需要乘以二分之一。最后，上述所有电容与第九电容串联后，等效输入电容仍为0.1pF,这等效一电容接入到第十、第十一、第十二、第十三、第十四、第十五、第十六电容的上极板和比较器输入端，0.1pF的电容占总电容的一百二十八分之一，因此上述所有电容下极板的电压变化还需在原来的额基础上乘以一百二十八分之一。再结合第十、第十一、第十二、第十三、第十四、第十五、第十六电容容值的2的幂次方的比例关系，就得到了完整的从二分之一到二的十一次方分之一的量化刻度。
图5显示了传统电容DAC的电容大小，可以看出，传统结构的总电容达204.8pF，这将导致极大的功耗，同时增加前级电路的驱动负担，而本发明所采用的Split电容DAC的总电容仅为12.8pF，大大降低了整个电容阵列的总电容和SAR ADC的等效输入电容大小，并能将电压转换地精度维持在和传统结构相同的水平。
图2中显示了本发明实施例提供的一种改良的栅压自举开关的电路结构，具体包括：采样控制信号输入端SAMP与第一反相器的输入端相连，第一反相器的输出端NSAMP 与第二MOS管M2、第三MOS管M3、第四MOS管M4和第六MOS管M6的栅极相连，第一MOS管M1的栅极和漏极与电源端口AVDD相连，第一MOS管M1的源级与第二MOS 管M2的漏极以及第四MOS管M4的漏极和衬底相连，第四MOS管M4的源级与第五 MOS管M5、第七MOS管M7、第八MOS管M8的栅极以及第六MOS管M6的漏极相连，第二MOS管M6的源级与第三十三电容的上极板C33相连，第三十三电容C33的下极板与第三MOS管M3的漏极和第五MOS管M5的源级相连，第三MOS管M3与第六MOS 管M6的源级、第三十四电容C34的下极板以及地线端口AGND相连，第五MOS管M5 的漏极与第七MOS管M7的源级以及输入端口VIN相连，第七MOS管M7的漏极与第八MOS管M8的源级以及第三十四电容C34的上极板相连，第八MOS管M8的漏极与输出端VOUT相连。
下面说明本发明中改良的栅压自举开关的工作过程，在采样时钟为低时，第三十三电容充电，电容两端的电压最终稳定在AVDD-VTH1，其中VTH1为第一MOS管的开启电压，采样时钟为高时，由于电容两端电荷两保持不变，开关管的栅极始终保持在AVDD-VTH1+VIN,从而使开关管的栅源电压为一恒定的值，以获得更高的线性度。
与传统的栅压自举开关相比，本发明中改良的栅压自举开关省去了传统结构中的电荷泵，简化了电路结构，降低了设计难度；本发明中开关管的栅极电压降低了一个VTH1，从而减小了这个开关在关断瞬间由于时钟信号突变而在采样电容产生的时钟馈通和沟道电荷注入效应的影响；同时，本发明中改良的栅压自举开关将一个开关管分为两个串联的开关管，并在二者之间加入滤波电容，使之构成一个低通滤波器，这有利于降低开关漏电对采样电容上采样电压值的影响，进一步提高采样的精度。
图3中显示了本发明实施例提供的一种静态二级比较器的结构，具体包括：第九MOS管M9、第十MOS管MOS管、第十四MOS管M14、第十五MOS管M15的源极与电源端口AVDD相连，第九MOS管M9的栅极和漏极与第十一MOS管M11的漏极以及第十四MOS管的栅极相连，第十一MOS管M11的栅极与比较器负输入端VIN相连，第十MOS管M10的栅极和漏极与第十二MOS管M12的漏极以及第十五MOS管的栅极相连，第十二MOS管M12的栅极与比较器正输入端VIP相连，第十一MOS管M11、十二MOS管M12的源级与第十三MOS管M13的漏极相连，第十三MOS管、二十MOS 管的源级与地线端口AGND相连，第十四MOS管M14的漏极与第十六MOS管M16、第十七MOS管M17的漏极、第十八MOS管M18的栅极以及第三反相器INV3的输入端相连，第十五MOS管M15的漏极与第十八MOS管M18、第十九MOS管M19的漏极、第十七MOS管M17的栅极以及第二反相器INV2的输入端相连，第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19的源级与第二十MOS管M20 的漏极相连，第二反相器的输出端与第二与非门NAND2的第一输入端相连，第三反相器的输出端与第一与非门的第一输入端相连，第一与非门的输出端与第二与非门的第二输入端相连，第二与非门的输出端与比较器输出端以及第一与非门的第二输入端相连，比较器的输出端Q与SAR逻辑控制模块相连。
本发明中的静态二级比较器加入了以二极管连接的PMOS管作负载的静态预放大器作为第一级，从而在输入管的漏极引入一个低阻节点，由于低阻节点的对毛刺和尖峰的衰减作用，该静态比较器能大大降低后级锁存器在工作过程中产生的回踢噪声，避免比较器工作时改变采样电容上的电压，从而提高比较器的比较精度。
本实施例的电路采用SMIC 0.18μm BCD工艺搭建，电路工作的电源电压为 1.8V，流片后得到的测试结果结果如图6所示。在输入15Hz模拟信号时，ADC的有效位数达10.16bit。
Claims (1)
1.一种基于Split电容DAC的低功耗逐次逼近型模数转换器，其特征在于，包括栅压自举开关模块、Split电容DAC、比较器模块和SAR逻辑控制模块；所述的栅压自举开关模块包括第一栅压自举型开关和第二栅压自举型开关，所述第一栅压自举型开关输入端与VIP输入信号端相连，所述第二栅压自举型开关输入端与VIN输入信号端相连；所述的栅压自举开关模块的输出端与所述Split电容DAC 的输出端以及比较器模块的输入端相连，所述SAR逻辑控制模块分别与所述Split电容DAC 的输入端以及比较器模块的输出端相连；
所述栅压自举开关模块，用来控制VIN输入信号和VIP输入信号的传输；
所述Split电容DAC，用来将来自SAR逻辑模块的数字码值通过电荷守恒和电容再分配转化为模拟电压值，并输出到所述比较器的两个输入端（VIP_COMP，VIN_COMP）；
所述比较器模块，用来比较所述VIN采样信号和所述VIP采样信号的电压，并输出比较结果；
所述SAR逻辑控制模块，根据比较器输出的结果将Split电容DAC中的二选一开关选通到对应的电压，以使Split电容DAC两个输出端（VIP_COMP，VIN_COMP）的电压值不断接近，最终得到12位的数字输出结果；
所述Split电容DAC包括：第一电容（C1）、第二电容（C2）、第三电容（C3）、第四电容（C4）、第五电容（C5）、第六电容（C6）、第七电容（C7）、第八电容（C8）、第九电容（C9）、第十电容（C10）、第十一电容（C11）、第十二电容（C12）、第十三电容（C13）、第十四电容（C14）、第十五电容（C15）、第十六电容（C16），
第十七电容（C17）、第十八电容（C18）、第十九电容（C19）、第二十电容（C20）、第二十一电容（C21）、第二十二电容（C22）、第二十三电容（C23）、第二十四电容（C24）、第二十五电容（C25）、第二十六电容（C26）、第二十七电容（C27）、第二十八电容（C28）、第二十九电容（C29）、第三十电容（C30）、第三十一电容（C31）、第三十二电容（C32）、第零二选一开关（SW0）、第一二选一开关（SW1）、第二二选一开关（SW2）、第三二选一开关（SW3）、第四二选一开关（SW4）、第五二选一开关（SW5）、第六二选一开关（SW6）、第七二选一开关（SW7）、第八二选一开关（SW8）、第九二选一开关（SW9）、第十二选一开关（SW10）、第十一二选一开关（SW11）、第十二二选一开关（SW12）、第十三二选一开关（SW13）、第十四二选一开关（SW14）、第十五二选一开关（SW15）、第十六二选一开关（SW16）、第十七二选一开关（SW17）、第十八二选一开关（SW18）、第十九二选一开关（SW19）、第二十选一开关（SW20）、第二十一选一开关（SW21）和第二十二二选一开关（SW22）；
所述第零二选一开关（SW0）至第十一二选一开关（SW22）的控制端均与所述SAR逻辑控制模块的输出信号相连；
所述第三电容的下极板分别与所述第一电容的上极板、第二电容的上极板相连，所述第一电容的下极板与第零二选一开关的输出端相连，所述第二电容的下极板与第一二选一开关的输出端相连，所述第三电容的上极板分别与第四电容的上极板、第五电容的下极板相连，第四电容的下极板与第二二选一开关的输出端相连，第五电容的上极板分别与第六电容的上极板以及第七电容的下极板相连，第六电容的下极板与第三二选一开关的输出端相连，第七电容的上极板分别与第八电容的上极板以及第九电容的下极板相连，第八电容的下极板与第四开关的输出端相连，第九电容的上极板与分别与所述第十、第十一、第十二、第十三、第十四、第十五、第十六电容的上极板相连，第十电容的下极板与第五二选一开关的输出端相连，第十一电容的下极板与第六二选一开关的输出端相连，第十二电容的下极板与第七二选一开关的输出端相连，第十三电容的下极板与第八二选一开关的输出端相连，第十四电容的下极板与第九二选一开关的输出端相连，第十五电容的下极板与第十二选一开关的输出端相连，第十六电容的下极板与第十一二选一开关的输出端相连；所述第十七电容的下极板接地（GND），所述第十七电容的上极板分别与第十八电容的上极板、十九电容的下极板相连，第十八电容的下极板与第十二二选一开关的输出端相连，第十九电容的上极板分别与第二十电容的上极板以及第二十一电容的下极板相连，第二十电容的下极板与第十三二选一开关的输出端相连，第二十一电容的上极板分别与第二十二电容的上极板以及第二十三电容的下极板相连，第二十二电容的下极板与第十四二选一开关的输出端相连，第二十三电容的上极板分别与第二十四电容的上极板以及第二十五电容的下极板相连，第二十四电容的下极板与第十五二选一开关的输出端相连，第二十五电容的上极板分别与第二十六、第二十七、第二十八、第二十九、第三十、第三十一、第三十二电容的上极板相连，第二十六电容的下极板与第十六二选一开关的输出端相连，第二十七电容的下极板与第十七二选一开关的输出端相连，第二十八电容的下极板与第十八二选一开关的输出端相连，第二十九电容的下极板与第十九二选一开关的输出端相连，第三十电容的下极板与第二十二选一开关的输出端相连，第三十一电容的下极板与第二十一二选一开关的输出端相连，第三十二电容的下极板与第二十二二选一开关的输出端相连；
所述第一栅压自举型开关和第二栅压自举型开关均包括第一反相器（INV1）、第一MOS管（M1）、第二MOS管（M2）、第三MOS管（M3）、第四MOS管（M4）、第五MOS管（M5）、第六MOS管（M6）、第七MOS管（M7）、第八MOS管（M8）、第三十三电容（C33）、第三十四电容（C34）；
所述第一反相器的输入端与采样控制信号输入端（SAMP）相连，第一反相器的输出端（NSAMP）分别与所述第二MOS管（M2）、第三MOS管（M3）、第四MOS管（M4）和第六MOS管（M6）的栅极相连，所述第一MOS管（M1）的栅极和漏极与电源端口（AVDD）相连，该第一MOS管（M1）的源级与第二MOS管（M2）的漏极以及第四MOS管（M4）的漏极和衬底相连，所述第四MOS管（M4）的源级分别与所述第五MOS管（M5）、第七MOS管（M7）、第八MOS管（M8）的栅极以及第六MOS管（M6）的漏极相连，所述第二MOS管（M6）的源级与第三十三电容的上极板（C33）相连，该第三十三电容（C33）的下极板与第三MOS管（M3）的漏极和第五MOS管（M5）的源级相连，所述第三MOS（M3）管与第六MOS管（M6）的源级、第三十四电容（C34）的下极板以及地线端口（AGND）相连，所述第一栅压自举型开关的第五MOS管（M5）的漏极与第七MOS管（M7）的源级与输入信号端VIP相连，所述第二栅压自举型开关的第五MOS管（M5）的漏极与第七MOS管（M7）的源级与输入信号端VIN相连，第七MOS管（M7）的漏极与第八MOS管（M8）的源级以及第三十四电容（C34）的上极板相连，第八MOS管（M8）的漏极与输出端（VOUT）相连；
所述比较器模块，包括第九MOS管（M9）、第十MOS管（M10）、第十一MOS管（M11）、第十二MOS管（M12）、第十三MOS管（M13）、第十四MOS管（M14）、第十五MOS管（M15）、第十六MOS管（M16）、第十七MOS管（M17）、第十八MOS管（M18）、第十九MOS管（M19）、第二反相器（INV2）、第三反相器（INV3）、第一与非门（NAND1）和第二与非门（NAND2）；
所述第九MOS管（M9）、第十MOS管（M10）、第十四MOS管（M14）和第十五MOS管（M15）的源极与电源端口（AVDD）相连，所述第九MOS管（M9）的栅极和漏极与第十一MOS管（M11）的漏极以及第十四MOS管的栅极相连，第十一MOS管（M11）的栅极与比较器负输入端（VIN_COMP）相连，第十MOS管（M10）的栅极和漏极与第十二MOS管（M12）的漏极以及第十五MOS管的栅极相连，第十二MOS管（M12）的栅极与比较器正输入端（VIP_COMP）相连，第十一MOS管（M11）和十二MOS管（M12）的源级与第十三MOS管（M13）的漏极相连，第十三MOS管和第二十MOS管的源级与地线端口（AGND）相连，第十四MOS管（M14）的漏极与第十六、第十七MOS管（M16、M17）的漏极、第十八MOS管（M18）的栅极以及第三反相器（INV3）的输入端相连，第十五MOS管（M15）的漏极与第十八、第十九MOS管（M18、M19）的漏极、第十七MOS管（M17）的栅极以及第二反相器（INV2）的输入端相连，第十六、第十七、第十八、第十九MOS管的源级与第二十MOS管（M20）的漏极相连，第二反相器的输出端与第二与非门（NAND2）的第一输入端相连，第三反相器的输出端与第一与非门的第一输入端相连，第一与非门的输出端与第二与非门的第二输入端相连，第二与非门的输出端与比较器输出端以及第一与非门的第二输入端相连，比较器的输出端（Q）与SAR逻辑控制模块相连。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210546592.1A CN114844503B (zh) | 2022-05-11 | 2022-05-11 | 基于Split电容DAC的低功耗逐次逼近型模数转换器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210546592.1A CN114844503B (zh) | 2022-05-11 | 2022-05-11 | 基于Split电容DAC的低功耗逐次逼近型模数转换器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114844503A CN114844503A (zh) | 2022-08-02 |
| CN114844503B true CN114844503B (zh) | 2024-05-14 |
Family
ID=82570650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210546592.1A Active CN114844503B (zh) | 2022-05-11 | 2022-05-11 | 基于Split电容DAC的低功耗逐次逼近型模数转换器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114844503B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2403144A1 (en) * | 2010-06-30 | 2012-01-04 | University of Limerick | Digital background calibration system and method for successive approximation (SAR) analogue to digital converter |
| CN106059589A (zh) * | 2016-05-25 | 2016-10-26 | 西安电子科技大学昆山创新研究院 | 一种n位低功耗逐次逼近型模数转换器 |
| CN110198169A (zh) * | 2019-05-09 | 2019-09-03 | 东南大学 | 一种适用于sar adc的自适应预测型低功耗开关方法 |
| WO2020036479A1 (en) * | 2018-08-15 | 2020-02-20 | Mimos Berhad | Binary weighted capacitor array with split capacitor layout |
| CN111641413A (zh) * | 2020-07-27 | 2020-09-08 | 东南大学 | 一种高能效sar adc的电容阵列开关方法 |
| CN113497626A (zh) * | 2020-04-06 | 2021-10-12 | 円星科技股份有限公司 | 采用开关电容的信号转换电路 |
| CN113904686A (zh) * | 2021-10-11 | 2022-01-07 | 张家港龙思生物医疗技术有限公司 | 一种用于低功耗sar adc中的控制电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11444631B2 (en) * | 2018-03-21 | 2022-09-13 | Analog Devices, Inc. | Low power amplifier structures and calibrations for the low power amplifier structures |
-
2022
- 2022-05-11 CN CN202210546592.1A patent/CN114844503B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2403144A1 (en) * | 2010-06-30 | 2012-01-04 | University of Limerick | Digital background calibration system and method for successive approximation (SAR) analogue to digital converter |
| CN106059589A (zh) * | 2016-05-25 | 2016-10-26 | 西安电子科技大学昆山创新研究院 | 一种n位低功耗逐次逼近型模数转换器 |
| WO2020036479A1 (en) * | 2018-08-15 | 2020-02-20 | Mimos Berhad | Binary weighted capacitor array with split capacitor layout |
| CN110198169A (zh) * | 2019-05-09 | 2019-09-03 | 东南大学 | 一种适用于sar adc的自适应预测型低功耗开关方法 |
| CN113497626A (zh) * | 2020-04-06 | 2021-10-12 | 円星科技股份有限公司 | 采用开关电容的信号转换电路 |
| CN111641413A (zh) * | 2020-07-27 | 2020-09-08 | 东南大学 | 一种高能效sar adc的电容阵列开关方法 |
| CN113904686A (zh) * | 2021-10-11 | 2022-01-07 | 张家港龙思生物医疗技术有限公司 | 一种用于低功耗sar adc中的控制电路 |
Non-Patent Citations (2)
| Title |
|---|
| Wei Mao ; Yongfu Li ; Chun-Huat Heng ; Yong Lian.A Low Power 12-bit 1-kS/s SAR ADC for Biomedical Signal Processing. IEEE Transactions on Circuits and Systems I: Regular Papers.2018,全文. * |
| 基于分裂结构的流水线ADC的数字校正技术研究与设计;周鹏飞;中国优秀硕士论文电子期刊网;20191215;全文 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN114844503A (zh) | 2022-08-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10135457B2 (en) | Successive approximation register analog-digital converter having a split-capacitor based digital-analog converter | |
| Lee et al. | A 14-b 100-MS/s pipelined ADC with a merged SHA and first MDAC | |
| CN111654288B (zh) | 一种用于sar adc的二级全动态比较器及其工作方法 | |
| CN108306644B (zh) | 基于10位超低功耗逐次逼近型模数转换器前端电路 | |
| CN111641413B (zh) | 一种高能效sar adc的电容阵列开关方法 | |
| CN112039528B (zh) | 一种逐次逼近模数转换器中的电容阵列逻辑控制方法 | |
| CN111181563A (zh) | 一种低功耗逐次逼近型模数转换器和模数转换方法 | |
| KR20190071536A (ko) | 연속근사 레지스터 아날로그 디지털 변환기 및 그것의 동작 방법 | |
| CN106301376B (zh) | 一种比较器偏置电流可调的低功耗逐次逼近型模数转换器 | |
| CN212649445U (zh) | 适用于高分辨率高线性sar adc二级全动态比较器 | |
| CN114844503B (zh) | 基于Split电容DAC的低功耗逐次逼近型模数转换器 | |
| Wang et al. | A 10-bit SAR ADC using novel LSB-first successive approximation for reduced bitcycles | |
| Zhou et al. | A 96.88% area-saving and 99.72% energy-reduction switching scheme for SAR ADC with a novel two-step quantisation technique | |
| CN110198167B (zh) | 一种非对称的sar adc电容开关时序电路及方法 | |
| Yan et al. | An 8-bit 100KS/s low power successive approximation register ADC for biomedical applications | |
| Wu et al. | A design method of capacitor arrays for high-resolution SAR ADCs | |
| CN109039338B (zh) | 差分电容阵列及其开关切换方法 | |
| CN112134566A (zh) | 应用于sar adc的动态逻辑控制电路 | |
| Surkar et al. | Analysis of Analog to Digital Converter for Biomedical Applications | |
| Ghanavati et al. | A fully differential and power-efficient difference integrating ADC | |
| CN104113335A (zh) | 14位高速流水线型模数转换器 | |
| Liang et al. | An energy-efficient switching scheme for low-power SAR ADC design | |
| CN113098455B (zh) | 一种具有低导通电阻的高速自举开关 | |
| Makarem et al. | An Adaptive Resolution Level-Crossing Analog-to-Digital Converter for Biomedical Signal Acquisition | |
| CN114095029B (zh) | 一种减少电容和开关数量的逐次逼近型模数转换器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |