CN117032374A - 电压调节电路、驱动电路和传输电路 - Google Patents

电压调节电路、驱动电路和传输电路 Download PDF

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章晋祥
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Abstract

本申请公开了一种驱动电路。所述驱动电路包括数据输出端、第一开关、第二开关、第三开关和第四开关。所述第一开关选择性地耦接于第一电压与数据输出端之间。所述第二开关选择性地耦接于所述数据输出端与第二电压之间。所述第三开关选择性地耦接于所述第一电压与所述数据输出端之间。所述第四开关选择性地耦接于所述数据输出端与所述第二电压之间。当所述第一开关与所述第三开关均导通时，所述输出数据具有第一电压电平；当所述第二开关与所述第四开关均导通时，所述输出数据具有第二电压电平；当所述第一开关与所述第三开关其中的一个导通、其中的另一个断开时，所述输出数据具有第三电压电平。所述驱动电路能够支持不同接口规格。

Description

电压调节电路、驱动电路和传输电路
技术领域
本申请涉及数据传输，尤其涉及一种位于传输电路中的可组态(configurable)电压调节电路和驱动电路。
背景技术
在移动及与移动相关(mobile-influenced)应用中，采用了低功耗的高速接口来处理及传输大量的数据。举例来说，MIPID-PHY(由移动产业处理器接口(Mobile IndustryProcessor Interface，MIPI)标准所定义的物理层(physical layer，PHY))广泛应用于智能手机的摄像头及显示器。MIPID-PHY使用差分信号传输(differential signaling)的方式，以在包括一个时钟通道(clock lane)与多个可扩展的数据通道(scalabledata lane)的有限带宽通道(bandwidth-limited channel)中进行数据传输。为了在有限带宽通道提供更高的吞吐量(throughput)，发展出MIPI C-PHY，其为由行动产业处理器接口标准所定义的另一物理层。MIPI C-PHY采用三相符号编码(three-phase symbol encoding)及嵌入式时钟链路(embedded clock link)，以在多个三线通道(three-wire lane)上传输数据符号，其中每一个三线通道(或可称为“trio”)包括一嵌入式时钟。MIPI C-PHY在在较低的翻转频率(toggling frequency)下允许较高的数据传输率(data rate)，因此可提供高速及低功耗的数据传输。
发明内容
本申请的实施例公开了一种电压调节电路，其为可组态的(configurable)以支持不同的接口规格。此外，本申请的实施例还公开一种数据串行化电路以及一种驱动电路，两者均可支持不同的接口规格。本申请的实施例还提供包括上述电压调节电路、上述数据串行化电路与上述驱动电路其中至少一个的一种相关的传输电路。
本申请的某些实施例公开了一种电压调节电路。所述电压调节电路包括第一放大器、第二放大器和第一晶体管。所述第一放大器和所述第二放大器均包括第一输入端、第二输入端及输出端。所述第一放大器的所述第一输入端耦接于第一参考电压，以及所述第二放大器的所述第一输入端耦接于第二参考电压。所述第一晶体管的第一连接端耦接于供电电压，以及所述第一晶体管的控制端选择性地耦接于所述第一放大器的所述输出端与所述第二放大器的所述输出端两者中的一个。当所述第一晶体管的所述控制端耦接于所述第一放大器的所述输出端时，所述第一晶体管的第二连接端耦接于所述第一放大器的所述第二输入端，以响应所述第一参考电压和所述供电电压输出第一经调节的电压。当所述第一晶体管的所述控制端耦接于所述第二放大器的所述输出端时，所述第一晶体管的所述第二连接端耦接于所述第二放大器的所述第二输入端，以响应所述第二参考电压和所述供电电压输出所述第一经调节的电压。
本申请的某些实施例公开了一种用于接收供电电压以产生第一经调节的电压的电压调节电路。所述电压调节电路包括第一放大器、第二放大器、第一晶体管、第一开关电路及第二开关电路。所述第一放大器和所述第二放大器均包括第一输入端、第二输入端及一输出端。所述第一放大器的所述第一输入端耦接于第一参考电压，以及所述第二放大器的所述第一输入端耦接于第二参考电压。所述第一晶体管的第一连接端耦接于所述供电电压，以及所述第一晶体管的第二连接端用以输出所述第一经调节的电压。第一开关电路用以选择性地将所述第一放大器的所述输出端与所述第二放大器的所述输出端两者中的一个耦接于所述第一晶体管的控制端。第二开关电路用以选择性地将所述第一放大器的所述第二输入端与所述第二放大器的所述第二输入端两者中的一个耦接于所述第一晶体管的所述第二连接端。
本申请的某些实施例公开了一种传输电路。所述传输电路包括数据串行化电路、解码器、电压调节电路以及驱动电路。所述数据串行化电路用以根据第一时钟信号将M位数据信号转换为串行数据流。M为大于1的正整数。所述解码器耦接于所述数据串行化电路，用以解码所述串行数据流以产生解码数据。所述电压调节电路由第一供电电压和第二供电电压所供电，用以将所述第二供电电压转换为第三供电电压。所述电压调节电路包括：第一放大器、第二放大器以及第一晶体管。所述第一放大器和所述第二放大器均由所述第一供电电压所供电，并且均包括第一输入端、第二输入端及一输出端。所述第一放大器的所述第一输入端耦接于第一参考电压，以及所述第二放大器的所述第一输入端耦接于第二参考电压。所述第一晶体管的第一连接端耦接于所述第二供电电压，所述第一晶体管的第二连接端用以输出所述第三供电电压，以及所述第一晶体管的控制端选择性地耦接于所述第一放大器的所述输出端与所述第二放大器的所述输出端两者中的一个。所述驱动电路耦接于所述解码器，并通过耦接于所述第一晶体管的所述第二连接端的节点选择性地耦接于所述第一放大器的所述第二输入端与所述第二放大器的所述第二输入端两者中的一个。所述驱动电路用以根据所述解码数据以及从所述节点接收的所述第三供电电压，产生输出数据。
通过本申请所公开的可组态的电压调节方案或数据传输方案，一个或多个放大器可搭配一个或多个晶体管来操作，以实现能够支持不同通道组态(lane configuration)的可组态电压调节器。此外，利用本申请所公开的多模式数据串行化方案或数据传输方案，可成功地接收或处理符合不同接口标准的数据信号。再者，本申请所公开的驱动方案可经组态以作为不同类型的驱动器，诸如差分驱动器、三电平驱动器、四电平驱动器、去加重/预加重驱动器，和/或高输出摆幅驱动器。本申请所公开的数据传输方案可提供符合不同接口规格的富有弹性且简化的设计，因此可实现良好的操作灵活性，降低生产成本及减少功耗。
附图说明
图1是根据本申请某些实施例的示例性的传输电路的方框图。
图2是根据本申请某些实施例的图1所示的数据串行化电路的实施方式的示意图。
图3是根据本申请某些实施例的图1所示的数据串行化电路的另一实施方式的示意图。
图4是根据本申请某些实施例的图1所示的电压调节电路的实施方式的示意图。
图5是根据本申请某些实施例的图1所示的电压调节电路的至少一部分的另一实施方式的示意图。
图6A与图6B是根据本申请某些实施例的图5所示的电压调节电路于不同模式下的操作的示意图。
图7是根据本申请某些实施例的图1所示的电压调节电路的至少一部分的另一实施方式的示意图。
图8A与图8B是根据本申请某些实施例的图7所示的电压调节电路于不同模式下的操作的示意图。
图9是根据本申请某些实施例的图1所示的驱动电路的至少一部分的实施方式。
图10A至图10C分别是根据本申请某些实施例的图9所示的驱动电路的实施方式。
图11A至图11C分别是根据本申请某些实施例的图10A至图10C所示的多个驱动电路的操作模式的示意图。
图12A至图12C分别是根据本申请某些实施例的图10A至图10C所示的多个驱动电路的操作模式的示意图。
图13是根据本申请某些实施例的图1所示的驱动电路的至少一部分的实施方式。
图14是根据本申请某些实施例的图1所示的驱动电路的至少一部分的另一实施方式。
具体实施方式
以下披露内容公开了多种实施方式或例示，其能用以实现本申请内容的不同特征。下文所述的参数值、组件与配置的具体例子用以简化本申请内容。当可想见，这些叙述仅为例示，其本意并非用于限制本申请内容。举例来说，本申请内容可能会在实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。
此外，当可理解，若将一元件描述为与另一元件“连接(connected to)”或“耦接(coupled to)”，则两者可直接连接或耦接，或两者间可能出现其他中间(intervening)元件。
为了支持多元化的应用，传输器可具有分别专门用于不同接口标准的各自独立的电路。举例来说，MIPID-PHY可用于高清(high-definition，HD)智能手机显示器，MIPI C-PHY则可用于超高清(ultra-high-definition，UHD)智能手机显示器以实现较高的每通道数据传输率(data rate per lane)。为了同时支持MIPI D-PHY与MIPI C-PHY，对应的多个接口电路可实施于相同的传输器中，然而，这会增加芯片面积与成本。
本申请公开了示例性的传输电路，其中每一传输电路包括可支持不同接口规格的电路块。所述电路块包括数据串行化电路(data serialization circuit)、电压调节电路(voltage regulator circuit)与驱动电路三者中的至少一个。上述不同接口规格包括(但不限于)MIPID-PHY、MIPIC-PHY、sub-LVDS、LVDS、HDMI及MIPI M-PHY等规格。本申请还公开了示例性的驱动电路，其中每一驱动电路可设置在传输电路中，并包括可变阻抗电路以实施去加重(de-emphasis)和/或预加重(pre-emphasis)。进一步的说明如下。
图1是根据本申请某些实施例的示例性的传输电路的方框图。传输电路100可在不同操作模式中传输M位数据信号(M-bit data signal)DA1，从而支持不同的接口规格。M是大于1的正整数。传输电路100包括(但不限于)一数据串行化电路110、一解码器120、一电压调节电路130以及一驱动电路140。数据串行化电路110、解码器120、电压调节电路130及驱动电路140其中至少一个是可组态的，以满足不同的接口规格。
数据串行化电路110用以根据一时钟信号CK1将M位数据信号DA1转换为一串行数据流(serial data stream)DA2。于此实施例中，数据串行化电路110一次可对M位数据信号DA1中的N个比特进行串行化。N是小于或等于M的正整数，并可随传输电路100的操作模式改变。此外/或是，一次可传送串行数据流DA2中的一个比特。举例来说，时钟信号CK1可以是比特率时钟(bit rate clock)。数据串行化电路110可根据所述比特率时钟输出串行数据流DA2，从而实现N对1的数据串行化操作(N-to-1data serialization)。
解码器120耦接于数据串行化电路110，用以解码串行数据流DA2以产生解码数据DA3。在某些实施例中，解码数据DA3的位模式(bit pattern)和/或位宽度可随传输电路100的操作模式改变。
电压调节电路130至少由两个供电电压V1和V2所供电，并用以将供电电压V2转换为供电电压V3。供电电压V3可根据传输电路100的操作模式提供给驱动电路140以及其他一个或多个驱动电路(图1未示)。在某些实施例中，供电电压V2可处于与供电电压V1的电压电平不同的电压电平。
驱动电路140耦接于解码器120和电压调节电路130，用以根据解码数据DA3和供电电压V3来产生输出数据DA4。驱动电路140可根据传输电路100的操作模式，经组态以作为不同类型的驱动器，诸如差分驱动器及三电平驱动器(three-level driver)。
以传输电路100实施为可同时支持MIPI D-PHY规格与MIPI C-PHY规格的C/D PHY组合传输电路(C/D PHY combo transmittercircuit)为例，传输电路100可接收(但不限于)作为M位数据信号DA1的8位数据信号(M＝8)。在传输电路100用来支持MIPID-PHY规格的操作模式中，数据串行化电路110一次可对M位数据信号DA1中的8个比特进行串行化。解码器120可解碼串行数据流DA2以产生4位数据，其作为解码数据DA3。电压调节电路130可将供电电压V3提供给位于同一个信号通道(signal lane)上的两个不同驱动器。驱动电路140可经组态以作为所述两个不同驱动器其中的一个，并根据解码数据DA3产生输出数据DA4。在传输电路100用来支持MIPI C-PHY规格的操作模式中，数据串行化电路110一次可对M位数据信号DA1之中的7个比特进行串行化。解码器120可解碼串行数据流DA2以产生4位数据，其作为解码数据DA3。电压调节电路130可将供电电压V3分配给位于同一个信号通道上的三个三电平驱动器。驱动电路140可经组态以作为所述三个三电平驱动器其中的一个，并根据解码数据DA3产生输出数据DA4。
为方便理解本申请的内容，以下公开了传输电路100中可支持不同接口规格的电路块的某些实施例。然而，这并非用来限制本申请的范围。本领域的技术人员可以了解下文所述的电路块可应用于其他电路架构中以实现多模式信号传输方案(multi-mode signaltransmission scheme)，而不会悖离本申请的范围。
首先请参阅图2，其为根据本申请某些实施例的图1所示的数据串行化电路110的实施方式的示意图。数据串行化电路210包括(但不限于)一分频器212以及一串行器214。分频器212可经组态以作为具有一可调分频因子(其大小以N表示)的双模或多模式分频器。于此实施例中，分频器212用以接收时钟信号CK1，并利用所述可调分频因子对时钟信号CK1的频率进行分频，以产生一时钟信号CK2。所述可调分频因子的大小可根据数据串行化电路210的应用情境来决定。举例来说(但本申请不限于此)，在数据串行化电路210的一应用情境中，所述可调分频因子可等于M(即，M位数据信号DA1的位宽度)。在数据串行化电路210的另一应用情境中，所述可调分频因子可小于M。
串行器214耦接于分频器212，用以根据时钟信号CK2接收M位数据信号DA1。此外，串行器214可由时钟信号CK1所驱动(clocked)以将M位数据信号DA1转换为串行数据流DA2。于此实施例中，所述可调分频因子在多种操作情境中均可大于1，使时钟信号CK2的频率在这些操作情境中均小于时钟信号CK1的频率。串行器214可响应时钟信号CK2的每一时钟周期一次接收多个比特，并可响应时钟信号CK1的每一时钟周期一次输出一个比特，从而对M位数据信号DA1执行并串数据转换(parallel-to-serial data conversion)。
以数据串行化电路210所应用的传输电路(如图1所示的传输电路100)实施为C/DPHY组合传输电路为例，于操作中，数据串行化电路210可接收(但不限于)作为M位数据信号DA1的8位数据信号(M＝8)。于D-PHY模式中，分频器212可利用等于8的所述可调分频因子(即N＝M)对时钟信号CK1的频率进行分频，以产生时钟信号CK2。多个时钟信号CK1与CK2可分别称为比特率时钟与字节率时钟(byte rate clock)。由于时钟信号CK2的每一时钟周期是比特率时钟的时钟周期的8倍，因此，串行器214可响应时钟信号CK2的每一时钟周期，一次接收M位数据信号DA1中的8个比特。接下来，串行器214可由时钟信号CK1所驱动，以响应时钟信号CK1的每一时钟周期一次输出串行数据流DA2的一个比特。因此，数据串行化电路210可实现D-PHY模式中的8对1数据串行化操作(8-to-1data serialization)。
于C-PHY模式中，分频器212可利用等于7的所述可调分频因子(即N＝7)对时钟信号CK1的频率进行分频，以产生时钟信号CK2。串行器214可响应时钟信号CK2的每一时钟周期一次接收M位数据信号DA1中的7个比特，以及响应时钟信号CK1的每一时钟周期一次输出串行数据流DA2的一个比特。数据串行化电路210可实现C-PHY模式中的7对1数据串行化操作。
值得注意的是，数据串行化电路210可应用于其他可支持多种接口规格的多模式传输电路，而不会悖离本申请的范围。在某些实施例中，图1所示的传输电路100可实施为sub-LVDS/LVDS组合传输电路。例如，数据串行化电路210可接收作为M位数据信号DA1的8位数据信号(M＝8)。于sub-LVDS模式中，分频器212可利用等于8的所述可调分频因子(即N＝M)对时钟信号CK1的频率进行分频，以产生时钟信号CK2。串行器214可根据时钟信号CK2(其频率等于时钟信号CK1的频率的1/8)接收M位数据信号DA1，并根据时钟信号CK1输出串行数据流DA2。于LVDS模式中，分频器212可利用等于7的所述可调分频因子(即N＝7)对时钟信号CK1的频率进行分频，以产生时钟信号CK2。串行器214可根据时钟信号CK2(其频率等于时钟信号CK1的频率的1/7)接收M位数据信号DA1，并根据时钟信号CK1输出串行数据流DA2。
在其他某些实施例中，图1所示的传输电路100可实施为HDMI传输电路或M-PHY传输电路。数据串行化电路210可利用等于10的所述可调分频因子对时钟信号CK1(或比特率时钟)的频率进行分频以产生时钟信号CK2，从而执行10对1数据串行化操作。例如，数据串行化电路210可接收作为M位数据信号DA1的10位数据信号(M＝10)。于一操作模式中，分频器212可利用等于10的所述可调分频因子(即N＝M)对时钟信号CK1的频率进行分频，以产生时钟信号CK2。串行器214可根据时钟信号CK2(其频率等于时钟信号CK1的频率的1/10)接收M位数据信号DA1，并根据时钟信号CK1输出串行数据流DA2。又例如，M位数据信号DA1的位宽度可大于10(即M>10)。于一操作模式中，分频器212可利用等于10的所述可调分频因子(即N＝10<M)对时钟信号CK1的频率进行分频，以产生时钟信号CK2。串行器214可根据时钟信号CK2一次接收M位数据信号DA1中的10个比特，并根据时钟信号CK1输出串行数据流DA2。
图2所示的电路结构可应用于多通道(multi-channel)数据串行化操作。图3是根据本申请某些实施例的图1所示的数据串行化电路110的另一实施方式的示意图。举例来说(但本申请不限于此)，除了图3所示的数据串行化电路310在每一局部通道(localchannel)使用了一同步器(synchronizer)以实施多通道数据串行化操作之外，图3所示的电路结构可与图2所示的电路结构相似/相同。数据串行化电路310包括(但不限于)多个同步器313.1-313.4、多个串行器314.1-314.4以及图2所示的分频器212。多个串行器314.1-314.4中的每一串行器均可利用图2所示的串行器214来实施。于此实施例中，分频器212可设置在全局通道(global channel)CH0中。多个串行器314.1-314.4中的一串行器与相对应的同步器可设置在相对应的局部通道(即，多个局部通道CH1-CH4其中的一个)中。
多个同步器313.1-313.4中的每一同步器耦接于分频器212以及多个串行器314.1-314.4中相对应的一串行器。多个同步器313.1-313.4可用以根据时钟信号CK1对时钟信号CK2进行同步化，并据以输出与时钟信号CK1同步的一时钟信号。如图3所示，多个同步器313.1-313.4可分别用来输出多个时钟信号CK31-CK34，其中多个时钟信号CK31-CK34均与时钟信号CK1同步，因而彼此同步。在某些实施例中，多个同步器313.1-313.4其中至少一个可利用D型触发器(D-type flip-flop)来实施。
多个串行器314.1-314.4中的每一串行器均可由与时钟信号CK1同步的一时钟信号所驱动，以接收一M位数据信号(诸如多个M位数据信号DA11-DA14其中的一个)。此外，多个串行器314.1-314.4中的每一串行器均可由时钟信号CK1所驱动，以将所述M位数据信号转换为一串行数据流(诸如多个串行数据流DA21-DA24其中的一个)。
于操作中，位于全局通道CH0的分频器212可对时钟信号CK1(诸如比特率时钟)的频率进行分频，以产生时钟信号CK2(诸如字节率时钟)。多个同步器313.1-313.4中的每一同步器均可产生时钟信号CK2的一同步版本(即，彼此同步的多个时钟信号CK31-CK34其中的一个)。多个串行器314.1-314.4分别由多个时钟信号CK31-CK34所驱动，以对多个M位数据信号DA11-DA14进行串行化处理。因此，多个串行器314.1-314.4各自的数据转换操作可彼此同步。
图3所示的电路结构只是出于说明的目的，并非用来限制本申请的范围。例如，可根据设计需求来提供不同数量的局部通道。只要是使用一同步器，其可通过多模式分频器所输出的分频信号的同步版本来触发数据串行化操作，这些相关的修饰与设计上的变化均属于本申请的范围。
通过本申请所公开的多模式数据串行化方案(multi-mode data serializationscheme)，可成功地接收及处理符合不同接口规格的数据信号。相比于针对不同接口标准而采用不同数据串行化电路的传输电路来说，采用本申请所公开的多模式数据串行化方案的传输电路可实现良好的操作灵活性(operational flexibility)并具有相对小的电路面积，从而降低生产成本。
图4是根据本申请某些实施例的图1所示的电压调节电路130的实施方式的示意图。电压调节电路430用以根据多个供电电压V1和V2输出一经调节的电压(regulatedvoltage)(即，供电电压V3)。电压调节电路430可包括一放大器432、一晶体管434以及多个开关电路436与438。放大器432包括多个输入端TI1和TI2、一输出端TO以及一供电端TS。输入端TI1耦接于一参考电压VR，供电端TS耦接于供电电压V1。于此实施例中，放大器432可实施为(但不限于)一误差放大器。
晶体管434包括多个连接端TC1和TC2以及一控制端TCC。连接端TC1耦接于供电电压V2。例如，晶体管434可以是n沟道场效晶体管。多个连接端TC1和TC2可分别为n沟道场效晶体管的漏极端与源极端。控制端TCC可以是n沟道场效晶体管的栅极端。又例如，晶体管434可以是p沟道场效晶体管。多个连接端TC1和TC2可分别为p沟道场效晶体管的源极端与漏极端。控制端TCC可以是p沟道场效晶体管的栅极端。于此实施例中，放大器432可实施为(但不限于)高额定电压与电流的功率晶体管(power transistor)。
开关电路436用以选择性地将输出端TO耦接于控制端TCC。开关电路438用以选择性地将输入端TI2耦接于连接端TC2。于操作中，当输出端TO通过开关电路436耦接于控制端TCC，以及输入端TI2通过开关电路438耦接于连接端TC2时，连接端TC2用以输出供电电压V3。供电电压V3的电压电平可小于或等于供电电压V2的电压电平。电压调节电路430的功耗可表示为V1×I1+V2×I2，其中I1和I2分别代表供应至放大器432和晶体管434的电流。于此实施例中，供应至晶体管434的供电电压V2的电压电平可小于或等于供应至放大器432的供电电压V1的电压电平。相比于供电电压V2的电压电平等于供电电压V1的电压电平的实施方式，上述方案可减少功耗，其可由下列式子表示。
V1×I1+V2×I2<V1×I1+V1×I2＝V1×(I1+I2)。
以电压调节电路430所应用的传输电路(例如图1所示的传输电路100)操作在D-PHY模式为例，供电电压V1可等于2.5伏特，电流I1可等于0.1毫安，以及电流I2可等于2.1毫安。在供电电压V2的电压电平等于供电电压V1的电压电平的实施方式中，功耗可表示为2.5×(0.1+2.1)＝5.5毫瓦。在供电电压V2的电压电平设为0.8伏特而不是2.5伏特的实施方式中，功耗可表示为2.5×0.1+0.8×2.1＝1.93毫瓦，其为5.5毫瓦的35％。
值得注意的是，图4所示的电路结构可用来实现可组态的电压调节电路。请参阅图5，其为根据本申请某些实施例的图1所示的电压调节电路130的至少一部分的另一实施方式的示意图。电压调节电路530包括多个放大器532.1与532.2，以及多个晶体管534.1-534.4。多个放大器532.1与532.2均可利用图4所示的放大器432来实施。多个晶体管534.1-534.4均可利用图4所示的晶体管434来实施。电压调节电路530可作为一组电压调节器，诸如一组低压差稳压器(low-dropout regulator，LDO regulator)。多个放大器532.1与532.2其中至少一个可搭配多个晶体管534.1-534.4中的一个或多个晶体管来操作，以实现一个或多个可组态的电压调节器，从而将多个供电电压V31-V34中的一个或多个供电电压提供给多个驱动电路540.1-540.4中的一个或多个驱动电路。多个驱动电路540.1-540.4中的每一驱动电路均可作为图1所示的驱动电路140的实施例。多个驱动电路540.1-540.4中的每一驱动电路可通过耦接于相对应的一晶体管的一节点(即，多个节点N1-N4其中的一个)接收相对应的一供电电压。
于此实施例中，放大器532.1的供电端TS1与放大器532.2的供电端TS2均耦接于供电电压V1。放大器532.1的输入端TI11耦接于一参考电压VR1，而放大器532.2的输入端TI21耦接于一参考电压VR2。参考电压VR1与参考电压VR2可处于相同的电压电平。在某些实施例中，参考电压VR2可处于与参考电压VR1的电压电平不同的电压电平，而不会悖离本申请的范围。
对于多个晶体管534.1-534.4来说，多个连接端TC11、TC21、TC31与TC41均耦接于供电电压V2，其中供电电压V2的电压电平可小于供电电压V1的电压电平。多个晶体管534.1-534.4其中至少一个可在电压调节电路530的一模式中耦接于多个放大器532.1与532.2其中的一个，而在电压调节电路530的另一模式中耦接于多个放大器532.1与532.2其中的另一个。举例来说，晶体管534.3的控制端TCC3选择性地耦接于放大器532.1的输出端TO1与放大器532.2的输出端TO2其中的一个，而晶体管534.3的连接端TC32选择性地耦接于放大器532.1的输入端TI12与放大器532.2的输入端TI22其中的一个。驱动电路540.3可通过耦接于连接端TC32的节点N3，选择性地耦接于放大器532.1的输入端TI12与放大器532.2的输入端TI22其中的一个，以从节点N3接收供电电压V33。于此实施例中，当晶体管534.3的控制端TCC3耦接于放大器532.1的输出端TO1时，晶体管534.3的连接端TC32耦接于放大器532.1的输入端TI12，以响应参考电压VR1和供电电压V2输出供电电压V33(即，经调节的电压)。当晶体管534.3的控制端TCC3耦接于放大器532.2的输出端TO2时，晶体管534.3的连接端TC32耦接于放大器532.2的输入端TI22，以响应参考电压VR2和供电电压V2输出供电电压V33。
此外，晶体管534.1的控制端TCC1可选择性地耦接于放大器532.1的输出端TO1，以及晶体管534.1的连接端TC12可选择性地耦接于放大器532.1的输入端TI12。晶体管534.2的控制端TCC2可选择性地耦接于放大器532.1的输出端TO1，以及晶体管534.2的连接端TC22可选择性地耦接于放大器532.1的输入端TI12。晶体管534.4的控制端TCC4可选择性地耦接于放大器532.2的输出端TO2，以及晶体管534.4的连接端TC42可选择性地耦接于放大器532.2的输入端TI22。
电压调节电路530还可包括多个开关电路536.1-536.4和538.1-538.4。开关电路536.1用以选择性地将放大器532.1的输出端TO1耦接于晶体管534.1的控制端TCC1。开关电路538.1用以选择性地将放大器532.1的输入端TI12耦接于晶体管534.1的连接端TC12。举例来说(但本申请不限于此)，开关电路536.1可利用两个开关SW11和SW12来实施。当开关SW11与开关SW12其中的一个导通时，开关SW11与开关SW12其中的另一个可断开。开关电路538.1可利用两个开关SW13和SW14来实施。当开关SW13与开关SW14其中的一个导通时，开关SW13与开关SW14其中的另一个可断开。
相似地，用以选择性地将放大器532.1的输出端TO1耦接于晶体管534.2的控制端TCC2的开关电路536.2可利用两个开关SW21和SW22来实施。当开关SW21与开关SW22其中的一个导通时，开关SW21与开关SW22其中的另一个可断开。用以选择性地将放大器532.1的输入端TI12耦接于晶体管534.2的连接端TC22的开关电路538.2可利用两个开关SW23和SW24来实施。当开关SW23与开关SW24其中的一个导通时，开关SW23与开关SW24其中的另一个可断开。用以选择性地将放大器532.2的输出端TO2耦接于晶体管534.4的控制端TCC4的开关电路536.4可利用两个开关SW41和SW42来实施。当开关SW41与开关SW42其中的一个导通时，开关SW41与开关SW42其中的另一个可断开。用以选择性地将放大器532.2的输入端TI22耦接于晶体管534.4的连接端TC42的开关电路538.4可利用两个开关SW43和SW44来实施。当开关SW43与开关SW44其中的一个导通时，开关SW43与开关SW44其中的另一个可断开。
对于晶体管534.3来说，开关电路536.3用以选择性地将放大器532.1的输出端TO1与放大器532.2的输出端TO2两者中的一个耦接于晶体管534.3的控制端TCC3。开关电路538.3用以选择性地将放大器532.1的输入端TI12与放大器532.2的输入端TI22两者中的一个耦接于晶体管534.3的连接端TC32。举例来说(但本申请不限于此)，开关电路536.3可利用两个开关SW31和SW32来实施。开关SW31选择性地耦接于输出端TO2与控制端TCC3之间。开关SW32选择性地耦接于输出端TO1与控制端TCC3之间。当开关SW31与开关SW32其中的一个导通时，开关SW31与开关SW32其中的另一个可断开。开关电路538.3可利用两个开关SW33和SW34来实施。开关SW33选择性地耦接于输入端TI22与连接端TC32之间。开关SW34选择性地耦接于输入端TI12与连接端TC32之间。当开关SW33与开关SW34其中的一个导通时，开关SW33与开关SW34其中的另一个可断开。
图6A是根据本申请某些实施例的图5所示的电压调节电路530于一第一模式下的操作的示意图。于此实施例中，操作于所述第一模式下的电压调节电路530可支持MIPID-PHY差分信号传输。于操作中，多个开关SW11、SW13、SW21、SW23、SW31、SW33、SW41和SW43-均导通。多个开关SW12、SW14、SW22、SW24、SW32、SW34、SW42和SW44-均断开。放大器532.1可搭配晶体管534.1来操作以实施一电压调节器，其可将供电电压V31提供给驱动电路540.1。此外，放大器532.1可搭配晶体管534.2来操作以实施一电压调节器，其可将供电电压V32提供给驱动电路540.2。放大器532.1、多个晶体管534.1和534.2、多个开关电路536.1、536.2、538.1和538.2，以及多个驱动电路540.1与540.2可经组态以作为D-PHY通道601的至少一部分。相似地，放大器532.2可搭配晶体管534.3来操作以实施一电压调节器，其可将供电电压V33提供给驱动电路540.3。此外，放大器532.2可搭配晶体管534.4来操作以实施一电压调节器，其可将供电电压V34提供给驱动电路540.4。放大器532.2、多个晶体管534.3和534.4、多个开关电路536.3、536.4、538.3和538.4，以及多个驱动电路540.3和540.4可经组态以作为D-PHY通道602的至少一部分。
由于图6A所示的电路组态(circuit configuration)可实施两个D-PHY通道601和602，因此，电压调节电路530可支持符合MIPID-PHY规格的1D1C通道组态(laneconfiguration)。通过使用单一放大器来提供一固定电流给每一D-PHY通道，电压调节电路530可具有简化的设计以支持MIPID-PHY差分信号传输。
图6B是根据本申请某些实施例的图5所示的电压调节电路530于一第二模式下的操作的示意图。于此实施例中，操作于所述第二模式下的电压调节电路530可支持MIPI C-PHY信号传输。于操作中，多个开关SW11、SW13、SW21、SW23、SW31、SW33、SW41和SW43-均断开。多个开关SW12、SW14、SW22、SW24、SW32、SW34、SW42和SW44-均导通。因此，多个晶体管534.1-534.3所共享的放大器532.1可搭配多个晶体管534.1-534.3中的每一晶体管来操作，以分别实施一电压调节器。放大器532.1、多个晶体管534.1-534.3、多个开关电路536.1-536.3与538.1-538.3，以及多个驱动电路540.1-540.3可经组态以作为C-PHY三线通道611的至少一部分。通过使用单一放大器来提供一固定电流给每一C-PHY三线通道，电压调节电路530可具有简化的设计以支持MIPI C-PHY差分信号传输。
图7是根据本申请某些实施例的图1所示的电压调节电路130的至少一部分的另一实施方式的示意图。举例来说，除了图7所示的电压调节电路730还包括一放大器532.3、一晶体管534.5以及一晶体管534.6以外，图7所示的电路结构可与图5所示的电路结构相似/相同。于此实施例中，放大器532.3的供电端TS3耦接于供电电压V1。放大器532.3的输入端TI31耦接一参考电压VR3。多个参考电压VR1-VR3均可处于相同的电压电平。在某些实施例中，多个参考电压VR1-VR3其中的一个的电压电平可不同于多个参考电压VR1-VR3其中的另一个的电压电平，而不会悖离本申请的范围。
对于多个晶体管534.5与534.6来说，多个连接端TC51和TC61均耦接于供电电压V2。晶体管534.5的控制端TCC5可选择性地耦接于放大器532.3的输出端TO3，以及晶体管534.5的连接端TC52可选择性地耦接于放大器532.3的输入端TI32。晶体管534.6的控制端TCC6可选择性地耦接于放大器532.3的输出端TO3，以及晶体管534.6的连接端TC62可选择性地耦接于放大器532.3的输入端TI32。
于此实施例中，电压调节电路730还可包括多个开关电路536.5、536.6、538.5和538.6。开关电路536.5用以选择性地将放大器532.3的输出端TO3耦接于晶体管534.5的控制端TCC5。开关电路538.5用以选择性地将放大器532.3的输入端TI32耦接于晶体管534.5的连接端TC52。举例来说(但本申请不限于此)，开关电路536.5可利用两个开关SW51和SW52来实施。当开关SW51与开关SW52两者中的一个导通时，开关SW51与开关SW52两者中的另一个可断开。开关电路538.5可利用两个开关SW53和SW54来实施。其中当开关SW53与开关SW54两者中的一个导通时，开关SW53与开关SW54两者中的另一个可断开。
相似地，用以选择性地将放大器532.3的输出端TO3耦接于晶体管534.6的控制端TCC6的开关电路536.6可两个开关SW61和SW62来实施。当开关SW61与开关SW62两者中的一个导通时，开关SW61与开关SW62两者中的另一个可断开。用以选择性地将放大器532.3的输入端TI32耦接于晶体管534.6的连接端TC62的开关电路538.6可两个开关SW63和SW64来实施。当开关SW63与开关SW64两者中的一个导通时，开关SW63与开关SW64两者中的另一个可断开。
值得注意的是，于图7所示的实施例中，晶体管534.4可在电压调节电路730的一操作模式中耦接于多个放大器532.2与532.3其中的一个，而在电压调节电路730的另一操作模式中耦接于多个放大器532.2与532.3其中的另一个。举例来说，晶体管534.4的控制端TCC4可选择性地耦接于放大器532.2的输出端TO2与放大器532.3的输出端TO3其中的一个。此外，晶体管534.4的连接端TC42可选择性地耦接于放大器532.2的输入端TI22与放大器532.3的输入端TI32其中的一个。
于此实施例中，当晶体管534.3的控制端TCC3耦接于放大器532.1的输出端TO1时，晶体管534.4的控制端TCC4耦接于放大器532.3的输出端TO3，以及晶体管534.4的连接端TC42耦接于放大器532.3的输入端TI32，以响应参考电压VR3和供电电压V2输出供电电压V34(即，经调节的电压)。当晶体管534.3的控制端TCC3耦接于放大器532.2的输出端TO2时，晶体管534.4的控制端TCC4耦接于放大器532.2的输出端TO2，以及晶体管534.4的连接端TC42耦接于放大器532.2的输入端TI22，以响应参考电压VR2和供电电压V2输出供电电压V34。
图8A是根据本申请某些实施例的图7所示的电压调节电路730于一第一模式下的操作的示意图。于此实施例中，操作于所述第一模式下的电压调节电路730可支持MIPID-PHY差分信号传输。于操作中，多个开关SW11、SW13、SW21、SW23、SW31、SW33、SW41、SW43-、SW51、SW53、SW61和SW63-均导通。多个开关SW12、SW14、SW22、SW24、SW32、SW34、SW42、SW44、SW52、SW54、SW62和SW64-均断开。多个晶体管534.1和534.2所共享的放大器532.1可搭配多个晶体管534.1与534.2中的每一晶体管来操作，以分别实施一电压调节器，其可将供电电压V31/V32提供给驱动电路540.1/540.2。多个晶体管534.3与534.4所共享的放大器532.2可搭配多个晶体管534.3和534.4中的每一晶体管来操作，以分别实施一电压调节器，其可将供电电压V33/V34提供给驱动电路540.3/540.4。多个晶体管534.5和534.6所共享的放大器532.3可搭配多个晶体管534.5与534.6中的每一晶体管来操作，以分别实施一电压调节器，其可将供电电压V35/V36通过节点N5/N6提供给驱动电路540.5/540.6。因此，图8A所示的电路组态可实施三个D-PHY通道801-803。电压调节电路730可利用简化的设计(其使用单一放大器来提供一固定电流给每一D-PHY通道)来支持符合MIPID-PHY规格的2D1C通道组态。
图8B是根据本申请某些实施例的图7所示的电压调节电路730于一第二模式下的操作的示意图。于此实施例中，操作于所述第二模式下的电压调节电路730可支持MIPI C-PHY信号传输。于操作中，多个开关SW11、SW13、SW21、SW23、SW31、SW33、SW41、SW43-、SW51、SW53、SW61和SW63-均断开。多个开关SW12、SW14、SW22、SW24、SW32、SW34、SW42、SW44、SW52、SW54、SW62和SW64-均导通。因此，多个晶体管534.1-534.3所共享的放大器532.1可搭配多个晶体管534.1-534.3中的每一晶体管来操作，以分别实施一电压调节器。多个晶体管534.4-534.6所共享的放大器532.3可搭配多个晶体管534.4-534.6中的每一晶体管来操作，以分别实施一电压调节器。图8B所示的电路组态可实施两个C-PHY三线通道811和812。电压调节电路730可利用简化的设计(其使用单一放大器来提供一固定电流给每一C-PHY三线通道)来支持MIPI C-PHY信号传输。
上述电压调节电路的架构是出于说明的目的，并非用来限制本申请的范围。在某些实施例中，可省略图5所示的多个开关电路536.1、536.2、536.4、538.1、538.2与538.4其中至少一个。在某些实施例中，图5所示的多个开关电路536.3与538.3其中至少一个可利用单刀双掷(single poledouble throw，SPDT)开关来实施。在某些实施例中，可省略图7所示的多个开关电路536.1、536.2、536.5、536.6、538.1、538.2、538.5与538.6其中至少一个。在某些实施例中，图7所示的多个开关电路536.3、536.4、538.3与538.4其中至少一个可利用单刀双掷开关来实施。只要是电压调节电路利用了单一放大器可在不同操作模式下搭配不同的晶体管的可组态设计来实施一个或多个电压调节器，或利用了单一晶体管可经组态以在不同操作模式下搭配不同的放大器的可组态设计来实施一电压调节器，这些相关的修饰与设计上的变化均属于本申请的范围。
通过本申请所公开的可组态的电压调节方案，一放大器可搭配一个或多个晶体管来实施能够支持不同通道组态的一个或多个可组态电压调节器。此外/或是，通过本申请所公开的可组态的电压调节方案，一晶体管可搭配不同的放大器来实施能够支持不同通道组态的可组态电压调节器。本申请所公开的可组态的电压调节方案提供了符合不同接口规格的富有弹性及简化的设计。
图9是根据本申请某些实施例的图1所示的驱动电路140的至少一部分的实施方式。驱动电路940也可用于实施图5及图7所示的驱动电路。驱动电路940可包括(但不限于)一数据输出端TD以及多个开关SW91-SW94。数据输出端TD用以输出根据解码数据DA3和供电电压V3所产生的输出数据DA4。开关SW91根据解码数据DA3选择性地耦接于供电电压V3与数据输出端TD之间。开关SW92根据解码数据DA3选择性地耦接于数据输出端TD与一参考电压VS之间。参考电压VS的电压电平(诸如地电压电平)可小于供电电压V3的电压电平。当开关SW91与开关SW92两者中的一个导通时，开关SW91与开关SW92两者中的另一个断开。此外，开关SW93根据解码数据DA3选择性地耦接于供电电压V3与数据输出端TD之间。开关SW94根据解码数据DA3选择性地耦接于数据输出端TD与参考电压VS之间。当开关SW93与开关SW94两者中的一个导通时，开关SW93与开关SW94两者中的另一个断开。
于此实施例中，多个开关SW91-SW94可由解码数据DA3中的四个位A0-D0来控制。供电电压V3可根据位A0通过一电路路径CP1(开关SW91设置于其中)耦接于数据输出端TD。参考电压VS可根据位B0通过一电路路径CP2(开关SW92设置于其中)耦接于数据输出端TD。供电电压V3可根据位C0通过一电路路径CP3(开关SW93设置于其中)耦接于数据输出端TD。参考电压VS可根据位D0通过一电路路径CP4(开关SW94设置于其中)耦接于数据输出端TD。当多个开关SW91-SW94其中的一个导通时，可在相对应的电路路径的两端建立一电压降。例如，多个电路路径CP1-CP4中的每一电路路径可包括与相对应的开关串联的至少一电阻性元件。
图10A至图10C分别是根据本申请某些实施例的图9所示的驱动电路940的实施方式。首先请参阅图10A，驱动电路1040A包括多个电阻性元件R01与R02，其中每一电阻性元件均耦接于数据输出端TD。图9所示的电路路径CP1可利用开关SW91与电阻性元件R01来实施，而图9所示的电路路径CP2可利用开关SW92与电阻性元件R01来实施。此外，图9所示的电路路径CP3可利用开关SW93与电阻性元件R02来实施，以及图9所示的电路路径CP4可利用开关SW94与电阻性元件R02来实施。
请参阅图10B，驱动电路1040B包括多个电阻性元件R1-R4，其中每一电阻性元件均耦接于数据输出端TD。图9所示的电路路径CP1可利用开关SW91与电阻性元件R1来实施，而图9所示的电路路径CP2可利用开关SW92与电阻性元件R2来实施。图9所示的电路路径CP3可利用开关SW93与电阻性元件R3来实施，而图9所示的电路路径CP4可利用开关SW94与电阻性元件R4来实施。于此实施例中，电阻性元件R1的电阻值和电阻性元件R3的电阻值两者的比值等于(或大致等于)电阻性元件R2的电阻值和电阻性元件R4的电阻值两者的比值。
请参阅图10C，除了多个电阻性元件R1-R4的配置以外，驱动电路1040C的结构与图10B所示的驱动电路1040B的结构相似/相同。于此实施例中，电阻性元件R1设置于供电电压V3与开关SW91之间，而电阻性元件R2设置于开关SW92与参考电压VS之间。此外，电阻性元件R3设置于供电电压V3与开关SW93之间，而电阻性元件R4设置于开关SW94与参考电压VS之间。
图10A至图10C所示的多个驱动电路1040A-1040C均可根据多个位A0-D0的位模式(bit pattern)经组态而作为不同类型的驱动器，诸如差分驱动器及三电平驱动器。图11A至图11C分别是根据本申请某些实施例的图10A至图10C所示的多个驱动电路1040A-1040C的操作模式的示意图。首先请参阅图11A，位A0与位D0可具有相同的比特值，而位B0与位C0可具有相同的比特值，其中位B0/C0的比特值等于位A0/D0的比特值的反转(inverse)。开关SW91与开关SW94可视为由相同的控制位CNT所控制，而开关SW92与开关SW93可视为由相同的控制位CNTb所控制，其中控制位CNTb是控制位CNT的反转版本。
于操作中，当开关SW91导通时，开关SW94导通，而开关SW92与开关SW93均断开。于数据输出端TD产生的输出数据DA4可以是处于一第一电压电平的数据信号。从数据输出端TD看进去的驱动电路1040A的输出阻抗等于彼此并联的多个电阻性元件R01与R02的等效阻抗。当开关SW91断开时，开关SW94断开，而开关SW92与开关SW93均导通。于数据输出端TD产生的输出数据DA4可以是处于一第二电压电平的数据信号。从数据输出端TD看进去的驱动电路1040A的输出阻抗仍可等于彼此并联的多个电阻性元件R01与R02的等效阻抗。在多个电阻性元件R01与R02具有不同电阻值的某些情形下，所述第一电压电平与所述第二电压电平其中的一个可对应于逻辑高电平，而所述第一电压电平与所述第二电压电平其中的另一个可对应于逻辑低电平。因此，驱动电路1040A可经组态而作为差分驱动器。
请参阅图11B，位A0与位C0可具有相同的比特值，而位B0与位D0可具有相同的比特值，其中位B0/D0的比特值等于位A0/C0的比特值的反转。开关SW91与开关SW93可视为由相同的控制位CNT所控制，而开关SW92与开关SW94可视为由相同的控制位CNTb(即，控制位CNT的反转版本)所控制。于操作中，当开关SW91导通时，开关SW93导通，而开关SW92与开关SW94均断开。于数据输出端TD产生的输出数据DA4可以是处于一第一电压电平的数据信号，其中所述第一电压电平对应于逻辑高电平与逻辑低电平两者中的一个。当开关SW91断开时，开关SW93断开，而开关SW92与开关SW94均导通。于数据输出端TD产生的输出数据DA4可以是处于一第二电压电平的数据信号，其中所述第二电压电平对应于逻辑高电平与逻辑低电平两者中的另一个。因此，驱动电路1040B可经组态而作为差分驱动器。
值得注意的是，当驱动电路1040B用以将输出数据DA4输出时，从数据输出端TD看进去的驱动电路1040B的输出阻抗等于彼此并联的多个电阻性元件R1与R3的等效阻抗，或是彼此并联的多个电阻性元件R2与R4的等效阻抗。在电阻性元件R1的电阻值和电阻性元件R3的电阻值两者的比值等于电阻性元件R2的电阻值和电阻性元件R4的电阻值两者的比值的某些情形下，当多个电阻性元件R1与R2(或多个电阻性元件R3与R4)具有相同电阻值时，无论输出数据DA4处于逻辑高电平或逻辑低电平，驱动电路1040B均可具有相同的输出阻抗。
请参阅图11C，用于驱动电路1040C的控制方案与图11B所示的用于驱动电路1040B的控制方案相同。由于本领域的技术人员在阅读图11B相关的段落说明之后，应可了解驱动电路1040C的操作细节，因此，进一步的说明在此便不再赘述。
在某些实施例中，图10A至图10C所示的多个驱动电路1040A-1040C均可经组态以作为三电平驱动器。图12A至图12C分别是根据本申请某些实施例的图10A至图10C所示的多个驱动电路1040A-1040C的操作模式的示意图。首先请参阅图12A，位B0的比特值可等于位A0的比特值的反转，以及位D0的比特值可等于位C0的比特值的反转。开关SW91与开关SW92可视为分别由控制位CNT1与控制位CNT1b所控制，其中控制位CNT1b是控制位CNT1的反转版本。相似地，开关SW93与开关SW94可视为分别由控制位CNT2与控制位CNT2b所控制，其中控制位CNT2b是控制位CNT2的反转版本。
于操作中，当开关SW91与开关SW93均断开时(例如，多个控制位CNT1与CNT2的位模式为“00”)，开关SW92与开关SW94均导通。于数据输出端TD产生的输出数据DA4可以是处于一第一电压电平的数据信号，其中所述第一电压电平等于参考电压VS的电压电平。当开关SW91与开关SW93均导通时(例如，多个控制位CNT1与CNT2的位模式为“11”)，开关SW92与开关SW94均断开。于数据输出端TD产生的输出数据DA4可以是处于一第二电压电平的数据信号，其中所述第二电压电平等于供电电压V3的电压电平。当开关SW91断开且开关SW93导通时(例如，多个控制位CNT1与CNT2的位模式为“01”)，开关SW92导通，以及开关SW94断开。于数据输出端TD产生的输出数据DA4可以是处于一第三电压电平的数据信号，其中所述第三电压电平介于参考电压VS的电压电平与供电电压V3的电压电平两者之间。当开关SW91导通且开关SW93断开时(例如，多个控制位CNT1与CNT2的位模式为“10”)，开关SW92断开，以及开关SW94导通。于数据输出端TD产生的输出数据DA4可以是处于一第四电压电平的数据信号，其中所述第四电压电平介于参考电压VS的电压电平与供电电压V3的电压电平两者之间。
于此实施例中，多个电阻性元件R01与R02可具有相同的电阻值。因此，所述第三电压电平与所述第四电压电平均可等于参考电压VS的电压电平与供电电压V3的电压电平两者的平均。驱动电路1040A可经组态以作为三电平驱动器。值得注意的是，在多个电阻性元件R01与R02具有不同电阻值的某些实施例中，驱动电路1040A可经组态以作为四电平驱动器(four-level driver)。
请参阅图12B，用于驱动电路1040B的控制方案与图12A所示的用于驱动电路1040A的控制方案相同。举例来说，开关SW91与开关SW92可视为分别由控制位CNT1与控制位CNT1b所控制。开关SW93与开关SW94可视为分别由控制位CNT2与控制位CNT2b所控制。
相似地，当开关SW91与开关SW93均断开时，开关SW92与开关SW94均导通。于数据输出端TD产生的输出数据DA4可以是处于一第一电压电平的数据信号，其中所述第一电压电平等于参考电压VS的电压电平。当开关SW91与开关SW93均导通时，开关SW92与开关SW94均断开。于数据输出端TD产生的输出数据DA4可以是处于一第二电压电平的数据信号，其中所述第二电压电平等于供电电压V3的电压电平。当开关SW91断开且开关SW93导通时，开关SW92导通，以及开关SW94断开。于数据输出端TD产生的输出数据DA4可以是处于一第三电压电平的数据信号，其中所述第三电压电平介于参考电压VS的电压电平与供电电压V3的电压电平两者之间。当开关SW91导通且开关SW93断开时，开关SW92断开，以及开关SW94导通。于数据输出端TD产生的输出数据DA4可以是处于一第四电压电平的数据信号，其中所述第四电压电平介于参考电压VS的电压电平与供电电压V3的电压电平两者之间。
于此实施例中，多个电阻性元件R1-R4可具有相同的电阻值。因此，所述第三电压电平与所述第四电压电平均可等于参考电压VS的电压电平与供电电压V3的电压电平两者的平均。驱动电路1040B可经组态以作为三电平驱动器。值得注意的是，在多个电阻性元件R01与R02具有不同电阻值的某些实施例中，驱动电路1040B可经组态以作为四电平驱动器。
请参阅图12C，用于驱动电路1040C的控制方案与图12B所示的用于驱动电路1040B的控制方案相同。由于本领域的技术人员在阅读图12A与图12B相关的段落说明之后，应可了解驱动电路1040C的操作细节，因此，进一步的说明在此便不再赘述。
以上参照图9至图12C所述的驱动电路的结构可用来实施其他类型的多电平驱动器，其可作为去加重/预加重驱动器。图13是根据本申请某些实施例的图1所示的驱动电路140的至少一部分的实施方式。驱动电路1340也可用于实施图5及图7所示的驱动电路。驱动电路1340可包括(但不限于)一对差分数据输出端以及多个可变阻抗电路1350与1360。所述一对差分数据输出端用以输出输出数据DA4，并可包括多个数据输出端TDP与TDN。一终端元件(termination element)RTERM(或终端电阻)设置于多个数据输出端TDP与TDN之间。
可变阻抗电路1350根据解码数据DA3可切换地(switchably)耦接于供电电压V3与数据输出端TDP之间。举例来说，驱动电路1340还可包括一开关SWP，其用以根据解码数据DA3选择性地将供电电压V3耦接于可变阻抗电路1350。本领域的技术人员可以了解开关SWP可设置在可变阻抗电路1350与数据输出端之间TDP，而不会悖离本申请的范围。此外，当可变阻抗电路1350耦接于供电电压V3与数据输出端TDP之间时，可变阻抗电路1350的阻抗RP是根据解码数据DA3来决定。
相似地，可变阻抗电路1360根据解码数据DA3可切换地耦接于数据输出端TDN与参考电压VS之间。举例来说，驱动电路1340还可包括一开关SWN，其用以根据解码数据DA3选择性地将参考电压VS耦接于可变阻抗电路1360。本领域的技术人员可以了解开关SWN可设置在可变阻抗电路1360与数据输出端之间TDN，而不会悖离本申请的范围。此外，当可变阻抗电路1360耦接于数据输出端TDN与参考电压VS之间时，可变阻抗电路1360的阻抗RN是根据解码数据DA3来决定。
于此实施例中，阻抗RP与阻抗RN均可动态地于两个不同阻抗值RV1与RV2之间切换，使驱动电路1340可实施为能够产生四个电压电平的去加重/预加重驱动器。于操作中，当驱动电路1340作为去加重/预加重驱动器时，开关SWP与开关SWN均根据解码数据DA3导通。此外，可变阻抗电路1350的阻抗RP与可变阻抗电路1360的阻抗RN均根据解码数据DA3而变化。因此，终端元件RTERM的电压降VTERM可根据阻抗RP与阻抗RN各自的阻抗值来改变。举例来说，当阻抗RP与阻抗RN均切换至阻抗值RV1时，电压降VTERM等于一第一电压。当阻抗RP与阻抗RN分别切换至阻抗值RV1与阻抗值RV2时，电压降VTERM等于不同所述第一电压的第二电压。当阻抗RP与阻抗RN分别切换至阻抗值RV2与阻抗值RV1时，电压降VTERM等于不同所述第一电压与所述第二电压的第三电压。当阻抗RP与阻抗RN均切换至阻抗值RV2时，电压降VTERM等于一第四电压，其不同于所述第一电压、第二电压与所述第三电压。
由于当去加重/预加重启用时，电源所供应的电流不会增加，因此，相比于利用设置在供电电压/地电压与数据输出端之间的并联电阻来调整输出电压电平的去加重/预加重驱动器，本申请所公开的驱动方案可有效地减少功耗。
在某些实施例中，可变阻抗电路1350与可变阻抗电路1360其中至少一个可利用图10至图10C所示的多个驱动电路1040A-1040C来实施。首先，请连同图10A参阅图13，可变阻抗电路1350可利用驱动电路1040A来实施。开关SWP可用来选择性地将供电电压V3耦接于多个开关SW91与SW93，而数据输出端TDP可作为数据输出端TD的实施例。可变阻抗电路1350的阻抗RP等于驱动电路1040A的输出阻抗。
于操作中，当多个开关SW91与SW93导通，而多个开关SW92与SW94断开时，阻抗RP的阻抗值等于多个电阻性元件R01与R02彼此串联的等效电阻值。当开关SW91导通，而多个开关SW92-SW94均断开时，阻抗RP的阻抗值等于电阻性元件R01的电阻值，其不同于多个电阻性元件R01与R02彼此串联的等效电阻值。当开关SW93导通，而多个开关SW91、SW92与SW94均断开时，阻抗RP的阻抗值等于电阻性元件R02的电阻值，其不同于多个电阻性元件R01与R02彼此串联的等效电阻值。因此，利用驱动电路1040A所实施的可变阻抗电路1350可提供至少两个不同的阻抗值。
相似地，在可变阻抗电路1360是利用驱动电路1040A来实施的某些实施例中，可变阻抗电路1360可提供至少两个不同的阻抗值。举例来说，开关SWN可用来选择性地将参考电压VS耦接于多个开关SW92与SW94，而数据输出端TDN可作为数据输出端TD的实施例。可变阻抗电路1360的阻抗RN等于驱动电路1040A的输出阻抗。于操作中，当多个开关SW92与SW94导通，而多个开关SW91与SW93断开时，阻抗RN的阻抗值等于多个电阻性元件R01与R02彼此串联的等效电阻值。当开关SW92导通，而多个开关SW91、SW93与SW94均断开时，阻抗RN的阻抗值等于电阻性元件R01的电阻值。当开关SW94导通，而多个开关SW91-SW93均断开时，阻抗RN的阻抗值等于电阻性元件R02的电阻值。
请连同图10B参阅图13，可变阻抗电路1350可利用驱动电路1040B来实施。开关SWP可用来选择性地将供电电压V3耦接于多个开关SW91与SW93，而数据输出端TDP可作为数据输出端TD的实施例。可变阻抗电路1350的阻抗RP等于驱动电路1040B的输出阻抗。
于操作中，当多个开关SW91与SW93导通，而多个开关SW92与SW94断开时，阻抗RP的阻抗值等于多个电阻性元件R1与R3彼此串联的等效电阻值。当开关SW91导通，而多个开关SW92-SW94均断开时，阻抗RP的阻抗值等于电阻性元件R1的电阻值，其不同于多个电阻性元件R1与R3彼此串联的等效电阻值。当开关SW93导通，而多个开关SW91、SW92与SW94均断开时，阻抗RP的阻抗值等于电阻性元件R3的电阻值，其不同于多个电阻性元件R1与R3彼此串联的等效电阻值。因此，利用驱动电路1040B所实施的可变阻抗电路1350可提供至少两个不同的阻抗值。
相似地，在可变阻抗电路1360是利用驱动电路1040B来实施的某些实施例中，可变阻抗电路1360可提供至少两个不同的阻抗值。举例来说，开关SWN可用来选择性地将参考电压VS耦接于多个开关SW92与SW94，而数据输出端TDN可作为数据输出端TD的实施例。可变阻抗电路1360的阻抗RN等于驱动电路1040B的输出阻抗。于操作中，当多个开关SW92与SW94导通，而多个开关SW91与SW93断开时，阻抗RN的阻抗值等于多个电阻性元件R2与R4彼此串联的等效电阻值。当开关SW92导通，而多个开关SW91、SW93与SW94均断开时，阻抗RN的阻抗值等于电阻性元件R2的电阻值。当开关SW94导通，而多个开关SW91-SW93均断开时，阻抗RN的阻抗值等于电阻性元件R4的电阻值。
请连同图10C参阅图13，可变阻抗电路1350可利用驱动电路1040C来实施。此外/或是，可变阻抗电路1360可利用驱动电路1040C来实施。由于本领域的技术人员在阅读图10B与图10C相关的段落说明之后，应可了解利用驱动电路1040C所实施的可变阻抗电路1350/1360可提供至少两个不同的阻抗值的操作细节，因此，相似的说明在此便不再重复。
图14是根据本申请某些实施例的图1所示的驱动电路140的至少一部分的另一实施方式。举例来说，除了图14所示的多个阻抗电路1450与1460用以提供固定的阻抗值以外，驱动电路1440的电路结构与图13所示的驱动电路1340的电路结构相似/相同。于此实施例中，阻抗电路1450可利用阻抗RPF来实施，而阻抗电路1460可利用阻抗RNF来实施。阻抗RPF与阻抗RNF均具有固定的阻抗值，其可等于图13所示的阻抗值RV1与阻抗值RV2中较小的阻抗值。因此，在图13所示的多个可变阻抗电路1350与1360其中至少一个用以提供图13所示的阻抗值RV1与阻抗值RV2中较大的阻抗值的某些情形下，相比于图13所示的驱动电路1340所传送的输出数据DA4的输出摆幅(output swing)，驱动电路1440所传送的输出数据DA4可具有较大的输出摆幅。由于本领域的技术人员在阅读图1以及图4至图13相关的段落说明之后，应可了解利用驱动电路1440的操作细节，因此，进一步的说明在此便不再赘述。
上文的叙述简要地提出了本申请某些实施例的特征，而使得本领域的技术人员能够更全面地理解本申请的多种态样。本申请本领域的技术人员当可理解，其可轻易地利用本申请内容作为基础，来设计或更动其他工艺与结构，以实现与此处所述的实施方式相同的目的和/或达到相同的优点。本申请本领域的技术人员应当明白，这些均等的实施方式仍属于本申请内容的精神与范围，且其可进行各种变更、替代与更动，而不会悖离本申请内容的精神与范围。

Claims (20)

1.一种驱动电路，其特征在于，包括：
数据输出端，用以输出输出数据；
第一开关，选择性地耦接于第一电压与所述数据输出端之间；
第二开关，选择性地耦接于所述数据输出端与第二电压之间；
第三开关，选择性地耦接于所述第一电压与所述数据输出端之间；以及
第四开关，选择性地耦接于所述数据输出端与所述第二电压之间；
其中当所述第一开关与所述第二开关其中的一个导通时，所述第一开关与所述第二开关其中的另一个断开；当所述第三开关与所述第四开关其中的一个导通时，所述第三开关与所述第四开关其中的另一个断开；
其中当所述第一开关与所述第三开关均导通时，所述输出数据具有第一电压电平；当所述第二开关与所述第四开关均导通时，所述输出数据具有第二电压电平；当所述第一开关与所述第三开关其中的一个导通，且所述第一开关与所述第三开关其中的另一个断开时，所述输出数据具有第三电压电平；所述第一电压电平、所述第二电压电平与所述第三电压电平彼此不同。
2.如权利要求1所述的驱动电路，其特征在于，还包括：
第一电阻性元件，耦接于第一节点与所述数据输出端之间，其中所述第一开关用以将所述第一电压选择性地耦接于所述
第一节点，以及所述第二开关用以将所述第一节点选择性地耦接于所述第二电压；以及
第二电阻性元件，耦接于第二节点与所述数据输出端之间，其中所述第三开关用以将所述第一电压选择性地耦接于所述
第二节点，以及所述第四开关用以将所述第二节点选择性地耦接于所述第二电压。
3.如权利要求2所述的驱动电路，其特征在于，所述第一电阻性元件的电阻值等于所述第二电阻性元件的电阻值。
4.如权利要求1所述的驱动电路，其特征在于，还包括：
第一电阻性元件，所述第一电阻性元件的一端耦接于所述第一电压与所述数据输出端其中的一个，所述第一开关用以将所述第一电阻性元件的另一端选择性地耦接于所述第一电压与所述数据输出端其中的另一个；
第二电阻性元件，所述第二电阻性元件的一端耦接于所述数据输出端与所述第二电压其中的一个，所述第二开关用以将所述第二电阻性元件的另一端选择性地耦接于所述数据输出端与所述第二电压其中的另一个；
第三电阻性元件，所述第三电阻性元件的一端耦接于所述第一电压与所述数据输出端其中的一个，所述第三开关用以将所述第三电阻性元件的另一端选择性地耦接于所述第一电压与所述数据输出端其中的另一个；以及
第四电阻性元件，所述第四电阻性元件的一端耦接于所述数据输出端与所述第二电压其中的一个，所述第四开关用以将所述第四电阻性元件的另一端选择性地耦接于所述数据输出端与所述第二电压其中的另一个。
5.如权利要求4所述的驱动电路，其特征在于，所述第一电阻性元件的电阻值和所述第三电阻性元件的电阻值两者的比值，等于所述第二电阻性元件的电阻值和所述第四电阻性元件的电阻值两者的比值。
6.如权利要求4所述的驱动电路，其特征在于，所述第一电阻性元件的电阻值等于所述第三电阻性元件的电阻值，以及所述第二电阻性元件的电阻值等于所述第四电阻性元件的电阻值。
7.如权利要求1所述的驱动电路，其特征在于，当所述第一开关导通，且所述第三开关断开时，所述输出数据具有所述第三电压电平；当所述第一开关断开，且所述第三开关导通时，所述输出数据具有不同于所述第三电压电平的第四电压电平。
8.一种驱动电路，其特征在于，包括：
一对差分数据输出端，用以输出输出数据，所述一对差分数据输出端包括第一数据输出端与第二数据输出端；以及
第一开关；
第一可变阻抗电路，其中所述第一可变阻抗电路的第一端耦接于第一电压与所述第一数据输出端其中的一个，所述第一开关用以将所述第一可变阻抗电路的第二端选择性地耦接于所述第一电压与所述第一数据输出端其中的另一个；
第二开关；以及
第二可变阻抗电路，其中所述第二可变阻抗电路的第一端耦接于第二电压与所述第二数据输出端其中的一个，所述第二开关用以将所述第二可变阻抗电路的第二端选择性地耦接于所述第二电压与所述第二数据输出端其中的另一个。
9.如权利要求8所述的驱动电路，其特征在于，所述第一可变阻抗电路用以在所述第一可变阻抗电路的第一端与第二端之间提供第一可变阻抗，所述第二可变阻抗电路用以在所述第二可变阻抗电路的第一端与第二端之间提供第二可变阻抗；所述第一可变阻抗与所述第二可变阻抗均至少具有第一阻抗值与第二阻抗值，所述第一阻抗值不同于所述第二阻抗值。
10.如权利要求8所述的驱动电路，其特征在于，所述第一可变阻抗电路包括：
第一电阻性元件，耦接于所述第一可变阻抗电路的第二端；
第三开关，用以选择性地将所述第一可变阻抗电路的第一端通过所述第一电阻性元件耦接于所述第一可变阻抗电路的第二端；
第四开关，用以选择性地将所述第一可变阻抗电路的第一端通过所述第一电阻性元件耦接于所述第一可变阻抗电路的第二端；
第二电阻性元件，耦接于所述第一可变阻抗电路的第二端；
第五开关，用以选择性地将所述第一可变阻抗电路的第一端通过所述第二电阻性元件耦接于所述第一可变阻抗电路的第二端；以及
第六开关，用以选择性地将所述第一可变阻抗电路的第一端通过所述第二电阻性元件耦接于所述第一可变阻抗电路的第二端。
11.如权利要求10所述的驱动电路，其特征在于，当所述第三开关与所述第四开关其中的一个导通时，所述第三开关与所述第四开关其中的另一个断开；当所述第五开关与所述第六开关其中的一个导通时，所述第五开关与所述第六开关其中的另一个断开。
12.如权利要求10所述的驱动电路，其特征在于，当所述第三开关与所述第五开关均导通时，所述第四开关与所述第六开关均断开；当所述第三开关导通而所述第五开关断开时，所述第四开关与所述第六开关均断开。
13.如权利要求8所述的驱动电路，其特征在于，所述第一可变阻抗电路包括：
第三开关以及第一电阻性元件，其中所述第一电阻性元件的一端耦接于所述第一可变阻抗电路的第一端与第二端其中的一个，所述第三开关用以将所述第一电阻性元件的另一端选择性地耦接于所述第一可变阻抗电路的第一端与第二端其中的另一个；
第四开关以及第二电阻性元件，其中所述第二电阻性元件的一端耦接于所述第一可变阻抗电路的第一端与第二端其中的一个，所述第四开关用以将所述第二电阻性元件的另一端选择性地耦接于所述第一可变阻抗电路的第一端与第二端其中的另一个；
第五开关以及第三电阻性元件，其中所述第三电阻性元件的一端耦接于所述第一可变阻抗电路的第一端与第二端其中的一个，所述第五开关用以将所述第三电阻性元件的另一端选择性地耦接于所述第一可变阻抗电路的第一端与第二端其中的另一个；以及
第六开关以及第四电阻性元件，其中所述第四电阻性元件的一端耦接于所述第一可变阻抗电路的第一端与第二端其中的一个，所述第六开关用以将所述第四电阻性元件的另一端选择性地耦接于所述第一可变阻抗电路的第一端与第二端其中的另一个。
14.如权利要求13所述的驱动电路，其特征在于，当所述第三开关与所述第四开关其中的一个导通时，所述第三开关与所述第四开关其中的另一个断开；当所述第五开关与所述第六开关其中的一个导通时，所述第五开关与所述第六开关其中的另一个断开。
15.如权利要求13所述的驱动电路，其特征在于，当所述第三开关与所述第五开关均导通时，所述第四开关与所述第六开关均断开；当所述第三开关导通而所述第五开关断开时，所述第四开关与所述第六开关均断开。
16.一种驱动电路，其特征在于，包括：
一对差分数据输出端，用以输出输出数据，所述一对差分数据输出端包括第一数据输出端与第二数据输出端；
第一可变阻抗电路，可切换地耦接于第一节点与所述第一数据输出端之间，以在所述第一节点与所述第一数据输出端之间提供第一可变阻抗，其中所述第一节点耦接于第一电压；以及
第二可变阻抗电路，可切换地耦接于所述第二数据输出端与第二节点之间，以在所述第二数据输出端与所述第二节点之间提供第二可变阻抗，其中所述第二节点耦接于不同于所述第一电压的第二电压；所述第一可变阻抗与所述第二可变阻抗均至少具有第一阻抗值与第二阻抗值，且所述第一阻抗值不同于所述第二阻抗值。
17.如权利要求16所述的驱动电路，其特征在于，所述第一可变阻抗电路包括：
第一电阻性元件；
第一开关，其中当所述第一可变阻抗电路耦接于所述第一节点与所述第一数据输出端之间时，所述第一开关用以选择性地将所述第一电压通过所述第一电阻性元件耦接于所述第一数据输出端；
第二开关，其中当所述第一可变阻抗电路耦接于所述第一节点与所述第一数据输出端之间时，所述第二开关用以选择性地将所述第一电压通过所述第一电阻性元件耦接于所述第一数据输出端；
第二电阻性元件；
第三开关，其中当所述第一可变阻抗电路耦接于所述第一节点与所述第一数据输出端之间时，所述第三开关用以选择性地将所述第一电压通过所述第二电阻性元件耦接于所述第一数据输出端；以及
第四开关，其中当所述第一可变阻抗电路耦接于所述第一节点与所述第一数据输出端之间时，所述第四开关用以选择性地将所述第一电压通过所述第二电阻性元件耦接于所述第一数据输出端。
18.如权利要求17所述的驱动电路，其特征在于，当所述第一可变阻抗电路用以在所述第一节点与所述第一数据输出端之间提供具有所述第一阻抗值的所述第一可变阻抗时，所述第一开关与所述第三开关均导通，以及所述第二开关与所述第四开关均断开；当所述第一可变阻抗电路用以在所述第一节点与所述第一数据输出端之间提供具有所述第二阻抗值的所述第一可变阻抗时，所述第一开关导通，所述第二开关断开、所述第三开关与所述第四开关均断开。
19.如权利要求16所述的驱动电路，其特征在于，所述第一可变阻抗电路包括：
第一开关以及第一电阻性元件，其中当所述第一可变阻抗电路耦接于所述第一节点与所述第一数据输出端之间时，所述第一电阻性元件的一端耦接于所述第一节点与所述第一数据输出端其中的一个，所述第一开关用以将所述第一电阻性元件的另一端选择性地耦接于所述第一节点与所述第一数据输出端其中的另一个；
第二开关以及第二电阻性元件，其中当所述第一可变阻抗电路耦接于所述第一节点与所述第一数据输出端之间时，所述第二电阻性元件的一端耦接于所述第一节点与所述第一数据输出端其中的一个，所述第二开关用以将所述第二电阻性元件的另一端选择性地耦接于所述第一节点与所述第一数据输出端其中的另一个；
第三开关以及第三电阻性元件，其中当所述第一可变阻抗电路耦接于所述第一节点与所述第一数据输出端之间时，所述第三电阻性元件的一端耦接于所述第一节点与所述第一数据输出端其中的一个，所述第三开关用以将所述第三电阻性元件的另一端选择性地耦接于所述第一节点与所述第一数据输出端其中的另一个；以及
第四开关以及第四电阻性元件，当所述第一可变阻抗电路耦接于所述第一节点与所述第一数据输出端之间时，所述第四电阻性元件的一端耦接于所述第一节点与所述第一数据输出端其中的一个，所述第四开关用以将所述第四电阻性元件的另一端选择性地耦接于所述第一节点与所述第一数据输出端其中的另一个。
20.如权利要求19所述的驱动电路，其特征在于，当所述第一可变阻抗电路用以在所述第一节点与所述第一数据输出端之间提供具有所述第一阻抗值的所述第一可变阻抗时，所述第一开关与所述第三开关均导通，以及所述第二开关与所述第四开关均断开；当所述第一可变阻抗电路用以在所述第一节点与所述第一数据输出端之间提供具有所述第二阻抗值的所述第一可变阻抗时，所述第一开关导通，所述第二开关断开、所述第三开关与所述第四开关均断开。
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