TW202312680A - 可組態的電壓調節電路及傳輸電路 - Google Patents

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Abstract

電壓調節電路包含第一放大器、第二放大器及電晶體。該第一放大器與該第二放大器各自的第一輸出端分別耦接於第一參考電壓與第二參考電壓。該電晶體之連接端耦接於供應電壓。該電晶體之控制端選擇性地耦接於該第一放大器與該第二放大器各自的輸出端兩者的其中之一。當該電晶體之該控制端耦接於該第一放大器之該輸出端時，該電晶體之另一連接端耦接於該第一放大器之第二輸入端，以輸出經調節的電壓。當該電晶體之該控制端耦接於該第二放大器之該輸出端時，該電晶體之該另一連接端耦接於該第二放大器之第二輸入端，以輸出該經調節的電壓。

Description

可組態的電壓調節電路及傳輸電路
本揭示內容係關於資料傳輸，尤指一種位於傳輸電路中的可組態(configurable)電壓調節電路。
在行動及行動相關(mobile-influenced)應用中，採用了低功耗的高速介面來處理及傳輸大量的資料。舉例來說，MIPI D-PHY，其為由行動產業處理器介面(Mobile Industry Processor Interface，MIPI)標準所定義的實體層(physical layer，PHY)，係廣泛應用於智慧型手機的相機及顯示器。MIPI D-PHY使用差動訊號傳輸(differential signaling)的方式，以在包含一時脈通道(clock lane)與多個可擴充的資料通道(scalable data lane)的有限頻寬通訊通道(bandwidth-limited channel)中進行資料傳輸。為了在有限頻寬通訊通道提供更高的吞吐量(throughput)，發展出MIPI C-PHY，其為由行動產業處理器介面標準所定義的另一實體層。MIPI C-PHY採用三相符號編碼(three-phase symbol encoding)及嵌入式時脈連結(embedded clock link)，以在多個三線通道(three-wire lane)上傳輸資料符號，其中每一個三線通道(或可稱為「trio」)包含一嵌入式時脈。MIPI C-PHY在在較低的翻轉頻率(toggling frequency)下允許較高的資料傳輸率(data rate)，因此可提供高速及低功耗的資料傳輸。
本揭示的實施例提供了一種電壓調節電路，其為可組態的(configurable)以支援不同的介面規格。此外，本揭示的實施例另提供一種資料序列化電路以及一種驅動電路，兩者均可支援不同的介面規格。本揭示的實施例還提供包含上述電壓調節電路、上述資料序列化電路與上述驅動電路之至少其一的一種相關的傳輸電路。
本揭示的某些實施例包含一種電壓調節電路，其包含一第一放大器、一第二放大器及一第一電晶體。該第一放大器與該第二放大器均包含一第一輸入端、一第二輸入端及一輸出端。該第一放大器之該第一輸入端耦接於一第一參考電壓。該第二放大器之該第一輸入端耦接於一第二參考電壓。該第一電晶體之一第一連接端耦接於一供應電壓。該第一電晶體之一控制端選擇性地耦接於該第一放大器之該輸出端與該第二放大器之該輸出端兩者的其中之一。當該第一電晶體之該控制端耦接於該第一放大器之該輸出端時，該第一電晶體之一第二連接端耦接於該第一放大器之該第二輸入端，以因應該第一參考電壓與該供應電壓輸出一第一經調節的電壓。當該第一電晶體之該控制端耦接於該第二放大器之該輸出端時，該第一電晶體之該第二連接端耦接於該第二放大器之該第二輸入端，以因應該第二參考電壓與該供應電壓輸出該第一經調節的電壓。
本揭示的某些實施例包含一種用於接收一供應電壓以產生一第一經調節的電壓的電壓調節電路。該電壓調節電路包含一第一放大器、一第二放大器、一第一電晶體、一第一開關電路及一第二開關電路。該第一放大器與該第二放大器均包含一第一輸入端、一第二輸入端及一輸出端。該第一放大器之該第一輸入端耦接於一第一參考電壓。該第二放大器之該第一輸入端耦接於一第二參考電壓。該第一電晶體之一第一連接端耦接於該供應電壓。該第一電晶體之一第二連接端用以輸出該第一經調節的電壓。該第一開關電路用以選擇性地將該第一放大器之該輸出端與該第二放大器之該輸出端兩者的其中之一耦接於該第一電晶體之一控制端。該第二開關電路用以選擇性地將該第一放大器之該第二輸入端與該第二放大器之該第二輸入端兩者的其中之一耦接於該第一電晶體之該第二連接端。
本揭示的某些實施例包含一種傳輸電路，其包含一資料序列化電路、一解碼器、一電壓調節電路以及一驅動電路。該資料序列化電路用以根據一第一時脈訊號將一M位元資料訊號轉換為一串列資料流。M為大於1的正整數。該解碼器耦接於該資料序列化電路，用以解碼該串列資料流以產生一解碼資料。該電壓調節電路由一第一供應電壓與一第二供應電壓所供電，用以將該第二供應電壓轉換為一第三供應電壓。該電壓調節電路包含一第一放大器、一第二放大器及一第一電晶體。該第一放大器與該第二放大器均由該第一供應電壓所供電，並且均包含一第一輸入端、一第二輸入端及一輸出端。該第一放大器之該第一輸入端耦接於一第一參考電壓。該第二放大器之該第一輸入端耦接於一第二參考電壓。該第一電晶體之一第一連接端耦接於該第二供應電壓。該第一電晶體之一第二連接端用以輸出該第三供應電壓。該第一電晶體之一控制端選擇性地耦接於該第一放大器之該輸出端與該第二放大器之該輸出端兩者的其中之一。該驅動電路耦接於該解碼器，並經由耦接於該第一電晶體之該第二連接端的一節點選擇性地耦接於該第一放大器之該第二輸入端與該第二放大器之該第二輸入端兩者的其中之一。該驅動電路用以根據該解碼資料以及從該節點接收的該第三供應電壓，產生一輸出資料。
藉由本揭示所提供之可組態的電壓調節方案或資料傳輸方案，一或多個放大器可搭配一或多個電晶體來操作，以實現能夠支援不同通道組態的可組態電壓調節器。此外，利用本揭示所提供之多模式資料序列化方案或資料傳輸方案，可成功地接收或處理符合不同介面標準的資料訊號。再者，本揭示所提供之驅動方案可經組態以作為不同類型的驅動器，諸如差動驅動器、三位準驅動器、四位準驅動器、去加重/預加重驅動器，及/或高輸出擺幅驅動器。本揭示所提供之資料傳輸方案可提供符合不同介面規格的富有彈性且簡化的設計，因此可實現良好的操作靈活度，降低生產成本及減少功耗。
以下揭示內容提供了多種實施方式或例示，其能用以實現本揭示內容的不同特徵。下文所述之參數值、元件與配置的具體例子用以簡化本揭示內容。當可想見，這些敘述僅為例示，其本意並非用於限制本揭示內容。舉例來說，本揭示內容可能會在實施例中重複使用元件符號及/或標號。此種重複使用乃是基於簡潔與清楚的目的，且其本身不代表所討論的不同實施例及/或組態之間的關係。
此外，當可理解，若將一部件描述為與另一部件「連接(connected to)」或「耦接(coupled to)」，則兩者可直接連接或耦接，或兩者間可能出現其他中間(intervening)部件。
為了支援多元化的應用，傳輸器可具有分別專門用於不同介面標準的各自獨立的電路。舉例來說，MIPI D-PHY可用於高解析度(high-definition，HD)的智慧型手機顯示器，MIPI C-PHY則可用於超高解析度(ultra-high-definition，UHD)的智慧型手機顯示器以實現較高的每通道資料傳輸率(data rate per lane)。為了同時支援MIPI D-PHY與MIPI C-PHY，對應的多個介面電路可實施於相同的傳輸器之中，然而，這會增加晶片面積與成本。
本揭示提供了示例性的傳輸電路，其中每一傳輸電路包含可支援不同介面規格的電路區塊。該電路區塊包含資料序列化電路(data serialization circuit)、電壓調節電路(voltage regulator circuit)與驅動電路三者的至少其一。上述不同介面規格包含(但不限於)MIPI D-PHY、MIPI C-PHY、sub-LVDS、LVDS、HDMI及MIPI M-PHY等規格。本揭示另提供了示例性的驅動電路，其中每一驅動電路可設置在傳輸電路中，並包含可變阻抗電路以實施去加重(de-emphasis)及/或預加重(pre-emphasis)。進一步的說明如下。
圖1是根據本揭示某些實施例的示例性的傳輸電路的功能方塊示意圖。傳輸電路100可在不同操作模式中傳輸M位元資料訊號(M-bit data signal)DA1，進而支援不同的介面規格。M是大於1的正整數。傳輸電路100包含(但不限於)一資料序列化電路110、一解碼器120、一電壓調節電路130以及一驅動電路140。資料序列化電路110、解碼器120、電壓調節電路130及驅動電路140之至少其一是可組態的，以滿足不同的介面規格。
資料序列化電路110用以根據一時脈訊號CK1將M位元資料訊號DA1轉換為一串列資料流(serial data stream)DA2。於此實施例中，資料序列化電路110一次可對M位元資料訊號DA1中的N位元進行序列化。N是小於或等於M的正整數，並可隨傳輸電路100的操作模式改變。此外，或者是，一次可傳送串列資料流DA2中的一位元。舉例來說，時脈訊號CK1可以是一位元速率時脈(bit rate clock)。資料序列化電路110可根據該位元速率時脈輸出串列資料流DA2，進而實現N對1的資料序列化操作(N-to-1 data serialization)。
解碼器120耦接於資料序列化電路110，用以解碼串列資料流DA2以產生解碼資料DA3。在某些實施例中，解碼資料DA3的位元型樣(bit pattern)及/或位元寬度可隨傳輸電路100的操作模式改變。
電壓調節電路130至少由兩個供應電壓V1及V2所供電，並用以將供應電壓V2轉換為供應電壓V3。供應電壓V3可根據傳輸電路100的操作模式提供給驅動電路140以及其他一個或多個驅動電路(圖1未示)。在某些實施例中，供應電壓V2可處於與供應電壓V1之電壓位準不同的電壓位準。
驅動電路140耦接於解碼器120及電壓調節電路130，用以根據解碼資料DA3與供應電壓V3來產生輸出資料DA4。驅動電路140可根據傳輸電路100的操作模式，經組態以作為不同類型的驅動器，諸如差動驅動器及三位準驅動器(three-level driver)。
以傳輸電路100實施為可同時支援MIPI D-PHY規格與MIPI C-PHY規格的C/D PHY組合傳輸電路(C/D PHY combo transmitter circuit)為例，傳輸電路100可接收(但不限於)作為M位元資料訊號DA1的8位元資料訊號(M=8)。在傳輸電路100用來支援MIPI D-PHY規格的操作模式中，資料序列化電路110一次可對M位元資料訊號DA1之中的8位元進行序列化。解碼器120可解碼串列資料流DA2以產生4位元資料，其作為解碼資料DA3。電壓調節電路130可將供應電壓V3提供給位於同一個訊號通道(signal lane)上的兩個不同驅動器。驅動電路140可經組態以作為該兩個不同驅動器的其中之一，並根據解碼資料DA3產生輸出資料DA4。在傳輸電路100用來支援MIPI C-PHY規格的操作模式中，資料序列化電路110一次可對M位元資料訊號DA1之中的7位元進行序列化。解碼器120可解碼串列資料流DA2以產生4位元資料，其作為解碼資料DA3。電壓調節電路130可將供應電壓V3分配給位於同一個訊號通道上的三個三位準驅動器。驅動電路140可經組態以作為該三個三位準驅動器的其中之一，並根據解碼資料DA3產生輸出資料DA4。
為方便理解本揭示的內容，以下提供了傳輸電路100中可支援不同介面規格的電路區塊的某些實施例。然而，這並非用來限制本揭示的範圍。所屬技術領域中具有通常知識者可以瞭解下文所述的電路區塊可應用於其他電路架構中以實現多模式訊號傳輸方案(multi-mode signal transmission scheme)，而不會悖離本揭示的範圍。
首先請參閱圖2，其為根據本揭示某些實施例的圖1所示之資料序列化電路110的實施方式的示意圖。資料序列化電路210包含(但不限於)一除頻器212以及一串列器214。除頻器212可經組態以作為具有一可調除頻因子(其大小以N表示)的雙模或多模式除頻器。於此實施例中，除頻器212用以接收時脈訊號CK1，並利用該可調除頻因子對時脈訊號CK1的頻率進行除頻，以產生一時脈訊號CK2。該可調除頻因子的大小可根據資料序列化電路210的應用情境來決定。舉例來說(但本揭示不限於此)，在資料序列化電路210的一應用情境中，該可調除頻因子可等於M(亦即，M位元資料訊號DA1的位元寬度)。在資料序列化電路210的另一應用情境中，該可調除頻因子可小於M。
串列器214耦接於除頻器212，用以根據時脈訊號CK2接收M位元資料訊號DA1。此外，串列器214可由時脈訊號CK1所驅動(clocked)以將M位元資料訊號DA1轉換為串列資料流DA2。於此實施例中，該可調除頻因子在多種操作情境中均可大於1，使時脈訊號CK2之頻率在這些操作情境中均小於時脈訊號CK1之頻率。串列器214可因應時脈訊號CK2的每一時脈週期一次接收多個位元，並可因應時脈訊號CK1的每一時脈週期一次輸出一個位元，進而對M位元資料訊號DA1執行並列串列資料轉換(parallel-to-serial data conversion)。
以資料序列化電路210所應用的傳輸電路(如圖1所示的傳輸電路100)係實施為C/D PHY組合傳輸電路為例，於操作中，資料序列化電路210可接收(但不限於)作為M位元資料訊號DA1的8位元資料訊號(M=8)。於D-PHY模式中，除頻器212可利用等於8之該可調除頻因子(即N=M)對時脈訊號CK1的頻率進行除頻，以產生時脈訊號CK2。複數個時脈訊號CK1與CK2可分別稱為位元速率時脈與位元組速率時脈(byte rate clock)。由於時脈訊號CK2的每一時脈週期是位元速率時脈的時脈週期的8倍，因此，串列器214可因應時脈訊號CK2的每一時脈週期，一次接收M位元資料訊號DA1中的8個位元。接下來，串列器214可由時脈訊號CK1所驅動，以因應時脈訊號CK1的每一時脈週期一次輸出串列資料流DA2的一個位元。因此，資料序列化電路210可實現D-PHY模式中的8對1資料序列化操作(8-to-1 data serialization)。
於C-PHY模式中，除頻器212可利用等於7之該可調除頻因子(即N=7)對時脈訊號CK1的頻率進行除頻，以產生時脈訊號CK2。串列器214可因應時脈訊號CK2的每一時脈週期一次接收M位元資料訊號DA1中的7個位元，以及因應時脈訊號CK1的每一時脈週期一次輸出串列資料流DA2的一個位元。資料序列化電路210可實現C-PHY模式中的7對1資料序列化操作。
值得注意的是，資料序列化電路210可應用於其他可支援多種介面規格的多模式傳輸電路，而不會悖離本揭示的範圍。在某些實施例中，圖1所示的傳輸電路100可實施為sub-LVDS/LVDS組合傳輸電路。例如，資料序列化電路210可接收作為M位元資料訊號DA1的8位元資料訊號(M=8)。於sub-LVDS模式中，除頻器212可利用等於8之該可調除頻因子(即N=M)對時脈訊號CK1的頻率進行除頻，以產生時脈訊號CK2。串列器214可根據時脈訊號CK2(其頻率等於時脈訊號CK1之頻率的1/8)接收M位元資料訊號DA1，並根據時脈訊號CK1輸出串列資料流DA2。於LVDS模式中，除頻器212可利用等於7之該可調除頻因子(即N=7)對時脈訊號CK1的頻率進行除頻，以產生時脈訊號CK2。串列器214可根據時脈訊號CK2(其頻率等於時脈訊號CK1之頻率的1/7)接收M位元資料訊號DA1，並根據時脈訊號CK1輸出串列資料流DA2。
在其他某些實施例中，圖1所示的傳輸電路100可實施為HDMI傳輸電路或M-PHY傳輸電路。資料序列化電路210可利用等於10之該可調除頻因子對時脈訊號CK1(或位元速率時脈)的頻率進行除頻以產生時脈訊號CK2，進而執行10對1資料序列化操作。例如，資料序列化電路210可接收作為M位元資料訊號DA1的10位元資料訊號(M=10)。於一操作模式中，除頻器212可利用等於10之該可調除頻因子(即N=M)對時脈訊號CK1的頻率進行除頻，以產生時脈訊號CK2。串列器214可根據時脈訊號CK2(其頻率等於時脈訊號CK1之頻率的1/10)接收M位元資料訊號DA1，並根據時脈訊號CK1輸出串列資料流DA2。又例如，M位元資料訊號DA1的位元寬度可大於10(即M＞10)。於一操作模式中，除頻器212可利用等於10之該可調除頻因子(即N=10＜M)對時脈訊號CK1的頻率進行除頻，以產生時脈訊號CK2。串列器214可根據時脈訊號CK2一次接收M位元資料訊號DA1中的10個位元，並根據時脈訊號CK1輸出串列資料流DA2。
圖2所示的電路結構可應用於多通道(multi-channel)資料序列化操作。圖3是根據本揭示某些實施例的圖1所示之資料序列化電路110的另一實施方式的示意圖。舉例來說(但本揭示不限於此)，除了圖3所示的資料序列化電路310在每一區域通道(local channel)使用了一同步器(synchronizer)以實施多通道資料序列化操作之外，圖3所示的電路結構可與圖2所示的電路結構相似/相同。資料序列化電路310包含(但不限於)複數個同步器313.1～313.4、複數個串列器314.1～314.4以及圖2所示的除頻器212。複數個串列器314.1～314.4中的每一串列器均可利用圖2所示的串列器214來實施。於此實施例中，除頻器212可設置在全域通道(global channel)CH0中。複數個串列器314.1～314.4中的一串列器與相對應的同步器可設置在相對應的區域通道(亦即，複數個區域通道CH1～CH4的其中之一)之中。
複數個同步器313.1～313.4中的每一同步器係耦接於除頻器212以及複數個串列器314.1～314.4中相對應的一串列器。複數個同步器313.1～313.4可用以根據時脈訊號CK1對時脈訊號CK2進行同步化，並據以輸出與時脈訊號CK1同步的一時脈訊號。如圖3所示，複數個同步器313.1～313.4可分別用來輸出複數個時脈訊號CK31～CK34，其中複數個時脈訊號CK31～CK34均與時脈訊號CK1同步，因而彼此同步。在某些實施例中，複數個同步器313.1～313.4之至少其一可利用D型正反器(D-type flip-flop)來實施。
複數個串列器314.1～314.4中的每一串列器均可由與時脈訊號CK1同步的一時脈訊號所驅動，以接收一M位元資料訊號(諸如複數個M位元資料訊號DA11～DA14的其中之一)。此外，複數個串列器314.1～314.4中的每一串列器均可由時脈訊號CK1所驅動，以將該M位元資料訊號轉換為一串列資料流(諸如複數個串列資料流DA21～DA24的其中之一)。
於操作中，位於全域通道CH0的除頻器212可對時脈訊號CK1(諸如位元速率時脈)的頻率進行除頻，以產生時脈訊號CK2(諸如位元組速率時脈)。複數個同步器313.1～313.4中的每一同步器均可產生時脈訊號CK2的一同步版本(亦即，彼此同步的複數個時脈訊號CK31～CK34的其中之一)。複數個串列器314.1～314.4分別由複數個時脈訊號CK31～CK34所驅動，以對複數個M位元資料訊號DA11～DA14進行序列化處理。因此，複數個串列器314.1～314.4各自的資料轉換操作可彼此同步。
圖3所示的電路結構只是用於方便說明的目的，並非用來限制本揭示的範圍。例如，可根據設計需求來提供不同數量的區域通道。只要是使用一同步器，其可藉由多模式除頻器所輸出之除頻訊號的同步版本來觸發資料序列化操作，設計上相關的修飾與變化均屬於本揭示的範圍。
藉由本揭示所提供之多模式資料序列化方案(multi-mode data serialization scheme)，可成功地接收及處理符合不同介面規格的資料訊號。相較於針對不同介面標準而採用不同資料序列化電路的傳輸電路來說，採用本揭示所提供之多模式資料序列化方案的傳輸電路可實現良好的操作靈活度(operational flexibility)並具有相對小的電路面積，進而降低生產成本。
圖4是根據本揭示某些實施例的圖1所示之電壓調節電路130的實施方式的示意圖。電壓調節電路430用以根據複數個供應電壓V1與V2輸出一經調節的電壓(regulated voltage)(亦即，供應電壓V3)。電壓調節電路430可包含一放大器432、一電晶體434以及複數個開關電路436與438。放大器432包含複數個輸入端T I1與T I2、一輸出端T O以及一供電端T S。輸入端T I1耦接於一參考電壓VR，供電端T S耦接於供應電壓V1。於此實施例中，放大器432可實施為(但不限於)一誤差放大器。
電晶體434包含複數個連接端T C1與T C2以及一控制端T CC。連接端T C1耦接於供應電壓V2。例如，電晶體434可以是n通道場效電晶體。複數個連接端T C1與T C2可分別為n通道場效電晶體的汲極端與源極端。控制端T CC可以是n通道場效電晶體的閘極端。又例如，電晶體434可以是p通道場效電晶體。複數個連接端T C1與T C2可分別為p通道場效電晶體的源極端與汲極端。控制端T CC可以是p通道場效電晶體的閘極端。於此實施例中，放大器432可實施為(但不限於)高額定電壓與電流的功率電晶體(power transistor)。
開關電路436用以選擇性地將輸出端T O耦接於控制端T CC。開關電路438用以選擇性地將輸入端T I2耦接於連接端T C2。於操作中，當輸出端T O經由開關電路436耦接於控制端T CC，以及輸入端T I2經由開關電路438耦接於連接端T C2時，連接端T C2用以輸出供應電壓V3。供應電壓V3之電壓位準可小於或等於供應電壓V2之電壓位準。電壓調節電路430的功耗可表示為V1×I1+V2×I2，其中I1與I2分別代表供應至放大器432與電晶體434的電流。於此實施例中，供應至電晶體434的供應電壓V2的電壓位準可小於或等於供應至放大器432之供應電壓V1的電壓位準。相較於供應電壓V2之電壓位準等於供應電壓V1之電壓位準的實施方式，上述方案可減少功耗，其可由下列式子表示。
V1×I1+V2×I2 ＜ V1×I1+V1×I2=V1×(I1+I2)。
以電壓調節電路430所應用的傳輸電路(例如圖1所示的傳輸電路100)係操作在D-PHY模式為例，供應電壓V1可等於2.5伏特，電流I1可等於0.1毫安培，以及電流I2可等於2.1毫安培。在供應電壓V2之電壓位準等於供應電壓V1之電壓位準的實施方式中，功耗可表示為2.5×(0.1+2.1)=5.5毫瓦。在供應電壓V2之電壓位準設為0.8伏特而不是2.5伏特的實施方式中，功耗可表示為2.5×0.1+0.8×2.1=1.93毫瓦，其為5.5毫瓦的35%。
值得注意的是，圖4所示的電路結構可用來實現可組態的電壓調節電路。請參閱圖5，其為根據本揭示某些實施例的圖1所示之電壓調節電路130的至少一部分的另一實施方式的示意圖。電壓調節電路530包含複數個放大器532.1與532.2，以及複數個電晶體534.1～534.4。複數個放大器532.1與532.2均可利用圖4所示的放大器432來實施。複數個電晶體534.1～534.4均可利用圖4所示的電晶體434來實施。電壓調節電路530可作為一組電壓調節器，諸如一組低壓差穩壓器(low-dropout regulator，LDO regulator)。複數個放大器532.1與532.2的至少其一可搭配複數個電晶體534.1～534.4中的一或多個電晶體來操作，以實現一或多個可組態的電壓調節器，進而將複數個供應電壓V31～V34中的一或多個供應電壓提供給複數個驅動電路540.1～540.4中的一或多個驅動電路。複數個驅動電路540.1～540.4中的每一驅動電路均可作為圖1所示的驅動電路140的實施例。複數個驅動電路540.1～540.4中的每一驅動電路可經由耦接於相對應的一電晶體的一節點(亦即，複數個節點N1～N4的其中之一)接收相對應的一供應電壓。
於此實施例中，放大器532.1之供電端T S1與放大器532.2之供電端T S2均耦接於供應電壓V1。放大器532.1之輸入端T I11耦接於一參考電壓VR1，而放大器532.2之輸入端T I21耦接於一參考電壓VR2。參考電壓VR1與參考電壓VR2可處於相同的電壓位準。在某些實施例中，參考電壓VR2可處於與參考電壓VR1之電壓位準不同的電壓位準，而不會悖離本揭示的範圍。
對於複數個電晶體534.1～534.4來說，複數個連接端T C11、T C21、T C31與T C41均耦接於供應電壓V2，其中供應電壓V2之電壓位準可小於供應電壓V1之電壓位準。複數個電晶體534.1～534.4之至少其一可在電壓調節電路530的一模式中耦接於複數個放大器532.1與532.2的其中之一，而在電壓調節電路530的另一模式中耦接於複數個放大器532.1與532.2的其中之另一。舉例來說，電晶體534.3之控制端T CC3係選擇性地耦接於放大器532.1之輸出端T O1與放大器532.2之輸出端T O2的其中之一，而電晶體534.3之連接端T C32係選擇性地耦接於放大器532.1之輸入端T I12與放大器532.2之輸入端T I22的其中之一。驅動電路540.3可經由耦接於連接端T C32的節點N3，選擇性地耦接於放大器532.1之輸入端T I12與放大器532.2之輸入端T I22的其中之一，以從節點N3接收供應電壓V33。於此實施例中，當電晶體534.3之控制端T CC3係耦接於放大器532.1之輸出端T O1時，電晶體534.3之連接端T C32係耦接於放大器532.1之輸入端T I12，以因應參考電壓VR1與供應電壓V2輸出供應電壓V33(亦即，經調節的電壓)。當電晶體534.3之控制端T CC3係耦接於放大器532.2之輸出端T O2時，電晶體534.3之連接端T C32係耦接於放大器532.2之輸入端T I22，以因應參考電壓VR2與供應電壓V2輸出供應電壓V33。
此外，電晶體534.1之控制端T CC1可選擇性地耦接於放大器532.1之輸出端T O1，以及電晶體534.1之連接端T C12可選擇性地耦接於放大器532.1之輸入端T I12。電晶體534.2之控制端T CC2可選擇性地耦接於放大器532.1之輸出端T O1，以及電晶體534.2之連接端T C22可選擇性地耦接於放大器532.1之輸入端T I12。電晶體534.4之控制端T CC4可選擇性地耦接於放大器532.2之輸出端T O2，以及電晶體534.4之連接端T C42可選擇性地耦接於放大器532.2之輸入端T I22。
電壓調節電路530另可包含複數個開關電路536.1～536.4與538.1～538.4。開關電路536.1用以選擇性地將放大器532.1之輸出端T O1耦接於電晶體534.1之控制端T CC1。開關電路538.1用以選擇性地將放大器532.1之輸入端T I12耦接於電晶體534.1之連接端T C12。舉例來說(但本揭示不限於此)，開關電路536.1可利用兩個開關SW 11與SW 12來實施。當開關SW 11與開關SW 12的其中之一導通時，開關SW 11與開關SW 12的其中之另一可斷開。開關電路538.1可利用兩個開關SW 13與SW 14來實施。當開關SW 13與開關SW 14的其中之一導通時，開關SW 13與開關SW 14的其中之另一可斷開。
相似地，用以選擇性地將放大器532.1之輸出端T O1耦接於電晶體534.2之控制端T CC2的開關電路536.2可利用兩個開關SW 21與SW 22來實施。當開關SW 21與開關SW 22的其中之一導通時，開關SW 21與開關SW 22的其中之另一可斷開。用以選擇性地將放大器532.1之輸入端T I12耦接於電晶體534.2之連接端T C22的開關電路538.2可利用兩個開關SW 23與SW 24來實施。當開關SW 23與開關SW 24的其中之一導通時，開關SW 23與開關SW 24的其中之另一可斷開。用以選擇性地將放大器532.2之輸出端T O2耦接於電晶體534.4之控制端T CC4的開關電路536.4可利用兩個開關SW 41與SW 42來實施。當開關SW 41與開關SW 42的其中之一導通時，開關SW 41與開關SW 42的其中之另一可斷開。用以選擇性地將放大器532.2之輸入端T I22耦接於電晶體534.4之連接端T C42的開關電路538.4可利用兩個開關SW 43與SW 44來實施。當開關SW 43與開關SW 44的其中之一導通時，開關SW 43與開關SW 44的其中之另一可斷開。
對於電晶體534.3來說，開關電路536.3用以選擇性地將放大器532.1之輸出端T O1與放大器532.2之輸出端T O2兩者的其中之一耦接於電晶體534.3之控制端T CC3。開關電路538.3用以選擇性地將放大器532.1之輸入端T I12與放大器532.2之輸入端T I22兩者的其中之一耦接於電晶體534.3之連接端T C32。舉例來說(但本揭示不限於此)，開關電路536.3可利用兩個開關SW 31與SW 32來實施。開關SW 31係選擇性地耦接於輸出端T O2與控制端T CC3之間。開關SW 32係選擇性地耦接於輸出端T O1與控制端T CC3之間。當開關SW 31與開關SW 32的其中之一導通時，開關SW 31與開關SW 32的其中之另一可斷開。開關電路538.3可利用兩個開關SW 33與SW 34來實施。開關SW 33係選擇性地耦接於輸入端T I22與連接端T C32之間。開關SW 34係選擇性地耦接於輸入端T I12與連接端T C32之間。當開關SW 33與開關SW 34的其中之一導通時，開關SW 33與開關SW 34的其中之另一可斷開。
圖6A是根據本揭示某些實施例的圖5所示之電壓調節電路530於一第一模式下的操作的示意圖。於此實施例中，操作於該第一模式下的電壓調節電路530可支援MIPI D-PHY差動訊號傳輸。於操作中，複數個開關SW 11、SW 13、SW 21、SW 23、SW 31、SW 33、SW 41與SW 43­均導通。複數個開關SW 12、SW 14、SW 22、SW 24、SW 32、SW 34、SW 42與SW 44­均斷開。放大器532.1可搭配電晶體534.1來操作以實施一電壓調節器，其可將供應電壓V31提供給驅動電路540.1。此外，放大器532.1可搭配電晶體534.2來操作以實施一電壓調節器，其可將供應電壓V32提供給驅動電路540.2。放大器532.1、複數個電晶體534.1與534.2、複數個開關電路536.1、536.2、538.1與538.2，以及複數個驅動電路540.1與540.2可經組態以作為D-PHY通道601的至少一部分。相似地，放大器532.2可搭配電晶體534.3來操作以實施一電壓調節器，其可將供應電壓V33提供給驅動電路540.3。此外，放大器532.2可搭配電晶體534.4來操作以實施一電壓調節器，其可將供應電壓V34提供給驅動電路540.4。放大器532.2、複數個電晶體534.3與534.4、複數個開關電路536.3、536.4、538.3與538.4，以及複數個驅動電路540.3與540.4可經組態以作為D-PHY通道602的至少一部分。
由於圖6A所示的電路組態(circuit configuration)可實施兩個D-PHY通道601與602，因此，電壓調節電路530可支援符合MIPI D-PHY規格的1D1C通道組態(lane configuration)。通過使用單一放大器來提供一固定電流給每一D-PHY通道，電壓調節電路530可具有簡化的設計以支援MIPI D-PHY差動訊號傳輸。
圖6B是根據本揭示某些實施例的圖5所示之電壓調節電路530於一第二模式下的操作的示意圖。於此實施例中，操作於該第二模式下的電壓調節電路530可支援MIPI C-PHY訊號傳輸。於操作中，複數個開關SW 11、SW 13、SW 21、SW 23、SW 31、SW 33、SW 41與SW 43均斷開。複數個開關SW 12、SW 14、SW 22、SW 24、SW 32、SW 34、SW 42與SW 44­均導通。因此，複數個電晶體534.1～534.3所共用的放大器532.1可搭配複數個電晶體534.1～534.3中的每一電晶體來操作，以分別實施一電壓調節器。放大器532.1、複數個電晶體534.1～534.3、複數個開關電路536.1～536.3與538.1～538.3，以及複數個驅動電路540.1～540.3可經組態以作為C-PHY三線通道611的至少一部分。通過使用單一放大器來提供一固定電流給每一C-PHY三線通道，電壓調節電路530可具有簡化的設計以支援MIPI C-PHY差動訊號傳輸。
圖7是根據本揭示某些實施例的圖1所示之電壓調節電路130的至少一部分的另一實施方式的示意圖。舉例來說，除了圖7所示之電壓調節電路730另包含一放大器532.3、一電晶體534.5以及一電晶體534.6以外，圖7所示之電路結構可與圖5所示之電路結構相似/相同。於此實施例中，放大器532.3的供電端T S3耦接於供應電壓V1。放大器532.3的輸入端T I31耦接一參考電壓VR3。複數個參考電壓VR1～VR3均可處於相同的電壓位準。在某些實施例中，複數個參考電壓VR1～VR3的其中之一的電壓位準可不同於複數個參考電壓VR1～VR3的其中之另一的電壓位準，而不會悖離本揭示的範圍。
對於複數個電晶體534.5與534.6來說，複數個連接端T C51與T C61均耦接於供應電壓V2。電晶體534.5之控制端T CC5可選擇性地耦接於放大器532.3之輸出端T O3，以及電晶體534.5之連接端T C52可選擇性地耦接於放大器532.3之輸入端T I32。電晶體534.6之控制端T CC6可選擇性地耦接於放大器532.3之輸出端T O3，以及電晶體534.6之連接端T C62可選擇性地耦接於放大器532.3之輸入端T I32。
於此實施例中，電壓調節電路730另可包含複數個開關電路536.5、536.6、538.5與538.6。開關電路536.5用以選擇性地將放大器532.3之輸出端T O3耦接於電晶體534.5之控制端T CC5。開關電路538.5用以選擇性地將放大器532.3之輸入端T I32耦接於電晶體534.5之連接端T C52。舉例來說(但本揭示不限於此)，開關電路536.5可利用兩個開關SW 51與SW 52來實施。當開關SW 51與開關SW 52兩者的其中之一導通時，開關SW 51與開關SW 52兩者的其中之另一可斷開。開關電路538.5可利用兩個開關SW 53與SW 54來實施。其中當開關SW 53與開關SW 54兩者的其中之一導通時，開關SW 53與開關SW 54兩者的其中之另一可斷開。
相似地，用以選擇性地將放大器532.3之輸出端T O3耦接於電晶體534.6之控制端T CC6的開關電路536.6可兩個開關SW 61與SW 62來實施。當開關SW 61與開關SW 62兩者的其中之一導通時，開關SW 61與開關SW 62兩者的其中之另一可斷開。用以選擇性地將放大器532.3之輸入端T I32耦接於電晶體534.6之連接端T C62的開關電路538.6可兩個開關SW 63與SW 64來實施。當開關SW 63與開關SW 64兩者的其中之一導通時，開關SW 63與開關SW 64兩者的其中之另一可斷開。
值得注意的是，於圖7所示的實施例中，電晶體534.4可在電壓調節電路730的一操作模式中耦接於複數個放大器532.2與532.3的其中之一，而在電壓調節電路730的另一操作模式中耦接於複數個放大器532.2與532.3的其中之另一。舉例來說，電晶體534.4之控制端T CC4可選擇性地耦接於放大器532.2之輸出端T O2與放大器532.3之輸出端T O3的其中之一。此外，電晶體534.4之連接端T C42可選擇性地耦接於放大器532.2之輸入端T I22與放大器532.3之輸入端T I32的其中之一。
於此實施例中，當電晶體534.3之控制端T CC3耦接於放大器532.1之輸出端T O1時，電晶體534.4之控制端T CC4係耦接於放大器532.3之輸出端T O3，以及電晶體534.4之連接端T C42係耦接於放大器532.3之輸入端T I32，以因應參考電壓VR3與供應電壓V2輸出供應電壓V34(亦即，經調節的電壓)。當電晶體534.3之控制端T CC3耦接於放大器532.2之輸出端T O2時，電晶體534.4之控制端T CC4係耦接於放大器532.2之輸出端T O2，以及電晶體534.4之連接端T C42係耦接於放大器532.2之輸入端T I22，以因應參考電壓VR2與供應電壓V2輸出供應電壓V34。
圖8A是根據本揭示某些實施例的圖7所示之電壓調節電路730於一第一模式下的操作的示意圖。於此實施例中，操作於該第一模式下的電壓調節電路730可支援MIPI D-PHY差動訊號傳輸。於操作中，複數個開關SW 11、SW 13、SW 21、SW 23、SW 31、SW 33、SW 41、SW 43­、SW 51、SW 53、SW 61與SW 63­均導通。複數個開關SW 12、SW 14、SW 22、SW 24、SW 32、SW 34、SW 42、SW 44、SW 52、SW 54、SW 62與SW 64­均斷開。複數個電晶體534.1與534.2所共用的放大器532.1可搭配複數個電晶體534.1與534.2中的每一電晶體來操作，以分別實施一電壓調節器，其可將供應電壓V31/V32提供給驅動電路540.1/540.2。複數個電晶體534.3與534.4所共用的放大器532.2可搭配複數個電晶體534.3與534.4中的每一電晶體來操作，以分別實施一電壓調節器，其可將供應電壓V33/V34提供給驅動電路540.3/540.4。複數個電晶體534.5與534.6所共用的放大器532.3可搭配複數個電晶體534.5與534.6中的每一電晶體來操作，以分別實施一電壓調節器，其可將供應電壓V35/V36經由節點N5/N6提供給驅動電路540.5/540.6。因此，圖8A所示的電路組態可實施三個D-PHY通道801～803。電壓調節電路730可利用簡化的設計(其使用單一放大器來提供一固定電流給每一D-PHY通道)來支援符合MIPI D-PHY規格的2D1C通道組態。
圖8B是根據本揭示某些實施例的圖7所示之電壓調節電路730於一第二模式下的操作的示意圖。於此實施例中，操作於該第二模式下的電壓調節電路730可支援MIPI C-PHY訊號傳輸。於操作中，複數個開關SW 11、SW 13、SW 21、SW 23、SW 31、SW 33、SW 41、SW 43­、SW 51、SW 53、SW 61與SW 63­均斷開。複數個開關SW 12、SW 14、SW 22、SW 24、SW 32、SW 34、SW 42、SW 44、SW 52、SW 54、SW 62與SW 64­均導通。因此，複數個電晶體534.1～534.3所共用的放大器532.1可搭配複數個電晶體534.1～534.3中的每一電晶體來操作，以分別實施一電壓調節器。複數個電晶體534.4～534.6所共用的放大器532.3可搭配複數個電晶體534.4～534.6中的每一電晶體來操作，以分別實施一電壓調節器。圖8B所示的電路組態可實施兩個C-PHY三線通道811與812。電壓調節電路730可利用簡化的設計(其使用單一放大器來提供一固定電流給每一C-PHY三線通道)來支援MIPI C-PHY訊號傳輸。
上述電壓調節電路的架構是用於說明的目的，並非用來限制本揭示的範圍。在某些實施例中，可省略圖5所示的複數個開關電路536.1、536.2、536.4、538.1、538.2與538.4之至少其一。在某些實施例中，圖5所示的複數個開關電路536.3與538.3之至少其一可利用單刀雙擲(single pole double throw，SPDT)開關來實施。在某些實施例中，可省略圖7所示的複數個開關電路536.1、536.2、536.5、536.6、538.1、538.2、538.5與538.6之至少其一。在某些實施例中，圖7所示的複數個開關電路536.3、536.4、538.3與538.4之至少其一可利用單刀雙擲開關來實施。只要是電壓調節電路利用了單一放大器可在不同操作模式下搭配不同的電晶體的可組態設計來實施一或多個電壓調節器，或利用了單一電晶體可經組態以在不同操作模式下搭配不同的放大器的可組態設計來實施一電壓調節器，設計上相關的修飾與變化均屬於本揭示的範圍。
藉由本揭示所提供之可組態的電壓調節方案，一放大器可搭配一或多個電晶體來實施能夠支援不同通道組態的一或多個可組態電壓調節器。此外，或者是，藉由本揭示所提供之可組態的電壓調節方案，一電晶體可搭配不同的放大器來實施能夠支援不同通道組態的可組態電壓調節器。本揭示所提供之可組態的電壓調節方案提供了符合不同介面規格的富有彈性及簡化的設計。
圖9是根據本揭示某些實施例的圖1所示之驅動電路140的至少一部分的實施方式。驅動電路940也可用於實施圖5及圖7所示之驅動電路。驅動電路940可包含(但不限於)一資料輸出端T D以及複數個開關SW 91～SW 94。資料輸出端T D用以輸出根據解碼資料DA3與供應電壓V3所產生的輸出資料DA4。開關SW 91係根據解碼資料DA3選擇性地耦接於供應電壓V3與資料輸出端T D之間。開關SW 92係根據解碼資料DA3選擇性地耦接於資料輸出端T D與一參考電壓VS之間。參考電壓VS之電壓位準(諸如地電壓位準)可小於供應電壓V3之電壓位準。當開關SW 91與開關SW 92兩者的其中之一導通時，開關SW 91與開關SW 92兩者的其中之另一斷開。此外，開關SW 93係根據解碼資料DA3選擇性地耦接於供應電壓V3與資料輸出端T D之間。開關SW 94係根據解碼資料DA3選擇性地耦接於資料輸出端T D與參考電壓VS之間。當開關SW 93與開關SW 94兩者的其中之一導通時，開關SW 93與開關SW 94兩者的其中之另一斷開。
於此實施例中，複數個開關SW 91～SW 94可由解碼資料DA3中的四個位元A0～D0來控制。供應電壓V3可根據位元A0經由一電路路徑CP1(開關SW 91設置於其中)耦接於資料輸出端T D。參考電壓VS可根據位元B0經由一電路路徑CP2(開關SW 92設置於其中)耦接於資料輸出端T D。供應電壓V3可根據位元C0經由一電路路徑CP3(開關SW 93設置於其中)耦接於資料輸出端T D。參考電壓VS可根據位元D0經由一電路路徑CP4(開關SW 94設置於其中)耦接於資料輸出端T D。當複數個開關SW 91～SW 94的其中之一導通時，可在相對應之電路路徑的兩端建立一電壓降。例如，複數個電路路徑CP1～CP4中的每一電路路徑可包含與相對應之開關串聯的至少一電阻性元件。
圖10A至圖10C分別是根據本揭示某些實施例的圖9所示之驅動電路940的實施方式。首先請參閱圖10A，驅動電路1040A包含複數個電阻性元件R 01與R 02，其中每一電阻性元件均耦接於資料輸出端T D。圖9所示之電路路徑CP1可利用開關SW 91與電阻性元件R 01來實施，而圖9所示之電路路徑CP2可利用開關SW 92與電阻性元件R 01來實施。此外，圖9所示之電路路徑CP3可利用開關SW 93與電阻性元件R 02來實施，以及圖9所示之電路路徑CP4可利用開關SW 94與電阻性元件R 02來實施。
請參閱圖10B，驅動電路1040B包含複數個電阻性元件R 1～R 4，其中每一電阻性元件均耦接於資料輸出端T D。圖9所示之電路路徑CP1可利用開關SW 91與電阻性元件R 1來實施，而圖9所示之電路路徑CP2可利用開關SW 92與電阻性元件R 2來實施。圖9所示之電路路徑CP3可利用開關SW 93與電阻性元件R 3來實施，而圖9所示之電路路徑CP4可利用開關SW 94與電阻性元件R 4來實施。於此實施例中，電阻性元件R 1的電阻值和電阻性元件R 3的電阻值兩者的比值等於(或大致等於)電阻性元件R 2的電阻值和電阻性元件R 4的電阻值兩者的比值。
請參閱圖10C，除了複數個電阻性元件R 1～R 4的配置以外，驅動電路1040C的結構與圖10B所示之驅動電路1040B的結構相似/相同。於此實施例中，電阻性元件R 1設置於供應電壓V3與開關SW 91之間，而電阻性元件R 2設置於開關SW 92與參考電壓VS之間。此外，電阻性元件R 3設置於供應電壓V3與開關SW 93之間，而電阻性元件R 4設置於開關SW 94與參考電壓VS之間。
圖10A至圖10C所示的複數個驅動電路1040A～1040C均可根據複數個位元A0～D0的位元型樣(bit pattern)經組態而作為不同類型的驅動器，諸如差動驅動器及三位準驅動器。圖11A至圖11C分別是根據本揭示某些實施例的圖10A至圖10C所示之複數個驅動電路1040A～1040C的操作模式的示意圖。首先請參閱圖11A，位元A0與位元D0可具有相同的位元值，而位元B0與位元C0可具有相同的位元值，其中位元B0/C0的位元值等於位元A0/D0的位元值的反相(inverse)。開關SW 91與開關SW 94可視為由相同的控制位元CNT所控制，而開關SW 92與開關SW 93可視為由相同的控制位元CNTb所控制，其中控制位元CNTb是控制位元CNT的反相版本。
於操作中，當開關SW 91導通時，開關SW 94導通，而開關SW 92與開關SW 93均斷開。於資料輸出端T D產生的輸出資料DA4可以是處於一第一電壓位準的資料訊號。從資料輸出端T D看進去的驅動電路1040A的輸出阻抗等於彼此並聯之複數個電阻性元件R 01與R 02的等效阻抗。當開關SW 91斷開時，開關SW 94斷開，而開關SW 92與開關SW 93均導通。於資料輸出端T D產生的輸出資料DA4可以是處於一第二電壓位準的資料訊號。從資料輸出端T D看進去的驅動電路1040A的輸出阻抗仍可等於彼此並聯之複數個電阻性元件R 01與R 02的等效阻抗。在複數個電阻性元件R 01與R 02具有不同電阻值的某些情形下，該第一電壓位準與該第二電壓位準的其中之一可對應於邏輯高位準，而該第一電壓位準與該第二電壓位準的其中之另一可對應於邏輯低位準。因此，驅動電路1040A可經組態而作為差動驅動器。
請參閱圖11B，位元A0與位元C0可具有相同的位元值，而位元B0與位元D0可具有相同的位元值，其中位元B0/D0的位元值等於位元A0/C0的位元值的反相。開關SW 91與開關SW 93可視為由相同的控制位元CNT所控制，而開關SW 92與開關SW 94可視為由相同的控制位元CNTb(亦即，控制位元CNT的反相版本)所控制。於操作中，當開關SW 91導通時，開關SW 93導通，而開關SW 92與開關SW 94均斷開。於資料輸出端T D產生的輸出資料DA4可以是處於一第一電壓位準的資料訊號，其中該第一電壓位準對應於邏輯高位準與邏輯低位準兩者的其中之一。當開關SW 91斷開時，開關SW 93斷開，而開關SW 92與開關SW 94均導通。於資料輸出端T D產生的輸出資料DA4可以是處於一第二電壓位準的資料訊號，其中該第二電壓位準對應於邏輯高位準與邏輯低位準兩者的其中之另一。因此，驅動電路1040B可經組態而作為差動驅動器。
值得注意的是，當驅動電路1040B用以將輸出資料DA4輸出時，從資料輸出端T D看進去的驅動電路1040B的輸出阻抗等於彼此並聯之複數個電阻性元件R 1與R 3的等效阻抗，或是彼此並聯之複數個電阻性元件R 2與R 4的等效阻抗。在電阻性元件R 1的電阻值和電阻性元件R 3的電阻值兩者的比值等於電阻性元件R 2的電阻值和電阻性元件R 4的電阻值兩者的比值的某些情形下，當複數個電阻性元件R 1與R 2(或複數個電阻性元件R 3與R 4)具有相同電阻值時，無論輸出資料DA4處於邏輯高位準或邏輯低位準，驅動電路1040B均可具有相同的輸出阻抗。
請參閱圖11C，用於驅動電路1040C的控制方案與圖11B所示之用於驅動電路1040B的控制方案相同。由於所屬技術領域中具有通常知識者在閱讀圖11B相關的段落說明之後，應可瞭解驅動電路1040C的操作細節，因此，進一步的說明在此便不再贅述。
在某些實施例中，圖10A至圖10C所示之複數個驅動電路1040A～1040C均可經組態以作為三位準驅動器。圖12A至圖12C分別是根據本揭示某些實施例的圖10A至圖10C所示之複數個驅動電路1040A～1040C的操作模式的示意圖。首先請參閱圖12A，位元B0之位元值可等於位元A0之位元值的反相，以及位元D0之位元值可等於位元C0之位元值的反相。開關SW 91與開關SW 92可視為分別由控制位元CNT1與控制位元CNT1b所控制，其中控制位元CNT1b是控制位元CNT1的反相版本。相似地，開關SW 93與開關SW 94可視為分別由控制位元CNT2與控制位元CNT2b所控制，其中控制位元CNT2b是控制位元CNT2的反相版本。
於操作中，當開關SW 91與開關SW 93均斷開時(例如，複數個控制位元CNT1與CNT2的位元型樣為「00」)，開關SW 92與開關SW 94均導通。於資料輸出端T D產生的輸出資料DA4可以是處於一第一電壓位準的資料訊號，其中該第一電壓位準等於參考電壓VS之電壓位準。當開關SW 91與開關SW 93均導通時(例如，複數個控制位元CNT1與CNT2的位元型樣為「11」)，開關SW 92與開關SW 94均斷開。於資料輸出端T D產生的輸出資料DA4可以是處於一第二電壓位準的資料訊號，其中該第二電壓位準等於供應電壓V3之電壓位準。當開關SW 91斷開且開關SW 93導通時(例如，複數個控制位元CNT1與CNT2的位元型樣為「01」)，開關SW 92導通，以及開關SW 94斷開。於資料輸出端T D產生的輸出資料DA4可以是處於一第三電壓位準的資料訊號，其中該第三電壓位準介於參考電壓VS之電壓位準與供應電壓V3之電壓位準兩者之間。當開關SW 91導通且開關SW 93斷開時(例如，複數個控制位元CNT1與CNT2的位元型樣為「10」)，開關SW 92斷開，以及開關SW 94導通。於資料輸出端T D產生的輸出資料DA4可以是處於一第四電壓位準的資料訊號，其中該第四電壓位準介於參考電壓VS之電壓位準與供應電壓V3之電壓位準兩者之間。
於此實施例中，複數個電阻性元件R 01與R 02可具有相同的電阻值。因此，該第三電壓位準與該第四電壓位準均可等於參考電壓VS之電壓位準與供應電壓V3之電壓位準兩者的平均。驅動電路1040A可經組態以作為三位準驅動器。值得注意的是，在複數個電阻性元件R 01與R 02具有不同電阻值的某些實施例中，驅動電路1040A可經組態以作為四位準驅動器(four-level driver)。
請參閱圖12B，用於驅動電路1040B的控制方案與圖12A所示之用於驅動電路1040A的控制方案相同。舉例來說，開關SW 91與開關SW 92可視為分別由控制位元CNT1與控制位元CNT1b所控制。開關SW 93與開關SW 94可視為分別由控制位元CNT2與控制位元CNT2b所控制。
相似地，當開關SW 91與開關SW 93均斷開時，開關SW 92與開關SW 94均導通。於資料輸出端T D產生的輸出資料DA4可以是處於一第一電壓位準的資料訊號，其中該第一電壓位準等於參考電壓VS之電壓位準。當開關SW 91與開關SW 93均導通時，開關SW 92與開關SW 94均斷開。於資料輸出端T D產生的輸出資料DA4可以是處於一第二電壓位準的資料訊號，其中該第二電壓位準等於供應電壓V3之電壓位準。當開關SW 91斷開且開關SW 93導通時，開關SW 92導通，以及開關SW 94斷開。於資料輸出端T D產生的輸出資料DA4可以是處於一第三電壓位準的資料訊號，其中該第三電壓位準介於參考電壓VS之電壓位準與供應電壓V3之電壓位準兩者之間。當開關SW 91導通且開關SW 93斷開時，開關SW 92斷開，以及開關SW 94導通。於資料輸出端T D產生的輸出資料DA4可以是處於一第四電壓位準的資料訊號，其中該第四電壓位準介於參考電壓VS之電壓位準與供應電壓V3之電壓位準兩者之間。
於此實施例中，複數個電阻性元件R 1～R 4可具有相同的電阻值。因此，該第三電壓位準與該第四電壓位準均可等於參考電壓VS之電壓位準與供應電壓V3之電壓位準兩者的平均。驅動電路1040B可經組態以作為三位準驅動器。值得注意的是，在複數個電阻性元件R 01與R 02具有不同電阻值的某些實施例中，驅動電路1040B可經組態以作為四位準驅動器。
請參閱圖12C，用於驅動電路1040C的控制方案與圖12B所示之用於驅動電路1040B的控制方案相同。由於所屬技術領域中具有通常知識者在閱讀圖12A與圖12B相關的段落說明之後，應可瞭解驅動電路1040C的操作細節，因此，進一步的說明在此便不再贅述。
以上參照圖9至圖12C所述的驅動電路的結構可用來實施其他類型的多位準驅動器，其可作為去加重/預加重驅動器。圖13是根據本揭示某些實施例的圖1所示之驅動電路140的至少一部分的實施方式。驅動電路1340也可用於實施圖5及圖7所示之驅動電路。驅動電路1340可包含(但不限於)一對差動資料輸出端以及複數個可變阻抗電路1350與1360。該對差動資料輸出端用以輸出輸出資料DA4，並可包含複數個資料輸出端T DP與T DN。一終端元件(termination element)R TERM(或終端電阻)設置於複數個資料輸出端T DP與T DN之間。
可變阻抗電路1350係根據解碼資料DA3可切換地(switchably)耦接於供應電壓V3與資料輸出端T DP之間。舉例來說，驅動電路1340另可包含一開關SW P，其用以根據解碼資料DA3選擇性地將供應電壓V3耦接於可變阻抗電路1350。所屬技術領域中具有通常知識者可以瞭解開關SW P可設置在可變阻抗電路1350與資料輸出端之間T DP，而不會悖離本揭示的範圍。此外，當可變阻抗電路1350耦接於供應電壓V3與資料輸出端T DP之間時，可變阻抗電路1350的阻抗R P是根據解碼資料DA3來決定。
相似地，可變阻抗電路1360係根據解碼資料DA3可切換地耦接於資料輸出端T DN與參考電壓VS之間。舉例來說，驅動電路1340另可包含一開關SW N，其用以根據解碼資料DA3選擇性地將參考電壓VS耦接於可變阻抗電路1360。所屬技術領域中具有通常知識者可以瞭解開關SW N可設置在可變阻抗電路1360與資料輸出端之間T DN，而不會悖離本揭示的範圍。此外，當可變阻抗電路1360耦接於資料輸出端T DN與參考電壓VS之間時，可變阻抗電路1360的阻抗R N是根據解碼資料DA3來決定。
於此實施例中，阻抗R P與阻抗R N均可動態地於兩個不同阻抗值R V1與R V2之間切換，使驅動電路1340可實施為能夠產生四個電壓位準的去加重/預加重驅動器。於操作中，當驅動電路1340作為去加重/預加重驅動器時，開關SW P與開關SW N均根據解碼資料DA3導通。此外，可變阻抗電路1350的阻抗R P與可變阻抗電路1360的阻抗R N均根據解碼資料DA3而變化。因此，終端元件R TERM的電壓降V TERM可根據阻抗R P與阻抗R N各自的阻抗值來改變。舉例來說，當阻抗R P與阻抗R N均切換至阻抗值R V1時，電壓降V TERM等於一第一電壓。當阻抗R P與阻抗R N分別切換至阻抗值R V1與阻抗值R V2時，電壓降V TERM等於不同該第一電壓之一第二電壓。當阻抗R P與阻抗R N分別切換至阻抗值R V2與阻抗值R V1時，電壓降V TERM等於不同該第一電壓與該第二電壓之一第三電壓。當阻抗R P與阻抗R N均切換至阻抗值R V2時，電壓降V TERM等於一第四電壓，其不同於該第一電壓、第二電壓與該第三電壓。
由於當去加重/預加重啟用時，電源所供應的電流不會增加，因此，相較於利用設置在供應電壓/地電壓與資料輸出端之間的並聯電阻來調整輸出電壓位準的去加重/預加重驅動器，本揭示所提供之驅動方案可有效地減少功耗。
在某些實施例中，可變阻抗電路1350與可變阻抗電路1360之至少其一可利用圖10至圖10C所示的複數個驅動電路1040A～1040C來實施。首先，請連同圖10A參閱圖13，可變阻抗電路1350可利用驅動電路1040A來實施。開關SW P可用來選擇性地將供應電壓V3耦接於複數個開關SW 91與SW 93，而資料輸出端T DP可作為資料輸出端T D的實施例。可變阻抗電路1350的阻抗R P等於驅動電路1040A的輸出阻抗。
於操作中，當複數個開關SW 91與SW 93導通，而複數個開關SW 92與SW 94斷開時，阻抗R P之阻抗值等於複數個電阻性元件R 01與R 02彼此串聯的等效電阻值。當開關SW 91導通，而複數個開關SW 92～SW 94均斷開時，阻抗R P之阻抗值等於電阻性元件R 01的電阻值，其不同於複數個電阻性元件R 01與R 02彼此串聯的等效電阻值。當開關SW 93導通，而複數個開關SW 91、SW 92與SW 94均斷開時，阻抗R P之阻抗值等於電阻性元件R 02的電阻值，其不同於複數個電阻性元件R 01與R 02彼此串聯的等效電阻值。因此，利用驅動電路1040A所實施的可變阻抗電路1350可提供至少兩個不同的阻抗值。
相似地，在可變阻抗電路1360是利用驅動電路1040A來實施的某些實施例中，可變阻抗電路1360可提供至少兩個不同的阻抗值。舉例來說，開關SW N可用來選擇性地將參考電壓VS耦接於複數個開關SW 92與SW 94，而資料輸出端T DN可作為資料輸出端T D的實施例。可變阻抗電路1360的阻抗R N等於驅動電路1040A的輸出阻抗。於操作中，當複數個開關SW 92與SW 94導通，而複數個開關SW 91與SW 93斷開時，阻抗R N之阻抗值等於複數個電阻性元件R 01與R 02彼此串聯的等效電阻值。當開關SW 92導通，而複數個開關SW 91、SW 93與SW 94均斷開時，阻抗R N之阻抗值等於電阻性元件R 01的電阻值。當開關SW 94導通，而複數個開關SW 91～SW 93均斷開時，阻抗R N之阻抗值等於電阻性元件R 02的電阻值。
請連同圖10B參閱圖13，可變阻抗電路1350可利用驅動電路1040B來實施。開關SW P可用來選擇性地將供應電壓V3耦接於複數個開關SW 91與SW 93，而資料輸出端T DP可作為資料輸出端T D的實施例。可變阻抗電路1350的阻抗R P等於驅動電路1040B的輸出阻抗。
於操作中，當複數個開關SW 91與SW 93導通，而複數個開關SW 92與SW 94斷開時，阻抗R P之阻抗值等於複數個電阻性元件R 1與R 3彼此串聯的等效電阻值。當開關SW 91導通，而複數個開關SW 92～SW 94均斷開時，阻抗R P之阻抗值等於電阻性元件R 1的電阻值，其不同於複數個電阻性元件R 1與R 3彼此串聯的等效電阻值。當開關SW 93導通，而複數個開關SW 91、SW 92與SW 94均斷開時，阻抗R P之阻抗值等於電阻性元件R 3的電阻值，其不同於複數個電阻性元件R 1與R 3彼此串聯的等效電阻值。因此，利用驅動電路1040B所實施的可變阻抗電路1350可提供至少兩個不同的阻抗值。
相似地，在可變阻抗電路1360是利用驅動電路1040B來實施的某些實施例中，可變阻抗電路1360可提供至少兩個不同的阻抗值。舉例來說，開關SW N可用來選擇性地將參考電壓VS耦接於複數個開關SW 92與SW 94，而資料輸出端T DN可作為資料輸出端T D的實施例。可變阻抗電路1360的阻抗R N等於驅動電路1040B的輸出阻抗。於操作中，當複數個開關SW 92與SW 94導通，而複數個開關SW 91與SW 93斷開時，阻抗R N之阻抗值等於複數個電阻性元件R 2與R 4彼此串聯的等效電阻值。當開關SW 92導通，而複數個開關SW 91、SW 93與SW 94均斷開時，阻抗R N之阻抗值等於電阻性元件R 2的電阻值。當開關SW 94導通，而複數個開關SW 91～SW 93均斷開時，阻抗R N之阻抗值等於電阻性元件R 4的電阻值。
請連同圖10C參閱圖13，可變阻抗電路1350可利用驅動電路1040C來實施。此外，或者是，可變阻抗電路1360可利用驅動電路1040C來實施。由於所屬技術領域中具有通常知識者在閱讀圖10B與圖10C相關的段落說明之後，應可瞭解利用驅動電路1040C所實施的可變阻抗電路1350/1360可提供至少兩個不同的阻抗值的操作細節，因此，相似的說明在此便不再重複。
圖14是根據本揭示某些實施例的圖1所示之驅動電路140的至少一部分的另一實施方式。舉例來說，除了圖14所示的複數個阻抗電路1450與1460用以提供固定的阻抗值以外，驅動電路1440的電路結構與圖13所示的驅動電路1340的電路結構相似/相同。於此實施例中，阻抗電路1450可利用阻抗R PF來實施，而阻抗電路1460可利用阻抗R NF來實施。阻抗R PF與阻抗R NF均具有固定的阻抗值，其可等於圖13所示的阻抗值R V1與阻抗值R V2之中較小的阻抗值。因此，在圖13所示的複數個可變阻抗電路1350與1360之至少其一用以提供圖13所示的阻抗值R V1與阻抗值R V2之中較大的阻抗值的某些情形下，相較於圖13所示的驅動電路1340所傳送的輸出資料DA4的輸出擺幅(output swing)，驅動電路1440所傳送的輸出資料DA4可具有較大的輸出擺幅。由於所屬技術領域中具有通常知識者在閱讀圖1以及圖4至圖13相關的段落說明之後，應可瞭解利用驅動電路1440的操作細節，因此，進一步的說明在此便不再贅述。
上文的敘述簡要地提出了本揭示某些實施例的特徵，而使得所屬領域之通常知識者能夠更全面地理解本揭示的多種態樣。本揭示所屬領域之通常知識者當可理解，其可輕易地利用本揭示內容作為基礎，來設計或更動其他製程與結構，以實現與此處所述之實施方式相同的目的及/或到達相同的優點。本揭示所屬領域之通常知識者應當明白，這些均等的實施方式仍屬於本揭示內容的精神與範圍，且其可進行各種變更、替代與更動，而不會悖離本揭示內容的精神與範圍。
100:傳輸電路 110,210,310:資料序列化電路 120:解碼器 130,430,530,730:電壓調節電路 140,540.1~540.6,940,1040A~1040C,1340,1440:驅動電路 212:除頻器 214,314.1~314.4:串列器 313.1~313.4:同步器 432,532.1~532.3:放大器 434,534.1~534.6:電晶體 436,438,536.1~536.6,538.1,538.6:開關電路 601,602,801~803:D-PHY通道 611,811,812:C-PHY三線通道 1350,1360:可變阻抗電路 1450,1460:阻抗電路 A0~D0:位元 CH0:全域通道 CH1~CH4:區域通道 CK1,CK2,CK31~CK34:時脈訊號 CNT,CNTb,CNT1,CNT1b,CNT2,CNT2b:控制位元 CP1~CP4:電路路徑 DA1,DA11~DA14:資料訊號 DA2:串列資料流 DA3:解碼資料 DA4:輸出資料 I1,I2:電流 N1~N6:節點 R 01,R 02,R 1~R 4:電阻性元件 R P,R N,R PF,R NF:阻抗 R TERM:終端元件 R V1,R V2:阻抗值 SW 11~SW 14,SW 21~SW 24,SW 31~SW 34,SW 41~SW 44:開關 SW 51~SW 54,SW 61~SW 64,SW 91~SW 94,SW P,SW N:開關 T C1,T C2,T C11,T C12,T C21,T C22,T C31,T C32:連接端 T C41,T C42,T C51,T C52,T C61,T C62:連接端 T CC,T CC1~T CC6:控制端 T D,T DP,T DN:資料輸出端 T I1,T I11~T I13,T I2,T I21~T I23:輸入端 T O,T O1~T O3:輸出端 T S,T S1~T S3:供電端 V1~V3,V31~V36:供應電壓 VR:參考電壓 V TERM:電壓降
搭配附隨圖式來閱讀下文的實施方式，可清楚地理解本揭示的多種態樣。應注意到，根據本領域的標準慣例，圖式中的各種特徵並不一定是按比例進行繪製的。事實上，為了能夠清楚地描述，可任意放大或縮小某些特徵的尺寸。 圖1是根據本揭示某些實施例的示例性的傳輸電路的功能方塊示意圖。 圖2是根據本揭示某些實施例的圖1所示之資料序列化電路的實施方式的示意圖。 圖3是根據本揭示某些實施例的圖1所示之資料序列化電路的另一實施方式的示意圖。 圖4是根據本揭示某些實施例的圖1所示之電壓調節電路的實施方式的示意圖。 圖5是根據本揭示某些實施例的圖1所示之電壓調節電路的至少一部分的另一實施方式的示意圖。 圖6A與圖6B是根據本揭示某些實施例的圖5所示之電壓調節電路於不同模式下的操作的示意圖。 圖7是根據本揭示某些實施例的圖1所示之電壓調節電路的至少一部分的另一實施方式的示意圖。 圖8A與圖8B是根據本揭示某些實施例的圖7所示之電壓調節電路於不同模式下的操作的示意圖。 圖9是根據本揭示某些實施例的圖1所示之驅動電路的至少一部分的實施方式。 圖10A至圖10C分別是根據本揭示某些實施例的圖9所示之驅動電路的實施方式。 圖11A至圖11C分別是根據本揭示某些實施例的圖10A至圖10C所示之複數個驅動電路的操作模式的示意圖。 圖12A至圖12C分別是根據本揭示某些實施例的圖10A至圖10C所示之複數個驅動電路的操作模式的示意圖。 圖13是根據本揭示某些實施例的圖1所示之驅動電路的至少一部分的實施方式。 圖14是根據本揭示某些實施例的圖1所示之驅動電路的至少一部分的另一實施方式。
100:傳輸電路
110:資料序列化電路
120:解碼器
130:電壓調節電路
140:驅動電路
CK1:時脈訊號
DA1:資料訊號
DA2:串列資料流
DA3:解碼資料
DA4:輸出資料
V1~V3:供應電壓

Claims (20)

  1. 一種驅動電路，包含： 一資料輸出端，用以輸出一輸出資料； 一第一開關，選擇性地耦接於一第一電壓與該資料輸出端之間； 一第二開關，選擇性地耦接於該資料輸出端與一第二電壓之間； 一第三開關，選擇性地耦接於該第一電壓與該資料輸出端之間；以及 一第四開關，選擇性地耦接於該資料輸出端與該第二電壓之間； 其中當該第一開關與該第二開關的其中之一導通時，該第一開關與該第二開關的其中之另一斷開；當該第三開關與該第四開關的其中之一導通時，該第三開關與該第四開關的其中之另一斷開； 其中當該第一開關與該第三開關均導通時，該輸出資料具有一第一電壓位準；當該第二開關與該第四開關均導通時，該輸出資料具有一第二電壓位準；當該第一開關與該第三開關的其中之一導通，且該第一開關與該第三開關的其中之另一斷開時，該輸出資料具有一第三電壓位準；該第一電壓位準、該第二電壓位準與該第三電壓位準彼此不同。
  2. 如請求項1所述之驅動電路，另包含： 一第一電阻性元件，耦接於一第一端點與該資料輸出端之間，其中該第一開關用以將該第一電壓選擇性地耦接於該第一端點，以及該第二開關用以將該第一端點選擇性地耦接於該第二電壓；以及 一第二電阻性元件，耦接於一第二端點與該資料輸出端之間，其中該第三開關用以將該第一電壓選擇性地耦接於該第二端點，以及該第四開關用以將該第二端點選擇性地耦接於該第二電壓。
  3. 如請求項2所述之驅動電路，其中該第一電阻性元件的電阻值等於該第二電阻性元件的電阻值。
  4. 如請求項1所述之驅動電路，另包含： 一第一電阻性元件，該第一電阻性元件之一端耦接於該第一電壓與該資料輸出端的其中之一，該第一開關用以將該第一電阻性元件之另一端選擇性地耦接於該第一電壓與該資料輸出端的其中之另一； 一第二電阻性元件，該第二電阻性元件之一端耦接於該資料輸出端與該第二電壓的其中之一，該第二開關用以將該第二電阻性元件之另一端選擇性地耦接於該資料輸出端與該第二電壓的其中之另一； 一第三電阻性元件，該第三電阻性元件之一端耦接於該第一電壓與該資料輸出端的其中之一，該第三開關用以將該第三電阻性元件之另一端選擇性地耦接於該第一電壓與該資料輸出端的其中之另一；以及 一第四電阻性元件，該第四電阻性元件之一端耦接於該資料輸出端與該第二電壓的其中之一，該第四開關用以將該第四電阻性元件之另一端選擇性地耦接於該資料輸出端與該第二電壓的其中之另一。
  5. 如請求項4所述之驅動電路，其中該第一電阻性元件的電阻值和該第三電阻性元件的電阻值兩者的比值，等於該第二電阻性元件的電阻值和該第四電阻性元件的電阻值兩者的比值。
  6. 如請求項4所述之驅動電路，其中該第一電阻性元件的電阻值等於該第三電阻性元件的電阻值，以及該第二電阻性元件的電阻值等於該第四電阻性元件的電阻值。
  7. 如請求項1所述之驅動電路，其中當該第一開關導通，且該第三開關斷開時，該輸出資料具有該第三電壓位準；當該第一開關斷開，且該第三開關導通時，該輸出資料具有不同於該第三電壓位準之一第四電壓位準。
  8. 一種驅動電路，包含： 一對差動資料輸出端，用以輸出一輸出資料，該對差動資料輸出端包含一第一資料輸出端與一第二資料輸出端；以及 一第一開關； 一第一可變阻抗電路，其中該第一可變阻抗電路之第一端耦接於一第一電壓與該第一資料輸出端的其中之一，該第一開關用以將該第一可變阻抗電路之第二端選擇性地耦接於該第一電壓與該第一資料輸出端的其中之另一； 一第二開關；以及 一第二可變阻抗電路，其中該第二可變阻抗電路之第一端耦接於一第二電壓與該第二資料輸出端的其中之一，該第二開關用以將該第二可變阻抗電路之第二端選擇性地耦接於該第二電壓與該第二資料輸出端的其中之另一。
  9. 如請求項8所述之驅動電路，其中該第一可變阻抗電路用以在該第一可變阻抗電路之第一端與第二端之間提供一第一可變阻抗，該第二可變阻抗電路用以在該第二可變阻抗電路之第一端與第二端之間提供一第二可變阻抗；該第一可變阻抗與該第二可變阻抗均至少具有一第一阻抗值與一第二阻抗值，該第一阻抗值不同於該第二阻抗值。
  10. 如請求項8所述之驅動電路，其中該第一可變阻抗電路包含： 一第一電阻性元件，耦接於該第一可變阻抗電路之第二端； 一第三開關，用以選擇性地將該第一可變阻抗電路之第一端經由該第一電阻性元件耦接於該第一可變阻抗電路之第二端； 一第四開關，用以選擇性地將該第一可變阻抗電路之第一端經由該第一電阻性元件耦接於該第一可變阻抗電路之第二端； 一第二電阻性元件，耦接於該第一可變阻抗電路之第二端； 一第五開關，用以選擇性地將該第一可變阻抗電路之第一端經由該第二電阻性元件耦接於該第一可變阻抗電路之第二端；以及 一第六開關，用以選擇性地將該第一可變阻抗電路之第一端經由該第二電阻性元件耦接於該第一可變阻抗電路之第二端。
  11. 如請求項10所述之驅動電路，其中當該第三開關與該第四開關的其中之一導通時，該第三開關與該第四開關的其中之另一斷開；當該第五開關與該第六開關的其中之一導通時，該第五開關與該第六開關的其中之另一斷開。
  12. 如請求項10所述之驅動電路，其中當該第三開關與該第五開關均導通時，該第四開關與該第六開關均斷開；當該第三開關導通而該第五開關斷開時，該第四開關與該第六開關均斷開。
  13. 如請求項8所述之驅動電路，其中該第一可變阻抗電路包含： 一第三開關以及一第一電阻性元件，其中該第一電阻性元件之一端耦接於該第一可變阻抗電路之第一端與第二端的其中之一，該第三開關用以將該第一電阻性元件之另一端選擇性地耦接於該第一可變阻抗電路之第一端與第二端的其中之另一； 一第四開關以及一第二電阻性元件，其中該第二電阻性元件之一端耦接於該第一可變阻抗電路之第一端與第二端的其中之一，該第四開關用以將該第二電阻性元件之另一端選擇性地耦接於該第一可變阻抗電路之第一端與第二端的其中之另一； 一第五開關以及一第三電阻性元件，其中該第三電阻性元件之一端耦接於該第一可變阻抗電路之第一端與第二端的其中之一，該第五開關用以將該第三電阻性元件之另一端選擇性地耦接於該第一可變阻抗電路之第一端與第二端的其中之另一；以及 一第六開關以及一第四電阻性元件，其中該第四電阻性元件之一端耦接於該第一可變阻抗電路之第一端與第二端的其中之一，該第六開關用以將該第四電阻性元件之另一端選擇性地耦接於該第一可變阻抗電路之第一端與第二端的其中之另一。
  14. 如請求項13所述之驅動電路，其中當該第三開關與該第四開關的其中之一導通時，該第三開關與該第四開關的其中之另一斷開；當該第五開關與該第六開關的其中之一導通時，該第五開關與該第六開關的其中之另一斷開。
  15. 如請求項13所述之驅動電路，其中當該第三開關與該第五開關均導通時，該第四開關與該第六開關均斷開；當該第三開關導通而該第五開關斷開時，該第四開關與該第六開關均斷開。
  16. 一種驅動電路，包含： 一對差動資料輸出端，用以輸出一輸出資料，該對差動資料輸出端包含一第一資料輸出端與一第二資料輸出端； 一第一可變阻抗電路，可切換地耦接於一第一節點與該第一資料輸出端之間，以在該第一節點與該第一資料輸出端之間提供一第一可變阻抗，其中該第一節點耦接於一第一電壓；以及 一第二可變阻抗電路，可切換地耦接於該第二資料輸出端與一第二節點之間，以在該第二資料輸出端與該第二節點之間提供一第二可變阻抗，其中該第二節點耦接於不同於該第一電壓之一第二電壓；該第一可變阻抗與該第二可變阻抗均至少具有一第一阻抗值與一第二阻抗值，且該第一阻抗值不同於該第二阻抗值。
  17. 如請求項16所述之驅動電路，其中該第一可變阻抗電路包含： 一第一電阻性元件； 一第一開關，其中當該第一可變阻抗電路耦接於該第一節點與該第一資料輸出端之間時，該第一開關用以選擇性地將該第一電壓經由該第一電阻性元件耦接於該第一資料輸出端； 一第二開關，其中當該第一可變阻抗電路耦接於該第一節點與該第一資料輸出端之間時，該第二開關用以選擇性地將該第一電壓經由該第一電阻性元件耦接於該第一資料輸出端； 一第二電阻性元件； 一第三開關，其中當該第一可變阻抗電路耦接於該第一節點與該第一資料輸出端之間時，該第三開關用以選擇性地將該第一電壓經由該第二電阻性元件耦接於該第一資料輸出端；以及 一第四開關，其中當該第一可變阻抗電路耦接於該第一節點與該第一資料輸出端之間時，該第四開關用以選擇性地將該第一電壓經由該第四電阻性元件耦接於該第一資料輸出端。
  18. 如請求項17所述之驅動電路，其中當該第一可變阻抗電路用以在該第一節點與該第一資料輸出端之間提供具有該第一阻抗值之該第一可變阻抗時，該第一開關與該第三開關均導通，以及該第二開關與該第四開關均斷開；當該第一可變阻抗電路用以在該第一節點與該第一資料輸出端之間提供具有該第二阻抗值之該第一可變阻抗時，該第一開關導通，該第二開關斷開、該第三開關與該第四開關均斷開。
  19. 如請求項16所述之驅動電路，其中該第一可變阻抗電路包含： 一第一開關以及一第一電阻性元件，其中當該第一可變阻抗電路耦接於該第一節點與該第一資料輸出端之間時，該第一電阻性元件之一端耦接於該第一節點與該第一資料輸出端的其中之一，該第一開關用以將該第一電阻性元件之另一端選擇性地耦接於該第一節點與該第一資料輸出端的其中之另一； 一第二開關以及一第二電阻性元件，其中當該第一可變阻抗電路耦接於該第一節點與該第一資料輸出端之間時，該第二電阻性元件之一端耦接於該第一節點與該第一資料輸出端的其中之一，該第二開關用以將該第二電阻性元件之另一端選擇性地耦接於該第一節點與該第一資料輸出端的其中之另一； 一第三開關以及一第三電阻性元件，其中當該第一可變阻抗電路耦接於該第一節點與該第一資料輸出端之間時，該第三電阻性元件之一端耦接於該第一節點與該第一資料輸出端的其中之一，該第三開關用以將該第三電阻性元件之另一端選擇性地耦接於該第一節點與該第一資料輸出端的其中之另一；以及 一第四開關以及一第四電阻性元件，當該第一可變阻抗電路耦接於該第一節點與該第一資料輸出端之間時，該第四電阻性元件之一端耦接於該第一節點與該第一資料輸出端的其中之一，該第四開關用以將該第四電阻性元件之另一端選擇性地耦接於該第一節點與該第一資料輸出端的其中之另一。
  20. 如請求項19所述之驅動電路，其中當該第一可變阻抗電路用以在該第一節點與該第一資料輸出端之間提供具有該第一阻抗值之該第一可變阻抗時，該第一開關與該第三開關均導通，以及該第二開關與該第四開關均斷開；當該第一可變阻抗電路用以在該第一節點與該第一資料輸出端之間提供具有該第二阻抗值之該第一可變阻抗時，該第一開關導通，該第二開關斷開、該第三開關與該第四開關均斷開。
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