CN104753502B - 一种基于fpga的dds信号发生器及其实现方法 - Google Patents
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Abstract
本发明公开了一种基于FPGA的DDS信号发生器，包括用于生成频率控制字K和提供系统时钟频率fclk的FPGA核心控制器，对输入的频率控制字K进行累加的流水式相位累加器，存储有波形数据并将流水式相位累加器的输出结果转换为对应波形幅值的相位/幅值查找表，获取相位/幅值查找表的输出结果并将其转换为模拟信号输出的数模转换器，以及与数模转换器连接并用于输出最终波形信号的低通滤波器。本发明通过对相位累加器进行流水式结构改进，将32为相位累加器分割成4级流水线，利用多级流水线对输入数据的同时处理明显地提高了相位累加器的工作速度，从而很好地提高系统的输出频率，其性能稳定，资源消耗小，可成功应用于通信、仪器测试、自检系统等领域。
Description
技术领域
本发明涉及一种波形发生器，具体地讲，是涉及一种基于FPGA的DDS信号发生器及其实现方法。
背景技术
随着电子计算机技术，尤其是嵌入式技术的大力发展，FPGA（Field－Programmable Gate Array，现场可编程门阵列）和DDS（Direct Digital Synthesizer，直接数字式频率合成器）技术得到了广泛的发展与应用。FPGA因其并行处理能力强、控制逻辑简单等特点逐步成为极具优势的核心处理器，而DDS技术因其易于控制、频率分辨率高和频率转换速度快等优点已经成为最为重要的频率合成技术。
现有DDS信号发生器的结构相对复杂，工作速度相对较慢，不太适应于现在高速发展的计算机科学技术。系统输出信号频率fout可由公式计算得出，其中，K为频率控制字，fclk为系统输入时钟频率，N为相位累加器的位数。根据上述公式研究，影响系统输出信号的最高频率的因素之一是相位累加器的工作速度，如果能够提高相位累加器的工作速度，便能够在一定程度上提高系统的输出频率。
发明内容
为了克服现有技术的缺陷，本发明提供一种通过提高相位累加器的工作速度来达到提高系统输出频率的基于FPGA的DDS信号发生器，并可实现提高频率分辨率和输出任意波形的目的。
为了实现上述目的，本发明采用的技术方案如下：
一种基于FPGA的DDS信号发生器，包括用于生成频率控制字K和提供系统时钟频率fclk的FPGA核心控制器，对输入的频率控制字K进行累加的流水式相位累加器，存储有波形数据并将流水式相位累加器的输出结果转换为对应波形幅值信号的相位/幅值查找表，获取相位/幅值查找表的输出结果并将其转换为模拟信号输出的数模转换器，以及与数模转换器连接并用于输出最终波形信号的低通滤波器。
具体地，所述流水式相位累加器为32位相位累加器。
进一步地，所述流水式相位累加器包括四路每路输入8位数据的反馈型流水线结构，其中四路每路输入的8位数据依次排列构成与32位相位累加器匹配的完整32位。
更进一步地，所述反馈型流水线结构包括依次串接的9位加法器和9位锁存器，其中，8位数据由9位加法器输入并由9位锁存器输出，并且9位锁存器将输出反馈给本路的9位加法器，也输出至下一路的9位加法器进行累加。
为了便于同步输出，每一路所述反馈型流水线结构还包括3个用于保证每路同步输出的8位触发器。
具体地，对应频率控制字K[7:0]的第一路结构由1个9位加法器、1个9位锁存器和3个8位触发器依次连接组成，该9位锁存器反馈输出本路的9位加法器，并输出至第二路的9位加法器；对应频率控制字K[15:8]的第二路结构由1个8位触发器、1个9位加法器、1个9位锁存器和2个8位触发器依次连接组成，该9位锁存器反馈输出本路的9位加法器，并输出至第三路的9位加法器；对应频率控制字K[23:16]的第三路结构由2个8位触发器、1个9位加法器、1个9位锁存器和1个8位触发器依次连接组成，该9位锁存器反馈输出本路的9位加法器，并输出至第四路的9位加法器；对应频率控制字K[31:24]的第四路结构由3个8位触发器、1个9位加法器和1个9位锁存器依次连接组成，该9位锁存器反馈输出本路的9位加法器。最终流水式相位累加器将四路累加后的数据并列合成32位相应的输出数据。
作为优选，所述相位/幅值查找表采用双端口RAM存储器。
作为优选，所述FPGA核心控制器采用Altera公司的EP4CE15F17C8，所述数模转换器采用TI公司的DAC8871，所述低通滤波器采用Linear公司的LT6604-10滤波器。
基于上述构造，本发明还提供了上述基于FPGA的DDS信号发生器的实现方法，包括如下步骤：
（S10）流水式相位累加器在系统时钟频率fclk上升沿到来时，对输入的频率控制字K进行累加；
（S20）将流水式相位累加器输出的累加结果作为相位/幅值查找表的地址进行查表，输出信号波形在各相位的幅值信号；
（S30）将相位/幅值查找表的结果输出至数模转换器转换为模拟信号；
（S40）经低通滤波器滤波后获得所需的波形信号。其中可获取正弦波、方波、三角波、锯齿波等多种标准波形信号。
进一步地，该方法还包括（S50）当流水式相位累加器经过2N/K次累加后产生溢出，完成一个周期的波形信号输出，其中，N为流水式相位累加器的位数，N=32。
具体地，所述步骤（S10）中对频率控制字K累加时，先将K转换为32位数据串，然后按位数将其依次等分为四路各8位的数据对应输入流水式相位累加器的四路中。
与现有技术相比，本发明具有以下有益效果：
（1）本发明构思巧妙，通过对相位累加器进行流水式结构改进，将32为相位累加器分割成4级流水线，利用多级流水线对输入数据的同时处理明显地提高了相位累加器的工作速度，从而很好地提高系统的输出频率，具有突出的实质性特点和显著的进步，并且其结构设计简单巧妙，充分利用FPGA的片上资源，有效灵活地实现了任意波形信号的发生，性能稳定，资源消耗小，实用性极强，非常适合推广应用，可成功应用于通信、仪器测试、自检系统等领域。
（2）本发明巧妙地在每一路反馈型流水线结构中设计8位触发器，对流水线进行打拍，可靠地保证了每一路流水线的同步输出。
（3）本发明采用双端口RAM存储器作为相位/幅值查找表实现高速存取，结合DAC8871高速数模转换器和LT6604-10滤波器，保证了系统的高速工作条件基础。
附图说明
图1为本发明的结构框图。
图2为本发明中流水式相位累加器的结构框图。
具体实施方式
下面结合附图和实施例对本发明作进一步说明，本发明的实施方式包括但不限于下列实施例。
实施例
如图1所示，该基于FPGA的DDS信号发生器，包括用于生成频率控制字K和提供系统时钟频率fclk的FPGA核心控制器，对输入的频率控制字K进行累加的流水式相位累加器，存储有波形数据并将流水式相位累加器的输出结果转换为对应波形幅值信号的相位/幅值查找表，获取相位/幅值查找表的输出结果并将其转换为模拟信号输出的数模转换器，以及与数模转换器连接并用于输出最终波形信号的低通滤波器。其中，所述FPGA核心控制器采用Altera公司的EP4CE15F17C8，所述相位/幅值查找表采用双端口RAM存储器，通过预先存储设置不同波形数据的查找表可以获得相应波形信号的输出；所述数模转换器采用TI公司的DAC8871，所述低通滤波器采用MAXIM公司的MAX261滤波器。
具体地，所述流水式相位累加器为32位相位累加器。所述流水式相位累加器包括四路每路输入8位数据的反馈型流水线结构，其中四路每路输入的8位数据依次排列构成与32位相位累加器匹配的完整32位。所述反馈型流水线结构包括依次串接的9位加法器和9位锁存器，其中，8位数据由9位加法器输入并由9位锁存器输出，并且9位锁存器将输出反馈给本路的9位加法器，也输出至下一路的9位加法器进行累加。为了便于同步输出，每一路所述反馈型流水线结构还包括3个用于保证每路同步输出的8位触发器。
如图2所示，具体地，本实施例采用的流水式相位累加器中，对应频率控制字K[7:0]的第一路结构由1个9位加法器、1个9位锁存器和3个8位触发器依次连接组成，该9位锁存器反馈输出本路的9位加法器，并输出至第二路的9位加法器；对应频率控制字K[15:8]的第二路结构由1个8位触发器、1个9位加法器、1个9位锁存器和2个8位触发器依次连接组成，该9位锁存器反馈输出本路的9位加法器，并输出至第三路的9位加法器；对应频率控制字K[23:16]的第三路结构由2个8位触发器、1个9位加法器、1个9位锁存器和1个8位触发器依次连接组成，该9位锁存器反馈输出本路的9位加法器，并输出至第四路的9位加法器；对应频率控制字K[31:24]的第四路结构由3个8位触发器、1个9位加法器和1个9位锁存器依次连接组成，该9位锁存器反馈输出本路的9位加法器。最终流水式相位累加器将四路累加后的数据并列合成32位相应的输出数据。当第四路在最终累加发生溢出时，形成一个波形信号的输出周期。其中，加法器可调用Quartus Ⅱ软件中提供的参数化的宏功能模块，以方便设计。该9位加法器由8位数据位和1位进位位组成。相比现在的32位加法器直接累加，极大地提高了累加工作效率，从而有效地提高了系统的输出频率。
基于上述构造，本实施例还提供了上述基于FPGA的DDS信号发生器的实现方法，包括如下步骤：
（S10）流水式相位累加器在系统时钟频率fclk上升沿到来时，对输入的频率控制字K进行累加；其中，累加时先将K转换为32位数据串，然后按位数将其依次等分为四路各8位的数据对应输入流水式相位累加器的四路中。
（S20）将流水式相位累加器输出的累加结果作为相位/幅值查找表的地址进行查表，输出信号波形在各相位的幅值信号。
（S30）将相位/幅值查找表的结果输出至数模转换器转换为模拟信号，体现为阶梯波形。
（S40）经低通滤波器滤波后获得所需的波形信号。其中可获取正弦波、方波、三角波、锯齿波等多种标准波形信号。
（S50）当流水式相位累加器经过2N/K次累加后产生溢出，完成一个周期的波形信号输出，其中，N为流水式相位累加器的位数，本实施例中N=32。
上述实施例仅为本发明的优选实施例，并非对本发明保护范围的限制，但凡采用本发明的设计原理，以及在此基础上进行非创造性劳动而作出的变化，均应属于本发明的保护范围之内。
Claims (5)
1.一种基于FPGA的DDS信号发生器，其特征在于，包括用于生成频率控制字K和提供系统时钟频率fclk的FPGA核心控制器，对输入的频率控制字K进行累加的流水式相位累加器，存储有波形数据并将流水式相位累加器的输出结果转换为对应波形幅值信号的相位/幅值查找表，获取相位/幅值查找表的输出结果并将其转换为模拟信号输出的数模转换器，以及与数模转换器连接并用于输出最终波形信号的低通滤波器；
所述流水式相位累加器为32位相位累加器，用于累加由频率控制字K转化的32位数据串K[31:0]；
该流水式相位累加器包括四路每路输入8位数据的反馈型流水线结构，其中所述32位数据串K[31:0]按位数依次等分为四组8位数据K[7:0]、K[15:8]、K[23:16]和K[31:24]，分别各对应一路反馈型流水线结构；
每一路所述反馈型流水线结构包括依次串接的9位加法器和9位锁存器，以及3个用于保证每路同步输出的8位触发器；其中，
对应数据K[7:0]的第一路所述反馈型流水线结构由1个9位加法器、1个9位锁存器和3个8位触发器依次连接组成，该9位锁存器反馈输出本路的9位加法器，并输出至第二路的9位加法器，
对应数据K[15:8]的第二路所述反馈型流水线结构由1个8位触发器、1个9位加法器、1个9位锁存器和2个8位触发器依次连接组成，该9位锁存器反馈输出本路的9位加法器，并输出至第三路的9位加法器，
对应数据K[23:16]的第三路所述反馈型流水线结构由2个8位触发器、1个9位加法器、1个9位锁存器和1个8位触发器依次连接组成，该9位锁存器反馈输出本路的9位加法器，并输出至第四路的9位加法器，
对应数据K[31:24]的第四路所述反馈型流水线结构由3个8位触发器、1个9位加法器和1个9位锁存器依次连接组成，该9位锁存器反馈输出本路的9位加法器；
所述流水式相位累加器将四路累加后的数据并列合成32位相应的输出数据。
2.根据权利要求1所述的一种基于FPGA的DDS信号发生器，其特征在于，所述相位/幅值查找表采用双端口RAM存储器。
3.根据权利要求2所述的一种基于FPGA的DDS信号发生器，其特征在于，所述FPGA核心控制器采用Altera公司的EP4CE15F17C8，所述数模转换器采用TI公司的DAC8871，所述低通滤波器采用Linear公司的LT6604-10滤波器。
4.如权利要求1~3任一项所述的基于FPGA的DDS信号发生器的实现方法，其特征在于，包括如下步骤：
（S10）流水式相位累加器在系统时钟频率fclk上升沿到来时，对输入的频率控制字K进行累加；其中，累加时先将K转换为32位数据串，然后按位数将其依次等分为四路各8位的数据对应输入流水式相位累加器的四路中；
（S20）将流水式相位累加器输出的累加结果作为相位/幅值查找表的地址进行查表，输出信号波形在各相位的幅值信号；
（S30）将相位/幅值查找表的结果输出至数模转换器转换为模拟信号；
（S40）经低通滤波器滤波后获得所需的波形信号。
5.根据权利要求4所述的基于FPGA的DDS信号发生器的实现方法，其特征在于，还包括（S50）当流水式相位累加器经过2N/K次累加后产生溢出，完成一个周期的波形信号输出，其中，N为流水式相位累加器的位数。
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