CN206498391U - 多路dds信号发生器 - Google Patents

Abstract

本实用新型公开了一种多路DDS信号发生器，用以减少多路DDS信号发生器占用的资源。多路DDS信号发生器包括频率命令字生成模块、N路相位累加器、M个波形存储模块、选择模块、N路幅度调节模块、N路数模转换器、N路低通滤波器以及时钟模块。

Description

多路DDS信号发生器

技术领域

本实用新型涉及电子技术领域，尤其涉及一种多路DDS信号发生器。

背景技术

直接数字式频率合成器(Direct Digital Synthesizer，DDS)是一种全数字技术，它从相位概念出发直接合成所需频率。与传统的频率合成器相比，DDS具有低成本、低功耗、低相位噪声、频率分辨率高和频率转换时间短、易于集成、调整等优点，广泛应用在电子仪器、通信、雷达、对子对抗、测试等领域，是实现设备全数字化的关键技术之一。

现场可编程门阵列(Field－Programmable Gate Array，FPGA)具有高速、高集成度和现场可编程等诸多优点，广泛应用在不同的领域，如数字电路设计、微处理器系统、数字信号处理等，可以基于FPGA实现DDS信号发生器。

DDS信号发生器的结构如图1所示，包括频率命令字单元、相位累加器、ROM存储器、幅度控制单元、数模转换器(DAC)、低通滤波器(LPF)等。

在实际应用中，根据实际的需求往往同时需要多路DDS信号发生器。

目前，基于FPGA实现多路DDS信号发生器，需要分别为每一路DDS信号发生器配置独立的资源，即重复配置多路DDS信号发生器，该方法的优点为结构简单，但是，随着所需的信号源路数的增多，导致所需的资源越来越多，占用的面积越来越大，占用过多的FPGA资源。

实用新型内容

本实用新型实施例提供一种多路DDS信号发生器，用以减少多路DDS信号发生器占用的资源。

本实用新型实施例提供的具体技术方案如下：

本实用新型实施例提供了一种多路直接数字式频率合成器DDS信号发生器，包括频率命令字生成模块、N路相位累加器、M个波形存储模块、选择模块、N路幅度调节模块、N路数模转换器、N路低通滤波器以及时钟模块；

所述频率命令字生成模块分别与N路所述相位累加器连接，每路所述相位累加器分别与所述M个波形存储模块相连接，所述M个波形存储模块与所述选择模块的M个输入端一一对应连接，所述选择模块的N个输出端与所述N路幅度调节模块一一对应连接，所述选择模块的输出控制端控制所述选择模块从所述N个输出端中选择处于选通状态的所述相位累加器对应的输出端，所述N路幅度调节模块与所述N路数模转换器一一对应连接，所述N路数模转换器与所述N路低通滤波器一一对应连接；

所述时钟模块的第一输出端分别连接所述频率命令字生成模块以及所述波形存储模块的时钟输入端，所述时钟模块的第二输出端分别连接所述N路相位累加器的时钟输入端，所述时钟模块的第一输出端输出的时钟信号的频率，等于所述时钟模块的第二输出端输出的时钟信号的频率的N倍。

基于上述技术方案，本实用新型实施例中，通过多路DDS信号发生器中设置一组M个波形存储模块，由N路相位累加器共享该M个波形存储模块，从而避免了针对每路相位累加器分别设置M个波形存储模块，很大程度上减少了多路DDS信号发生器所占用的系统资源。

附图说明

图1为现有的DDS信号发生器的结构示意图；

图2为本实用新型实施例中N路DDS信号发生器的结构示意图；

图3为本实用新型实施例中时钟模块的结构示意图；

图4为本实用新型实施例中相位累加器的结构示意图；

图5为本实用新型实施例中生成多路DDS信号的过程示意图。

具体实施方式

为了使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型作进一步地详细描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。

本实用新型实施例所提供的多路DDS信号发生器，通过每路DDS信号发生器共享同一个波形存储模块的方式，避免分别针对每路DDS信号发生器分别设计波形存储模块所导致的资源浪费，减少了多路DDS信号发生器占用的资源。

实际应用中，该多路DDS信号发生器可以是基于可编程逻辑器件实现，例如基于现场可编程门阵列(Field－Programmable Gate Array，FPGA)实现。

下面结合说明书附图对本实用新型实施例作进一步详细描述。应当理解，此处所描述的实施例仅用于说明和解释本实用新型，并不用于限定本实用新型。

本实用新型实施例中，以N路DDS信号发生器为例进行说明，其中，N为大于1的正整数。

N路DDS信号发生器的结构如图2所示，包括频率命令字生成模块201、N路相位累加器202、M个波形存储模块203、选择模块204、N路幅度调节模块205、N路数模转换器206、N路低通滤波器207以及时钟模块208。

其中，频率命令字生成模块201分别与N路相位累加器202连接，每路所述相位累加器202分别与所述M个波形存储模块203相连接，所述M个波形存储模块203与所述选择模块204的M个输入端一一对应连接，所述选择模块204的N个输出端与所述N路幅度调节模块205一一对应连接，所述选择模块204的输出控制端控制所述选择模块204从所述N个输出端中选择处于选通状态的所述相位累加器202对应的输出端，所述N路幅度调节模块205与所述N路数模转换器206一一对应连接，所述N路数模转换器206与所述N路低通滤波器207一一对应连接。

其中，DDS信号发生器的基本工作原理为：基于奈奎斯特采样定理对某一波形的模拟信号进行采样量化后，将得到的波形信息保存至波形存储器，通过查表的方式从波形存储器中读取该波形信息并输出波形信息，经过数模转换和低通滤波后，将波形信息恢复为模拟信号。

其中，M为大于或等于1的正整数，M可以等于N，也可以不等于N。M的取值是根据信号可能存在的波形的种类的确定。例如，假设信号可能存在的波形为正弦波、方波、三角波以及锯齿波，则M等于4。

其中，频率命令字生成模块接收上层发送的波形信号命令，解析该波形信号命令，获得需要产生的每路信号的波形对应的频率命令字。频率命令字用于控制产生不同频率的信号，主要表现在读取波形存储模块的时钟频率不同。如果要求产生的波形频率高，则读取波形存储模块的时钟频率高。根据频率控制字产生需要的波形存储模块的读取时钟，则可达到控制信号的频率的目的。

其中，一路信号对应一路相位累加器，相位累加器实现相位和频率的对应关系转换。

其中，一个波形存储模块存储一种波形数字化和量化后的波形信息，不同的波形存储模块所对应的波形不同。

其中，幅度调节模块对波形存储模块所提供的波形信息进行幅度调节，以产生具有一定幅度的波形值。

其中，数模转换器完成数字到模拟信号的转换，根据幅度调节后的波形信息生成模拟波形。

其中，低通滤波器对数模转换后生成的模拟波形进行滤波。

其中，时钟模块208的第一输出端分别连接所述频率命令字生成模块201以及所述波形存储模块203的时钟输入端，所述时钟模块208的第二输出端分别连接所述N路相位累加器202的时钟输入端，所述时钟模块208的第一输出端输出的时钟信号的频率，等于所述时钟模块208的第二输出端输出的时钟信号的频率的N倍。

具体实施中，时钟模块第一输出端输出的时钟信号到来时，相位累加器将频率控制字与相位寄存器的输出累加，同时采用相位寄存器输出序列去寻址波形存储模块，得到离散的归一化的波形数据，采用幅度调节模块对将该离散的波形数据进行幅度调节后经过低通滤波器进行滤波后，形成平滑的待输出波形。

具体实施中，时钟模块第二输出端输出的时钟信号分别连接至每个相位累加器的时钟输入端，在时钟模块第二输出端输出的时钟信号带来时，仅有一个相位累加器处于选通状态，在该选通状态内相位累加器寻址M个波形存储模块获得波形信息，并将波形信息通过选择模块输出到该相位累加器对应的幅度调节单元进行幅度调节后，经过数模转换器和低通滤波器处理后得到平滑的待输出波形。多路相位累加器在时钟模块第二输出端输出的时钟信号的控制下依次处于选通状态，从而得到多路信号。

在每路DDS信号不共享波形存储模块的情况下，实际需要输出的波形的种类决定每路DDS信号输出需要的波形存储模块的个数M，如果为N路DDS信号源，则需要N×M个波形存储模块，这无疑占据了大量的FPGA存储资源。本实用新型实施例中，在时钟模块的控制下N路DDS对应的N个相位累加器以流水线的方式共享M个波形存储模块，可在很大程度上节约FPGA的系统资源。在同一时刻仅有一路DDS信号的相位累加器处于选通状态，在当前处于选通状态的相位累加器查找M个波形存储模块结束后，M个波形存储模块处于空闲状态，此时时钟信号达到下一个周期，在该周期内仅将下一路DDS信号的相位累加器处于选通状态。依此类推，N路DDS信号的相位累加器轮流处于选通状态。

一个具体实施方式中，选择模块采用N选1数据选择器实现，所述数据选择器具有输出控制端、M个输入端和N个输出端；所述数据选择器的输出控制端通过地址产生模块与所述时钟模块的第二输出端连接。

具体地，地址产生模块采用计数器实现。该计数器计数的最大值为N，即在计数器在时钟模块第二输出端所输出的时钟信号的控制下进行计数，计数所得值为对N取模所得的结果。实施中，地址产生模块输出的结果用于控制选择模块选择输出端，以使得选择的输出端所对应的幅度调节模块与当前处于选通状态的相位累加器相对应。

一个具体实施方式中，如图3所示，所述时钟模块由系统时钟晶振和倍频元件实现，所述系统时钟晶振的输出端为所述第一输出端，所时钟晶振的输出端与所述倍频元件的输入端相连接，所述倍频元件的输出端为所述第二输出端，所述倍频元件对所述时钟晶振输出的时钟信号的周期扩大N倍。

一个具体实施方式中，如图4所示，所述相位累加器由32位的加法器和32位的寄存器组成，所述加法器的输出端连接所述寄存器，所述寄存器的输出端连接至所述加法器的一个输入端，所述加法器的另一个输入端连接所述频率命令字生成模块。

本实用新型实施例中，基于本实用新型实施例所提供的多路DDS信号发生器，生成多路DDS信号的过程如图5所示，具体如下：

步骤501：所述频率命令字模块分别为每路所述相位累加器生成频率控制字，并将所述频率控制字输入到相应的所述相位累加器；

步骤502：在所述时钟模块的控制下，所述N个相位累加器依次处于选通状态，任意一个所述相位累加器在处于选通状态的时长内，执行以下过程：

步骤5021：处于选通状态的所述相位累加器根据输入的频率控制字从所述M个波形存储模块中选择所述波形存储模块；

步骤5022：选择的所述波形存储模块输出存储的波形数据至所述选择模块的输入端；

步骤5023：所述选择模块选择处于选通状态的所述相位累加器对应的输出端，通过选择的所述输出端将波形数据发送给对应的所述幅度调节模块；

步骤5024：所述幅度调节模块对所述波形数据进行幅度调节后发送给对应的所述数模转换器；

步骤5025：所述数模转换器对幅度调节后的波形数据进行数模转换后发送给对应的低通滤波器进行滤波。

以下通过一个具体实施例对多路DDS信号发生器进行举例说明。

该具体实施例中，假设实际需要同时输出20路信号，输出波形的种类包括正弦波、方波、三角波以及锯齿波，即有4个波形ROM，每个波形ROM对应一种波形。

相位累加器由32位的加法器和32位的寄存器组成，加法器完成计算后将输入的频率控制字做累加处理后，将处理结果暂时存储在寄存器中，在下一次累加运算时将寄存器中存储的处理结果反馈到加法器的另一个输入端，从而产生波形ROM的寻址地址，如此循环往复直至累加器发生溢出，从而形成一个周期的波形输出，为了达到一定的频率精度，累加器的位数为32位。

波形ROM为保存波形信息化的存储器，也就是存储抽样值序列，而波形ROM的寻址地址是相位累加器输出的高位截断数据。

该多路DDS信号发生器包括4个波形ROM，4个波形ROM中存储四种波形的归一化数字抽样值。20路相位累加器以流水线的方式共享这4个波形ROM，很大程度上节约了FPGA的系统资源。

在时钟信号的控制下，同一时刻仅有一路相位累加器生成的波形寻址地址有效，且FPGA内波形寻址的时间一般在一个系统周期内即可实现。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (5)

1.一种多路DDS信号发生器，其特征在于，包括频率命令字生成模块、N路相位累加器、M个波形存储模块、选择模块、N路幅度调节模块、N路数模转换器、N路低通滤波器以及时钟模块；

所述频率命令字生成模块分别与N路所述相位累加器连接，每路所述相位累加器分别与所述M个波形存储模块相连接，所述M个波形存储模块与所述选择模块的M个输入端一一对应连接，所述选择模块的N个输出端与所述N路幅度调节模块一一对应连接，所述选择模块的输出控制端控制所述选择模块从所述N个输出端中选择处于选通状态的所述相位累加器对应的输出端，所述N路幅度调节模块与所述N路数模转换器一一对应连接，所述N路数模转换器与所述N路低通滤波器一一对应连接；

所述时钟模块的第一输出端分别连接所述频率命令字生成模块以及所述波形存储模块的时钟输入端，所述时钟模块的第二输出端分别连接所述N路相位累加器的时钟输入端，所述时钟模块的第一输出端输出的时钟信号的频率，等于所述时钟模块的第二输出端输出的时钟信号的频率的N倍。

2.如权利要求1所述的多路DDS信号发生器，其特征在于，所述选择模块采用N选1数据选择器实现，所述数据选择器具有输出控制端、M个输入端和N个输出端；

所述数据选择器的输出控制端通过地址产生模块与所述时钟模块的第二输出端连接。

3.如权利要求1或2所述的多路DDS信号发生器，其特征在于，所述时钟模块由系统时钟晶振和倍频元件实现，所述系统时钟晶振的输出端为所述第一输出端，所时钟晶振的输出端与所述倍频元件的输入端相连接，所述倍频元件的输出端为所述第二输出端，所述倍频元件对所述时钟晶振输出的时钟信号的周期扩大N倍。

4.如权利要求1或2所述的多路DDS信号发生器，其特征在于，所述相位累加器由32位的加法器和32位的寄存器组成，所述加法器的输出端连接所述寄存器，所述寄存器的输出端连接至所述加法器的一个输入端，所述加法器的另一个输入端连接所述频率命令字生成模块。

5.如权利要求2所述的多路DDS信号发生器，其特征在于，所述地址产生模块采用计数器实现。