CN215420219U - 一种移相控制器 - Google Patents

Abstract

一种移相控制器，包括时钟分频模块、信号输入模块、移相模块、串转并模块、Shift模块、SLB模块、Tra模块、锁相环模块、驱动模块和乘法器模块，本实用新型采用了基于FPGA开发的低成本的移相控制，即能够实现任意波形的移相控制，且移相精度高的同时成本较低，还能让让数据整理的更加清晰，并使得数据从串行输入变成8个并行输入，不但可以减少在系统中对时钟的消耗，而且也会使得传输数据的速率大大增加，并在串转并的过程中，保证数据发送完整，也可以做为标志位来判断数据是否发送结束，使得电路整体运行流畅。

Description

一种移相控制器

技术领域

本实用新型涉及雷达电子设备技术领域，具体为一种移相控制器。

背景技术

移相器是由电阻、电抗元件、非线性元件和有源器件等构成的一种电路，当正弦信号经过移相器时其相位会发生改变，是一种能够对波的相位进行调整的一种装置。理想的移相器在调整电路参数时，可使通过信号的相位在 0°～360°之间发生连续变化，而不改变信号的幅度，即信号可不失真地通过，只是相位发生了变化。任何传输介质对其中传导的波动都会引入相移，这是早期模拟移相器的原理；现代电子技术发展后利用A/D、D/A转换实现了数字移相，顾名思义，它是一种不连续的移相技术，但特点是移相精度高。移相器在雷达、导弹姿态控制、加速器、通信、仪器仪表甚至于音乐等领域都有着广泛的应用。移相器的作用是将信号的相位移动一个角度，运用移相器规约敏感联络线的潮流，保障电压稳定性不因联络线连锁跳闸、相继退出而遭到破坏，可以明显提高电压稳定极限。其工作原理根据不同的构成而存在差异。

在现有技术中，传统的阻容移相，变压器移相等等模拟移相有许多不足，传统的模拟移相不能实现任意波形的移相，这主要是因为传统的模拟移相由移相电路的幅相特性所决定，对于方波、三角波、锯齿波等非正弦信号各次谐波的相移、幅值衰减不一致，从而导致输出波形发生畸变，数据传输的速度和效果较差，利用A/D、D/A转换实现了数字移相，特点是移相精度高，但是成本也会相应较高。

实用新型内容

本实用新型的目的在于提供一种移相控制器，以解决上述背景技术中提出的问题。

为实现上述目的，本实用新型提供如下技术方案：

一种移相控制器，包括：

时钟分频模块1，所述时钟分频模块1和系统时钟、移相模块3电性连接，用于将输入的高频率时钟信号通过时钟分频分出一个低频率的时钟信号，以供后续的模块使用；

信号输入模块2，所述信号输入模块2和移相模块3电性连接，用于将信号通过输入到整个电路内；

移相模块3，所述移相模块3和串转并模块4电性连接，用于对输入的信号进行分析处理，并对输入波形进行移相控制；

串转并模块4，所述串转并模块4和Shift模块5、SLB模块6电性连接，用于对接收的数据进行串转并的数据处理，使得数据从串行输入变成并行输出；

Shift模块5，所述Shift模块5和移相模块3电性连接，用于将移相模块 3发出的信号数据暂时存储，并使其中的数据依次前移，进行移位输出；

SLB模块6，所述SLB模块6和串转并模块4电性连接，用于控制串转并模块4的下一次发送数据；

Tra模块7，所述Tra模块7和串转并模块4电性连接，用于接收并行输出的数据并进行处理，最终输出完成后的移相信号数据；

锁相环模块8，所述锁相环模块8和移相系统的晶振模块电性连接，用于将系统时钟按照不同比例分成了俩个时钟；

驱动模块9，所述驱动模块9和移相系统的转化电路电性连接，用于驱动转化电路进行数据转换，生成信号波形；以及；

乘法器模块10，所述乘法器模块10和移相系统的频率输出端口电性连接，用于将输出端口输出的俩个数据经过乘法器处理后输出结果。

优选的，所述时钟分频模块1将80MHZ的时钟信号通过时钟分频分出一个20MHZ的时钟信号。

优选的，所述锁相环模块8将系统时钟50M配置成俩个时钟，其中一个按照比例1/1，相位偏移0.00，可编程占空比50.00％来配置，另一个按照比例 8/5，相位偏移0.00，可编程占空比50.00％来配置。

优选的，所述串转并模块4输出为为8位并行输出，且串转并模块4设置有32组。

优选的，所述Tra模块7具有32组，并和各个串转并模块4一一对应。

优选的，所述时钟分频模块1、信号输入模块2、移相模块3、串转并模块4、Shift模块5、SLB模块6、Tra模块7、锁相环模块8、驱动模块9和乘法器模块10均集中在一块FPGA模块上。

与现有技术相比，本实用新型的有益效果是：

(1)本实用新型针对传统移相技术中不能实现任意波形的移相控制，也针对现代技术中移相精度高的数字移相高成本的问题，采用了基于FPGA开发的低成本的移相控制，即能够实现任意波形的移相控制，且移相精度高的同时成本较低。

(2)本实用新型的移相控制模块会在系统时钟的驱动下，在发送时钟允许信号的控制下依次发送数据，并设置了一个发送数据寄存器，类似于中转站的作用，将数据暂时存储，一方面起到延时作用，另一方面也让数据整理的更加清晰。

(3)本实用新型在串转并模块中，对数据进行串转并的数据处理，使得数据从串行输入变成8个并行输入，不但可以减少在系统中对时钟的消耗，而且也会使得传输数据的速率大大增加，并在串转并的过程中，每一部分在开始前都要提前一拍发送数据，在结尾时多发送一个空白位，一方面保证数据发送完整，另一方面也可以做为标志位来判断数据是否发送结束，使得电路整体运行流畅。

附图说明

图1为本实用新型整体系统结构示意图；

图2为本实用新型中时钟分频模块和信号输入模块的系统示意图；

图3为本实用新型中移相模块、串转并模块、Shift模块和SLB模块的系统示意图；

图4为本实用新型中Tra模块的系统示意图；

图5为本实用新型中锁相环模块、驱动模块和乘法器模块示意图；

图6为本实用新型中锁相环模块的内部系统示意图；

图7为本实用新型中串转并模块的原理示意图。

图中：1时钟分频模块、2信号输入模块、3移相模块、4串转并模块、 5Shift模块、6SLB模块、7Tra模块、8锁相环模块、9驱动模块、10乘法器模块。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

实施例：

请参阅图1至图7，本实用新型提供一种技术方案：

一种移相控制器，包括时钟分频模块1、信号输入模块2、移相模块3、串转并模块4、Shift模块5、SLB模块6、Tra模块7、锁相环模块8、驱动模块9和乘法器模块10，所述时钟分频模块1、信号输入模块2、移相模块3、串转并模块4、Shift模块5、SLB模块6、Tra模块7、锁相环模块8、驱动模块9和乘法器模块10均集中在一块FPGA模块上，其中：

所述时钟分频模块1包括输入端口clk、rst和输出端口clkdv，输入端口clk和系统时钟电性连接，输出端口clkdv和移相模块3电性连接，用于将输入的高频率时钟信号通过时钟分频分出一个低频率的时钟信号，以供后续的模块使用，输入端口clk接收80MHZ高频率时钟信号，时钟分频模块1分出一个20MHZ的时钟信号，通过输出端口clkdv供给移相模块3进行使用，所述信号输入模块2包括输出端口result，所述信号输入模块2有两组，且输出端口result均单独和移相模块3电性连接，用于将信号通过输入到整个电路内，便于后期对这俩个信号进行处理分析。

所述移相模块3包括输入端口dv、clk_send、clk、rst和rec_data以及输出端口clkSft、rs_out和paraen，所述移相模块3和串转并模块4电性连接，用于对输入的信号进行分析处理，并对输入波形进行移相控制，其中输入端口dv和rec data分别和两个信号输入模块2的输出端口result电性连接，其中rec data接收的是16位的数据，端口dv用来接收模块送来的数据有效指示信号，高电平有效，端口rst是复位端口，其中复位信号高电平有效，当高电平来临的时候，会触发复位信号，端口clk是系统时钟端，连接50MHZ的时钟信号，端口clk_send是发送时钟数据端口，与时钟分频模块1的输出端口clkdv连接，且波特率相同，端口rs_out是数据发送端口，先发送低位，再发送高位，一共有8位数据位，1位停止位，当检测到发送时钟clk_send的上升沿时，会产生发送允许信号cesend，而在系统时钟clk的驱动下，在发送时钟允许信号cesend的控制下依次发送数据，Shift模块5本质为移位寄存器，所述移相模块3发送的数据暂存在Shift模块5内，类似于中转站的作用，将数据暂时存储，一方面起到延时作用，另一方面也让数据整理的更加清晰，输出端口paraen是事件终止信号，当paraen等于0的时候，则终止事件，即数据在此模块已经处理结束。

所述的串转并模块4包括输入端口clk、locateB、pen、rec_data和rst以及输出端口S0s～S31s，对接收的数据进行串转并的数据处理，使得数据从串行输入变成并行输出，其中locateB和移相模块3的输出端口paraen连接，接收3 位的数据，rec_data和Shift模块5连接，接收16位的数据，输出端口S0s～S31s 全是8位的数据，即串转并模块4设置有32组，每个串转并模块4输出为为 8位并行输出，端口rst是复位端口，复位信号高电平有效，当高电平来临的时候，会触发复位信号；clk和移相模块3的输出端口clkSft连接，为系统时钟端口，接收50MHZ的时钟信号，端口pen是发送时钟数据，与SLB模块6连接，且波特率相同，端口rec_data和Shift模块5连接，与端口locateB一样，都是数据端口，先接收低位，再接收高位，一共有8位数据位，1位停止位，此模块在进行数据处理分析之前，得先定义一个常量constant,定义从c0～c255 分别对应“00”～“FF”，以及一个coe用以与constant做比较以此来判定时刻。与移相模块3类似，此模块会在系统时钟的驱动下，在发送时钟允许信号cesend的控制下一次发送数据，在这个过程中，会对locateB定义一个case语句作为条件判断，因为locateB共有8个数据位，所以共有8种情况，在进行这8 种情况的时候，每一部分在开始前都要提前一拍发送数据，在结尾时多发送一个空白位，一方面可以保证数据发送完整，另一方面也可以做为标志位来判断数据是否发送结束，其中每当cnt自加一次，常量constant就会相应的自加一次，并且会将coe与常量constant做比较，然后对数据进行函数处理，并相应的赋给S0s～S31s，当32个寄存器接收完毕时，事件结束，即最终完成此模块的数据处理。

所述Shift模块5包括输入端口clock、shiftin和输出端口q,输出端口q 和串转并模块的端口rec连接data，输入端口clock、shiftin分别和移相模块 3的输出端口clkSft和rs_out连接，将移相模块3发出的信号数据暂时存储，并使其中的数据依次前移，进行移位输出，通过输出端口q将数据发送至串转并模块4，所述SLB模块6的result端口和串转并模块4输入端口pen连接，用于控制串转并模块4的下一次发送数据。

所述Tra模块7包括输入端口clk_send、clk、dv、rst和rec_data以及输出端口clkSft和rs_out，所述Tra模块7和串转并模块4电性连接，用于接收并行输出的数据并进行处理，最终输出完成后的移相信号数据，其中端口rec data接收16位的数据，端口rst是复位端口，复位信号高电平有效，当高电平来临的时候，会触发复位信号，端口clk是系统时钟端，连接50MHZ的时钟信号，端口clk_send发送时钟数据端，与系统时钟连接且与波特率相同，dv用来接收模块送来的数据有效指示信号，与复位信号一样是高电平有效，rec_data是数据接收端口，先接收低位，再接收高位，一共有8位数据位，1位停止位，同样，在此模块中，当检测到发送时钟clk_send的上升沿时，会产生发送允许信号cesend；而在系统时钟clk的驱动下，在发送时钟允许信号cesend的控制下依次发送数据；在发送数据的过程中，会定义一个复位时变量及信号的初始状态，另一个状态就是当检测到数据有效信号的上升沿状态，在检测到上升沿状态时，设置发送数据寄存器，将发送过来的数据接收完毕后存入这些发送数据寄存器中，最终完成数据处理，最终输出移相完成后的数据，所述Tra模块7具有32组，并和各个串转并模块4一一对应。

所述锁相环模块8和移相系统的晶振模块电性连接，用于将系统时钟按照不同比例分成了俩个时钟，所述锁相环模块8将系统时钟50M配置成俩个时钟，其中一个按照比例1/1，相位偏移0.00，可编程占空比50.00％来配置，另一个按照比例8/5，相位偏移0.00，可编程占空比50.00％来配置，最终输出端口有c0,c1以及locked，所述驱动模块9和移相系统的转化电路电性连接，用于驱动转化电路进行数据转换，生成信号波形，所述的驱动模块是定义了俩个状态，即MR和OE，他们的初始化状态分别是“11”和“00”，所述乘法器模块10和移相系统的频率输出端口电性连接，用于将输出端口输出的俩个数据经过乘法器处理后输出结果，所述乘法器模块10由俩个数据输出端口dataa和datab和经过乘法器处理后输出的结果端口result共3个端口组成，其中数据dataa是一组8位的数据，数据datab是一组16位的数据，数据处理后的结果result是一组24位的数据。

本实用新型的使用原理：将时钟分频模块1的系统时钟电性连接，时钟分频模块1的输入端口clk接收80MHZ高频率时钟信号，时钟分频模块1分出一个20MHZ的时钟信号，通过输出端口clkdv供给移相模块3进行使用，信号输入模块2和系统信号端电性连接，输出端口result和移相模块3电性连接，用于将信号通过输入到整个电路内，Shift模块5将移相模块3发出的信号数据暂时存储，并使其中的数据依次前移，进行移位输出，移相模块3对对输入的信号进行分析处理，并对输入波形进行移相控制，串转并模块4将数据从串行输入变成并行输出，SLB模块6控制串转并模块4的下一次发送数据，锁相环模块8和移相系统的晶振模块电性连接，将系统时钟按照不同比例分成了俩个时钟，以供系统使用，Tra模块7接收并行输出的数据并进行处理，最终输出完成后的移相信号数据，乘法器模块10和移相系统的频率输出端口电性连接，用于将输出端口输出的俩个数据经过乘法器处理后输出结果，乘法器处理后输出结果为控制相位累加器的时钟频率，在本实用新型发出的控制信号控制下，相位累加器按一定的相位间隔不断累加，累加结果产生递增的地址用以寻址波形查找，波形查找表中存储了信号波形在各个相位点对应的量化数据，当地址信号被输入时，相应的量化数据被读出，送给转化电路进行数模转换，就得到了一个不断变化的信号波形，驱动模块9和移相系统的转化电路电性连接，驱动转化电路进行数据转换，生成信号波形。

尽管已经示出和描述了本实用新型的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本实用新型的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本实用新型的范围由所附权利要求及其等同物限定。

Claims (6)

1.一种移相控制器，其特征在于，包括：

时钟分频模块(1)，所述时钟分频模块(1)和系统时钟、移相模块(3)电性连接，用于将输入的高频率时钟信号通过时钟分频分出一个低频率的时钟信号，以供后续的模块使用；

信号输入模块(2)，所述信号输入模块(2)和移相模块(3)电性连接，用于将信号通过输入到整个电路内；

移相模块(3)，所述移相模块(3)和串转并模块(4)电性连接，用于对输入的信号进行分析处理，并对输入波形进行移相控制；

串转并模块(4)，所述串转并模块(4)和Shift模块(5)、SLB模块(6)电性连接，用于对接收的数据进行串转并的数据处理，使得数据从串行输入变成并行输出；

Shift模块(5)，所述Shift模块(5)和移相模块(3)电性连接，用于将移相模块(3)发出的信号数据暂时存储，并使其中的数据依次前移，进行移位输出；

SLB模块(6)，所述SLB模块(6)和串转并模块(4)电性连接，用于控制串转并模块(4)的下一次发送数据；

Tra模块(7)，所述Tra模块(7)和串转并模块(4)电性连接，用于接收并行输出的数据并进行处理，最终输出完成后的移相信号数据；

锁相环模块(8)，所述锁相环模块(8)和移相系统的晶振模块电性连接，用于将系统时钟按照不同比例分成了俩个时钟；

驱动模块(9)，所述驱动模块(9)和移相系统的转化电路电性连接，用于驱动转化电路进行数据转换，生成信号波形；以及；

乘法器模块(10)，所述乘法器模块(10)和移相系统的频率输出端口电性连接，用于将输出端口输出的俩个数据经过乘法器处理后输出结果。

2.根据权利要求1所述的一种移相控制器，其特征在于：所述时钟分频模块(1)将80M的时钟信号通过时钟分频分出一个20M的时钟信号。

3.根据权利要求1所述的一种移相控制器，其特征在于：所述锁相环模块(8)将系统时钟50M配置成俩个时钟，其中一个按照比例1/1，相位偏移0.00，可编程占空比50.00％来配置，另一个按照比例8/5，相位偏移0.00，可编程占空比50.00％来配置。

4.根据权利要求1所述的一种移相控制器，其特征在于：所述串转并模块(4)输出为8位并行输出，且串转并模块(4)设置有32组。

5.根据权利要求4所述的一种移相控制器，其特征在于：所述Tra模块(7)具有32组，并和各个串转并模块(4)一一对应。

6.根据权利要求1-5任一项所述的一种移相控制器，其特征在于：所述时钟分频模块(1)、信号输入模块(2)、移相模块(3)、串转并模块(4)、Shift模块(5)、SLB模块(6)、Tra模块(7)、锁相环模块(8)、驱动模块(9)和乘法器模块(10)均集中在一块FPGA模块上。

Images