CN115372907A - 一种基于iq调制的线性调频实现方法及系统 - Google Patents

一种基于iq调制的线性调频实现方法及系统 Download PDF

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Abstract

本发明公开了一种基于IQ调制的线性调频实现方法及系统，属于雷达信号产生技术领域，利用FPGA通过数据接口总线获取上位机配置下发的线性调频参数；然后根据配置参数生成相应的数据波形，生成的波形根据扫频周期和扫频频宽调整波形周期和幅度；再对生成调整后的数据波形进行积分处理，获取瞬时相位值；再利用查找表对相位进行查表处理，获取相位对应的IQ两路幅度，再利用DAC单元内部的两路高速DAC对IQ两路数据进行数模转换，转换后模拟信号流输出至IQ调制器与外部输入载波信号进行正交调制，最终输出线性调频信号。本发明有效地提高了线性调频信号产生的灵活性，减少了设备研制复杂度和成本，可满足通信干扰技术领域和雷达信号产生领域的使用要求。

Description

一种基于IQ调制的线性调频实现方法及系统
技术领域
本发明涉及雷达信号产生技术领域，具体涉及一种基于IQ调制的线性调频实现方法及系统。
背景技术
作为信息化社会的重要领域，遥感系统、雷达探测、通信电子战等领域的技术革新需求显得尤为迫切。线性调频连续波雷达可以实现大的时宽带宽，在实际应用中体现为相对较高的测量精度和距离分辨率，再加上其平均发射功率低，没有距离盲区的优点，在近距离目标测量等领域都有光明的应用前景，所以从军用到民用，为了拓展产品市场，线性调频连续波雷达产品自然成为了国内外研发的焦点。通信干扰是通信电子战领域中最富有进攻性的一种手段，使用通信干扰信号可以对敌方通信进行扰乱、破坏或欺骗，甚至使整个战场的通信网陷于瘫痪。作为拦阻式干扰的一种手段，线性调频可以作为扫频式拦阻干扰使用，使其能够覆盖多个目标信号信道，达到多目标干扰的目的。
传统产生线性调频信号的方法比较多，最常见的是基于锁相环(Phase LockLoop，PLL)频率源方法、基于直接数字频率合成(Direct Digital Synthesizer，DDS)的方法以及基于FPGA结合高速DAC的方法。基于PLL的频率源扫描方法可以优化信号的杂散抑制，拓展其输出频率范围，但是PLL电路本身存在着难以实现调频度较高和产生波形信号单一等局限性，限制了雷达系统性能的提高。DDS具有高频率分辨率、快速扫频和高扫频线性度等技术特点，但是存在着信号带宽和信号频率上限受到器件采样频率的限制，使得其使用存在一定的局限性。
FPGA结合高速DAC的方法固然可以规避上述两种方法的一些缺陷，然而目前高速DAC的吞吐率依然限制了输出载波频率的上限。申请号为CN201710572132.5、名称为一种基于FPGA和DAC的宽带线性调频信号实时产生方法的中国发明专利，该方案公开了一种宽带线性调频信号实时产生方法，该方法包括：根据产生的宽带线性调频信号参数，然后确定DAC芯片的处理时钟速率，根据DAC芯片的处理时钟速率以及FPGA芯片的处理能力确定FPGA实时并行处理线性调频信号的路数以及时钟速率，并确定FPGA实时计算的角度量化位数。然后通过FPGA加法器计算每路线性调频信号的实时角度，求取每路线性调频信号实时角度的余弦值，最后通过FPGA控制DAC芯片实时输出宽带线性调频信号。该方法如果要实现Ku波段或者K波段的线性调频雷达功能还需要加入复杂的微波变频单元，增加了设备的复杂度。
从上述介绍可以看出，线性调频信号的产生基于单一技术实现都存在一定的局限性，基本上都是以多种方法结合的方式去实现。通过上述分析可知，多种方法结合实现线性调频信号不仅提高了设备研制的复杂度而且增加了设备的研制成本。为此，提出一种基于IQ调制的线性调频实现方法及系统。
发明内容
本发明所要解决的技术问题在于：如何克服现有线性调频信号产生方法的局限性，提供了一种基于IQ调制的线性调频实现方法，有效地提高了线性调频信号产生的灵活性，减少了设备研制复杂度和成本，可满足通信干扰技术领域和雷达信号产生领域的使用要求。
本发明是通过以下技术方案解决上述技术问题的，本发明包括以下步骤：
S1：FPGA通过数据接口总线获取ARM端从上位配置下发的线性调频参数；
S2：根据配置下发的线性调频参数，FPGA内部生成相应的波形数据，在生成波形数据的同时，根据线性调频的扫频周期和扫频带宽参数调整波形的周期和幅度；
S3：对匹配好调制参数后的数据波形进行积分处理，获取瞬时相位值；
S4：利用正余弦查找表对积分后的瞬时相位值进行查表处理，获取瞬时相位值对应的正余弦幅度数据，将余弦幅度数据作为I路基带数据，将正弦幅度数据作为Q路基带数据；
S5：对输出的IQ两路基带数据进行数模转换，将数字基带数据转换成模拟信号流输出至IQ调制器；
S6：将IQ两路模拟信号流输入至IQ调制器与外输入载波信号进行正交调制，最终输出线性调频信号。
更进一步地，在所述步骤S1中，FPGA通过GPMC总线从ARM端获取相应的线性调频参数；FPGA通过解析GPMC总线的地址内容和数据内容获取线性调频扫描模式、线性调频带宽和线性调频周期参数。
更进一步地，在所述步骤S2中，生成的波形数据位宽设定为32位，生成的波形为锯齿波、反向锯齿波或三角波，对应线性调频的正向扫描模式、反向扫描模式、往返扫描模式。
更进一步地，在所述步骤S2中，在生成波形数据的同时，FPGA根据用户配置的线性调频周期调整波形的周期值；在生成波形数据后，FPGA根据用户配置的线性调频带宽调整波形的输出幅度。
更进一步，在所述步骤S3中，在波形数据输入至积分器之前，需要对波形数据的最高位进行取反操作，该高位取反操作的目的是为了将单边波形变成对称波形；积分器的数据处理位宽设定为48位，经过积分处理后的数据同样输出为48位，通过截取该48位位宽宽数据的低32位作为瞬时相位值输出。
更进一步地，在所述步骤S4中，正余弦查找表通过FPGA内部的DDS IP核实现，所述DDS IP核设定正弦和余弦两路数据输出，设定输出的载波频率为0Hz，通过将瞬时相位值作为其可编程相位偏移量获得两路查表数据输出。
更进一步地，所述DDS IP核输出动态范围设定为84dB，匹配DAC单元的14位数据位宽。
更进一步地，在所述步骤S5中，I、Q路基带数据位宽均与DAC单元数据位宽一致，均为14位数据位宽，且DAC单元的模拟信号流输出采用差分信号形式。
更进一步地，在所述步骤S6中，IQ调制器单元利用外部输入载波信号将线性调频基带信号搬移至用户设定的线性扫频中心频点位置，且IQ调制器单元支持宽带载波频率输入。
本发明还提供了一种基于IQ调制的线性调频实现系统，采用上述的方法实现线性调频，包括：FPGA、高速DAC、IQ调制器；所述FPGA包括参数配置单元、波形产生单元、相位处理单元、基带数据生成单元；其中，所述参数配置单元用于通过数据接口总线获取ARM端从上位配置下发的线性调频参数，所述波形产生单元用于根据配置下发的线性调频参数，在FPGA内部生成相应的波形数据，在生成波形数据的同时，根据线性调频的扫频周期和扫频带宽参数调整波形的周期和幅度，所述相位处理单元用于对匹配好调制参数后的数据波形进行积分处理，获取瞬时相位值，所述基带数据生成单元用于利用正余弦查找表对积分后的瞬时相位值进行查表处理，获取瞬时相位值对应的正余弦幅度数据，将余弦幅度数据作为I路基带数据，将正弦幅度数据作为Q路基带数据；所述高速DAC即DAC单元，所述DAC单元用于对输出的IQ两路基带数据进行数模转换，将数字基带数据转换成模拟信号流输出至IQ调制器；所述IQ调制器即IQ调制器单元，所述IQ调制器单元用于将IQ两路模拟信号流输入至IQ调制器与外输入载波信号进行正交调制，最终输出线性调频信号。
本发明相比现有技术具有以下优点：
(1)利用FPGA和高速DAC能够产生多种类型的线性调频基带信号，FPGA内部不仅能够实现多种类型的扫描波形产生，而且能够灵活调整线性调频的扫描周期和扫描带宽，进一步提高了线性调频信号产生的灵活性和信号类型的多样性。
(2)利用外部的模拟IQ调制器，结合两路高速DAC产生的线性调频基带波形，能够实现宽带载波频率的线性调频信号产生；该线性调频信号的实现方案不仅可以能够产生宽带调频信号，而且模拟IQ调制器能够实现宽带载波的调制，避免了后续复杂的微波变频单元，进一步减少了设备研制复杂度和成本。
(3)FPGA、高速DAC和模拟IQ调制器的方案架构结合IQ调制方法还可以产生多种模拟调制信号和多种数字调制信号，进一步提升了信号产生平台的灵活性，避免了单一功能平台的局限性。
附图说明
图1是本发明实施例一中基于IQ调制的线性调频实现方法的流程示意图；
图2是本发明实施例一中基于IQ调制的线性调频实现方法的实现原理图。
具体实施方式
下面对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。
实施例一
本实施例提供一种基于IQ调制的线性调频实现方法，利用高性能现场可编程门阵列(Field Programmable Gate Array，FPGA)、高速DAC和宽带的模拟IQ调制器，实现了宽带线性调频信号的产生。FPGA内部不仅能够实现多种类型的扫描波形产生，而且能够灵活调整线性调频的扫描周期和扫描带宽，进一步提高了线性调频信号产生的灵活性和信号类型的多样性。高性能FPGA和高速DAC(高速数据转换器)可以实现宽带调频信号的产生，模拟IQ调制器能够实现宽带载波的调制避免了后续复杂的微波变频单元，进一步减少了设备研制复杂度和成本。另外，一种基于IQ调制的线性调频实现方法的方案架构还可以产生多种模拟调制信号和多种数字调制信号，进一步提升了信号产生平台的灵活性，避免了单一功能平台的局限性。具体地，本实施例中包括以下步骤：
步骤一：FPGA通过GPMC总线从ARM端获取相应的线性调频参数。FPGA与ARM通信的GPMC总线包含了8位宽度的地址总线和16位宽度的数据总线，地址总线的位宽可以扩展至23位，寻址深度可达32MB。FPGA端通过地址译码获取每个地址下发的参数，ARM端下发的参数内容包括线性调频扫描模式、线性调频带宽和线性调频周期。
步骤二：根据配置的线性调频参数，FPGA内部生成相应的波形数据，生成的波形根据线性调频的扫描模式不同而不同。生成的波形可以是锯齿波、反向锯齿波或三角波，对应线性调频的正向扫描模式、反向扫描模式和往返扫描模式。高速DAC的吞吐速率为2.4GSps，在满足奈奎施特定律的基础上可以实现最大1.2GHz带宽信号的数模转换。为了增大线性调频周期的动态范围和提高雷达应用时的分辨率指标，生成的波形数据位宽设定为32位，可以实现纳秒级到秒级的线性调频周期调整。在根据线性调频周期值生成波形数据的后，FPGA会根据用户配置的线性调频带宽调整波形的输出幅度。由于采用了调频体制，调制频偏的大小决定了线性调频的带宽，调频频偏的大小可以通过波形的幅度进行约束，计算公式如下：
Figure BDA0003806968160000041
通过上述公式可以看出，线性调频的最大扫描宽度可以达到2.4GHz，利用I、Q两路高速DAC在满足奈奎施特定律的基础上可以实现。
步骤三：对匹配好调制参数后的波形数据进行积分处理，获取瞬时相位值。输入至积分器的波形数据相当于调频数据的频率控制字，频率控制字通过积分累加的方式获得瞬时相位值。积分器设定的输入数据位宽为32位，输出数据位宽为48位，为了能够匹配32位相位偏移值的位宽，积分器输出数据通过低位截位的方式得到32位宽的瞬时相位值输出。
步骤四：利用查找表(正余弦查找表)对积分后的瞬时相位值进行查表处理，获取瞬时相位值对应的正余弦幅度数据。本实施例中可以例用FPGA内部的DDS IP实现。该DDSIP核设定正弦(Sine)和余弦(Cosine)两路数据输出，设定输出的载波频率为0Hz，通过将瞬时相位值作为其可编程相位偏移量(Phase Offset Programmability)获得两路查表数据输出。
作为更具体地，本实施例中DDS IP核为了匹配输出两路高速DAC数据位宽，将输出动态范围设定为84dB，匹配输出DAC单元的14位数据位宽。
步骤五：对输出的IQ两路基带数据分别进行数模转换，将数字基带数据转换成模拟信号流输出至IQ调制器。
作为更具体地，DAC芯片(高速DAC)数据位宽与IQ数据位宽一致，都为14位数据位宽，DAC与FPGA接口电平采用双路LVDS电平形式，传输模式采用DDR模式，LVDS传输线能够提高数据的抗干扰能力，1.8V电平可以减少高低电平的过度时间，有效的提高传输速率。双路LVDS配合DDR传输模式能够降低数据接口的数据速率，DAC的工作时钟为2.4GHz，经过双路LVDS传输和DDR模式后，数据总线上的速率降低至600MSps，该接口有效的降低了对FPGA性能的要求。
步骤六：将IQ两路模拟信号流输入至IQ调制单元与外部输入载波信号进行正交调制，最终输出线性调频信号。IQ调制器内利用外部输入载波信号将线性调频基带信号搬移至用户设定的线性扫频中心频点位置。IQ调制器支持灵活的宽带载波频率输入，可以根据用户需要选择不同频率范围的IQ调制器和本地振荡器，输出的射频微波信号可以覆盖至Ka波段。
需要说明的是，FPGA、高速DAC和模拟IQ调制器的方案架构结合IQ调制方法还可以产生多种模拟调制信号和多种数字调制信号，进一步提升了信号产生平台的灵活性，避免了单一功能平台的局限性。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种基于IQ调制的线性调频实现方法，其特征在于，包括以下步骤：
S1：FPGA通过数据接口总线获取ARM端从上位配置下发的线性调频参数；
S2：根据配置下发的线性调频参数，FPGA内部生成相应的波形数据，在生成波形数据的同时，根据线性调频的扫频周期和扫频带宽参数调整波形的周期和幅度；
S3：对匹配好调制参数后的数据波形进行积分处理，获取瞬时相位值；
S4：利用正余弦查找表对积分后的瞬时相位值进行查表处理，获取瞬时相位值对应的正余弦幅度数据，将余弦幅度数据作为I路基带数据，将正弦幅度数据作为Q路基带数据；
S5：对输出的IQ两路基带数据进行数模转换，将数字基带数据转换成模拟信号流输出至IQ调制器；
S6：将IQ两路模拟信号流输入至IQ调制器与外输入载波信号进行正交调制，最终输出线性调频信号。
2.根据权利要求1所述的一种基于IQ调制的线性调频实现方法，其特征在于：在所述步骤S1中，FPGA通过GPMC总线从ARM端获取相应的线性调频参数；FPGA通过解析GPMC总线的地址内容和数据内容获取线性调频扫描模式、线性调频带宽和线性调频周期参数。
3.根据权利要求2所述的一种基于IQ调制的线性调频实现方法，其特征在于：在所述步骤S2中，生成的波形数据位宽设定为32位，生成的波形为锯齿波、反向锯齿波或三角波，对应线性调频的正向扫描模式、反向扫描模式、往返扫描模式。
4.根据权利要求1或3所述的一种基于IQ调制的线性调频实现方法，其特征在于：在所述步骤S2中，在生成波形数据的同时，FPGA根据用户配置的线性调频周期调整波形的周期值；在生成波形数据后，FPGA根据用户配置的线性调频带宽调整波形的输出幅度。
5.根据权利要求4所述的一种基于IQ调制的线性调频实现方法，其特征在于：在所述步骤S3中，在输入积分器之前，利用对波形数据高位取反的方式对数据进行有符号处理，然后对有符号的波形数据进行有符号的积分处理，积分输出位宽设定为48位，通过输出截位的方式得到32位宽的瞬时相位值。
6.根据权利要求5所述的一种基于IQ调制的线性调频实现方法，其特征在于：在所述步骤S4中，正余弦查找表通过FPGA内部的DDS IP核实现，所述DDS IP核设定正弦和余弦两路数据输出，设定输出的载波频率为0Hz，通过将瞬时相位值作为其可编程相位偏移量获得两路查表数据输出。
7.根据权利要求6所述的一种基于IQ调制的线性调频实现方法，其特征在于：所述DDSIP核输出动态范围设定为84dB，匹配DAC单元的14位数据位宽。
8.根据权利要求7所述的一种基于IQ调制的线性调频实现方法，其特征在于：在所述步骤S5中，I、Q路基带数据位宽均与DAC单元数据位宽一致，均为14位数据位宽，且DAC单元的模拟信号流输出采用差分信号形式。
9.根据权利要求8所述的一种基于IQ调制的线性调频实现方法，其特征在于：在所述步骤S6中，IQ调制器单元利用外部输入载波信号将线性调频基带信号搬移至用户设定的线性扫频中心频点位置，且IQ调制器单元支持宽带载波频率输入。
10.一种基于IQ调制的线性调频实现系统，其特征在于，采用如权利要求1～9任一项所述的方法实现线性调频，包括：FPGA、高速DAC、IQ调制器；所述FPGA包括参数配置单元、波形产生单元、相位处理单元、基带数据生成单元；其中，所述参数配置单元用于通过数据接口总线获取ARM端从上位配置下发的线性调频参数，所述波形产生单元用于根据配置下发的线性调频参数，在FPGA内部生成相应的波形数据，在生成波形数据的同时，根据线性调频的扫频周期和扫频带宽参数调整波形的周期和幅度，所述相位处理单元用于对匹配好调制参数后的数据波形进行积分处理，获取瞬时相位值，所述基带数据生成单元用于利用正余弦查找表对积分后的瞬时相位值进行查表处理，获取瞬时相位值对应的正余弦幅度数据，将余弦幅度数据作为I路基带数据，将正弦幅度数据作为Q路基带数据；所述高速DAC即DAC单元，所述DAC单元用于对输出的IQ两路基带数据进行数模转换，将数字基带数据转换成模拟信号流输出至IQ调制器；所述IQ调制器即IQ调制器单元，所述IQ调制器单元用于将IQ两路模拟信号流输入至IQ调制器与外输入载波信号进行正交调制，最终输出线性调频信号。
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