CN115801522A - 一种两路相参线性调频信号的生成方法、系统及相关设备 - Google Patents
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Abstract
本申请公开了一种两路相参线性调频信号的生成方法、系统及相关设备，该方法包括：基于预设的线性调频参数、FPGA主控模块的工作时钟和数据传输速率，计算得到目标频点数和目标带宽；基于目标频点数、目标带宽以及基带信号，调用FPGA主控模块中的数字合成模块，生成具有目标带宽的IQ两路线性调频数字信号，并分别转换成一组目标数据序列，每一目标数据点包含对应于目标数据点所在时间点的I路信息和Q路信息；将每一组目标数据序列周期性地传输至数模转换模块，并利用数模转换模块基于各组目标数据序列生成两路相参线性调频信号。两路相参线性调频信号带宽可高达1G，为雷达发射系统提供了新的方案，有效提高了雷达的抗干扰能力。
Description
技术领域
本申请涉及雷达信号生成技术领域，更具体地说，是涉及一种两路相参线性调频信号的生成方法、系统及相关设备。
背景技术
在雷达探测领域，为了提高测距精度与分辨能力，对雷达的发射波形提出了大时宽带宽积的要求。两路相参雷达信号波形的产生可作为雷达发射系统，有效的提高抗干扰能力，对雷达整体系统设计具有重要的意义。目前此领域，大带宽、大扫频斜率的线性调频雷达波形的产生主要是通过锁相环（PLL）产生或者直接通过数字频率合成（DDS）。
锁相环产生信号的缺点是：当扫频斜率过大时，受到锁相环单扫频点锁定时间的限制，意味着单位时间内的扫频点数就会减少，导致雷达波形的线性度较差。该类方法由于其模拟电路固有的缺陷，导致其产生过程容易受到干扰，影响波形的质量。此外，利用锁相环产生线性调频信号，每个锁相环单频点锁定的时间、相位等都是随机的，很难产生两路相参的线性调频信号。
直接数字频率合成产生信号的缺点是：频率控制字的改变往往需要通过SPI或I2C协议来改变，受到传输速率的限制，很难在极短时间内产生大带宽的线性调频信号。
发明内容
有鉴于此，本申请提供了一种两路相参线性调频信号的生成方法、系统及相关设备，以解决至少一个上述提出的技术问题。
为实现上述目的，本申请第一方面提供了一种两路相参线性调频信号的生成方法，包括：
基于预设的线性调频参数、FPGA主控模块的工作时钟和FPGA主控模块至数模转换模块的数据传输速率，计算得到目标频点数和目标带宽；
基于所述目标频点数、所述目标带宽以及基带信号，调用所述FPGA主控模块中的数字合成模块，生成具有所述目标带宽的IQ两路线性调频数字信号；
将所述IQ两路线性调频数字信号分别转换成一组目标数据序列，所述目标数据序列中的每一目标数据点包含对应于所述目标数据点所在时间点的I路信息和Q路信息；
将每一组目标数据序列周期性地传输至所述数模转换模块，并利用所述数模转换模块基于各组目标数据序列生成两路相参线性调频信号，其中，预先利用所述线性调频参数对所述数模转换模块进行了载频信息的设置。
优选地，所述线性调频参数包括扫频带宽和扫频时间；
基于预设的线性调频参数、FPGA主控模块的工作时钟和FPGA主控模块至数模转换模块的数据输入速率，计算得到目标频点数和目标带宽的过程，包括：
利用下述方程式计算得到目标频点数p：
利用下述方程式计算得到目标带宽B1：
；
其中，t为扫频时间，r为FPGA主控模块至数模转换模块的数据传输速率，f为FPGA主控模块的工作时钟，B为扫频带宽。
优选地，将每一组目标数据序列周期性地传输至所述数模转换模块的过程，包括：
周期性地利用所述FPGA主控模块中的FIFO模块从DDR4内存中读取每一组目标数据序列中的各目标数据点；
基于JESD204B协议将每一组目标数据序列中的各目标数据点组装成一个数据帧，并利用所述FPGA主控模块中的两个JESD204B-TX IP核分别将每一数据帧传输至所述数模转换模块；
其中，所述FPGA主控模块中的两个JESD204B-TX IP核和所述数模转换模块的传输参数预先设置为一致，所述传输参数包括CS、L、F、K、N、NP、S；各组目标数据序列被预先存储在所述DDR4内存中。
优选地，所述IQ两路线性调频数字信号中的每一路IQ线性调频数字信号包括用于表征I路线性调频数字信号的第一数据序列，以及，用于表征Q路线性调频数字信号的第二数据序列；
将所述IQ两路线性调频数字信号分别转换成一组目标数据序列的过程，包括：
针对每一路IQ线性调频数字信号：
将所述第一数据序列及所述第二数据序列合并成一个目标数据序列，所述目标数据序列中的每一目标数据点由所述第一数据序列中的第一数据点与所述第二数据序列中的第二数据点按位拼接而成，其中，所述目标数据点、所述第一数据点以及所述第二数据点具有相同的序列位置。
优选地，所述线性调频参数还包括目标周期；
周期性地利用所述FPGA主控模块中的FIFO模块从DDR4内存中读取每一组目标数据序列中的各目标数据点的过程，包括：
利用所述FPGA主控模块中的FIFO模块逐个地从DDR4内存中读取目标数据序列中的目标数据点，并利用所述FPGA主控模块中的数据计数模块对读取到的目标数据点进行计数；
判断所述数据计数模块中的计数值是否达到目标频点数；
若否，返回执行利用所述FPGA主控模块中的FIFO模块逐个地从DDR4内存中读取目标数据序列中的目标数据点的步骤；
若是，利用所述FPGA主控模块中的延时计数模块开启计时，并将所述数据计数模块清零；
判断所述延时计数模块中的计时值是否达到计时阈值，所述计时阈值等于所述目标周期减去所述扫频时间；
若是，返回执行利用所述FPGA主控模块中的FIFO模块逐个地从DDR4内存中读取目标数据序列中的目标数据点的步骤。
优选地，所述数模转换模块为AD917x系列芯片；所述线性调频参数包括初始频率和频差；
利用所述线性调频参数对所述数模转换模块的载频信息进行设置的过程，包括：
基于所述初始频率和所述频差，确定第一载频频率和第二载频频率；
利用所述FPGA主控模块通过SPI协议将所述AD917x系列芯片的接收模式设置为dual-link模式，以及将所述AD917x系列芯片的两路数字上变频器的载频频率分别设置为所述第一载频频率和所述第二载频频率。
优选地，利用所述数模转换模块基于各组目标数据序列生成两路相参线性调频信号的过程，包括：
利用所述AD917x系列芯片将各组目标数据序列进行数字上变频处理，得到两路上边带数据；
利用所述AD917x系列芯片将所述两路上边带数据通过所述AD917x系列芯片的两路DAC输出，得到两路相参线性调频信号。
本申请第二方面提供了一种两路相参线性调频信号的生成系统，包括：
频点数及带宽确定单元，用于基于预设的线性调频参数、FPGA主控模块的工作时钟和FPGA主控模块至数模转换模块的数据传输速率，计算得到目标频点数和目标带宽；
两路数字信号生成单元，用于基于所述目标频点数、所述目标带宽以及基带信号，调用所述FPGA主控模块中的数字合成模块，生成具有所述目标带宽的IQ两路线性调频数字信号；
调频数字信号转换单元，用于将所述IQ两路线性调频数字信号分别转换成一组目标数据序列，所述目标数据序列中的每一目标数据点包含对应于所述目标数据点所在时间点的I路信息和Q路信息；
相参模拟信号生成单元，用于将每一组目标数据序列周期性地传输至所述数模转换模块，并利用所述数模转换模块基于各组目标数据序列生成两路相参线性调频信号，其中，预先利用所述线性调频参数对所述数模转换模块进行了载频信息的设置。
本申请第三方面提供了一种两路相参线性调频信号的生成设备，包括：存储器和处理器；
所述存储器，用于存储程序；
所述处理器，用于执行所述程序，实现上述的两路相参线性调频信号的生成方法的各个步骤。
本申请第四方面提供了一种存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时，实现如上述的两路相参线性调频信号的生成方法的各个步骤。
经由上述的技术方案可知，本申请首先基于预设的线性调频参数、FPGA主控模块的工作时钟和FPGA主控模块至数模转换模块的数据传输速率，计算得到目标频点数和目标带宽。其中，所述线性调频参数可修改，使得所述方法具有较高的应用灵活性。然后，基于所述目标频点数、所述目标带宽以及基带信号，调用所述FPGA主控模块中的数字合成模块生成具有所述目标带宽的IQ两路线性调频数字信号。接着，将所述IQ两路线性调频数字信号分别转换成一组目标数据序列，所述目标数据序列中的每一目标数据点包含对应于所述目标数据点所在时间点的I路信息和Q路信息。通过所述转换操作，使得。目标数据序列中的每一目标数据点同时融合了I路信息和Q路信息，便于后续的处理。最后，将每一组目标数据序列周期性地传输至所述数模转换模块，并利用所述数模转换模块基于各组目标数据序列生成两路相参线性调频信号，其中，预先利用所述线性调频参数对所述数模转换模块进行了载频信息的设置，使得所述数模转换模块可以依照设置的载频频率进行调频。本申请所生成的两路相参线性调频信号带宽可高达1G，为雷达的发射系统提供了新的方案，有效提高了雷达的抗干扰能力。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例公开的两路相参线性调频信号的生成方法所涉及的模块组成示意图；
图2为本申请实施例公开的两路相参线性调频信号的生成方法的示意图；
图3示例了本申请实施例公开的将处理后的IQ两路线性调频数字信号存储到DDR4内存的流程图；
图4为本申请实施例公开的由IQ两路线性调频数字信号生成目标数据序列的示意图；
图5为本申请实施例公开的周期性地从DDR4内存中读取目标数据序列中的各目标数据点的示意图；
图6为本申请实施例公开的两路相参线性调频信号的生成系统的示意图；
图7为本申请实施例公开的两路相参线性调频信号的生成设备的示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1，本申请实施例提供的两路相参线性调频信号的生成方法所涉及的功能模块主要包括FPGA主控模块、数字合成模块和数模转换模块，其中，数字合成模块可以集成设置在FPGA主控模块中，主要用于合成线性调频数字信号；数模转换模块主要用于将线性调频数字信号转换为线性调频模拟信号，并对该线性调频模拟信号进行调频后输出；FPGA主控模块主要用于完成各模块的配置，并协调控制各模块之间的工作。
此外，该FPGA主控模块还设置有FIFO IP、数据计数模块、延时计数模块、载频设置模块及数据组帧模块，这些组件的功能在后文提供的两路相参线性调频信号的生成方法中进行描述。
下面介绍本申请实施例提供的两路相参线性调频信号的生成方法。请参阅图2，本申请实施例提供的两路相参线性调频信号的生成方法可以包括如下步骤：
步骤S101，基于预设的线性调频参数、FPGA主控模块的工作时钟和FPGA主控模块至数模转换模块的数据传输速率，计算得到目标频点数和目标带宽。
其中，该线性调频参数用于约束线性调频数字信号的带宽、频点数及载频频率等，这些参数并非写死在FPGA代码里，可以接受灵活修改。
步骤S102，基于目标频点数、目标带宽以及基带信号，调用FPGA主控模块中的数字合成模块，生成具有该目标带宽的IQ两路线性调频数字信号。
示例性地，该数字合成模块可以是FPGA中的DDS IP核，DDS IP核可以依据频点数、工作时钟以及基带信号而产生0至目标带宽的IQ两路线性调频信号。
步骤S103，将IQ两路线性调频数字信号分别转换成一组目标数据序列。
其中，目标数据序列中的每一目标数据点包含对应于该目标数据点所在时间点的I路信息和Q路信息，即每一目标数据点同时融合了对应时间点处的I路信息和Q路信息。
步骤S104，将每一组目标数据序列周期性地传输至数模转换模块，并利用数模转换模块生成两路相参线性调频信号。
其中，预先利用线性调频参数对数模转换模块进行了载频信息的设置。可以理解的是，为顺利完成FPGA主控模块至数模转换模块的数据传输，需要实现对双方的通信参数进行设置。
本申请首先基于预设的线性调频参数、FPGA主控模块的工作时钟和FPGA主控模块至数模转换模块的数据传输速率，计算得到目标频点数和目标带宽。其中，所述线性调频参数可修改，使得所述方法具有较高的应用灵活性。然后，基于所述目标频点数、所述目标带宽以及基带信号，调用所述FPGA主控模块中的数字合成模块生成具有所述目标带宽的IQ两路线性调频数字信号。接着，将所述IQ两路线性调频数字信号分别转换成一组目标数据序列，所述目标数据序列中的每一目标数据点包含对应于所述目标数据点所在时间点的I路信息和Q路信息。通过所述转换操作，使得。目标数据序列中的每一目标数据点同时融合了I路信息和Q路信息，便于后续的处理。最后，将每一组目标数据序列周期性地传输至所述数模转换模块，并利用所述数模转换模块基于各组目标数据序列生成两路相参线性调频信号，其中，预先利用所述线性调频参数对所述数模转换模块进行了载频信息的设置，使得所述数模转换模块可以依照设置的载频频率进行调频。本申请所生成的两路相参线性调频信号带宽可高达1G，为雷达的发射系统提供了新的方案，有效提高了雷达的抗干扰能力。
在本申请的一些实施例中，步骤S101中提及的线性调频参数可以包括扫频带宽和扫频时间。
步骤S101基于预设的线性调频参数、FPGA主控模块的工作时钟和FPGA主控模块至数模转换模块的数据输入速率，计算得到目标频点数和目标带宽的过程，可以包括：
S1，利用下述方程式计算得到目标频点数p：
S2，利用下述方程式计算得到目标带宽B1：
；
其中，t为扫频时间，r为FPGA主控模块至数模转换模块的数据传输速率，f为FPGA主控模块的工作时钟，B为扫频带宽。
在本申请的一些实施例中，步骤S104将每一组目标数据序列周期性地传输至数模转换模块的过程，可以包括：
S1，周期性地利用FPGA主控模块中的FIFO模块从DDR4内存中读取每一组目标数据序列中的各目标数据点。
S2，基于JESD204B协议将每一组目标数据序列中的各目标数据点组装成一个数据帧，并FPGA主控模块中的两个JESD204B-TX IP核分别将每一数据帧传输至数模转换模块。
其中，这两个JESD204B-TX IP核和数模转换模块的JESD204B协议传输参数预先设置为一致，这些传输参数可以包括CS、L、F、K、N、NP、S，示例性地，部分参数可以设置如下：CS=1，L=4，F=3，K=32，N=11，S=3。各组目标数据序列被预先存储在DDR4内存中。
示例性地，请参阅图3，首先对FPGA主控模块中的两个JESD204B-TX IP核进行参数设置；然后对数模转换模块的JESD204B IP核进行参数设置（图中示例了数模转换模块为AD9174的情况）；然后接收用户输入的线性调频参数；接着对AD9174的两路载频频率进行设置；然后计算出目标频点数，调用FPGA主控模块中的数字合成模块（图中示例了数字合成模块为DDS IP的情况）产生IQ两路数据，这两路数据为线性调频数字信号的数据；最后将IQ两路线性调频数字信号转换后得到的两组目标数据序列存储到DDR4内存中。
在本申请的一些实施例中，IQ两路线性调频数字信号中的每一路IQ线性调频数字信号包括用于表征I路线性调频数字信号的第一数据序列，以及，用于表征Q路线性调频数字信号的第二数据序列。请参阅图4，以其中一路IQ线性调频数字信号为例，第一数据序列为
，第二数据序列为
，其中，p为目标频点数。
由IQ两路线性调频数字信号分别转换成一组目标数据序列的过程，可以包括：
针对每一路IQ线性调频数字信号：
将第一数据序列及第二数据序列合并成一个目标数据序列。
其中，目标数据序列中的每一目标数据点由第一数据序列中的第一数据点与第二数据序列中的第二数据点按位拼接而成，目标数据点、第一数据点以及第二数据点具有相同的序列位置。
具体地，如图4所示，第一数据序列中序列位置i处的第一数据点为
，第二数据序列中序列位置i处的第二数据点为
，其中，
与
均为16位的数据，按位拼接后，得到32位的目标数据点
。在数据组帧中，取每个I、Q数据的高12位拼接成128位的数据，512位的数据最终组成3组128位数据。
在本申请的一些实施例中，步骤S101中提及的线性调频参数还可以包括目标周期。请参阅图5，上述S1周期性地利用FPGA主控模块中的FIFO模块从DDR4内存中读取每一组目标数据序列中的各目标数据点的过程，可以包括：
S11，利用FPGA主控模块中的FIFO模块逐个地从DDR4内存中读取目标数据序列中的目标数据点，并利用FPGA主控模块中的数据计数模块对读取到的目标数据点进行计数。
S12,判断数据计数模块中的计数值是否达到目标频点数。若是，执行S13；若否，返回执行S11。
S13，利用FPGA主控模块中的延时计数模块开启计时，并将数据计数模块清零。
S14，判断延时计数模块中的计时值是否达到计时阈值。若是，返回执行S11；若否，继续等待。
其中，该计时阈值等于目标周期减去扫频时间，即：
其中，
为计时阈值，T为目标周期，t为扫频时间。
通过上述计数及延时操作，可以实现周期性地从DDR4内存中读取各目标数据点，而各目标数据点将被传输至数模转换模块，以便得到预期的线性调频信号波形。
在本申请的一些实施例中，步骤S103中提及的数模转换模块为AD917x系列芯片，具体地，可以为AD9171、AD9172、AD9173、AD9174、AD9176中的任何一种芯片。其作用是实现JESD204B数据接收、数字上变频、DAC输出等功能。步骤S101中提及的线性调频参数还可以包括初始频率和频差。在步骤S103之前预先利用线性调频参数对数模转换模块的载频信息进行设置的过程，可以包括：
S1，基于初始频率和频差，确定第一载频频率和第二载频频率。
示例性地，假设初始频率为
，频差为
，那么，可以将第一载频频率
确定为
，将第二载频频率
确定为
。
S2，利用FPGA主控模块通过SPI协议将AD917x系列芯片的接收模式设置为dual-link模式，以及将AD917x系列芯片的两路数字上变频器的载频频率分别设置为第一载频频率和第二载频频率。
在本申请的一些实施例中，步骤S103利用数模转换模块生成两路相参线性调频信号的过程，可以包括：
S1，利用AD917x系列芯片将各组目标数据序列进行数字上变频处理，得到两路上边带数据。
S2，利用AD917x系列芯片将两路上边带数据通过两路DAC输出，得到两路相参线性调频信号。
下面对本申请实施例提供的两路相参线性调频信号的生成系统进行描述，下文描述的两路相参线性调频信号的生成系统与上文描述的两路相参线性调频信号的生成方法可相互对应参照。
请参见图6，本申请实施例提供的两路相参线性调频信号的生成系统，可以包括：
频点数及带宽确定单元21，用于基于预设的线性调频参数、FPGA主控模块的工作时钟和FPGA主控模块至数模转换模块的数据传输速率，计算得到目标频点数和目标带宽；
两路数字信号生成单元22，用于基于所述目标频点数、所述目标带宽以及基带信号，调用所述FPGA主控模块中的数字合成模块生成具有所述目标带宽的IQ两路线性调频数字信号；
调频数字信号转换单元23，用于将所述IQ两路线性调频数字信号分别转换成一组目标数据序列，所述目标数据序列中的每一目标数据点包含对应于所述目标数据点所在时间点的I路信息和Q路信息；
相参模拟信号生成单元24，用于将每一组目标数据序列周期性地传输至所述数模转换模块，并利用所述数模转换模块基于各组目标数据序列生成两路相参线性调频信号，其中，预先利用所述线性调频参数对所述数模转换模块进行了载频信息的设置。
在本申请的一些实施例中，所述线性调频参数包括扫频带宽和扫频时间；频点数及带宽确定单元21基于预设的线性调频参数、FPGA主控模块的工作时钟和FPGA主控模块至数模转换模块的数据输入速率，计算得到目标频点数和目标带宽的过程，可以包括：
利用下述方程式计算得到目标频点数p：
利用下述方程式计算得到目标带宽B1：
；
其中，t为扫频时间，r为FPGA主控模块至数模转换模块的数据传输速率，f为FPGA主控模块的工作时钟，B为扫频带宽。
在本申请的一些实施例中，相参模拟信号生成单元24将每一组目标数据序列周期性地传输至所述数模转换模块的过程，包括：
周期性地利用所述FPGA主控模块中的FIFO模块从DDR4内存中读取每一组目标数据序列中的各目标数据点；
基于JESD204B协议将每一组目标数据序列中的各目标数据点组装成一个数据帧，并利用所述FPGA主控模块中的两个JESD204B-TX IP核分别将每一数据帧传输至所述数模转换模块；
其中，所述FPGA主控模块中的两个JESD204B-TX IP核和所述数模转换模块的传输参数预先设置为一致，所述传输参数包括CS、L、F、K、N、NP、S；各组目标数据序列被预先存储在所述DDR4内存中。
在本申请的一些实施例中，所述IQ两路线性调频数字信号中的每一路IQ线性调频数字信号包括用于表征I路线性调频数字信号的第一数据序列，以及，用于表征Q路线性调频数字信号的第二数据序列；
将所述IQ两路线性调频数字信号分别转换成一组目标数据序列的过程，包括：
针对每一路IQ线性调频数字信号：
将所述第一数据序列及所述第二数据序列合并成一个目标数据序列，所述目标数据序列中的每一目标数据点由所述第一数据序列中的第一数据点与所述第二数据序列中的第二数据点按位拼接而成，其中，所述目标数据点、所述第一数据点以及所述第二数据点具有相同的序列位置。
在本申请的一些实施例中，所述线性调频参数还包括目标周期；相参模拟信号生成单元24周期性地利用所述FPGA主控模块中的FIFO模块从DDR4内存中读取目标数据序列中的各目标数据点的过程，可以包括：
利用所述FPGA主控模块中的FIFO模块逐个地从DDR4内存中读取每一组目标数据序列中的目标数据点，并利用所述FPGA主控模块中的数据计数模块对读取到的目标数据点进行计数；
判断所述数据计数模块中的计数值是否达到目标频点数；
若否，返回执行利用所述FPGA主控模块中的FIFO模块逐个地从DDR4内存中读取目标数据序列中的目标数据点的步骤；
若是，利用所述FPGA主控模块中的延时计数模块开启计时，并将所述数据计数模块清零；
判断所述延时计数模块中的计时值是否达到计时阈值，所述计时阈值等于所述目标周期减去所述扫频时间；
若是，返回执行利用所述FPGA主控模块中的FIFO模块逐个地从DDR4内存中读取目标数据序列中的目标数据点的步骤。
在本申请的一些实施例中，所述数模转换模块为AD917x系列芯片；所述线性调频参数包括初始频率和频差；利用所述线性调频参数对所述数模转换模块的载频信息进行设置的过程，可以包括：
基于所述初始频率和所述频差，确定第一载频频率和第二载频频率；
利用所述FPGA主控模块通过SPI协议将所述AD917x系列芯片的接收模式设置为dual-link模式，以及将所述AD917x系列芯片的两路数字上变频器的载频频率分别设置为所述第一载频频率和所述第二载频频率。
在本申请的一些实施例中，相参模拟信号生成单元24利用所述数模转换模块基于各组目标数据序列生成两路相参线性调频信号的过程，可以包括：
利用所述AD917x系列芯片将各组目标数据序列进行数字上变频处理，得到两路上边带数据；
利用所述AD917x系列芯片将所述两路上边带数据通过所述AD917x系列芯片的两路DAC输出，得到两路相参线性调频信号。
本申请实施例提供的两路相参线性调频信号的生成系统可应用于两路相参线性调频信号的生成设备，如计算机等。可选的，图7示出了两路相参线性调频信号的生成设备的硬件结构框图，参照图7，两路相参线性调频信号的生成设备的硬件结构可以包括：至少一个处理器31，至少一个通信接口32，至少一个存储器33和至少一个通信总线34。
在本申请实施例中，处理器31、通信接口32、存储器33、通信总线34的数量为至少一个，且处理器31、通信接口32、存储器33通过通信总线34完成相互间的通信；
处理器31可能是一个中央处理器CPU，或者是特定集成电路ASIC（ApplicationSpecific Integrated Circuit），或者是被配置成实施本申请实施例的一个或多个集成电路等；
存储器33可能包含高速RAM存储器，也可能还包括非易失性存储器（non-volatilememory）等，例如至少一个磁盘存储器；
其中，存储器33存储有程序，处理器31可调用存储器33存储的程序，所述程序用于：
基于预设的线性调频参数、FPGA主控模块的工作时钟和FPGA主控模块至数模转换模块的数据传输速率，计算得到目标频点数和目标带宽；
基于所述目标频点数、所述目标带宽以及基带信号，调用所述FPGA主控模块中的数字合成模块，生成具有所述目标带宽的IQ两路线性调频数字信号；
将所述IQ两路线性调频数字信号分别转换成一组目标数据序列，所述目标数据序列中的每一目标数据点包含对应于所述目标数据点所在时间点的I路信息和Q路信息；
将每一组目标数据序列周期性地传输至所述数模转换模块，并利用所述数模转换模块基于各组目标数据序列生成两路相参线性调频信号，其中，预先利用所述线性调频参数对所述数模转换模块进行了载频信息的设置。
可选的，所述程序的细化功能和扩展功能可参照上文描述。
本申请实施例还提供一种存储介质，该存储介质可存储有适于处理器执行的程序，所述程序用于：
基于预设的线性调频参数、FPGA主控模块的工作时钟和FPGA主控模块至数模转换模块的数据传输速率，计算得到目标频点数和目标带宽；
基于所述目标频点数、所述目标带宽以及基带信号，调用所述FPGA主控模块中的数字合成模块，生成具有所述目标带宽的IQ两路线性调频数字信号；
将所述IQ两路线性调频数字信号分别转换成一组目标数据序列，所述目标数据序列中的每一目标数据点包含对应于所述目标数据点所在时间点的I路信息和Q路信息；
将每一组目标数据序列周期性地传输至所述数模转换模块，并利用所述数模转换模块基于各组目标数据序列生成两路相参线性调频信号，其中，预先利用所述线性调频参数对所述数模转换模块进行了载频信息的设置。
可选的，所述程序的细化功能和扩展功能可参照上文描述。
综上所述：
本申请首先基于预设的线性调频参数、FPGA主控模块的工作时钟和FPGA主控模块至数模转换模块的数据传输速率，计算得到目标频点数和目标带宽。其中，所述线性调频参数可修改，使得所述方法具有较高的应用灵活性。然后，基于所述目标频点数、所述目标带宽以及基带信号，调用所述FPGA主控模块中的数字合成模块生成具有所述目标带宽的IQ两路线性调频数字信号。接着，将所述IQ两路线性调频数字信号分别转换成一组目标数据序列，所述目标数据序列中的每一目标数据点包含对应于所述目标数据点所在时间点的I路信息和Q路信息。通过所述转换操作，使得。目标数据序列中的每一目标数据点同时融合了I路信息和Q路信息，便于后续的处理。最后，将每一组目标数据序列周期性地传输至所述数模转换模块，并利用所述数模转换模块基于各组目标数据序列生成两路相参线性调频信号，其中，预先利用所述线性调频参数对所述数模转换模块进行了载频信息的设置，使得所述数模转换模块可以依照设置的载频频率进行调频。本申请所生成的两路相参线性调频信号带宽可高达1G，为雷达的发射系统提供了新的方案，有效提高了雷达的抗干扰能力。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间可以根据需要进行组合，且相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种两路相参线性调频信号的生成方法，其特征在于，包括：
基于预设的线性调频参数、FPGA主控模块的工作时钟和FPGA主控模块至数模转换模块的数据传输速率，计算得到目标频点数和目标带宽；
基于所述目标频点数、所述目标带宽以及基带信号，调用所述FPGA主控模块中的数字合成模块，生成具有所述目标带宽的IQ两路线性调频数字信号；
将所述IQ两路线性调频数字信号分别转换成一组目标数据序列，所述目标数据序列中的每一目标数据点包含对应于所述目标数据点所在时间点的I路信息和Q路信息；
将每一组目标数据序列周期性地传输至所述数模转换模块，并利用所述数模转换模块基于各组目标数据序列生成两路相参线性调频信号，其中，预先利用所述线性调频参数对所述数模转换模块进行了载频信息的设置。
2.根据权利要求1所述的方法，其特征在于，所述线性调频参数包括扫频带宽和扫频时间；
基于预设的线性调频参数、FPGA主控模块的工作时钟和FPGA主控模块至数模转换模块的数据输入速率，计算得到目标频点数和目标带宽的过程，包括：
利用下述方程式计算得到目标频点数p：
利用下述方程式计算得到目标带宽B1：
其中，t为扫频时间，r为FPGA主控模块至数模转换模块的数据传输速率，f为FPGA主控模块的工作时钟，B为扫频带宽。
3.根据权利要求2所述的方法，其特征在于，将每一组目标数据序列周期性地传输至所述数模转换模块的过程，包括：
周期性地利用所述FPGA主控模块中的FIFO模块从DDR4内存中读取每一组目标数据序列中的各目标数据点；
基于JESD204B协议将每一组目标数据序列中的各目标数据点组装成一个数据帧，并利用所述FPGA主控模块中的两个JESD204B-TX IP核分别将每一数据帧传输至所述数模转换模块；
其中，所述FPGA主控模块中的两个JESD204B-TX IP核和所述数模转换模块的传输参数预先设置为一致，所述传输参数包括CS、L、F、K、N、NP、S；各组目标数据序列被预先存储在所述DDR4内存中。
4.根据权利要求3所述的方法，其特征在于，所述IQ两路线性调频数字信号中的每一路IQ线性调频数字信号包括用于表征I路线性调频数字信号的第一数据序列，以及，用于表征Q路线性调频数字信号的第二数据序列；
将所述IQ两路线性调频数字信号分别转换成一组目标数据序列的过程，包括：
针对每一路IQ线性调频数字信号：
将所述第一数据序列及所述第二数据序列合并成一个目标数据序列，所述目标数据序列中的每一目标数据点由所述第一数据序列中的第一数据点与所述第二数据序列中的第二数据点按位拼接而成，其中，所述目标数据点、所述第一数据点以及所述第二数据点具有相同的序列位置。
5.根据权利要求3所述的方法，其特征在于，所述线性调频参数还包括目标周期；
周期性地利用所述FPGA主控模块中的FIFO模块从DDR4内存中读取每一组目标数据序列中的各目标数据点的过程，包括：
利用所述FPGA主控模块中的FIFO模块逐个地从DDR4内存中读取目标数据序列中的目标数据点，并利用所述FPGA主控模块中的数据计数模块对读取到的目标数据点进行计数；
判断所述数据计数模块中的计数值是否达到目标频点数；
若否，返回执行利用所述FPGA主控模块中的FIFO模块逐个地从DDR4内存中读取目标数据序列中的目标数据点的步骤；
若是，利用所述FPGA主控模块中的延时计数模块开启计时，并将所述数据计数模块清零；
判断所述延时计数模块中的计时值是否达到计时阈值，所述计时阈值等于所述目标周期减去所述扫频时间；
若是，返回执行利用所述FPGA主控模块中的FIFO模块逐个地从DDR4内存中读取目标数据序列中的目标数据点的步骤。
6.根据权利要求1所述的方法，其特征在于，所述数模转换模块为AD917x系列芯片；所述线性调频参数包括初始频率和频差；
利用所述线性调频参数对所述数模转换模块的载频信息进行设置的过程，包括：
基于所述初始频率和所述频差，确定第一载频频率和第二载频频率；
利用所述FPGA主控模块通过SPI协议将所述AD917x系列芯片的接收模式设置为dual-link模式，以及将所述AD917x系列芯片的两路数字上变频器的载频频率分别设置为所述第一载频频率和所述第二载频频率。
7.根据权利要求6所述的方法，其特征在于，利用所述数模转换模块基于各组目标数据序列生成两路相参线性调频信号的过程，包括：
利用所述AD917x系列芯片将各组目标数据序列进行数字上变频处理，得到两路上边带数据；
利用所述AD917x系列芯片将所述两路上边带数据通过所述AD917x系列芯片的两路DAC输出，得到两路相参线性调频信号。
8.一种两路相参线性调频信号的生成系统，其特征在于，包括：
频点数及带宽确定单元，用于基于预设的线性调频参数、FPGA主控模块的工作时钟和FPGA主控模块至数模转换模块的数据传输速率，计算得到目标频点数和目标带宽；
两路数字信号生成单元，用于基于所述目标频点数、所述目标带宽以及基带信号，调用所述FPGA主控模块中的数字合成模块，生成具有所述目标带宽的IQ两路线性调频数字信号；
调频数字信号转换单元，用于将所述IQ两路线性调频数字信号分别转换成一组目标数据序列，所述目标数据序列中的每一目标数据点包含对应于所述目标数据点所在时间点的I路信息和Q路信息；
相参模拟信号生成单元，用于将每一组目标数据序列周期性地传输至所述数模转换模块，并利用所述数模转换模块基于各组目标数据序列生成两路相参线性调频信号，其中，预先利用所述线性调频参数对所述数模转换模块进行了载频信息的设置。
9.一种两路相参线性调频信号的生成设备，其特征在于，包括：存储器和处理器；
所述存储器，用于存储程序；
所述处理器，用于执行所述程序，实现如权利要求1~7中任一项所述的两路相参线性调频信号的生成方法的各个步骤。
10.一种存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时，实现如权利要求1~7中任一项所述的两路相参线性调频信号的生成方法的各个步骤。
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