JP2002524968A

JP2002524968A - 精密タイミング生成器システムおよび方法

Info

Publication number: JP2002524968A
Application number: JP2000569536A
Authority: JP
Inventors: ジェイムズエル．リチャーズ，; プレストンジェット，; ラリーダブリュー．フラートン，; ローレンスイー．ラーソン，; デイビッドエイ．ロウ，
Original assignee: タイムドメインコーポレイション
Priority date: 1998-09-03
Filing date: 1999-09-03
Publication date: 2002-08-06
Also published as: NO20011084D0; US20020075976A1; WO2000014910A1; EP1499046A3; KR20010085755A; US6636573B2; EP1110340A1; AU767986B2; EP1499046A2; CA2342883A1; US6304623B1; NO20011084L; AU5801899A

Abstract

(57)【要約】超広帯域（ｕｗｂ）通信に適切な、精密タイミング生成器である。フレーム基準信号が、クロック信号の関数として生成される。第１のタイミング生成器は、公称周期と、公称周期に対して精密時間位置に発生する遷移とを有する粗タイミング信号を生成する。公称周期は、フレーム基準信号の関数である。時間位置は、第１の入力タイミングコマンドおよびクロック信号の関数である。第２のタイミング生成器は、第２の入力タイミングコマンドの関数として、少なくとも１つのタイミング遷移と、クロック信号とを生成する。結合器回路は、粗タイミング信号を用いて、少なくとも１つのタイミング遷移の１つを選択し、精密タイミング信号を出力する。精密タイミング信号は、フレーム基準信号に対し、高時間位置を有する。

Description

【発明の詳細な説明】

【０００１】（発明の分野）本発明は概して、無線システムに関し、より詳細には、通信システム、レーダ
、およびセキュリティシステム等のインパルス無線技術用の精密タイミング生成
器に関する。

【０００２】（関連技術）近年の通信技術の発展により、通信システムが超広帯域通信システムを提供す
ることが可能となった。超広帯域通信システムの多くの利点として、多チャンネ
ル化、耐ジャミング性、耐低検知可能性がある。

【０００３】超広帯域システムの利点は、インパルス無線通信システム（以下、インパルス
無線と呼ぶ）と呼ばれる、新たな革命的超広帯域技術によって一部証明されてい
る。インパルス無線についての最初の全面的な記載があるのは、全てＬａｒｒｙ
Ｗ．Ｆｕｌｌｅｒｔｏｎに付与された、米国特許第４，６４１，３１７（１
９８７年２月３日に発行）、米国特許第４，８１３，０５７（１９８９年３月１
４日に発行）、米国特許第４，９７９，１８６（１９９０年１２月１８日に発行
）、米国特許第５，３６３，１０８（１９９４年１１月８日に発行）、および米
国特許第４，７４３，９０６（１９８８年５月１０日に発行）を含む一連の特許
である。第２世代のインパルス無線特許としては、Ｆｕｌｌｅｒｔｏｎらに付与
された、米国特許第５，６７７，９２７（１９９７年１０月１４日に発行）、米
国特許第５，６８７，１６９（１９９７年１１月１１日に発行）、および同時係
属中の米国特許出願第０８／７６１，６０２（１９９６年１２月６日に出願；現
在は特許になっている）がある。本明細書中、これらの特許文書を参考のため援
用する。

【０００４】基本的なインパルス無線送信器は、短いガウスモノサイクルパルスを、パルス
間区間を厳密に制御した状態で発信する。インパルス無線システムは、パルス位
置変調を用いる。パルス位置変調は、時間変調の一形態であり、変調信号の各瞬
間サンプル値が、パルス位置を時間によって変調する。

【０００５】インパルス無線通信の場合、パルス間間隔は、２つの構成要素（すなわち、情
報要素および擬似乱数（ＰＮ）コード要素）によってパルス毎に変動する。広帯
域システムは一般的には、ＰＮコードを用いて、情報信号をかなり広範な周波数
帯に伝播する。広帯域受信器は、これらの信号を相関させ、元の情報信号を取り
出す。モノサイクルパルス自身が、固有の広帯域を有するため、広帯域システム
と異なり、インパルス無線通信用のＰＮコードは、エネルギー分散には必要ない
。インパルス無線システムの擬似乱数コードは、それよりも、多チャンネル化、
周波数領域におけるエネルギー平滑化、および耐ジャミング性（干渉性除去）の
ために用いられる。

【０００６】一般的に、インパルス無線受信器は、フロントエンドの相互相関器を有するホ
モダイン受信器である。フロントエンドは、モノサイクルパルスの電磁パルス列
を、１段の（ｓｉｎｇｌｅｓｔａｇｅ）ベースバンド信号にコヒーレントに変
換する。インパルス無線伝送のデータレートは典型的には、時間ベースとして用
いられる周期的タイミング信号の１部である。各データビット時間位置は、通常
、送信されるパルスの大部分を変調する。これにより、変調され、各１つのデー
タビットについて同一の形状のパルス列を含むコード化されたタイミング信号が
生じる。インパルス無線受信器の相互相関器は、複数のパルスを積分して、送信
される情報を復元する。

【０００７】インパルス無線通信システムにおいて、情報は典型的には、パルス位置変調に
よって変調される。これは、各パルスを送信する時間を、所定のパルス間の間隔
時間からわずかに変動させることである。通信チャンネルの効果を限定する１つ
の要因として、パルスを位置決めする際の精度がある。パルスをより精度良く位
置決めすると、通信エンジニアが通信チャンネルの高度な利用を達成することが
可能になる。

【０００８】インパルス無線レーダシステム等のレーダ位置判定および運動センサーの場合
、高精度および高解像度（ｒｅｓｏｌｕｔｉｏｎ）を達成するためには、正確な
パルス位置決めが重要である。既存のシステムの解像度に限界があるのは部分的
には、伝送される信号を正確なタイミングのシーケンスでコード化する能力に限
界があるためである。従って、タイミング信号を生成する精度を高くすると、高
解像度の位置および運動感知システムを得ることができる。

【０００９】インパルス無線通信およびレーダは、精密タイミング生成器から恩恵を受ける
２つの技術に過ぎない。また、精密タイミング生成器は、タイミング信号を正確
に位置決めすることが要求されるあらゆるシステムに用途が見出される。

【００１０】しかし、このような高精密パルスを生成するのは非常に困難である。一般的に
は、厳密に制御されたパルス間区間を有する、継続時間の短いパルスを生成する
ためには、精密の時間ベースが必要となる。現在利用可能なアナログまたはデジ
タル集積回路タイマは、このような精密パルスを生成することができない。代表
的なインパルス無線タイマシステムは、比較的複雑かつ高価であり、基板レベル
での作製は困難である。小型で、低電力で、かつ作製が容易なタイマデバイスは
、新しいインパルス無線による製品を可能にし、その利点をエンドユーザに付与
する。

【００１１】（発明の要旨）本発明は、急速に変化するタイミングコマンド入力に応答して、精密で、安定
性を有し、低ジッタで、かつ鋭敏なタイミング信号を提供するタイミング生成器
に関する。このような信号は、ＵＷＢトランシーバおよびレーダデバイスだけで
はなく、他の多くの産業アプリケーションおよび計測アプリケーションにとって
必要とされる。

【００１２】本発明に従って生成されるタイミング信号は、これもまた本システムにより生
成された時間フレーミング信号に対して精密に間隔付けられた（遅延された）時
間で信号遷移を生じる。フレーミング信号は典型的には、安定した基準として従
属的に動作する（ｓｌａｖｅ）。１つの実施形態において、この機能を達成する
ために位相ロックされたループ（ＰＬＬ）が用いられる。タイミングコマンドが
特定の設定時間要件を満たすと、関連付けられたフレーム信号遷移に対する精密
時間に出力タイミング信号遷移が配置される。初期／後期コマンド入力信号およ
び関連付けられたメカニズムが、１００％の時間コマンドカバーを可能にする（
すなわち、設定時間または準安定による制約により生じるギャップが無い状態）
ために備えられる。

【００１３】本発明は、この目的を達成するために、粗タイミング生成器および細密タイミ
ング生成器を利用する。粗タイミング生成器は、フレーミング間隔を規定し、そ
のフレーミング間隔をさらに粗タイミング間隔に細分化するために用いられる。
細密タイミング生成器は、粗タイミング間隔間の時間位置を規定するために用い
られる。

【００１４】粗タイミング生成器は、高速の同期型計数器と、入力コマンドラッチと、デジ
タルコンパレータとを用いる。１つの実施形態では、複数のポイントで入力コマ
ンドをラッチして、タイミングを１００％カバーすることを可能にする。別の実
施形態は、異なるフレーム速度および異なる基準タイマー周波数に対して本シス
テムを縮尺できるよう長さが選択可能な計数器を含む。これらの設定パラメータ
は、連続的にロード可能なコマンドレジスタを用いてロード可能である。

【００１５】細密遅延生成器は、移相回路に基づく。２つの例示的実施形態について説明す
る。一方の実施形態は、正弦／余弦乗算器の移相回路に基づき、他方の実施形態
は、ＲＬＣ切替要素移相回路に基づく。この正弦／余弦乗算器回路は、粗遅延ク
ロックの正弦波バージョンを所望の移相角の正弦および余弦を表すアナログ電圧
と共に用いて、２つの粗遅延間隔の間に、時間（位相）がシフトした正弦波のタ
イミング信号を部分的に生成する。１つの実施形態において、細密タイミング生
成器は、アナログコマンド入力を用い、その結果量子化されたというよりも連続
的な転送機能を有する。別の実施形態において、細密タイミング入力は、デジタ
ルであり、デジタル／アナログ変換器（ＤＡＣ）を駆動するメモリデバイスによ
ってマッピングされて、デジタル入力コマンドと関連付けられた正確なタイミン
グを生成する。この信号は、粗遅延信号と結合され、これらの２つの遅延の合計
である出力遅延信号を生成する。１つの実施形態において、この遅延生成器は、
１００％でタイミングをカバーすることが可能な２組の正弦／余弦生成器を備え
る。

【００１６】この結合器回路のユニークな利点として、粗遅延信号の方が最終的なタイミン
グ要求よりもエラーが多いという点がある。粗遅延信号は、複数の細密遅延信号
の中から選択を行うためだけに用いられる。細密遅延信号は、出力の精度を決定
する。

【００１７】この移相器の別の実施形態では、切り替えられた集合的要素位相ネットワーク
（ｓｗｉｔｃｈｅｄｌｕｍｐｅｄｅｌｅｍｅｎｔｐｈａｓｅｎｅｔｗｏ
ｒｋ）を用いる。この構成は、直接デジタル入力をとり、ＤＡＣまたは正弦／余
弦ルックアップ表を必要としない。

【００１８】本発明の１つの実施形態では、ランダムアクセスメモリ（ＲＡＭ）およびデジ
タル−アナログ変換器（ＤＡＣ）がＡＳＩＣの外部に設けられるように、粗遅延
部および細密遅延部をＳｉＧｅＡＳＩＣ（チップ）内に実現し、本システムを
区分化する。この実施形態において、チップがクロック周波数の影響を受けずに
一定の電流を導入するように、十分に差動的な電流のステアリング論理および差
動的アナログ増幅器内に回路を実現することから、さらなる利点が生じる。この
ことは、出力にジッタを導き得るチップ上の遷移を最小化する。

【００１９】ＵＷＢトランシーバのユニークな挑戦の１つとしては、これらのＵＷＢトラン
シーバは、安定性を有しかつ正確にタイミング設定（典型的には３０ピコ秒（ｐ
ｓ）まで）されたパルスで、ミリ秒（ｍｓ）の相関間隔にわたって安定性を有す
るパルスを必要とするだけでなく、トランシーバのタイミングがパルス間で劇的
に変化する必要がある点がある。この間隔は、１００ナノ秒（ｎｓ）オーダーで
あり得、実現に特有の標準的な１００ｎｓフレーム間隔に対して、千単位当たり
に小数部分まで正確である必要がある。本発明は、これらのタイミング要求を満
たす能力を証明し、ＡＳＩＣ形式で実施される場合、比較的経済性に優れたＵＷ
Ｂシステムを作成することを可能にする。

【００２０】簡略化のため、本発明を単一端の（ｓｉｎｇｌｅ−ｅｎｄｅｄ）の図面を参照
しながら説明するが、好適なインプリメンテーションでは、異なる回路を用いる
。様々な入力信号および出力信号を、差動的なものとして示す。

【００２１】本発明の利点は、タイミングパルスを時間内に精密に位置決めできる点である
。その結果、通信技術の発展が実現可能となる。例えば、パルス位置変調を用い
た通信システムにおいて、本発明の利点を用いて公称周期内にパルスのタイミン
グをより精密に位置決めすることにより、コード化および帯域において利得が達
成される。

【００２２】加えて、公称周期全体にわたって精密位置決めが達成可能であるため、周期全
体が通信用に利用可能となり、それによって通信システムの多チャンネル化が生
じる。

【００２３】レーダアプリケーションおよび運動センサーアプリケーションにおいても、利
点が実現される。出力パルスをより精密に位置決めすると、より高い解像度のレ
ーダおよび運動センサーシステムが可能となる。

【００２４】本発明のさらなる機能および利点ならびに本発明の様々な実施形態の構造およ
び動作について、添付の図面を参照しながら、以下に詳細に説明する。

【００２５】（好適な実施形態の詳細な説明）本発明を、添付図面を参照しながら説明する。図面中、類似の参照番号は、同
一または機能的に類似する構成要素を示す。さらに、参照番号の左端の桁（単数
または複数）は、その参照番号が初出した図面を示す。

【００２６】１．本発明の概要および説明本発明は、インパルス無線システムにおいて必要とされることが多い、非常に
鋭敏で精密のタイミング信号を生成するシステムおよび方法に関する。本発明に
よれば、粗タイミング生成器を用いて、定格フレーム間隔内に、粗タイミング信
号を粗時間間隔で生成する。細密タイミング生成器は、粗タイミング生成器と同
期して、粗時間間隔間を補間する１組の細密時間間隔を提供する。結合回路は、
粗タイミング信号を用いて、出力を導出する正確な細密タイミング信号を選択す
る。本システムは典型的には、安定した基準発振器ソースに対して位相ロックさ
れ、これにより良好かつ長期的なドリフト性能が得られる。例示的アプリケーシ
ョンにおいて、本システムは、５０ｎｓより短い設定時間で、１００ｎｓのフレ
ーム内においてサブナノセカンドのパルスの位置決めをおよそ１０ｐｓで行うた
めのタイミングを提供し得る。このタイミングは、インパルス無線通信およびレ
ーダ機器等におけるパルスの擬似乱数コード位置決めにとって必要である。

【００２７】２．本発明の重要性本発明を詳細に説明する前に、本発明の用途が見出される２つのシナリオの例
について説明することは有用である。これらのシナリオは、単なる例および本発
明の潜在的用途の理解を助けるものとして提供される。本発明がこれらのシナリ
オ内の用途に限定されることは意図されない。実際、広範な意味において、本発
明は、細密タイミング信号または細密タイミング遅延手段が要求または所望され
るあらゆるシステムにおいて実施可能である。従って本発明は、高速コンピュー
タアプリケーションおよび超広帯域通信システムに十分に適応される。本発明に
よるタイミング生成器によって提供される精度は、インパルスレーダおよび通信
システムにとって特に有益であるが、上述したように、本発明の用途はこのよう
なシステムに限定されない。

【００２８】図１は、超広帯域（例えば、インパルス無線）通信システムの一例を示す簡略
なブロック図である。ここで図１Ａを参照して、インパルス無線通信システムは
、送信器１０４（この送信器１０４は、独立の送信器またはトランシーバの送信
部分であり得る）と、図１Ｂの受信器１０８（この受信器１０８は、独立の受信
器またはトランシーバの受信部分であり得る）とを含む。

【００２９】変調をしない場合、送信器１０４は、所定の時間間隔で間隔付けられた周期的
な一連のパルスを送信する。パルスが位置する時刻を変更することによって、デ
ータがこの一連のパルス上に変調される。これは、パルス位置変調と呼ばれ得る
。図２Ａは、変調前のパルス列を示す図である。図２Ａに示す例において、パル
スは、参照符号Ｔ_Fで示す周期的間隔で送信される。例えば、変調前のパルスの
場合、各パルスは、１００ｎｓ毎に発生するようタイミング指定（ｔｉｍｅｄ）
され得る（ただし、他の周期も選択可能である）。本明細書において、周期をフ
レームと呼ぶ。従って、各フレームの長さは１００ｎｓである。

【００３０】しかし、パルスを周期的フレーム間隔で送信すると、パルスが周期的フレーム
間隔で送信されることは少ない。これは、各線にスペクトル強さが過度に集中し
た櫛状線（ｃｏｍｂｌｉｎｅ）スペクトルが発生するためである。これを回避
するため、パルスは、フレーム内で乱数間隔または擬似乱数間隔で送信され、こ
れにより、パルス位置が「乱数化」され、櫛状線が分散されてスペクトルが平坦
化される。送信器と受信器との間の同期を保持するために、これらのパルスを、
パルスの中央周波数において波の１／１０内に位置決めする必要があり、最高の
性能を得るためには、パルスは、フレーム内のどこにでも位置決めできるくらい
に鋭敏であるべきである。加えて、フレーム間の位置決めの相関は、最小限であ
るべきである。本発明は、このタイミングを提供することが可能なタイミングシ
ステムに関する。

【００３１】通信システムにおいて、信号に変調を加えることも必要である。これは、ＡＭ
、ＦＭ、パルス位置変調、および参照特許に記載の他の方法で実施可能である。
パルス位置変調が選択されるのは、その簡潔性および効率性のためである場合が
多い。図２Ｂに一例を示す。図２Ｂを参照して、Ｔ０は、上述したようなコード
オフセットにより規定される定格パルス位置である。Ｔ１は、変調によるさらな
るオフセットを有するパルス位置である。典型的なシステムは、位置Ｔ０におい
てデータ＝０についてパルスを送信し、位置Ｔ１においてデータ＝１についてパ
ルスを送信する。このシステムが機能するためには、タイミング生成器は、ノイ
ズに対して良好な信号を保持するために、変調時間シフトよりもずっと高い精度
でタイミングを提供する能力を有する必要がある。

【００３２】１を超えるパルスを用いて１つのデジタル情報ビットを表すことにより、さら
なる利点を得ることができる。各ビットに付随するパルスの集合から受信される
信号は、積分利得（ｉｎｔｅｇｒａｔｉｏｎｇａｉｎ）と呼ばれるプロセスに
おいて結合される。この結合プロセスは基本的には、受信された信号を、各ビッ
トのパルス数に各パルスに付随するノイズエネルギーに加算することである。Ｓ
Ｎ比は、加算されたパルス数の平方根分向上する。加算を適切に行うためには、
積分（加算）時間全体を通じて、タイミングが安定し、正確であることが要求さ
れる。

【００３３】再度図１Ａを参照して、時間ベース１０８は、精密タイミング生成器１２０を
駆動し、長期の安定した動作を確実にする。コード生成器１０２は、各新時間フ
レームについて、新しい時間オフセットコマンドを提供する。時間フレームクロ
ック（基準クロックとも呼ばれる）が、タイミング生成器からコード生成器へと
提供される。データが精密タイミング生成器１２０に供給され、精密タイミング
生成器１２０はデータに応じてタイミングを変調する。タイミング出力信号がパ
ルサー１２４に供給され、パルサー１２４は、アンテナ１２８によって送信され
るＲＦパルスを生成する。

【００３４】図１Ｂは、例示的インパルス無線受信器のブロック図である。図１Ｂを参照し
て、時間ベース１０８（送信器１０４内の時間ベース１０８と同じものか、また
は同類）は、上述した図１Ａの送信器と同様の長期の安定性を提供する精密タイ
ミング生成器１２０を駆動する。この場合を除いて、時間ベース１０８の周期性
および時間オフセットは、送信器に対してロックされなければならない。コード
生成器１１２は、送信器を駆動する１組のコードと同一の時間オフセットコマン
ドを提供する。その結果得られたタイミング信号は、アンテナ１２８により受信
される信号の形状に整合する相関テンプレート信号を生成するテンプレート生成
器１３２を駆動する（この相関は、サンプリングを含み、相関器／サンプラー１
３６のアパーチャ時間に対する信号積分を示す点に留意されたい）。１データビ
ットを含むパルスの集合からの相関信号は、加算アキュムレータ１４０内で加算
される。アキュムレータ１４０の出力は典型的には、積分サイクルの終了時に検
出器１４４（例えば、コンパレータ）によりサンプリングされデータビットが１
または０であるかどうかを判定する。また、相関信号は、受信される信号に対し
て受信器時間ベース１０８をロック工程に保持する追跡ループフィルタ１４８に
も供給される。さらなる詳細および改変は、参照される特許中に見受けられる。

【００３５】ここで、インパルスレーダ位置または運動センサーの用途について考える。図
３は、超広帯域レーダセンサーの簡略化されたブロック図である。このインパル
スレーダセンサーは、ターゲットに向かってパルスを送信し、反射されたパルス
を受信器によってオフセット時間によって決定される遅延時間で受信することに
より動作する。このオフセット時間は、距離ゲートと呼ばれる、同等の感度の距
離を決定する。典型的なインパルスレーダは、多数のパルスからの戻り信号を加
算して、信号をノイズに対して改良し、それによって所与のパルスエネルギーに
対して達成可能な動作距離を改良する。

【００３６】図３を参照して、時間ベース１０８は、精密タイミング生成器１２０を安定し
たクロックで駆動する。コード生成器１０２は、送信されるパルスの櫛状スペク
トルを分散し、複数のレーダの同時動作を提供するために用いられる擬似乱数時
間オフセットを供給する。異なるコードまたは異なるパルス周波数を用いて各レ
ーダを動作するように設定することにより、複数のレーダが同じ領域内で動作さ
れ得る。別の方法が参照特許に開示されている。精密タイミング生成器１２０は
、コード生成器の入力に従って、タイミングパルスをパルサー１２４に送達する
。パルサー１２４は、ＲＦパルス３０２をアンテナ１２８に送出し、送出された
ＲＦパルス３０２は、ターゲット３０４へと向かい、反射されたパルス３０６は
、受信アンテナ１２８によって受信され、相関器１３６に供給される。また、相
関器１３６には、（テンプレート生成器１３２からの）パルスの送信時間から特
定の時間だけ遅延しているテンプレート信号も供給される。この遅延は、時間オ
フセットブロック１５２により、テンプレート生成器１３２へと提供される。受
信された信号とテンプレート信号との相関結果は、パルス加算アキュムレータ１
４０へと供給される。複数のパルスの結果は、信号の処理および検出を行う処理
回路（またはコンピュータ）１６０へと供給される。信号を単に表示するだけの
場合もあり、信号が格納されている長期履歴のメモリから信号を減算して、運動
または変化を検出する場合もある。さらなる詳細ならびにアーキテクチャおよび
アルゴリズムの改変は、参照特許に見受けられる。

【００３７】従って、インパルス無線システムおよびインパルスレーダシステムは、本発明
による精密時間ベースから恩恵を受ける２つのシステムの例である。レーダに関
しては、本明細書中に開示されている精密時間ベースの用途はこれらの２つの例
示的システムに限定されず、実際、超広帯域システムにおける用途に限定されな
い点に留意されたい。本明細書中に提供される説明を読めば、本発明を別のシス
テムおよび環境において実施する方法は、当業者にとって明らかである。

【００３８】３．本発明図４は、本発明による精密タイミング生成器４００である。精密タイミング生
成器４００は、上述した図のブロック１２０に相当する。ここで図４を参照して
、精密タイミング生成器４００は、粗タイミング生成器４０４、細密タイミング
生成器４０８、および結合器４１２を含む、システムクロック信号４１６および
タイミングコマンド入力４２０は、これらの粗タイミング生成器および細密タイ
ミング生成器を駆動する。システムクロック４１６は、実施形態に応じて、タイ
ミング生成器４００の一部として格納されるか、または外部入力ともなり得る。
システムクロック４１６は、第１の周波数でＣＬＫ信号を生成する。タイミング
コマンド入力４２０は、以下に詳細に説明するように、所望の遅延値を規定する
データワードである。粗タイミング生成器４０４は、フレーム基準信号４３２お
よび粗タイミング信号４２８を生成する。粗タイミング信号４２８は、フレーム
基準信号４３２を比較的粗の時間間隔に細分化する（ｓｕｂｄｉｖｉｄｅ）。細
密タイミング生成器４０８は、粗タイミング信号をより小さい間隔（または別の
実施形態では連続的に変化する間隔）に細分化する細密タイミング信号４２９を
生成する。細密タイミング生成器４０８は一般的には、粗時間間隔においてアン
ビギティを生じるいくつかの時間の遷移を生成する。結合器回路４１２は、この
アンビギティーを解消し、精密タイミング出力４３６を生成するように、粗タイ
ミング信号７２８と関連付けられた細密タイミング信号４２９を選択する。

【００３９】図５は、細密タイミング生成器４０８のブロック図である。クロック信号４１
６は、正弦波生成器５０４を介して同じ周波数の正弦波信号を生成するために用
いられる。正弦波は典型的には、方形波デジタル信号から高調波を除去するフィ
ルタにより生成される。次いで、正弦波バージョンのクロックは、移相器５０８
へと供給される。移相器５０８は、タイミングコマンド入力４２０の細密時間構
成要素に応じて、正弦波の位相をシフトする。「デジタル」とラベル付けされた
ブロック５１２は、移相された正弦波を方形波に変換し、この方形波は結合器４
１２へと転送される。

【００４０】１つの実施形態において、細密時間構成要素タイミングコマンド入力４２０は
、正弦波および余弦波の所望の移相を表す、（所与の移相値の持続時間において
は静的であるが、新しい移相値によって変化する）２つのアナログＤＣレベル信
号を含む。別の実施形態において、タイミングコマンドは、加法的に結合される
１組の別個の遅延値を表す、１組のデジタル線である。これらの２つの実施例に
ついては、図１３および図１８を論じる際により詳細に説明する。当業者には明
らかなように、別の移相回路も、本発明のより広範な機能または特定の機能のい
ずれかの利点からも逸脱することなく可能である。

【００４１】図６は、タイミング生成器４００の動作を示すフロー図である。ここで図４お
よび図５を参照して、工程６０４において、システムクロック４１６は、第１の
周波数でＣＬＫ信号を生成する。工程６０８において、粗タイミング生成器４０
４は、粗タイミング信号４２８を生成する。この粗タイミング信号４２８は、フ
レーム基準信号４３２に比例する信号であり、タイミングコマンド入力４２０の
関数である。

【００４２】工程６１２において、細密タイミング生成器４０８は、タイミングコマンド入
力４２０によるフレーミング信号に時間的に比例して配置される一連の細密タイ
ミング信号の遷移を生成する。

【００４３】工程６１６において、結合器４１２は、粗タイミング信号４２８に応じて細密
タイミング信号の遷移の１つを選択し、その結果得られたタイミング信号４３６
を出力する。

【００４４】図７は、精密タイミング生成器４００の実施の一例を示すブロック図である。
タイミング生成器４００は、ＣＬＫ信号を生成するシステムクロック４１６（電
圧制御された発振器またはＶＯＣとして図示）と、同期型計数器７０４と、基準
信号生成器７０８（基準クロックまたはＲＥＦＣＬＫとも呼ばれる）と、位相
／周波数検出器７１２と、位相ロックされたループ（ＰＬＬ）フィルタ７１６と
、コンパレータ７２０と、遅延ワードラッチ７２８とを含む。細密タイミング生
成器４０８および結合器４１２は、簡潔にするために１つのブロックとして図示
してある。

【００４５】好適な実施形態において、計数器７０４は、システムクロック４１６により生
成されるＣＬＫ信号を、より低速の（ｌｏｗｅｒｒａｔｅ）信号（すなわち、
フレーム基準信号４３２）に分割する同期型計数器である。また、好適な実施形
態において、コンパレータ７２０は８ビットのコンパレータであり、（遅延ワー
ド）ラッチ７２８は８ビットのラッチである。フレーム基準信号４３２は、時間
間隔を規定するため、「フレーム間隔」とも呼ばれる。フレーム間隔は、計数器
７０４の最上位ビットの周期により規定される。

【００４６】計数器７０４はまた、計数値７６４を出力する。計数値７６４は、粗時間間隔
を規定する。より詳細には、計数値７６４は、現在のフレームにおいて発生した
周期４３６の数を示す。言い換えれば、計数値７６４は、現在のフレームの開始
から経過した時間の長さを示す。

【００４７】ユーザが粗タイミング信号４２８（すなわち、好適な実施形態における、粗遅
延パルスの発生のタイミング）のタイミングを選択することを可能にするために
、図示の実施形態では、コンパレータ７２０およびラッチ７２８を利用する。所
望の粗時間間隔に相当する計数値７６４が、図中で粗遅延ワードＤＣ０−ＤＣ７
として示されているように、ラッチ７２８にロードされる。計数器７０４がＶＣ
Ｏ４１６のパルスを計数するとき、コンパレータ７２０は、ラッチ７２８におい
てラッチされるＤＣ０−ＤＣ７の値と、計数器７０４中の値とを比較する。計数
器７０４中の値とラッチ７２８中の値が整合すると、粗タイミング信号４２８の
状態が変化する。好適な実施形態において、コンパレータ７２０は単に、粗タイ
ミング信号４２８を粗タイミングパルスの形態で出力する。

【００４８】粗タイミング信号４２８は、細密タイミング生成器４０８が次の間隔をトリガ
することをイネーブルするために用いられる。次いで、結合器４１２は、タイミ
ング出力４３６を生成する。

【００４９】精密タイミング生成器を実施する際の１つの問題点として、安定しかつ正確な
、高周波の周波数ソースの利用可能性がある。高周波信号生成器に関して特に問
題となる特性の１つは、経時的にドリフトする傾向する点がある。しかし、高速
の場合、高解像度システムまたは広帯域システム、高周波がしばしば要求される
。

【００５０】本発明において、タイミング生成器４００は、位相ロックされたループ（ＰＬ
Ｌ）を用いて、ＶＣＯ４１６の安定性を保持する。図７に示す実施形態において
、ＰＬＬは、位相／周波数検出器７１２（単に位相検出器と呼ぶ）と、ＲＥＦ
ＣＬＫ７０８と、ＰＬＬフィルタ７１６とを含む。非常に精密のＲＥＦＣＬＫ
７０８に対してＶＣＯ４１６を位相ロックすることにより、正確性および安定性
が提供される。周波数が例えば１０ＭＨＺのとき、非常に精密で正確な基準信号
生成器が商業的に利用可能である（例えば、圧電結晶発振器）。

【００５１】位相検出器７１２は、同期型計数器（フレーム基準信号４３２）の出力と、Ｒ
ＥＦＣＬＫ７０８により生成される基準信号７６６とを比較し、同期する。フ
レーム基準信号４３２は、パルス反復周波数（すなわち、４１６のＣＬＫ信号）
から分割されるため、位相検出器７１２およびそれに伴うＲＥＦＣＬＫ７０８
は、ずっと低い周波数で動作する。位相検出器７１２はエラー信号を出力し、そ
の信号はＰＬＬフィルタ７１６により受信される。ＰＬＬフィルタ７１６は、Ｖ
ＣＯ４１６がＲＥＦＣＬＫ７０８と同期するようにＶＣＯ４１６を調節する。
好適な実施形態において、位相検出器は、当業者に公知の位相／周波数タイプの
検出器（例えば、ＭｏｔｏｒｏｌａＭＣ１４０４６）である。この検出器は、
広範囲なロックイン距離を可能にし、ＶＣＯの決定論的（ｄｅｔｅｒｍｉｎｉｓ
ｔｉｃ）ロックインを確実にする。

【００５２】精密タイミング生成器４００の動作をさらに明らかにするために、以下の例を
考える。１００ｎｓのフレーム間隔を有するシステムにおいて、本発明者らは、
この１００ｎｓのフレーム信号から５６ｎｓ遅延するタイミング信号を生成する
ことを所望する。この１００ｎｓのフレーム間隔は、それぞれが３９０．６ｐｓ
の２５６個の粗遅延間隔に分割される。次いで、この粗遅延間隔値は、（５６^*
１００／２５６）の整数部分（すなわち、２１）となる。その残り（すなわち、
０．８７５）が細密遅延値となる。この細密遅延値は、粗遅延サイクルにおいて
０．８７５のサイクルを選択するために用いられる。したがって、（以下に説明
する）正弦波ルックアップ表からの「Ｉｎ０」値は、Ｉｎ０＝ｓｉｎ（２^*ｐｉ^* ０．８７５）＝−０．７０７となり、余弦波ルックアップ表からの「Ｉｎ９０」
値は、Ｉｎ９０＝ｃｏｓ（２^*ｐｉ^*０．８７５）＝０．７０７となる。これらの
値は典型的には、正弦／余弦ルックアップ表から読み取られ、デジタル−アナロ
グ（ＤＡＣ；以下に詳細に説明する）に印加され、その結果得られたアナログ電
圧は、時間遅延システム（これもまた以下に詳細に説明する）のＩｎ０入力およ
びＩｎ９０入力に印加される。粗遅延システムと細密遅延システムとの間に一定
の時間遅延オフセットがある場合、上記の計算式に位相角修正因子を加えること
により、この一定の時間遅延オフセットが計算され得る。

【００５３】図８は、タイミング回路の一部をＡＳＩＣチップ８０２を用いて実施した１つ
の実施形態の図である。図８は、ＡＳＣＩおよび構成要素技術とを最適に整合さ
せるために、システムをどのように区分しているのかを示す。この図において、
粗遅延機能４０４、細密遅延機能４０８および結合器機能４１２は、ＳｉＧｅチ
ップ８０２上にあり、ＤＡＣ機能、ＲＡＭ機能およびＶＣＯ機能は、チップ上に
ない（ｏｆｆｃｈｉｐ）。このことは、ＤＡＣおよびＲＡＭに関する従来技術
を最大限に活用すると同時に、ＳｉＧｅプロセスのパワーをタイミング機能に集
中させることを可能にする。このことは、ＡＳＩＣ８０２の高感度のタイミン
グからＲＡＭおよびＤＡＣの遷移を隔離する（ｓｅｐａｒａｔｅ）というさらな
る利点を有する。このアーキテクチャを保持する際、ＶＣＯ４１６の入力ならび
にタイミング出力およびフレームクロック出力は、ジッタに影響を与え得る、共
通のモードノイズ結合の低減を支援する差分信号である。これらの信号は、図を
簡潔にするため、別々に図示していない。

【００５４】ＡＳＩＣ回路を異なる形態で実施することにより、さらなる利点が得られ得る
。論理は、十分に差動的な電流のステアリング論理において実施され、アナログ
回路は、チップがクロック周波数の影響を受けずに一定の電流を電流を描くよう
に差動増幅器およびフィルタを含む。このことは、出力にジッタを導き得るチッ
プ上の遷移を最小化する。これらの回路は当業者にとって明らかであり、実際、
ＳｉＧｅに適応可能な例示的回路は、いくつかのセルライブラリにおいて実質的
に入手可能である。しかし、完全性のため、例として、ＳｉＧｅ差分ＡＮＤゲー
トを、図２２と関連付けて以下に説明する。

【００５５】ここで図８を参照して、タイミング信号が所望されるフレーム基準出力４３２
の各サイクル毎に、１６ビットの遅延値８０８が、タイミングシステム８００に
入力される。遅延値８０８は、レジスタ８７６に格納される。（ＭＳＢの）最上
位ビットが、ＡＳＩＣ８０２内の粗遅延ラッチ（９３６として以下に説明する）
に直接提供される。ＭＳＢは、粗遅延ワード８４０（ＤＣ０〜ＤＣ７）８２４を
含む。最下位ビット（ＬＳＢ）は、細密遅延ワード（ＤＦ０〜ＤＦ７）を含み、
ＩＱＲＡＭの８７２、８７１およびＤＡＣの８４３、８４５を介してアナログ
レベルに変換される。Ｅ／Ｌ信号８４１は、ＭＳＢに固有のＤＦ０〜ＤＦ７であ
る。

【００５６】ＡＳＩＣシリアルバス８０４は、データ入力（ＤＩＮ）信号、シフトロック（
ＳＣＬＫ）信号、およびチップ選択（ＣＳ）信号との３つの電線（ｗｉｒｅ）入
力である。シリアルバス８０４は、ＳＣＬＫが外部ソースからＡＳＩＣモジュー
ル８０２に提供された場合にスレーブモードで動作するように作製される。チッ
プ選択ピンが高くなると、データは、図９と関連して以下に説明するように、Ｄ
ＩＮピンを介して内部シフトレジスタにクロックされる。

【００５７】ＡＳＩＣ８０２は、外部の２．５６ＧＨｚクロック（ＶＣＯ４１６）と関連付
けられた４つのピンを有する。典型的には、２０ＭＨｚ〜４０ＭＨｚの基準クロ
ック７０８がＶＩＮピン（８１２に図示）上のＡＳＩＣに提供され、２．５６Ｇ
ＨｚのＶＣＯ４１６が、差分ピン（主に８１６に図示）を介して提供される。こ
れらのクロック信号は、ＡＳＩＣ８０２内部の周波数／位相コンパレータに送ら
れ、ＰＦＤ出力ピン上にＶＣＯ修正信号８２０を生成する。このＰＦＤ出力信号
は、ＶＣＯ４１６に送り返され、ＶＣＯ４１６（ｉｔ）を保持し、フレーム基準
出力４３２を基準クロック７０８に対して位相ロックした状態を保持する。

【００５８】ブランキング信号８２８は、ＡＳＩＣ８０２の出力をディスエーブルし、タイ
ミング信号の生成を抑制するアクティブロー信号である。

【００５９】粗データワードおよび制御信号のうちの１つの値を、ＦＥビットのコンフィギ
ュレーションシフトレジスタ９２０（以下の図９を参照）にシフトすることによ
り選択された粗データワードおよび制御信号をラッチする際に、ＡＳＩＣが用い
るモードは２つある。ＡＳＩＣ８０２がＦＥモードである場合、ＡＳＩＣ８０２
は各フレームの開始毎にラッチする。このモードにおいて、ＬＥ（ラッチイネー
ブル）信号８３２は、常時ローのままでなければならない。ＡＳＩＣがＦＥモー
ドでない場合、ＬＥ８３２は、外部から提供されたラッチイネーブルとして用い
られる。

【００６０】Ａ／Ｂ入力８３６は、ＡＳＩＣ内の粗パルスを遅らせるためにどの内部細密遅
延回路を用いるかを選択するために用いられる。これの主要な目的は、より低コ
ストでより低速な支持構成要素（ｓｕｐｐｏｒｔｃｏｍｐｏｎｅｎｔｓ）の使
用を可能にすることである。一例として、Ａ−ＤＡＣ８４３がＢ−ＤＡＣ８４５
を整定する関係が用いられ、逆の関係も成り立つ。同時に安定していなければな
らないのは１組のＤＡＣのみであるため、ＤＡＣの各組は、１組の非「ピンポン
型（ｐｉｎｇｐｏｎｇｅｄ）」のＤＡＣが動作するのに必要な速度の半分の速
度で動作するだけすむ。Ａ／Ｂ回路により影響を受ける入力は、Ｉｎ０Ａ線、Ｉ
ｎ９０Ａ線、Ｉｎ０Ｂ線、およびＩｎ９０Ｂ線だけである。

【００６１】Ａ／Ｂ信号８３６は、フリップフロップ８５４により生成される。フレーム基
準出力信号４３２は、フリップフロップ８５５のクロック入力に与えられ、

【００６２】

【数１】は、フリップフロップ入力に供給される。

【００６３】

【数２】は、ＡＳＩＣおよびＡチャンネルＩＱＲＡＭ８７２に提供される。Ａチャンネ
ルおよびＢチャンネルはピンポン様式で機能するため、

【００６４】

【数３】はインバータ８５６へと提供され、ＢチャンネルＩＱＲＡＭ８７１を駆動する
ために用いられる。

【００６５】細密タイミングチャンネルＡおよびＢは、細密タイミング信号Ｉｎ０Ａ、Ｉｎ
９０Ａ、Ｉｎ０Ｂ、およびＩｎ９０Ｂが粗遅延ワードＤＣ０〜ＤＣ７を遅らせる
ことを生じさせる伝播遅延を導入する。この遅延は、１組のパイプライン遅延８
６０および８５８を介してＤＣ０〜ＤＣ７およびＥ／Ｌ信号８４１を遅らせるこ
とにより、補償される。従って、粗時間値および細密時間値は、フレーム基準出
力信号４３２を、フリップフロップ８５５ならびにパイプライン遅延８６０およ
び８５５に対するクロック入力として用いて同期される。

【００６６】Ａ／Ｂ機能を使用しないことにより、ある程度の経済性が得られ得る。この場
合、Ａ／Ｂ信号８３６は、設計者の選択によりハイまたはローに固定され、１組
の対応するＤＡＣのみが必要となり、パイプライン遅延ブロック８５８および８
６０を無くすことができる。これによるシステム性能への影響は、連続的コード
位置間の距離を、ＤＡＣの設定時間よりも短くできない点である。全てのコード
位置はそれでもＬＥラッチモード内に到達するが、この構成は典型的には、コー
ド領域の５０％が設定時間で占められる簡略化されたシステムにおいて用いられ
る。このようなシステムの場合、遅延ワードはＦＥ信号の立ち上がりエッジでラ
ッチされ、このフレームの最初の５０％（１００ｎｓフレームについて５０ｎｓ
）は使用されない。この領域についてはコードは生成されない。

【００６７】レジスタ８７６からのＭＳＢは、ＡＳＩＣ８０２に８ビットのパラレルパラレ
ル粗遅延値を提供する粗遅延ワード７２４を含む。この値は、以下に述べるよう
な、ＡＳＩＣ内部の細密遅延回路により生成される細密遅延値と組み合わされる
粗遅延ウィンドウを選択する。パイプライン遅延８６０は、粗遅延ワード７２４
のローディングとフレーム基準出力４３２とが同期するように、（当業者が本明
細書中の議論を鑑みれば明らかとなるような様式で）提供される。

【００６８】ＡＳＩＣ８０２の細密遅延回路に対するアナログ入力は５つある。Ｉｎ０Ａお
よびＩｎ９０Ａは、Ａ細密遅延回路に対するＩＱ（正弦、余弦）入力であり、Ｉ
ｎ０ＢおよびＩｎ９０Ｂは、Ｂ細密遅延回路に対するＩＱ入力である。ＩｎＲｅ
ｆ８６８は、基準電圧をＩＱ入力に与えるアナログ信号である。ＩｎＲｅｆは、
別のアナログ入力範囲内で設定されるべきである。例えば、Ｉｎ０およびＩｎ９
０が１ボルトと４ボルトとの間を行き来する場合、ＩｎＲｅｆは２．５ボルトに
設定されるべきである。

【００６９】Ｅ／Ｌ（初期／後期）信号８４１が、細密遅延回路が基準として用いる内的粗
遅延パルスを選択するために提供される。ＡＳＩＣチップ８０２内部では、後述
するように、粗遅延パルスは、半クロックサイクル遅延されるバージョンの信号
を生成するフリップフロップを通じて動作する。オリジナルの粗遅延パルスは、
初期パルスとして知られ、遅延されたバージョンの粗遅延パルスは後期パルスと
して知られる。Ｅ／Ｌ信号は、最終出力遅延を生成するためにどの粗パルスが基
準とされるのかを、細密遅延回路に伝達する。この信号のタイミングは、ＩＱ
ＲＡＭ８７２の構成に依存する。Ｅ／Ｌ回路が無いと、細密遅延スパン全体にわ
たって利用可能な粗遅延パルスが１つも無いため、ＡＳＩＣは、１００％のコー
ディングスパンをフルにカバーすることができない。Ｅ／Ｌ信号は、別の粗遅延
パルスを選択して、オリジナルの粗遅延パルスがカバーできない領域を満たすこ
とを可能にする。

【００７０】図８に示す実施において、細密遅延のデジタル値は、レジスタ８７６の下位８
ビットである。これらのデジタル値は、ＩＱＲＡＭ８７２、８７１内の正弦値
および余弦値をルックアップするために用いられ、ＤＡＣ８４３および８４５に
よりアナログ値に変換される。これらのアナログ値は、以下により詳細に説明す
るように、細密遅延を生成するためにＡＳＩＣ８０２により用いられる。

【００７１】設定例において、ブランク信号８２８は、ＡＳＩＣ出力がイネーブルされるよ
うにハイに固定される。Ａ／Ｂ線８３６は、用いられるアナログ入力に応じて、
ハイになるか、ローになるか、または各フレームとトグルするかのいずれかにな
る。ＬＥ線８３２はローに固定され、シリアルバスはＦＥモードを選択するため
に用いられる。このことは、ＡＳＩＣが各クロックに内的にラッチする状態に設
定する。１６ビットのデジタル遅延ワード８７６は、遅延を生成するためにＡＳ
ＣＩを設定するために用いられる。遅延ワード８７６の最上位の８ビットは、Ａ
ＳＩＣ粗ワード入力に印加される８ビットの粗ワード８４４として、直接用いら
れる。最下位の８ビットは、ＩＱＲＡＭ８７２に供給されるアドレスを含む。
指定されたアドレスのＩＲＡＭおよびＱＲＡＭから出てきたデータは、２つ
の異なるＤＡＣに印加される。一方のＤＡＣは０度の信号用であり、他方のＤＡ
Ｃは９０度の信号用である。ＩＱＲＡＭが、シフトしたデータ表を用いてロー
ドされる（ＩＱＲＡＭ部を参照）場合、細密遅延ワードの最上位ビットは、Ａ
ＳＩＣのＥ／Ｌ入力８４１に経路設定される（ｒｏｕｔｅｄ）。次いで、ＡＳＩ
Ｃは、１６ビットの遅延ワード８０８により供給される値全てに整合するよう遅
延されたタイミング出力４３６でパルスを生成する。

【００７２】本発明は好適には、２つの細密遅延システム／回路ＡおよびＢで実施される。
２つの遅延回路を設けると、一方の回路が使用中のときに他方の回路を設定する
ことが可能になる。このことは、より低コストの構成要素で同じ性能を保持する
ことを可能にする。

【００７３】図９は、本発明の好適な実施形態による、粗タイミング生成器４０４をより詳
細に示す。この実施形態は、タイミング生成器の動作を、異なるクロック速度お
よび異なるモードに対して適応させるための機能を含む。ここで図９を参照して
、様々な内的状態を設定するために、コンフィギュレーションシフトレジスタ９
２０が用いられる。ＤＩＮおよびＳＣＬＫとしてラベル付けされた２つの入力は
、ＣＳ（チップセット）によりイネーブルされると、それぞれデータをレジスタ
に格納するためのコンフィギュレーションデータおよび関連クロックを供給する
。Ｓ５およびＳ６とラベル付けされた２つのビットは、粗遅延システムのモジュ
ーロサイズおよび関連する分割比（ｄｉｖｉｄｅｒａｔｉｏ）をそれぞれ制御
するコンフィギュレーションビットである。Ｄ０およびＤ１コンフィギュレーシ
ョンビットは、基準クロックに印加される分割率を制御し、ＦＥビットは遅延レ
ジスタをラッチモードに設定する。ＳＣＬＫ入力がコンフィギュレーションシフ
トレジスタ９２０に印加されると、当業者に明らかなように、Ｓ５、Ｓ６、Ｄ０
、Ｄ１、およびＦＥに関する所望の値が、ＤＩＮ入力に連続的に印加され、シフ
トレジスタ形式内の連続的位置に格納される。

【００７４】図９の粗遅延システムの詳細な動作は、以下の通りである。基準クロック７０
８からの基準信号が、バッファ９０４を通り、マルチプレクサ（ＭＵＸ）９０８
において受信される。バッファ９０４の出力はまた、１組の直列接続され、２で
分割されるように構成された、フリップフロップ９１２および９１６を通過する
。各フリップフロップは、自身の出力を提供する。フリップフロップ９１２およ
び９１６の出力は、ＭＵＸ９０８において受信される。次いで、ＭＵＸは、入力
Ｄ０およびＤ１に従って、出力を１つ選択する。従って、ＭＵＸは、直接基準ク
ロックから、このクロックの２で分割されるバージョンおよび４で分割されるバ
ージョンを選択できる。ＭＵＸの出力は、基準クロック入力として、周波数／位
相検出器（ＰＦＤ）９２４へと供給される。ＶＣＯ４１６もまた、選択可能な分
割チェーンを通過し（これについては後述する）、ＰＦＤ９２４のＶＣＯ入力に
供給される。ＰＦＤ９２４の出力は、ＶＣＯ周波数制御入力を駆動するループフ
ィルタ７１６（図７を参照）に結合されたチャージポンプ（ＣＰ）９４８を駆動
し、位相ロックされたループ機能を終了する。

【００７５】差動クロックバッファ９２８は、差動入力ＶＣＯ＋およびＶＣＯ−を受信する
（これらのＶＣＯ信号は、図４、５、および７において、単一のＶＣＯ４１６と
して示されている）。このクロックバッファ９２８の目的は、絶縁と、２．５６
ＧＨｚの入力信号の共通モードノイズ阻止性能とを提供することである。１つの
実施形態において、これは、（本発明の精密タイミング生成器を含む）ＡＳＩＣ
への入力信号であり、グラウンドバウンス絶縁（ｇｒｏｕｎｄｂｏｕｎｃｅ
ｉｓｏｌａｔｉｏｎ）が望ましい。クロックバッファ９２８の出力は、様々なオ
ンチップ回路を駆動する主クロック信号ＣＬＫである。

【００７６】このＣＬＫ信号は、可変長で、自走形式の、同期型計数器である同期型計数器
９３２を駆動するために用いられる。計数器の有効長さおよびその結果得られる
分割率は、３つの最上位ビットのうち１つをＭＵＸ９４４における出力ビットと
して選択することにより設定される。ＭＵＸ９４４の出力は、フレーム信号また
はフレーム基準パルス（ＦＲＰ）９６４と呼ばれる。ＦＲＰ９６４は、（ＭＵＸ
９４４を介してＳ５信号およびＳ６信号により選択される）同期型計数器９３２
の６次ビット、７次ビットまたは８次ビットのいずれかである。ＦＲＰは、次い
で、差動バッファ９６８を介して出力され、グラウンドバウンスおよびノイズ結
合が最少化される。Ｓ５およびＳ６のコンフィギュレーションのビットは、出力
に供給される計数器ビットを選択する。

【００７７】代表的な動作において、入力ＶＣＯクロックは２．５６ＧＨｚであり、分割率
は２５６に設定され得る。この場合、分割された出力信号は１０ＭＨｚである。
これにより、１０ＭＨｚのシステムフレーム速度を生じる。分割率が１２８また
は６４の類似の様態の場合、システムフレーム速度はそれぞれ、２０ＭＨｚまた
は４０ＭＨｚとなる。

【００７８】ラッチ９３６は、粗遅延ワードＤＣ０−ＤＣ７、初期／後期（Ｅ／Ｌ）信号入
力、およびＡ／Ｂ信号入力を受信する。これらの入力は、ラッチされ、自身が要
求されている動作時間の間一定に保持される。内的ストローブ（ＩＴＳＢ）信号
９６６は、ラッチ９３６のローディングを可能にする。このＩＴＳＢ信号９５５
は、論理ゲート９６９および９７０を介して、ＦＥコンフィギュレーションコマ
ンド、フレーム基準パルス（ＦＲＰ）９６４、およびラッチイネーブルＬＥ入力
信号によって生成される。

【００７９】本発明の機能は、内的フレーム基準ラッチングモードである。このモードにお
いて、フレームクロック信号の立ち下がりエッジにおいて、新しい遅延値がラッ
チされる。この内的フレーム基準ラッチングモードを用いるためには、ＦＥをハ
イでシフトレジスタ９２０に格納し、ＬＥをローに保持する必要がある。（ＬＥ
は、外部からの信号として回路に提供され、内的フレーム信号ラッチングモード
をバイパスするために必要に応じてハイまたはローにバイアスされ得る。）ＦＥ
がローの場合、ＬＥ信号のハイへの遷移が、入力データ（すなわち、Ａ／Ｂ、Ｅ
／Ｌ、およびＤＣ０−ＤＣ７）をラッチする。ＬＥラッチングモードを外部から
制御して、１００％フレームをカバーすることを可能にする（１００％フレーム
をカバーすることとは、あらゆる全ての粗フレーム値がプログラム可能であると
いう意味である）。このことは、この外部制御によって設定時間の準安定の影響
を粗時間遅延値から遠ざけることにより、必要に応じて設定時間を移動すること
を可能にする。ＬＥ信号が移動すると、この設定時間も移動する。しかし、この
ことは、入力データを適切にラッチするために、フレーム内において外部回路が
ＬＥ信号を異なる時間に供給することを要求する。ＬＥ信号の位置は、実行中に
計算でき、もしくは、関連する粗遅延値および細密遅延値を用いて事前計算およ
び格納も可能である。

【００８０】ＬＥ信号は、ＦＥがローのときに、ＦＲＰ９６４の代わりにラッチをロードす
るために用いられる。内的ブランキング信号ＩＬＢは、ＩＴＳＢ信号の後に、Ｃ
ＤＰを２サイクルの間ブランキングし、これにより、ＦＲＰがデータをラッチす
るために用いられる場合、フレームの最初の２つの粗ビン（ｂｉｎ）がＣＤＰパ
ルス信号を生成することが不可能となる。ＣＤＰ信号が無いと、ＦＤＰ出力信号
も抑制される。ＩＬＢ信号は、クロック遅延信号９５６により生成される。

【００８１】従って、ＬＥはフレーム内のどこにでも発生し得る非同期型入力である。しか
し、出力パルスの場合、コンパレータ９４０内の設定に関する問題（これについ
ては、後述する）のため、ＬＥエッジの後のこれらの２つの粗ビンは利用不可能
である。ＬＥの位置とタイミング入力ワードとを調整して、設定時間が妨害され
ないように確実にすることは、システムのユーザにかかっている。１つの実施形
態において、２つのＬＥ信号が用いられ得る（一方の信号は、他方の信号よりも
少なくとも２つの粗遅延間隔分遅延される）。粗遅延ワードＤＣ０〜ＤＣ７の値
に基づいてＬＥ信号選択ビットを生成し、その粗遅延値にとって適切なＬＥ信号
を選択することができる。その粗遅延ワードに対応する遅延値の前に少なくとも
２つの粗遅延間隔がある信号である限り、どちらのＬＥ信号も用いられ得る。

【００８２】例えば、図１０に示すように、所望の粗遅延（粗遅延ワードＤＣ０〜ＤＣ７に
関連する遅延値）がフレームＸの前半部分にある場合、ＬＥ１は、フレームの前
半部分内のあらゆる粗遅延値を可能にするラッチをロードするために用いられる
べきである。所望の粗遅延がフレームＸの後半部分にある場合、ＬＥ２が用いら
れるべきである。ＬＥ位置を２つ選択するだけで、連続する出力パルス信号間の
最小限の時間間隔が限定される点に留意されたい。従って、ＬＥ１を用いてロー
ディングすると、Ｘ−１の最終１／４部分内のパルスが使用されることが妨げら
れる。このことは、パルスが互いにフレームの１／２よりも近接することを妨げ
るパルスをフレームの１／２よりも互いに近接させる必要がある場合、システム
は、ＬＥの配置場所を２箇所よりも多く設けなければならない。

【００８３】コンパレータ９４０は、粗遅延機能の核心部分を形成する。コンパレータ９４
０は、計数器９３２によるビット出力の対応する数を用いて、Ｓ５ビットおよび
Ｓ６ビットにより選択されたビット数に応じて、データワードＤＣ０〜ＤＣ７の
必要なビットを比較する。

【００８４】計数器９３２内の値と、ラッチ９３６内の値とが整合すると、粗遅延パルス（
ＣＤＰ）が生成される。前述したように、Ｓ５およびＳ６は、計数器の有効長さ
を制御する。それに対応して、Ｓ５およびＳ６は、所望のビットのみを比較でき
るよう、比較動作の長さも制御する必要がある。分割器９３２が２５６、１２８
または６４で分割を行うように構成されている場合、コンパレータ９４０はそれ
ぞれ、８ビット、７ビットまたは６ビットを比較する。このようにして各フレー
ム毎にＣＤＰが生成される。

【００８５】コンパレータ９４０の出力は、ＣＬＫ信号によってクロックされるフリップフ
ロップ９４８により受信される。このことは、その結果得られた信号のタイミン
グを再度同期する。フリップフロップ９４８の出力は、ＡＮＤゲート９５２によ
り受信される。ＡＮＤゲート９５２はまた、クロック遅延ブロック９５６および
ブランキング信号９６０から信号ＩＬＢも受信する。ブランキング信号入力９６
０は、アプリケーション要求に応じて出力パルスの生成を抑制するために、ユー
ザに利用可能となる。ＡＮＤゲート９５２は、粗遅延パルス（ＣＤＰ）を出力す
る。ＣＤＰは、ＶＣＯの時間に等しい持続時間を有する。

【００８６】図１１は、ＬＥ、Ｅ／Ｌ、およびＡ／Ｂの概念を連結したものである。ＬＥタ
イミングは、１１０２にある各フレームの開始部分において、粗遅延ワードのラ
ッチングを処理する。Ｅ／Ｌタイミングは、細密遅延回路が１１０４においてフ
レーム毎に基準として用いる内的粗遅延パルスを選択する。最後に、Ａ／Ｂタイ
ミングは、フレーム間の細密タイミングの設定を処理する。

【００８７】図１２は、本発明の１つの実施形態に関する、細密遅延機能および結合器機能
をより詳細に示したものである。前述したように、ＣＤＰ信号は、１つのＶＣＯ
時間の持続時間を有する。この時間長さは、外部回路を駆動するには短すぎる。
パルスストレッチャー１２０４は、ＣＤＰが十分長いことを確実にするために用
いられる。このパルスストレッチャーは、（クロックバッファ９２８から）主ク
ロック信号ＣＬＫを用いて、ＣＤＰ信号の長さを伸ばす。

【００８８】ＣＤＰパルスは、ＣＤＰを所望の分量だけ延びるパルスストレッチャー１２０
４により受信される。本発明の１つの実施形態において、パルスストレッチャー
１２０４は、４００ｐｓのＣＤＰを６．４ｎｓのパルスに伸長する。パルススト
レッチャー１２０４は、フリップフロップ１２１２に結合される。フリップフロ
ップ１２１２のＱ出力は、フリップフロップ１２０８の入力Ｄに結合される。延
びたフリップフロップ１２０８および１２０２によって受信される。フリップフ
ロップ１２０８は、ＣＬＫの負エッジによりクロックされ、フリップフロップ１
２１２は、ＣＬＫの正エッジによりクロックされる。各フリップフロップは、初
期後期（Ｅ／Ｌ）信号に基づいてＣＤＰを選択するＭＵＸ１２１６に結合される
。各フレームの遅延値が異なるため、２つのフリップフロップを用いている点に
留意されたい。遅延値は実際は、４００ｐｓの周期内のどこにでも配置できる。
Ｅ／Ｌ信号は、正確な遅延を有するＣＤＰを選択するために、ＭＵＸ１２１６に
より用いられる。ＭＵＸ１２１６の出力は、結合器フリップフロップ１２３２の
入力Ｄとして提供される。

【００８９】上述したように、精密時間生成器は、図１２に１２２０および１２２４として
図示されている、２つの細密時間生成器ＡおよびＢを含む。２つの細密細密時間
生成器は、細密細密時間生成器の入力に必要な設定時間を克服するために用いら
れる。例えば、細密時間生成器１２２０は、第１のフレーム間において細密時間
遅延を生成すると同時に、次のフレーム用の入力を細密時間生成器１２２４に供
給するために用いられる。このことは、本発明が、フレーム毎に各フレーム内の
あらゆる全ての細密時間遅延間隔を１００％カバーすることを達成することを可
能にする。

【００９０】細密時間生成器１２２０は、第１のフレームの時間の一部に細密時間部分を生
成するために用いられ、細密時間生成器１２２４は、次のフレーム用の細密時間
遅延を生成するために用いられる。細密タイミング周期は１．６ｐｓオーダーで
あるため（ただし、ＤＡＣが８ビット、または１００ｎｓが２５６²で分割され
ると仮定して）、単一の細密時間生成器にとって、第１のフレームの最後まで必
要な細密時間遅延を生成し、次のフレーム用の細密時間遅延が第１のフレームの
開始部分にある場合に、次のフレームについての時間要求を受信するための時間
が不十分である。

【００９１】細密時間生成器の選択は、Ａ／Ｂ選択信号１２１９を用いて行われる。細密タ
イミング遅延生成器１２２０および１２２４は、デジタル−アナログ変換器（Ｄ
ＡＣ）を用いて実施される。Ａ／Ｂ選択信号１２１９は、より低速のＤＡＣを用
いてもなお１００％のフレームをカバーする状態を保持することを可能にするよ
うに提供される。このモードの動作時に、１２２０または１２２４は駆動され、
遅延出力がもう一方から取り出される間に整定する。次の出力パルスの場合、第
１の細密タイミング遅延生成器が選択され、第２の細密タイミング遅延生成器は
、新し値を受信し、次のフレームの細密時間遅延を生成するために整定を開始す
る。

【００９２】この実施形態における結合器回路は、ＭＵＸ１２２８からの細密遅延出力信号
が接続されたクロック入力を有し、ＭＵＸ１２１６からの粗遅延出力信号が接続
されるデータ入力を有する、エッジがトリガされたフリップフロップ１２３２で
ある。従って、精密タイミングが細密遅延信号および粗遅延信号により決定され
、どの細密遅延遷移を用いるかを選択するためだけに貢献する。これを達成する
ためには、フリップフロップ１２３２の設定時間を観測しなければならない。こ
のことは、ＭＵＸ１２１６を介して２つの交互のＣＤＰ信号から１つを選択する
Ｅ／Ｌ信号によって確実にされる。ＥＬ信号を決定するためのアルゴリズムにつ
いては、後述する。フリップフロップ１２３２の出力は、差動出力バッファ回路
１２３６を駆動し、これによりグラウンドバウンスおよびノイズ結合が最小化さ
れ、細密遅延差動出力ＦＤＰ＋およびＦＤＰ−が生成する。

【００９３】図１３は、１つの実施形態の細密タイミング生成器を詳細に示したものである
。簡潔に言うと、この細密時間生成器は、精密遅延または移相用に用いられるＩ
／Ｑ変調器である。このＩ／Ｑ移相回路は、標準的な、角度加算（ａｎｇｌｅ
ａｄｄｉｔｉｏｎ）の際、三角関数関係を実施する。

【００９４】ｓｉｎ（Ａ＋Ｂ）＝ｓｉｎＡｃｏｓＢ＋ｃｏｓＡｓｉｎＢここで、Ａは移相した信号１３４４および１３４８の時間依存性を示す。

【００９５】Ａ＝２πｆｔ（ここで、ｆはＣＬＫ信号の周波数であり、ｔは時間である。）角度Ｂは、乗算
器１３２０および１３２８の入力に、それぞれ正弦レベル信号および余弦レベル
信号の形態で付与される所望の移相角度である。

【００９６】ＩＮＣＯＳ＝ｃｏｓＢ＝ＩＮ０−ＩｎＲｅｆ、ＩＮＳＩＮ＝ｓｉｎＢ＝ＩＮ９０−ＩｎＲｅｆここで、ＩｎＲｅｆは、ＩＮＣＯＳおよびＩＮＳＩＮが単極信号となることを可
能にし、回路オフセットにとっても適正であるように使用される、ＤＣ基準信号
である。従って、ｓｉｎ（２πｆｔ＋Ｂ）＝ｓｉｎ（２πｆｔ）^*ＩＮＣＯＳ＋ｃｏｓ（２πｆ
ｔ）^*ＩＮＳＩＮここで、ｓｉｎ（２πｆｔ＋Ｂ）は出力信号１３５６であり、ｓｉｎ（２πｆｔ）^*ＩＮＣＯＳは、乗算器１３２０の出力１３６０であり、ｃｏｓ（２πｆｔ）^*ＩＮＳＩＮは、乗算器１３２８の出力１３６４である。

【００９７】先ず、直列接続された、３つのローパスフィルタ１３０４、１３０８およびＲ
ＣネットワークＲＣ１３０１／Ｃ１３０３が、ＣＬＫ信号をフィルタリングする
。これらのローパスフィルタ１３０４および１３０８は、ＣＬＫ信号から高周波
成分を除去し、正弦波を出力する。多相フィルタ１３１２が、正弦波を受信し、
正弦波（Ｓｉｎ２πｆｔ）１３４４および余弦波（Ｃｏｓ２πｆｔ）１３４
８を出力するようにフィルタ１３０８に結合される。増幅器１３１６において、
信号ＩＮＣＯＳ＝ｃｏｓＢ（Ｂは、所望の遅延移相角である）が受信される。ま
た、増幅器１３２４において、信号ＩＮＳＩＮ＝ｓｉｎＢが受信される。増幅器
１３２０は、ＩＮＣＯＳおよびＳｉｎ２πｆｔを受信し、生成物信号１３６０を
出力する。乗算器１３２８は、ＩＮＳＩＮおよびＣｏｓ２πｆｔを受信し、対応
する生成物信号１３６４を出力する。乗算器１３２０および１３２８に結合され
た加算器１３３２は、各乗算器の生成物信号を受信し、Ｓｉｎ（２πｆｔ＋Ｂ）
を出力する。加算器１３３２の出力１３５２は、従って、所望の遅延Ｂを有する
正弦波である。コンパレータ１３３６は、加算器１３３２からＣｏｓ（ｗｔ−ｔ
Ｂ）を受信し、１３５６に示すように所望の遅延Ｂを有する方形波クロックを出
力する。これらの回路構成要素は、さらなる移相を導入可能であるが、本明細書
中に記載した綿密な回路設計およびキャリブレーション工程は、これらの移相を
除去可能である。

【００９８】図１４は、図１３のＰＦＦ機能用に使用可能な、例示的多相フィルタを示す。
図１４において、Ｃ１４０６およびＲ１４０３は、出力信号１４４４を入力信号
１４４０の４５度前方に移相させる先行ネットワークを形成する。この出力信号
は、便宜上、ＯＵＴ０とラベル付けされる。Ｒ１４０４およびＣ１４０７は、出
力信号１４４８を入力信号１４４０の４５度後方にシフトする遅延ネットワーク
を形成する。この出力信号は、便宜上、ＯＵＴ９０とラベル付けされる。移相ネ
ットワークがロードされないよう、入力駆動は低インピーダンスであり、出力負
荷は高インピーダンスである必要がある。

【００９９】図１５は、本発明の１つの実施形態による、細密遅延回路および結合器回路の
基本的動作を示すタイミング図である。ここで図１３および図１５を参照して、
ＣＬＫ信号入力は、関連要素と共に、フィルタ回路１３０４および１３０８によ
りフィルタリングされる。このフィルタは、方形波ＣＬＫ信号から高調波エネル
ギーを除去し、ほぼ正弦波の信号１５４０を生じる。このフィルタリングの結果
、この正弦波信号は、或る程度の一定の移相を有し得るが、図中では、簡略化の
ため、ＣＬＫと同期した状態で図示されている。この正弦波信号は、移相ネット
ワーク１３１２、１３２０、１３２８、１３３２により移相される。このことは
、移相した正弦波１３５６を生じる。この移相した正弦波は、増幅され、必要に
応じてレベルシフティングされ、増幅器１３３６内の論理クロックへと再度変換
される。この機能の場合、シュミットトリガ形式の正フィードバックが有用であ
り得る。

【０１００】ＦＲＰ信号４３２は、１つのフレーム時間につき１つの出力パルスのみが生成
される、フレーム時間を示す。ＣＤＰ信号４２８は、粗遅延生成器の出力であり
、ＣＬＫと同期する。ＣＤＰ信号４２８は、ＣＬＫからの一定の位相オフセット
も有し得るが、簡略化のため、同期した状態で図示されている。遅延パルス４２
４は、ＣＤＰ信号がハイになった後に、細密遅延出力１５５６の立ち上がりエッ
ジから生じる。出力パルスの細密位置決めは最初は細密遅延信号に依存し、ＣＤ
Ｐ信号のエッジ中のジッタは、設定時間が適切である限り、２次的効果のみに留
まるように減衰されるべきであることが理解され得る。ＣＤＰは、どの細密遅延
信号のエッジがアクティブであるかを選択するように機能する。

【０１０１】図１６は、図９および図１２に関連して上述した、初期／後期（Ｅ／Ｌ）信号
の詳細を示すタイミング図である。Ｅ／Ｌ信号は、粗遅延間隔（スロットまたは
ビンとも呼ぶ）を１００％のカバーした状態で、粗遅延間隔内のどこにでも、細
密遅延パルス（ＦＤＰ）を位置決めするために用いられる。細密遅延パルスの立
ち上がりエッジは、粗遅延間隔内のどこにでも存在し得るため、ある範囲の細密
遅延値は、結合器のフリップフロップ１２３２の準安定範囲に近接し過ぎて、正
確な結果を得ることができない。この問題を解消するために、伸長されたＣＤＰ
（パルスストレッチャー１２０４の出力）を再クロックした２つのバージョンが
生成される。図１２に示すように、初期バージョン（Ｅ）は、ＣＬＫの立ち下が
りエッジにおいてフリップフロップ１２１２により生成され、後期バージョン（
Ｌ）は、ＣＬＫの立ち上がりエッジにおいてフリップフロップ１２０８により生
成される。ＭＵＸ１２１６は、Ｅ信号またはＬ信号のどちらかを、Ｅ／ＬをＭＵ
Ｘ制御信号として用いて選択する。

【０１０２】図１６は、上記信号のタイミング関係を示す。ＣＬＫは、１００／２５６ｎｓ
（＝３９０ｐｓ）の周期を有するクロック信号であり、１００ｎｓのフレームを
（データワードＤＣ０〜ＤＣ７を介して）２５６個の粗遅延間隔に分割すること
により生じる。ＳＣＤＰ（Ｔ）は、遅延時間Ｔの伸長された粗遅延パルスである
。遅延時間Ｔは値Ｔを示し、０＜＝Ｔ＜２５６が、（ＦＥラッチモードの）フレ
ームの開始時において、（粗データワードＤＣ０〜ＤＣ７を介して）ラッチ９３
６にロードされる。Ｔがロードされる場合、Ｅ（Ｔ）は初期パルスである。Ｔが
ロードされる場合、Ｌ（Ｔ）は後期パルスである。Ｔ−１が用いられる場合にＬ
（Ｔ−１）が後期パルスであり、Ｔ＋１が用いられる場合にＥ（Ｔ＋１）が初期
パルスである様子も図示されている。

【０１０３】粗遅延スロットの最初の１／４で所望の出力が発生した場合、細密遅延ＭＵＸ
１２２８の各立ち上がりエッジは、図１６中の斜線を引いたＦＱのハッシュ領域
内にある。ＦＤＰの立ち上がりエッジが時間Ｔの最初の１／４内にある場合、Ｌ
（Ｔ）は、フリップフロップ１２３２に対する入力Ｄとして用いられることにな
ることが分かる。このことは、ラッチ９３６がＴ−１でロードされることを要求
し、Ｅ／ＬはＬを選択するように設定されることとなる。

【０１０４】粗遅延スロット中のちょうど真中で所望の出力が発生した場合、細密遅延ＭＵ
Ｘ１２２８の各立ち上がりエッジは、図１６中の斜線を引いたＭＨのハッシュ領
域内にある。ＦＤＰの立ち上がりエッジが時間Ｔのちょうど真中にある場合、Ｅ
（Ｔ）は、フリップフロップ１２３２に対する入力Ｄとして用いられることにな
ることが分かる。このことは、ラッチ９３６がＴでロードされることを要求し、
Ｅ／ＬはＬを選択するように設定されることとなる。

【０１０５】粗遅延スロットの最後の１／４で所望の出力が発生した場合、細密遅延ＭＵＸ
１２２８の各立ち上がりエッジは、図１６中の斜線を引いたＬＱのハッシュ領域
内にある。ＦＤＰの立ち上がりエッジが時間Ｔの最後の１／４内にある場合、Ｌ
（Ｔ−１）は、フリップフロップ１２３２に対する入力Ｄとして用いられること
になることが分かる。このことは、ラッチ９３６がＴでロードされることを要求
し、Ｅ／ＬはＬを選択するように設定されることとなる。

【０１０６】上記は、フリップフロップ１２３２のクロックが、入力Ｄからの粗遅延時間の
少なくとも１／４であり、あらゆる設定または妨害の保持が回避されることを確
実にする。

【０１０７】伝播遅延、正弦波変換器に対するクロックの移相および他のソースのため、細
密遅延生成器（１２２０、１２２４、および１２２８）内には、一定の遅延が存
在する。これらの遅延は、キャリブレーションを用いて、準安定ポイントを配置
し、正弦／余弦ＲＡＭ表を調整してこのポイントを事前設定されたアドレス位置
に配置することにより決定された一定のオフセットを加算することにより、除去
される。準安定ポイントは、Ｅ／ＬをＥに設定し、ＦＤＰをモニタリングしなが
らデジタル細密遅延値を変更することにより、発見され得る。細密遅延の何らか
の値において、出力ＦＤＰは、時間を１つの粗遅延と等しい値にジャンプさせる
。このポイントは、ゼロ時間遅延に必要な、正弦値および余弦値を提供する。こ
の誤りは、（粗遅延間隔あたりの細密遅延ビンの数を法とする）オフセットをデ
ジタル細密遅延に加算するか、または、値ゼロのアドレス値が上記のキャリブレ
ーション手順において発見された位置を指すように、正弦／余弦ＲＡＭの内容を
回転することにより、修正可能である。

【０１０８】また、正弦／余弦ＲＡＭ表は、別のエラー（例えば、正弦波信号と余弦波信号
との間の不完全な９０度の移相による非線形性または周期的エラー、もしくは波
形中の完全な正弦機能からの逸脱）の場合も修正可能である。このことは、キャ
リブレーション掃引を実行し、上述した完璧な正弦値および余弦値ではなく修正
された値を適切なＲＡＭに格納することにより、達成可能である。

【０１０９】別の実施形態において、ゼロデジタル値が、クロックパルスの１／４で発生す
るクロックを、粗遅延にするように、ＩＱＲＡＭの内容を粗遅延時間の１／４
に等しい量だけシフトすることにより、より単純なＥ／Ｌが実施され得る。この
シフトは上述のキャリブレーション工程に追加される。

【０１１０】図１７において、その結果得られた、ＲＡＭアドレスゼロにおけるクロックエ
ッジが、Ａとラベル付けされている。このことが行われると、所望の細密遅延が
値の前半内にあるため、細密遅延クロックの立ち上がりエッジが図１７の平行線
領域内にある場合、Ｔの値は、上記のように粗遅延用にロードされ、Ｅ（Ｔ）は
Ｄ入力として用いられる。所望の細密遅延が後半部分内にある場合、図１７のＳ
Ｌのように、Ｔの値がロードされ、Ｌ（Ｔ）が用いられる。値Ｔのみが用いられ
、Ｅ／Ｌ信号はレジスタ８７６からの細密遅延値の上位（ｕｐｐｅｒ）ビットで
ある点に留意されたい。この方式はまた、フリップフロップ１２３２のクロック
が、入力Ｄからの粗遅延時間の少なくとも１／４であり、あらゆる設定または妨
害の保持が回避されることを確実にする。

【０１１１】図１８は、細密タイミングのための、別のＩ−Ｑ移相アプローチを示す。デジ
タルＣＬＫ入力は、典型的にはフィルタリングにより、正弦波に変換される（１
８０４は、図１３の１３０４〜１３０８と同一である点に留意されたい）。この
出力は、バッファ（１８０８、１８１２）され得、２つのアナログ乗算器１８１
６、１８２０に付与される。乗算器１８１６、１８２０は、所望の移相角度（Ｉ
ｎ０およびＩｎ９０）の正弦および余弦を示すＤＣレベルにより制御される。次
いで、乗算器１８１６、１８２０の出力は、乗算器に付与される各正弦値および
余弦値に比例する相対的振幅を有する同相の正弦波となる。バッファ１８３２、
１８３６は、乗算器の出力がＲ１およびＣ１を含むＲＣネットワークに供給され
るときに、乗算器の出力がほぼゼロのインピーダンスを有することを保証するた
めに用いられる。上位（ｔｏｐ）正弦波は、ポイントＡからＢへと４５度だけ遅
延する。下位（ｂｏｔｔｏｍ）の正弦波は、ポイントＣからＢへと４５度先行す
る。その結果、図１３の数値演算（ｍａｔｈ）と同じ数値演算に基づいて移相器
を形成する、９０度位相がずれた（ｏｕｔｏｆｐｈａｓｅ）２つの正弦波が
生じる。この加算された信号１８４０は、ＲＣ回路のロードを避けるよう１８４
４において増幅された高インピーダンスとなる。この信号は、コンパレータ１８
４６または他の高利得段に供給され、正弦波をデジタル信号に変換する（図１３
のシュミットトリガ１３３６により行われる同じ機能を参照のこと）。

【０１１２】図１９は、別の移相器ブロック５０８を示す。この実施形態において、タイミ
ングコマンド信号は、各移相シフト値を示す、パラレルな１組のデジタル信号で
ある。これらの値は、幾つかのシステムにおいて、便宜上２進数で重み付けされ
た値となるように構成されるが、これは必要ない。１つの実施形態において、実
際の移相の組（Φ１〜Φｎ）に対する真のタイミングコマンド値（１６７６から
のＤＦ０〜ＤＦＮ１からのＬＳＢ）をマッピングするために、メモリデバイスが
含まれる。それらの値（ＤＦ０〜ＤＦＮ−１）は、個々のデバイスの製造におけ
るキャリブレーション工程の間に計算され得、そのデバイスのメモリ内に格納さ
れる。

【０１１３】図１９において、入力信号１９０４は、移相の無い正弦波である。信号１９０
４は、各移相器１９０８を通り、その段のデジタルコマンド入力（Ｄ０等）に応
じて、さらなる移相を蓄積する。出力信号１９１６は、各段が各デジタルコマン
ドＤ０〜ＤＮ−１ビット入力に応じた移相を与える、段１９０８の全てからの移
相の総計を有する正弦波である。

【０１１４】図２０は、図１９で使用可能な例示的移相段１９０８を示す。図２０において
、入力信号１９０４は、バッファ２００４によりバッファリングされ、通常２０
０５に示される次のＲＬＣネットワークへと供給される。このネットワークは、
１９０４にある入力信号の正弦波周波数に近い共振回路を形成する。この回路の
Ｑは、理想的には、１付近（すなわち、Ｒ＝ＸＬ＝ＸＣ、ＲはＲ２００１の値、
ＸＬはＬ２００１のリアクタンス、ＸＣはＣ２００１のリアクタンス）にある。
このローのＱは、移相コマンドの変動に関連する遷移に応答する整定時間を最少
化するために望ましい。ＲＬＣＣＫＴ２００５もまた、構成要素の公差および
ドリフトへの感度を最少化する。

【０１１５】トランジスタＱ２００１は、スイッチとして動作する。Ｑ２００１がオフのと
き、２００８における信号の位相は、Ｒ２００１、Ｃ２００１、およびＬ２００
１により決定される。Ｑ２００１がオン（閉）のとき、Ｃ２００２がパラレルに
加算され、回路を離調し、移相が発生する。これら２つの移相状態は実際は、最
良の動作のために、２００８における信号の振幅が双方の位相状態と同じになる
ように、調節されうべきである。この動作は一般的には、Ｃ２００１およびＣ２
００２両方のトリミングを伴う。Ｑ２００１は、ローの寄生キャパシタンスを有
するデバイスであるべきである。動作を最高周波数まで拡張するには、ＧａＡｓ
ＭＥＳＦＥＴデバイス（例えば、ＮＥ７６１１８）が用いられ得る。（この種
類の移相回路は、本発明者らによって、１２０ＭＨｚの正弦波周波数で動作され
た。）これらのデバイスは、ローノイズのフロントエンド増幅器用に１８ＧＨｚ
まで用いられるものとして通常考えられているため、これらのデバイスがこのよ
うに用いられることはめったにない。それらのデータシートは、それらをデジタ
ルデバイスとしての使用用として特徴付けない。しかし、それらは０．１ｐｆの
寄生キャパシタンスを有するため、このアプリケーション用にほぼ理想的なデバ
イスを作成する。典型的かつ別個のＦＥＴおよびトランジスタは、ずっと大きな
寄生キャパシタンスを有するが、ＡＳＩＣ実現において、非常に小さな接合部の
従来のＦＥＴ等が、寄生キャパシタンスを最小化するために指定され得る。

【０１１６】多くの改変（例えば、容量性経路ではなく誘電性経路にスイッチを配置する、
反転した信号を選択することにより１８０度の移相が達成可能など）が可能であ
る。ＲＬＣネットワークは、エミッタまたは増幅器のコレクタ回路内で構成可能
である。いくつかの切換キャパシタが、（特に移相値が小さい場合に）１つのＲ
ＬＣ回路に結合可能である。これらの改変は、一例として示される。当業者にと
って明らかなように、他の多くの改変が本発明の範囲内で可能である。

【０１１７】本システムは、Ｅ／Ｌ機能無しで設計可能である。その場合の利点としては、
複雑性がやや減少する点がある。この点は、ＡＳＩＣ実現において実際に透過性
であるが、ディスクリートの実現の場合に有意になり得る。この影響としては、
結合器フリップフロップ１２３２の準安定ポイントの近隣のコード位置が有用で
ない点がある。これにより、図２１Ａの「可能なコード位置の領域」に示すよう
な、反復的「櫛」状コードの利用可能パターンを生じる。

【０１１８】図中に示すように、影が付けられた反復周期２１０２は、ＣＬＫ周期と同期す
るが、ＣＬＫの立ち下がりエッジ近隣の準安定ポイントを回避する。複数のコー
ドに対して１つのフレーム間隔を図示しているが、１つのフレームに数百のコー
ドがマッピング可能である。しかし、この種類のコードパターンは、多チャンネ
ルコードの相関特性に損傷を与えないようにマッピング可能である。図２１Ｂは
、このようなマッピング構成を示す。コード２１０４の直線部分は、遅延間隔ビ
ンが、１００％のカバーでコード間隔の１／２以下になるように、遅延間隔部分
にマッピングされる。リストされている例示的コード位置１〜１０は、時間位置
２１０６（１つのフレームについて０〜１００ｎｓ）にマッピングされる。コー
ド位置６は５５ｎｓと６０ｎｓとの間の間隔にマッピングされ、放出されたパル
ス２１０８は、このコードマッピングに従ってタイミングが合わされる。

【０１１９】この状況において、相関特性および自己相関特性は、図２１Ｃに示すような２つの領域で解析され得る。２つのパターン２１１０と２１１２との間のあらゆ
る時間スリップには、各櫛の「指状部（ｆｉｎｇｅｒ）」について、２種類の領
域（すなわち、１つのオーバーラップ領域（Ｂ）および２つの非オーバーラップ
領域（Ａ‘およびＣ’））がある。オーバーラップ領域（Ｂ）において、コード
相関特性は、マッピングにおいてギャップを想定していない従来の試験方法また
は数値演算を用いて解析可能である。これは、１つの信号からの増加ビン（ｎ、
ｎ＋１、ｎ＋２．．．）が、コードマッピングにおいてギャップが無い場合に、
相関する信号からのインクリメンタルビンと同じ順番で並ぶためである。非オー
バーラップ領域（Ｄ）において、相関は存在しない。所与の時間スリップに対し
て、スリップ部位（ｓｉｔｅ）の１部分のみが相関する機会を有し、ギャップの
無いマッピングに対応する順番から外れて並ぶ部位は存在しない。従って、相関
は、等しいか、またはギャップの無いマッピングの場合の相関よりも低くなけれ
ばならない。

【０１２０】この利点の不利益な点は、ビンのサイズが１／２またはそれ以下であり、同一
サイズの１／２またはそれ以下しか利用可能でないことを意味する。これらのビ
ンは、相関特性を保持するために、波形よりも大きく保持する必要がある。最終
的な結果としては、やや劣る性能が生じるが、ハードウェアにおいて若干の経済
性が得られ得る。

【０１２１】図２２は、本発明のＡＳＩＣ実現内のノイズを最小化するために使用可能な典
型的な電流ステアリング論理（ｃｕｒｒｅｎｔｓｔｅｅｒｉｎｇｌｏｇｉｃ
）を示す、代表的な差動ＡＮＤゲートである。この回路は、２つの差動対Ｑ１−
Ｑ２およびＱ３−Ｑ４を含む。２つの差動入力対ＡＰ、ＡＮおよびＢＰ、ＢＮが
存在する。２つのエミッタフォロワおよびレベルシフティング段Ｑ５およびＱ６
が、差動段を追従（ｆｏｌｌｏｗ）する。Ｑ７およびＱ８は、別のレベルシフト
を提供する。ＯＨＰおよびＯＨＮは、次の論理レベルの上位段（例えば、Ｑ１お
よびＱ２）を駆動するために用いられる。ＯＭＰおよびＯＭＮは、次の論理レベ
ルの下位段（例えば、Ｑ３およびＱ４）を駆動するために用いられる。Ｑ１０お
よびＱ１１は、エミッタフォロワおよびレベルシフタ用の電流ソースである。電
流ソースは全て、制御電圧ＶＣＳでバイアスされる。

【０１２２】動作時は、ＡＰがＡＮおよびＢＰに対して正となることと、ＡＮおよびＢＰが
ＢＮに対して正となることがどちらとも成立すると、電流ソースＱ９により生成
される電流は、Ｒ１にステアリングされる。そうでない場合、この電流はＲ２に
ステアリングされる。これによって、ＡＰおよびＢＰがハイになると、ＯＨＰ（
およびＯＭＰ）はＯＨＮ（およびＯＭＮ）よりも正になる。これは、定義によれ
ば、ＡＮＤゲートである。

【０１２３】電流が常時流れ、Ｒ１およびＲ２にステアリングされるだけであるため、回路
により導かれる電流は、電源電流の変化による低遷移内に生じる入力の影響を受
けない。この構想は、３つの論理レベルおよび３つの出力レベルを設けて、ＡＳ
ＩＣインプリメンテーション内の供給電圧の最適に利用するように拡張可能であ
る。

【０１２４】４．結論上記にて本発明の様々な実施形態について説明してきたが、これは例示目的の
ためであり、限定的なものではないことが理解されるべきである。本明細書にお
いて、様々な形態および詳細における変更が、特許請求の範囲に定義されている
ような本発明の精神および範囲から逸脱することなく可能であることは、当業者
にとって明らかである。このことは、とりわけ、（将来に）発展する技術および
関連分野との関係を考えれば、当てはまる。従って、本発明は、上述した実施形
態のどれにも限定されるべきではなく、本明細書中の特許請求の範囲およびその
均等物によってのみ定義されるべきである。

【図面の簡単な説明】

【図１Ａ】図１Ａは、インパルス無線送信器のブロック図であり、本発明を用いた例示的
通信システムを含む。

【図１Ｂ】図１Ｂは、インパルス無線受信器のブロック図であり、本発明を用いた例示的
通信システムを含む。

【図２Ａ】図２Ａは、変調されていないパルス列を示す。

【図２Ｂ】図２Ｂは、パルスの公称周期的発生を示す。

【図３】図３は、本発明を用いた例示的インパルス無線センサーのブロック図である。

【図４】図４は、本発明による精密タイミング生成器のブロック図を示す。

【図５】図５は、図４の細密遅延ブロックのより詳細な図である。

【図６】図６は、図４の工程のフロー図である。

【図７】図７は、本発明の実施形態による、精密タイミング生成器の例示的インプリメ
ンテーションを示す。

【図８】図８は、本発明による、ＡＳＩＣを用いてインプリメントされた精密タイミン
グ生成器のブロック図を示す。

【図９】図９は、本発明の実施形態による粗タイミング生成器を示す。

【図１０】図１０は、本発明の実施形態による、ラッチイネーブルタイミングを示す。

【図１１】図１１は、本発明の実施形態による、ラッチイネーブルの初期／後期およびＡ
／Ｂシステムタイミングを示す。

【図１２】図１２は、本発明の実施形態による結合器回路を示す。

【図１３】図１３は、本発明の実施形態による細密タイミング生成器である。

【図１４】図１４は、図１３の移相ロックループ用に使用可能な、例示的ポリフィルタを
示す。

【図１５】図１５は、図１２の結合器回路の基本的動作を示すタイミング図である。

【図１６】図１６は、本発明の実施形態による、初期／後期信号の詳細を示すタイミング
図である。

【図１７】図１７は、初期／後期信号のさらなる詳細を示すタイミング図である。

【図１８】図１８は、本発明の別の実施形態による、別の細密タイミング生成器を示す。

【図１９】図１９は、本発明の別の実施形態による、さらに別の細密タイミング生成器を
示す。

【図２０】図２０は、本発明の別の実施形態による、さらに別の細密タイミング生成器を
示す。

【図２１Ａ】図２１Ａは、本発明の別の実施形態による、Ｅ／Ｌ機能無しで設計されたシス
テムにおけるコードマッピングおよびタイミングに関する問題を示す。

【図２１Ｂ】図２１Ｂは、本発明の別の実施形態による、Ｅ／Ｌ機能無しで設計されたシス
テムにおけるコードマッピングおよびタイミングに関する問題を示す。

【図２１Ｃ】図２１Ｃは、本発明の別の実施形態による、Ｅ／Ｌ機能無しで設計されたシス
テムにおけるコードマッピングおよびタイミングに関する問題を示す。

【図２２】図２２は、本発明の別の実施形態による、ＡＳＩＣのための例示的ＳｉＧｅ差
動ＡＮＤゲートを示す。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１２年６月２日（２０００．６．２）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１Ａ】

【図１Ｂ】

【図２Ａ】

【図２Ｂ】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１Ａ】

【図２１Ｂ】

【図２１Ｃ】

【図２２】

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者フラートン，ラリーダブリュー．アメリカ合衆国アラバマ 35741，ブラウンズボロ，ウィンブルドンロード 120 (72)発明者ラーソン，ローレンスイー．アメリカ合衆国カリフォルニア 92014，デルマー，メルカドドライブ 13771 (72)発明者ロウ，デイビッドエイ．アメリカ合衆国カリフォルニア 90503，トレンス，アステリアストリート 5309 Ｆターム(参考） 5J106 AA04 BB01 CC01 CC21 CC52 GG14 HH02 KK05 5K047 AA05 BB01 HH12 MM27 MM28 MM29 MM33 MM46 MM52 MM53 MM62

Claims

【特許請求の範囲】

【請求項１】精密タイミング生成器であって、クロック信号を受信し、該クロック信号の関数としてフレーム基準信号を出力
する回路と、第１の入力タイミングコマンドおよび該クロック信号を受信するよう適応され
た第１のタイミング生成器であって、該第１のタイミング生成器は、公称周期と
該公称周期に対して精密の時間位置に発生する遷移とを有する粗タイミング信号
を生成し、該公称周期は該フレーム基準信号の関数であり、該時間位置は該第１
の入力タイミングコマンドおよび該クロック信号の関数である、第１のタイミン
グ生成器と、第２の入力タイミングコマンドおよび該クロック信号を受信するよう適応され
た第２のタイミング生成器であって、該第２のタイミング生成器は、該第２の入
力タイミングコマンドおよび該クロック信号の関数として複数の細密タイミング
遷移を生成する、第２のタイミング生成器と、該粗タイミング信号を用いて該複数の細密タイミング遷移から１つを選択して
、該フレーム基準信号に対して高時間精度を有する精密タイミング信号を出力す
るよう適応された結合回路と、を備える精密タイミング生成器。
【請求項２】精密タイミング信号を生成する方法であって、クロック信号の関数としてフレーム基準信号を生成する工程と、公称周期と該公称周期に対して精密の時間位置に発生する遷移とを有する粗タ
イミング信号を生成する工程であって、該公称周期は該フレーム基準信号の関数
であり、該時間位置は第１の入力タイミングコマンドおよび該クロック信号の関
数である、工程と、第２の入力タイミングコマンドおよび該クロック信号の関数として複数の細密
タイミング遷移を生成する工程と、該粗タイミング信号を用いて該複数の細密タイミング遷移から１つを選択して
、精密タイミング信号を出力する工程であって、該精密タイミング信号は、該フ
レーム基準信号に対して高時間精度を有する、工程と、を包含する方法。
【請求項３】精密タイミング生成器であって、第１の周波数を有するクロック信号を生成するシステムクロックと、該クロック信号およびタイミングコマンド入力を受信し、前記フレーム基準信
号の間隔を、該フレーム基準信号を比較的粗のタイミング間隔に細分化する粗タ
イミング信号とを生成する粗タイミング生成器と、該クロック信号および該タイミングコマンド入力を受信し、該タイミングコマ
ンド入力に従って該フレーム基準信号に関連して時間内に配置される、一連の細
密タイミング信号遷移を含む細密タイミング信号を生成する細密タイミング生成
器と、該粗タイミング信号に従って該細密タイミング信号遷移の１つを選択し、該精
密タイミング信号を出力する結合器と、を備える精密タイミング生成器。
【請求項４】前記細密タイミング信号は、前記粗タイミング間隔をより小
さな間隔に細分化する、請求項３に記載の精密タイミング生成器。
【請求項５】前記細密タイミング信号は、前記粗タイミング間隔を連続的
に変化する間隔に細分化する、請求項３に記載の精密タイミング生成器。
【請求項６】前記細密タイミング生成器は、前記クロック信号を受信し、前記第１の周波数を有する正弦波信号を生成する
正弦生成器と、該正弦波信号および前記タイミングコマンド入力を受信し、該タイミングコマ
ンド入力の細密タイミング構成要素に基づいて該正弦波信号を移相して、移相を
有する移相正弦波信号を生成する移相器と、該移相正弦波信号を方形波信号に変換する変換器であって、該方形波信号は前
記細密タイミング信号を含む、変換器と、を備える、請求項３に記載の精密タイミング生成器。
【請求項７】前記タイミングコマンド入力の前記細密タイミング構成要素
は、前記移相の正弦および余弦を示す、２つのアナログ直流レベル信号を含む、
請求項６に記載の精密タイミング生成器。
【請求項８】前記タイミングコマンド入力の前記細密タイミング構成要素
は、加算的に結合される、２つの別個の遅延値を示す２つのデジタル線を含む、
請求項６に記載の精密タイミング生成器。
【請求項９】前記粗タイミング生成器は、前記クロック信号を受信し、該クロック信号のパルスの計数を行って前記粗時
間間隔を規定するクロック計数値を生成し、該クロック信号を前記フレーム基準
信号を含むより低速の信号に分割する計数器と、所望の粗時間間隔に対応する所定の計数値を格納するラッチと、該計数器が該クロック信号の該パルスの計数を行うときに、該所定の計数値を
該クロック計数値と比較するコンパレータであって、該コンパレータは、該クロ
ック計数値が該所定の計数値と整合したときに該粗タイミング信号の状態を変更
する、計数器と、を備える、請求項３に記載の精密タイミング生成器。
【請求項１０】前記粗タイミング信号は、前記コンパレータから粗タイミ
ングパルスの形態で出力される、請求項９に記載の精密タイミング生成器。
【請求項１１】前記粗タイミング信号は、前記細密タイミング生成器が次
の間隔においてトリガすることを可能にするために用いられる、請求項９に記載
の精密タイミング生成器。
【請求項１２】前記システムクロックは、電圧制御された発振器（ＶＣＯ
）を含む、請求項９に記載の精密タイミング生成器。
【請求項１３】前記ＶＣＯの安定性を保持する、位相ロックされたループ
をさらに含む、請求項１２に記載の精密タイミング生成器。
【請求項１４】前記位相ロックされたループは、前記フレーム基準信号と基準クロックにより生成される基準信号とを受信し、
エラー信号を生成する位相検出器と、該エラー信号を受信して、前記ＶＣＯが該基準クロックと同期するように該Ｖ
ＣＯを調節するフィルタと、を備える、請求項１３に記載の精密タイミング生成器。
【請求項１５】精密タイミング信号を生成するための方法であって、第１の周波数を有するクロック信号を生成する工程と、該クロック信号およびタイミングコマンド入力に基づいてフレーム基準信号お
よび粗タイミング信号を生成する工程であって、前記粗タイミング信号は、該フ
レーム基準信号の間隔を比較的粗なタイミング間隔に細分化する、工程と、該クロック信号および該タイミングコマンド入力に基づいて細密タイミング信
号を生成する工程であって、該細密タイミング信号は、該タイミングコマンド入
力に従って該フレーム基準信号に関連して時間内に配置される、一連の細密タイ
ミング信号遷移を含む、工程と、該粗タイミング信号に従って該細密タイミング信号遷移から１つを選択するこ
とにより該精密タイミング信号を生成する工程と、を包含する方法。
【請求項１６】前記細密タイミング信号は、前記粗タイミング間隔をより
小さな間隔に細分化する、請求項１５に記載の方法。
【請求項１７】前記細密タイミング信号は、前記粗タイミング間隔を連続
的に変化する間隔に細分化する、請求項１５に記載の方法。
【請求項１８】前記細密タイミング信号を生成する工程は、前記クロック信号を用いて正弦波信号を生成する工程であって、該正弦波は前
記第１の周波数を有する工程と、前記タイミングコマンド入力の細密タイミング構成要素に基づいて該正弦波信
号を移相して、移相を有する移相正弦波信号を生成する工程と、該移相正弦波信号を方形波信号に変換する工程であって、該方形波信号は該細
密タイミング信号を含む工程と、を包含する、請求項１５に記載の方法。
【請求項１９】前記タイミングコマンド入力の前記細密タイミング構成要
素は、前記移相の正弦および余弦を示す、２つのアナログ直流レベル信号を含む
、請求項１８に記載の方法。
【請求項２０】前記タイミングコマンド入力の前記細密タイミング構成要
素は、加算的に結合される、２つの別個の遅延値を示す２つのデジタル線を含む
、請求項１８に記載の方法。
【請求項２１】前記粗タイミング信号を生成する前記工程は、前記クロック信号のパルスの計数を行って、前記粗時間間隔を規定するクロッ
ク計数値を生成する工程と、該クロック信号を、前記フレーム基準信号を含むより低速の信号に分割する工
程と、該計数値が増加するときに、前記所定の計数値と該計数値とを比較する工程で
あって、該所定の計数値は所望の粗時間間隔に対応する、工程と、該計数値が該所定の計数値と整合したときに、該粗タイミング信号の状態を変
更する工程と、を包含する、請求項１５に記載の精密タイミング生成器。
【請求項２２】前記粗タイミング信号は、粗タイミングパルスを含む、請
求項２１に記載の方法。
【請求項２３】前記粗タイミング信号を用いて、前記細密タイミング生成
器が次の間隔でトリガすることを可能にする工程をさらに包含する、請求項２１
に記載の方法。
【請求項２４】前記結合器は、データ入力およびクロック入力を有するエ
ッジがトリガされたフリップフロップを含み、該クロック入力は前記一連の細密
タイミング遷移を受信し、該データ入力は、該一連の細密タイミング遷移の１つ
を選択して該エッジがトリガされたフリップフロップから該精密タイミング信号
として出力する前記粗タイミング信号を受信する、請求項３に記載の精密タイミ
ング生成器。