CN116360545B - 一种针对fpga的正弦调频信号生成方法及设备 - Google Patents
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Abstract
本申请公开了一种针对FPGA的正弦调频信号生成方法及设备，属于电数据处理技术领域，用于解决在满足信号指标要求时，消耗过多的硬件资源的问题，方法包括：对输入频率控制字位宽进行截位分离，得到高位数据以及低位数据；在第一级DDS中，通过DDS1模块生成高位数据的第一正弦信号以及第一余弦信号，以及通过DDS2模块生成低位数据的第二正弦信号以及第二余弦信号；根据三角函数积化和差公式，对第一正弦信号、第一余弦信号、第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号；根据调制正弦波信号与第二级DDS，生成正弦调频信号。实现在满足信号指标要求时，无需消耗大量的硬件资源。
Description
技术领域
本申请涉及电数据处理技术领域，尤其涉及一种针对FPGA的正弦调频信号生成方法及设备。
背景技术
正弦调频信号作为一种经典的非线性调频技术，在信号处理领域（比如雷达信号处理领域）起着十分重要的作用。目前使用的正弦调频信号模拟方法有以下两种：信号数据回放与级联两组直接数字频率合成模块（Digital Signal Frequency Synthesis，DDS）。
对于信号数据回放，其基本实现方式为：将预先设计好的正弦调频信号离散化，以数据表的形式存储在设备中，在生成信号时调用存储的数据进行各种操作。这种实现方法需要占用大量的硬件资源。
对于级联两组DDS，其基本实现方式为：在第一级DDS中产生正弦调制信号，与调频系数相乘后，将其作为频率控制数据输出给第二级DDS，最终产生频率变化曲线与第一级DDS正弦波相同，信号带宽受调频系数控制的正弦调频信号。相比于信号数据回放的方式，这样产生的正弦调频信号虽然增强了灵活性，但同样存在着信号质量与消耗资源相矛盾的问题，即要求信号的精度越高，消耗FPGA的资源越多。
综上所述，上述模拟方法导致在满足信号指标要求时，消耗过多的硬件资源。
发明内容
本申请实施例提供一种针对FPGA的正弦调频信号生成方法及设备，用于解决在满足信号指标要求时，消耗过多的硬件资源的问题。
本申请实施例采用下述技术方案：
一方面，本申请实施例提供了一种针对FPGA的正弦调频信号生成方法，该方法包括：FPGA对输入频率控制字位宽进行截位分离，得到高位数据以及低位数据；将所述高位数据与所述低位数据分别输入至第一级DDS；在所述第一级DDS中，通过DDS1模块生成所述高位数据对应的第一正弦信号以及第一余弦信号，以及通过DDS2模块生成所述低位数据对应的第二正弦信号以及第二余弦信号；在所述第一级DDS中，根据预先构建的三角函数积化和差公式，对所述第一正弦信号、第一余弦信号、所述第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号；根据所述调制正弦波信号与第二级DDS，生成正弦调频信号。
一个示例中，所述将所述高位数据与所述低位数据分别输入至第一级DDS之前，所述方法还包括：根据所述高位数据，确定所述DDS1模块的第一频率控制字位宽；以及根据所述低位数据，确定所述DDS2模块的第二频率控制字位宽；以及根据所述输入频率控制字位宽，确定所述第二级DDS的第三频率控制字位宽；根据所述第三频率控制字位宽，确定高位相位累加值位宽与所述第一频率控制字位宽之间的第一倍数关系，以及确定低位相位累加值位宽与所述第二频率控制字位宽之间的第二倍数关系。
一个示例中，所述通过DDS1模块生成所述高位数据对应的第一正弦信号以及第一余弦信号，具体包括：在所述DDS1模块中，对所述高位数据进行累加，得到所述高位数据的高位相位累加值，截取所述高位相位累加值的高若干位；将所述高位相位累加值的高若干位作为DDS1模块正弦波数据表的地址，以生成所述高位数据对应的第一正弦信号以及第一余弦信号。
一个示例中，所述通过DDS2模块生成所述低位数据对应的第二正弦信号以及第二余弦信号，具体包括：在所述DDS2模块中，对所述低位数据进行累加，得到所述低位数据的低位相位累加值，截取所述低位相位累加值的高若干位；将所述低位相位累加值的高若干位作为DDS2模块正弦波数据表的地址，以生成所述低位数据对应的第二正弦信号以及第二余弦信号。
一个示例中，所述方法还包括若所述输入频率控制字位宽为2n位，则确定所述高位数据的位宽为n位，以及所述低位数据的位宽为n位；其中，n为正整数；根据所述高位数据，确定所述DDS1模块的第一频率控制字位宽为n位；以及根据所述低位数据，确定所述DDS2模块的第二频率控制字位宽为n位；以及根据所述输入频率控制字位宽，确定所述第二级DDS的第三频率控制字位宽为2n位；根据所述第三频率控制字位宽，确定所述高位相位累加值位宽与所述第一频率控制字位宽之间的第一倍数关系为1倍；以及确定所述低位相位累加值位宽为所述第二频率控制字位宽的2倍。
一个示例中，所述根据预先构建的三角函数积化和差公式，对所述第一正弦信号、第一余弦信号、所述第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号，具体包括：计算所述第二余弦信号与所述第一余弦信号的第一相乘信号，以及计算所述第二正弦信号与所述第一正弦信号的第二相乘信号；将所述第一相乘信号减去所述第二相乘信号，得到调制正弦波信号。
一个示例中，所述根据预先构建的三角函数积化和差公式，对所述第一正弦信号、第一余弦信号、所述第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号，具体包括：计算所述第二正弦信号与所述第一余弦信号的第三相乘信号，以及计算所述第二余弦信号与所述第一正弦信号的第四相乘信号；对所述第三相乘信号与所述第四相乘信号进行求和，得到调制正弦波信号。
一个示例中，所述根据预先构建的三角函数积化和差公式，对所述第一正弦信号、第一余弦信号、所述第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号之前，所述方法还包括：确定三角函数积化和差公式如下：
其中，以及/>为调制正弦波信号，/>表示第一正弦信号，/>表示第一余弦信号，/>表示第二正弦信号，/>表示第二余弦信号。
一个示例中，所述根据所述调制正弦波信号与第二级DDS，生成正弦调频信号，具体包括：将所述调制正弦波信号与预设调频系数进行相乘，对相乘的调制正弦波信号进行截位，将截位的调制正弦波信号输出至第二级DDS；在第二级DDS中，对所述截位的调制正弦波信号进行累加，得到调制正弦波信号累加值；截取所述调制正弦波信号累加值的高若干位，将所述调制正弦波信号累加值的高若干位作为第二级DDS正弦波数据表的地址，以生成所述正弦调频信号。
另一方面，本申请实施例提供了一种针对FPGA的正弦调频信号生成设备，应用于FPGA，包括：至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够：
对输入频率控制字位宽进行截位分离，得到高位数据以及低位数据；将所述高位数据与所述低位数据分别输入至第一级DDS；在所述第一级DDS中，通过DDS1模块生成所述高位数据对应的第一正弦信号以及第一余弦信号，以及通过DDS2模块生成所述低位数据对应的第二正弦信号以及第二余弦信号；在所述第一级DDS中，根据预先构建的三角函数积化和差公式，对所述第一正弦信号、第一余弦信号、所述第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号；根据所述调制正弦波信号与第二级DDS，生成正弦调频信号。
本申请实施例采用的上述至少一个技术方案能够达到以下有益效果：
首先通过对输入频率控制字位宽进行截位分离，从而基于高位数据以及低位数据，通过第一级DDS的DDS1模块与DDS2模块对第一级DDS中四张较小的单周期正弦波数据表产生的正弦、余弦信号进行三角函数积化和差公式操作（乘加或乘减操作），产生调制正弦波信号，能够实现在满足量化精度指标的前提下，无需消耗大量的FPGA RAM资源，从而节约了硬件资源。
附图说明
为了更清楚地说明本申请的技术方案，下面将结合附图来对本申请的部分实施例进行详细说明，附图中：
图1为本申请实施例提供的一种通过信号数据回放生成正弦调频信号的方法流程示意图；
图2为本申请实施例提供的一种现有技术中针对FPGA的正弦调频信号生成系统的框架示意图；
图3为本申请实施例提供的一种针对FPGA的正弦调频信号生成系统的框架示意图；
图4为本申请实施例提供的一种针对FPGA的正弦调频信号生成方法的流程示意图；
图5为本申请实施例提供的一种针对FPGA的正弦调频信号生成设备的结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合具体实施例及相应的附图对本申请的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
下面参照附图来对本申请的一些实施例进行详细说明。
图1为本申请实施例提供的一种通过信号数据回放生成正弦调频信号的方法流程示意图。
如图1所示，使用信号数据回放方式生成正弦调频信号时，首先需要在仿真软件产生其离散化的数据，其次将准备好的数据保存在存储器中（如flash、sdram等），在接收到命令时，控制器调用存储器中的数据，进行指定的操作后，最终输出至对应的端口。
需要说明的是，以数据回放的方式生成正弦调频信号时，需要将大量的数据保存在设备存储器中，待后期使用时再进行调用，此过程需要消耗大量的资源，并且还存在调用大量数据的消耗时间长、生成的调频信号灵活性差等问题。
图2为本申请实施例提供的一种现有技术中针对FPGA的正弦调频信号生成系统的框架示意图。
如图2所示，在现有的DDS级联算法中，每一级DDS内部都存储了一张归一化的单周期正弦波数据表，而每个数据都有对应的地址，地址数量称为正弦波数据表的深度。正弦波数据表深度与每个数据位宽的乘积决定了正弦波数据表占用内存的大小。
在第一级DDS中，将外部输入的频率控制数据进行累加，截取频率控制字累加值的高若干位作为正弦波数据表的地址。
需要说明的是，高若干位就是指累加值数据的高几位，例如，变量a的位宽是[10：0]，a的高四位就是指a的[10:7]位，也就是变量a的第十位到第七位（含第十、第七位）。
此处“若干”是指具体需要数量可变，依据数据表的深度而定。例如，想取得变量a的高四位，那么此处“若干”就是指“四”。
具体“若干位”的取值应与数据表深度的相同。比如，数据表的数据量为2048个，深度也就是，其位宽应该为[10:0]，此时，应该截取频率控制字累加值的高十位。
根据正弦波数据表，生成对应频率的调制正弦波信号，最终生成的正弦调频信号的时频变化关系与上述调制正弦波信号相同。调制正弦波信号与调频系数相乘后，相乘信号作为第二级DDS的输入频率控制数据输出至第二级DDS。
在第二级DDS中，上述频率控制数据是按照第一级DDS的输出变换的，再经过与上级DDS相同地处理（累加、截位等处理），最终可得到正弦调频信号，其带宽为两倍的调频系数，时频变换关系为第一级DDS的正弦波。
需要说明的是，使用级联DDS算法时，正弦调频信号处在宽带调制的情况下（即调频系数远大于调制频率。此处不考虑窄带调制，因为窄带调制不满足大时宽带宽积的要求），其调频系数与调频带宽有关，具体关系如下：
其中，为调制正弦波信号，t为调频时间，/>，/>是调频系数，，/>为调频带宽的一半，/>是调频频率，/>为调制正弦波信号的相位，/>为载波的频率，设此时/>为0。当/>>>/>时，则近似认为/>=/>=/>。其中，BW为调制正弦波信号的带宽。
本申请实施例发现，由于调频带宽的动态范围很大，所以调频系数的动态范围也很大，因此，对第一级DDS的正弦波数据表量化精度要求很高，否则当调频系数处于极限值时，最终生成调频信号的频率扫描形状将不再是标准的正弦波，并且频谱的带内平坦度、连续性也会很差，信号质量无法满足设计要求。若想要提高到满足指标要求时，需消耗大量的硬件资源。比如，根据仿真结果，为保证信号质量良好，应使第一级DDS的正弦波数据表深度至少达到220位，数据位宽至少达到20位，这样数据表的大小为220*20*2=40M bit，也需消耗大量的硬件资源。
也就是说，本申请实施例在发现直接生成的正弦调频信号的质量很差，其时域信号不够圆滑，频域中杂散较多，通过多种改善方案，比如，包括改变数据表的数据量大小、对比不同频点的结果等，最终将问题锁定为第一级DDS产生正弦调制信号时，调制信号的分辨率较差，也就是说，数字信号的量化精度不够。
为了解决上述问题，必须提高数据表的量化精度，但提高量化精度就意味着需要数据量增大。但是，数据表量化精度提高到满足指标要求时，数据量会变得十分庞大。
如果选择的方式是外挂更大容量的存储设备，这样做过于简单粗暴，将会出现带来增加项目成本、减慢程序运行速度、降低设备可靠性等新的问题，因此，此方式并不可取。
综上，上述图1与图2涉及的两种方法都在信号质量指标和硬件资源消耗上相矛盾，若想得到质量较好的调频信号，则必须以消耗大量的硬件资源为代价。
基于此，本申请实施例提供了一种正弦调频信号生成的技术方案，解决如何在满足信号质量要求的同时，并不消耗过多大量的资源，接下来进行解释说明本申请实施例的技术方案。
图3为本申请实施例提供的一种针对FPGA的正弦调频信号生成系统的框架示意图。
如图3所示，系统包括两级DDS级联的第一级DDS与第二级DDS，级DDS包括DDS1模块与DDS2模块。
在生成过程中，FPGA首先对输入频率控制字位宽（图3中的输入频率控制数据）进行截位分离，得到高位数据以及低位数据。然后，将高位数据与低位数据分别输入至第一级DDS。然后，在第一级DDS中，通过DDS1模块生成高位数据对应的第一正弦信号以及第一余弦信号，以及通过DDS2模块生成低位数据对应的第二正弦信号以及第二余弦信号。然后，在第一级DDS中，根据预先构建的三角函数积化和差公式，对第一正弦信号、第一余弦信号、第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号。最后，根据调制正弦波信号与第二级DDS，生成正弦调频信号（图3中的输出调频信号）。
通过图3的系统，能够根据所要求需要在第一级DDS生成的调制正弦波信号的波型，按照三角函数积化和差公式，只需四张较小的单周期正弦波数据表产生的调制正弦波信号，就能达到与传统方式生成调制正弦波信号的相同量化精度指标。从而对第一级DDS中四张小表分别产生的正弦、余弦信号进行操作，无需消耗大量的FPGA RAM资源，即可生成正弦调频信号，节约了硬件存储资源。
在本申请的一些实施例中，由于提高量化精度的本质就是提高数据量，提高数据量的本质就是增加许多原始数据表表中没有的数据。
举例而言，原始数据表的内容为“0001，0003，0005，0007”，如果增加数据表的数据量，新的数据表就变成了“0001，0002，0003，0004，0005，0006，0007”，这样就是提高了量化精度，也增加了数据量。
基于此，通过运算得到原始数据表中没有的值，能够达到相同的效果，沿用上面的例子：若想根据原始数据表，得到“0002，0004，0006”这几个新的值，那么只要求得上一位与下一位的平均值就能得到新的数据，达到与“增加数据量，以提高量化精度”相同得效果。
进一步地，针对产生正弦调频使用的数据表，内容是一个单周期的正弦信号，就是将~/>采样若干个点，总点数就是数据表的数据量。假设采样点数为100（即数据量为100），则每个点占有的相位成分为/>。也就是说，所以有很多相位成分在100个采样点时无法取到的，比如，/>这个相位，介于到/>之间，无法在此数据表中表示出来。只能通过提高数据量，或者做特殊的运算处理才能取到。
当然，可以通过/>得到，但是，其对应的幅值/>肯定是不能简单通过/>得到的。
因此，可以根据积化和差，。
由上式可知，我们需要得到和/>两个相位，此时，对输入频率控制字进行高低位宽的划分，再以不同位宽进行累加，即，具有不同的相位累加值位宽，最终截取相位累加值的高若干位做DDS，就能得到上述这些频率对应的正弦波信号。
基于此，接下来通过图4及相关内容继续解释说明如何具体生成正弦调频信号。
图4为本申请实施例提供的一种针对FPGA的正弦调频信号生成方法的流程示意图。该流程中的某些输入参数或者中间结果允许人工干预调节，以帮助提高准确性。
图4中的流程可以包括如下步骤：
S401：FPGA对输入频率控制字位宽进行截位分离，得到高位数据以及低位数据。
需要说明的是，高位数据与低位数据之间的频率控制字位宽相同。
S402：将所述高位数据与所述低位数据分别输入至第一级DDS。
在本申请的一些实施例中，需要预先确定第一级DDS中的DDS1、DDS2两个模块、以及第二级DDS，分别对应的相位累加值位宽、频率控制字位宽。
需要说明的是，例如，若输入频率控制字为fword_in，位宽为48 位，且输入第一级DDS中DDS1模块的频率控制字为fword_1，输入第一级DDS中DDS2模块的频率控制字为fword_2，fword_1是fword_in的高若干位，fword_2是fword_in的低若干位，则可以确定fword_1、fowrd_2的位宽都为24位。
若输入第二级DDS的频率控制字为fword_in_2，位宽为48，由于fword_in_2是对第一级DDS中DDS1模块、DDS2模块输出的信号，所进行计算、截位得来的。fword_in_2所需的位宽为48位，因此对第一级DDS得到的最终数据进行截位时，也应截取48位。
接下来继续说明DDS1模块、DDS2模块、第二级DDS分别对应的相位累加值位宽如何进行确定。
针对于DDS1模块与DDS2模块，该两个模块具有两个不同的相位累加值位宽，（下面DDS1模块的相位累加值用phase_acc1、DDS2模块的相位累加值用phase_acc2替代）。即，DDS1模块、DDS2模块输入的频率控制字位宽都是相同的，但是phase_acc1、phase_acc2的位宽是不同的。
针对于图2，第一级DDS或第二级DDS来说，若数据量为4096，则其对应的位宽为12（2^12=4096），所以正弦波数据表的地址位宽也就是12。如果图2中DDS的输入频率控制字位宽为24，相位累加值位宽为48，那么最终输入给正弦波数据表的地址就是相位累加值位宽的高12位。
而在本申请实施例中，在第一级DDS中分为DDS1模块与DDS2模块，其中DDS1模块的频率控制字fword_1是由fword_in的高一半位宽取得的，也就是说，已经包括了需要截位的值，所以fword_1对应的相位累加值不需要再扩展位宽。
但是，DDS2模块的频率控制字fword_2是由fword_in的低一半位宽取得的。在一般方式中，这是被舍去的部分，而在DDS2模块中，我们需要以fword_2来产生信号，并且要求DDS2模块产生的信号与DDS1产生信号之间的级别是相同的，因此需要把DDS2模块中phase_acc2的位宽设计成与输入频率控制字位宽、第二级DDS的位宽相同，这样才能保证DDS1模块、DDS2模块的级别一致，最终生成的正弦调频信号才能根据积化和差公式进行运算。
也就是说，若输入频率控制字位宽为48，对输入频率控制字位宽进行高低截位后，得到两个位宽为24的频率控制字。则在DDS1模块中，使用的频率控制字位宽为24位，相位累加值位宽为24位。则在DDS2模块中，使用的频率控制字位宽为24位，相位累加值位宽为48位。
其中，此时第二级DDS中的相位累加值位宽也为48，用户根据相应要求指标计算得来。
也就是说，DDS1模块由于本身就是由fword_in的高位得来的，所以使用的相位累加值无需再增加，DDS2模块由于本身就是由fword_in的低位得来的，所以需要将对应的相位累加值位宽扩展到与fword_in相同的位宽，之后才能进行截位。
又比如，DDS1模块与DDS2模块使用的频率控制字位宽是相同的，假设都是16位，然后需要对这两个频率控制字分别进行累加，则累加过程acc1=acc1+fword_1，acc2=acc2+fword_2。其中，acc1是指DDS1模块的频率控制字累加值（高位相位累加值），acc2是指DDS2模块频率控制字累加值（低位相位累加值），acc1位宽是16，acc2位宽是32（acc1位宽的两倍）。在得到这两个累加值后，再分别截取高若干位作为对应正弦波数据表的地址，以此分别产生正弦波信号。
以上述方法产生的信号才能根据根据三角函数积化和差公式进行积化和差运算，得到相应频率的调制正弦波信号，否则，最终运算产生的结果将是错误的。
基于此，首先根据高位数据，确定DDS1模块的第一频率控制字位宽，以及根据低位数据，确定DDS2模块的第二频率控制字位宽，以及根据输入频率控制字位宽，确定第二级DDS的第三频率控制字位宽。
然后，根据第三频率控制字位宽，确定高位相位累加值位宽与第一频率控制字位宽之间的第一倍数关系，以及确定低位相位累加值位宽与第二频率控制字位宽之间的第二倍数关系。
比如，若输入频率控制字位宽为2n位，则确定高位数据的位宽为n位，以及低位数据的位宽为n位；其中，n为正整数；然后根据高位数据，确定DDS1模块的第一频率控制字位宽为n位；以及根据低位数据，确定DDS2模块的第二频率控制字位宽为n位；以及根据输入频率控制字位宽，确定第二级DDS的第三频率控制字位宽为2n位。最后根据第三频率控制字位宽，确定高位相位累加值位宽与第一频率控制字位宽之间的第一倍数关系为1倍；以及确定低位相位累加值位宽为第二频率控制字位宽的2倍。
S403：在所述第一级DDS中，通过DDS1模块生成所述高位数据对应的第一正弦信号以及第一余弦信号，以及通过DDS2模块生成所述低位数据对应的第二正弦信号以及第二余弦信号。
一方面，具体地，首先在DDS1模块中，对高位数据进行累加，得到高位数据的高位相位累加值，然后截取高位相位累加值的高若干位。
也就是说，相当于将高位数据作为DDS1模块的频率控制字。
最后，将高位相位累加值的高若干位作为DDS1模块正弦波数据表的地址，以生成高位数据对应的第一正弦信号以及第一余弦信号。
另一方面，具体地，首先在DDS2模块中，对低位数据进行累加，得到低位数据的低位相位累加值，然后截取低位相位累加值的高若干位。
也就是说，相当于将低位数据作为DDS2模块的频率控制字。
最后将低位相位累加值的高若干位作为DDS2模块正弦波数据表的地址，以生成低位数据对应的第二正弦信号以及第二余弦信号。
也就是说，在第一级DDS内部的DDS1、DDS2两个模块，其实现方式与图2中的DDS相同。
通过在第一级DDS中生成四路正弦、余弦信号，使用的单周期正弦波数据表消耗的硬件资源较少，从而以较小的资源消耗，得到四路正弦、余弦信号，即，第一正弦信号以及第一余弦信号，第二正弦信号以及第二余弦信号。
S404：在所述第一级DDS中，根据预先构建的三角函数积化和差公式，对所述第一正弦信号、第一余弦信号、所述第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号。
在本申请的一些实施例中，在构建三角函数积化和差公式的过程如下：
首先确定正弦调频公式如下：
其中，为调制正弦波信号，t为调频时间，/>是调频系数，/>，/>为调频带宽的一半，/>是调频频率；/>为调制正弦波信号的相位；/>为载波的频率。
需要说明的是，首先在零频产生一个基带信号，假如是100Mhz的带宽，则基带信号频率范围就是-50Mhz~+50Mhz）。然后与频率为的载波进行相乘，也就是做“频谱搬移”，假设/>=500Mhz，则原始基带信号从零频处搬移到500Mhz处，最终信号的范围也就是450Mhz~550Mhz，带宽范围仍不变，而中心频率变为/>，此时的信号称为中频信号。
在为0时，采样后的公式如下：
其中，为采样频率，n为采样点数，/>为调制正弦波信号。
若，/>，则采样后的公式如下：
其中，为频率控制字的位宽，/>为调制正弦波信号。
在时，其中，/>为频率控制字的高位，/>为频率控制字的低位，则确定三角函数积化和差公式如下：
因此，可以化为4张的小表加2个乘法器替代到原先的/>表。
进一步地，根据上述得到的三角函数积化和差公式，三角函数积化和差公式经过变换如下：
其中，以及/>为调制正弦波信号，/>表示第一正弦信号，/>表示第一余弦信号，/>表示第二正弦信号，/>表示第二余弦信号。
基于此，在处理时，可以计算第二余弦信号与第一余弦信号的第一相乘信号，以及计算第二正弦信号与第一正弦信号的第二相乘信号。最后将第一相乘信号减去第二相乘信号，得到调制正弦波信号。
此外，可以计算第二正弦信号与第一余弦信号的第三相乘信号，以及计算第二余弦信号与第一正弦信号的第四相乘信号；最后对第三相乘信号与第四相乘信号进行求和，得到调制正弦波信号。
图2中两级DDS直接产生正弦调频信号的方法，在满足信号质量指标的情况下需要在第一级DDS消耗巨大的资源，而本申请实施例，在第一级DDS将一张大数据量的正弦波数据表转换成四张数据量较小的单周期正弦波数据表表，以更小的资源消耗，最终生成了与图2中具有相同效果的正弦调频信号。从而在满足指标的情况下，节省了大量硬件存储资源。
同时，通过对小数据表产生的四路正弦余弦信号进行乘、加操作，使其产生的调制正弦波数据具有较大的量化精度，适应mf的大动态范围。
比如，在相同的调频信号质量下，图2中的需消耗的硬件资源为220*20*2=40Mbit，本申请实施例需消耗的硬件资源为210*16*4=64k bit，极大地降低了资源消耗。
S405：根据所述调制正弦波信号与第二级DDS，生成正弦调频信号。
在本申请的一些实施例中，首先将调制正弦波信号与预设调频系数进行相乘，对相乘的调制正弦波信号进行截位，将截位的调制正弦波信号输出至第二级DDS。
需要说明的是，此时由于调制正弦波信号与预设调频系数相乘，相乘的调制正弦波信号位宽也被扩展，在进行数据传递输出至第二级DDS时应对相乘的调制正弦波信号位宽截位。
比如，有三个变量a、b、c，位宽分别为10、15、20。a、b相乘后结果的位宽为（10+15=25），此时若想把a、b相乘后的结果赋值给c，则需进行截位，截取高20位，截位后的数据位宽与c的位宽相同，方可进行赋值。
然后在第二级DDS中，对截位的调制正弦波信号进行累加，得到调制正弦波信号累加值。然后截取调制正弦波信号累加值的高若干位，最后将调制正弦波信号累加值的高若干位作为第二级DDS正弦波数据表的地址，以生成正弦调频信号。
需要说明的是，若需提高采样率，则应对第二级DDS并行处理，即按照预设方式同时产生多路信号，且保证同一时刻，每路信号的相位不重复。最后由多路信号合路生成正弦调频信号。
需要说明的是，虽然本申请实施例是参照图4来对步骤S401至步骤S405依次进行介绍说明的，但这并不代表步骤S401至步骤S405必须按照严格的先后顺序执行。本申请实施例之所以按照图4中所示的顺序对步骤S401至步骤S405依次进行介绍说明，是为了方便本领域技术人员理解本申请实施例的技术方案。换句话说，在本申请实施例中，步骤S401至步骤S405之间的先后顺序可以根据实际需要进行适当调整。
基于此，通过图4的方法，首先通过对输入频率控制字位宽进行截位分离，从而基于高位数据以及低位数据，通过第一级DDS的DDS1模块与DDS2模块对第一级DDS中四张较小的单周期正弦波数据表产生的正弦、余弦信号进行三角函数积化和差公式操作（乘加或乘减操作），产生调制正弦波信号，能够实现在满足量化精度指标的前提下，无需消耗大量的FPGA RAM资源，从而节约了硬件资源。
基于同样的思路，本申请的一些实施例还提供了上述方法对应的设备和非易失性计算机存储介质。
图5为本申请实施例提供的一种针对FPGA的正弦调频信号生成设备的结构示意图，应用于FPGA，包括：
至少一个处理器；以及，
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够：
对输入频率控制字位宽进行截位分离，得到高位数据以及低位数据；
将所述高位数据与所述低位数据分别输入至第一级DDS；
在所述第一级DDS中，通过DDS1模块生成所述高位数据对应的第一正弦信号以及第一余弦信号，以及通过DDS2模块生成所述低位数据对应的第二正弦信号以及第二余弦信号；
在所述第一级DDS中，根据预先构建的三角函数积化和差公式，对所述第一正弦信号、第一余弦信号、所述第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号；
根据所述调制正弦波信号与第二级DDS，生成正弦调频信号。
本申请的一些实施例提供的一种针对FPGA的正弦调频信号生成非易失性计算机存储介质，存储有计算机可执行指令，应用于FPGA，所述计算机可执行指令设置为：
对输入频率控制字位宽进行截位分离，得到高位数据以及低位数据；
将所述高位数据与所述低位数据分别输入至第一级DDS；
在所述第一级DDS中，通过DDS1模块生成所述高位数据对应的第一正弦信号以及第一余弦信号，以及通过DDS2模块生成所述低位数据对应的第二正弦信号以及第二余弦信号；
在所述第一级DDS中，根据预先构建的三角函数积化和差公式，对所述第一正弦信号、第一余弦信号、所述第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号；
根据所述调制正弦波信号与第二级DDS，生成正弦调频信号。
本申请中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于设备和介质实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
本申请实施例提供的设备和介质与方法是一一对应的，因此，设备和介质也具有与其对应的方法类似的有益技术效果，由于上面已经对方法的有益技术效果进行了详细说明，因此，这里不再赘述设备和介质的有益技术效果。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。
在一个典型的配置中，计算设备包括一个或多个处理器 (CPU)、输入/输出接口、网络接口和内存。
内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器 (RAM) 和/或非易失性内存等形式，如只读存储器 (ROM) 或闪存(flash RAM)。内存是计算机可读介质的示例。
计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存 (PRAM)、静态随机存取存储器 (SRAM)、动态随机存取存储器 (DRAM)、其他类型的随机存取存储器 (RAM)、只读存储器 (ROM)、电可擦除可编程只读存储器 (EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘 (DVD) 或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体 (transitory media)，如调制的数据信号和载波。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请技术原理之内所作的任何修改、等同替换、改进等，均应落入本申请的保护范围之内。
Claims (5)
1.一种针对FPGA的正弦调频信号生成方法，其特征在于，所述方法包括：
FPGA对输入频率控制字位宽进行截位分离，得到高位数据以及低位数据；
将所述高位数据与所述低位数据分别输入至第一级DDS；
在所述第一级DDS中，通过DDS1模块生成所述高位数据对应的第一正弦信号以及第一余弦信号，以及通过DDS2模块生成所述低位数据对应的第二正弦信号以及第二余弦信号；
在所述第一级DDS中，根据预先构建的三角函数积化和差公式，对所述第一正弦信号、第一余弦信号、所述第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号；
根据所述调制正弦波信号与第二级DDS，生成正弦调频信号；
所述将所述高位数据与所述低位数据分别输入至第一级DDS之前，所述方法还包括：
根据所述高位数据，确定所述DDS1模块的第一频率控制字位宽；以及根据所述低位数据，确定所述DDS2模块的第二频率控制字位宽；以及根据所述输入频率控制字位宽，确定所述第二级DDS的第三频率控制字位宽；
根据所述第三频率控制字位宽，确定高位相位累加值位宽与所述第一频率控制字位宽之间的第一倍数关系，以及确定低位相位累加值位宽与所述第二频率控制字位宽之间的第二倍数关系；
所述通过DDS1模块生成所述高位数据对应的第一正弦信号以及第一余弦信号，具体包括：
在所述DDS1模块中，对所述高位数据进行累加，得到所述高位数据的高位相位累加值，截取所述高位相位累加值的高若干位；
将所述高位相位累加值的高若干位作为DDS1模块正弦波数据表的地址，以生成所述高位数据对应的第一正弦信号以及第一余弦信号；
所述通过DDS2模块生成所述低位数据对应的第二正弦信号以及第二余弦信号，具体包括：
在所述DDS2模块中，对所述低位数据进行累加，得到所述低位数据的低位相位累加值，截取所述低位相位累加值的高若干位；
将所述低位相位累加值的高若干位作为DDS2模块正弦波数据表的地址，以生成所述低位数据对应的第二正弦信号以及第二余弦信号；
所述根据预先构建的三角函数积化和差公式，对所述第一正弦信号、第一余弦信号、所述第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号，具体包括：
计算所述第二余弦信号与所述第一余弦信号的第一相乘信号，以及计算所述第二正弦信号与所述第一正弦信号的第二相乘信号；
将所述第一相乘信号减去所述第二相乘信号，得到调制正弦波信号；
或所述根据预先构建的三角函数积化和差公式，对所述第一正弦信号、第一余弦信号、所述第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号，具体包括：
计算所述第二正弦信号与所述第一余弦信号的第三相乘信号，以及计算所述第二余弦信号与所述第一正弦信号的第四相乘信号；
对所述第三相乘信号与所述第四相乘信号进行求和，得到调制正弦波信号。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
若所述输入频率控制字位宽为2n位，则确定所述高位数据的位宽为n位，以及所述低位数据的位宽为n位；其中，n为正整数；
根据所述高位数据，确定所述DDS1模块的第一频率控制字位宽为n位；以及根据所述低位数据，确定所述DDS2模块的第二频率控制字位宽为n位；以及根据所述输入频率控制字位宽，确定所述第二级DDS的第三频率控制字位宽为2n位；
根据所述第三频率控制字位宽，确定所述高位相位累加值位宽与所述第一频率控制字位宽之间的第一倍数关系为1倍；以及确定所述低位相位累加值位宽为所述第二频率控制字位宽的2倍。
3.根据权利要求1所述的方法，其特征在于，所述根据预先构建的三角函数积化和差公式，对所述第一正弦信号、第一余弦信号、所述第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号之前，所述方法还包括：
确定三角函数积化和差公式如下：
其中，以及/>为调制正弦波信号，/>表示第一正弦信号，表示第一余弦信号，/>表示第二正弦信号，/>表示第二余弦信号。
4.根据权利要求1所述的方法，其特征在于，所述根据所述调制正弦波信号与第二级DDS，生成正弦调频信号，具体包括：
将所述调制正弦波信号与预设调频系数进行相乘，对相乘的调制正弦波信号进行截位，将截位的调制正弦波信号输出至第二级DDS；
在第二级DDS中，对所述截位的调制正弦波信号进行累加，得到调制正弦波信号累加值；
截取所述调制正弦波信号累加值的高若干位，将所述调制正弦波信号累加值的高若干位作为第二级DDS正弦波数据表的地址，以生成所述正弦调频信号。
5.一种针对FPGA的正弦调频信号生成设备，其特征在于，应用于FPGA，包括：
至少一个处理器；以及，
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够：
对输入频率控制字位宽进行截位分离，得到高位数据以及低位数据；
将所述高位数据与所述低位数据分别输入至第一级DDS；
在所述第一级DDS中，通过DDS1模块生成所述高位数据对应的第一正弦信号以及第一余弦信号，以及通过DDS2模块生成所述低位数据对应的第二正弦信号以及第二余弦信号；
在所述第一级DDS中，根据预先构建的三角函数积化和差公式，对所述第一正弦信号、第一余弦信号、所述第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号；
根据所述调制正弦波信号与第二级DDS，生成正弦调频信号；
所述将所述高位数据与所述低位数据分别输入至第一级DDS之前，还包括：
根据所述高位数据，确定所述DDS1模块的第一频率控制字位宽；以及根据所述低位数据，确定所述DDS2模块的第二频率控制字位宽；以及根据所述输入频率控制字位宽，确定所述第二级DDS的第三频率控制字位宽；
根据所述第三频率控制字位宽，确定高位相位累加值位宽与所述第一频率控制字位宽之间的第一倍数关系，以及确定低位相位累加值位宽与所述第二频率控制字位宽之间的第二倍数关系；
所述通过DDS1模块生成所述高位数据对应的第一正弦信号以及第一余弦信号，具体包括：
在所述DDS1模块中，对所述高位数据进行累加，得到所述高位数据的高位相位累加值，截取所述高位相位累加值的高若干位；
将所述高位相位累加值的高若干位作为DDS1模块正弦波数据表的地址，以生成所述高位数据对应的第一正弦信号以及第一余弦信号；
所述通过DDS2模块生成所述低位数据对应的第二正弦信号以及第二余弦信号，具体包括：
在所述DDS2模块中，对所述低位数据进行累加，得到所述低位数据的低位相位累加值，截取所述低位相位累加值的高若干位；
将所述低位相位累加值的高若干位作为DDS2模块正弦波数据表的地址，以生成所述低位数据对应的第二正弦信号以及第二余弦信号；
所述根据预先构建的三角函数积化和差公式，对所述第一正弦信号、第一余弦信号、所述第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号，具体包括：
计算所述第二余弦信号与所述第一余弦信号的第一相乘信号，以及计算所述第二正弦信号与所述第一正弦信号的第二相乘信号；
将所述第一相乘信号减去所述第二相乘信号，得到调制正弦波信号；
或所述根据预先构建的三角函数积化和差公式，对所述第一正弦信号、第一余弦信号、所述第二正弦信号以及第二余弦信号进行处理，得到调制正弦波信号，具体包括：
计算所述第二正弦信号与所述第一余弦信号的第三相乘信号，以及计算所述第二余弦信号与所述第一正弦信号的第四相乘信号；
对所述第三相乘信号与所述第四相乘信号进行求和，得到调制正弦波信号。
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