CN110943712A - 数字下变频滤波系统 - Google Patents

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CN110943712A CN201911404222.9A CN201911404222A CN110943712A CN 110943712 A CN110943712 A CN 110943712A CN 201911404222 A CN201911404222 A CN 201911404222A CN 110943712 A CN110943712 A CN 110943712A
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文蕾
王澎
徐克兴
张琼月
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Abstract

本发明为专利为数字下变频滤波系统，解决已有下变频滤波系统带宽输出选择不够灵活，信号结果失真严重问题。本系统包括射频采样模块和变频滤波模块，射频采样模块用于转换数字信号，将双通道调频模拟信号通过采样精度为16位的模数转换芯片进行处理得到两路数字信号，并通过数据总线传输至变频滤波模块。变频滤波模块包括下变频单元与级联滤波单元，下变频单元用于分别将所述数字信号与由数控振荡器NCO产生的相互正交的数字本振源信号的余弦波、正弦波相乘，得到两路正交的信号，并对所述两路正交的信号进行混频处理，得到零中频的数字基带IQ信号，将数字基带IQ信号传输至所述级联滤波单元，级联滤波单元分别对两路正交的信号进行滤波处理，输出多种不同带宽的基带IQ信号。

Description

数字下变频滤波系统
技术领域
本发明与无线通信中的数字变频系统有关，尤其与数字下变频滤波系统有关。
背景技术
数字变频技术是无线通信系统中的关键技术，通过可编程控制器来实现数字变频技术成为一种发展趋势。数字变频技术包含数字上变频技术和数字下变频技术。数字下变频技术的主要作用是从输入的宽带高速数字信号中提取所需要的窄带信号，将其下变频到数字零中频，并降低数字的采样率。采用数字下变频技术中传统的变频滤波处理方式主要存在基带信号带宽输出选择不够灵活，系统输出延迟较长，信号结果失真严重等问题。
发明内容
本发明的目的是提供一种变频处理效率高，带宽输出选择灵活，系统输出延迟较短，信号失真小的数字下变频滤波系统。
本发明是这样实现的：
数字下变频滤波系统包括射频采样模块，变频滤波模块，所述变频滤波模块由可编程控制器FPGA来实现，所述射频采样模块用于转换数字信号，将双通道接收到的调频模拟信号通过采样精度为16位的模数转换芯片进行处理得到数字信号，并通过数据总线传输至变频滤波模块，所述变频滤波模块包括下变频单元与级联滤波单元，下变频单元用于分别将所述数字信号与由数控振荡器NCO产生的相互正交的数字本振源信号的余弦波、正弦波相乘，得到两路正交的信号，并对所述两路正交的信号进行混频处理，得到零中频的数字基带IQ信号，将数字基带IQ信号传输至所述级联滤波单元，级联滤波单元分别对得到两路正交的数字基带IQ信号进行滤波处理，输出多种不同带宽的IQ基带信号，并通过调整级联滤波单元内每一级滤波器系数以及对滤波器输出信号进行截位处理保障了每一级输出信号的完整性。
变频滤波模块由可编程控制器FPGA实现，包括下变频单元与级联滤波单元，下变频单元用于分别将所述数字信号频谱搬移得到零中频的数字基带IQ信号，将数字基带IQ信号传输至所述级联滤波单元，级联滤波单元分别对得到两路正交的数字基带IQ信号进行滤波处理，输出多种不同带宽的基带IQ信号。
射频采样模块内射频通道输出的两路中频模拟信号分别经第1、2巴伦TC1-IT(SM-22)实现单端信号转为差分信号送入第1、2模数转换芯片，第1、2模数转换芯片将模拟信号转换成LVDS电平的数字信号，通过数据总线送入可编程控制器FPGA使用，第1、2模数转换芯片分别与时钟芯片连接。晶振（D36B100.0000WNS）输出的100MHz时钟信号经第3巴伦TC1-IT(SM-22)由单端信号转成差分信号供给时钟芯片AD9516，时钟芯片AD9516直接转出一对100MHz的差分信号供给可编程控制器FPGA作为系统时钟使用，FPGA再配置时钟芯片AD9516输出2对102.4MHz的差分时钟信号分给供给第1、2模数转换芯片AD9265，第1、2模数转换芯片AD9265再分别输出2对差分DCO数据时钟信号供给可编程控制器FPGA作为变频滤波模块时钟使用，实现时钟源的同步。
变频滤波模块的下变频单元内第1模数转换芯片AD9265发送的数字信号通过第2、3乘法器分别与第1数控振荡器NCO产生的余弦波和正弦波分别相乘，分别将中频信号搬移至基带，得到同相信号为I路信号，正交信号为Q路信号，再通过第1、2抽取滤波器滤除混频过程中产生的谐波分量，得到零中频的数字基带IQ信号送往级联滤波单元。同理，第2模数转换芯片AD9265发送的数字信号通过第3、4乘法器分别与第2数控振荡器NCO产生的余弦波和正弦波分别相乘，得到I路信号与Q路信号，再分别送入两个相同的第3、4抽取滤波器，得到零中频的数字基带IQ信号送往级联滤波单元。
变频滤波模块的级联滤波单元滤波处理得到13种不同带宽的数字基带IQ信号，通过选择将不同带宽的数字基带IQ信号传输至解调模块或上位机。
变频滤波模块的级联滤波单元由13级26个有限单位冲击响应滤波器（FIR滤波器）组成的级联滤波器与第1、2选择器组成，级联滤波器可输出带宽为20M、10M、5M、2.5M、1.25M、600K、300K、150K、75K、40K、20K、10K以及5K的数字基带IQ信号。第1级输出对应20M带宽，第2级输出对应10M带宽，以此类推，第13级输出对应5K带宽。
变频滤波模块的级联滤波单元分别处理I路信号和Q路信号，其中13个FIR滤波器处理I路信号，对应每级分别记作第几级I路滤波器，例如输出20M带宽I路信号的滤波器记作第1级I路滤波器；同理13个FIR滤波器Q路信号，对应每级分别记作第几级Q路滤波器，例如输出20M带宽Q路信号的滤波器记作第1级Q路滤波器。
变频滤波模块的级联滤波单元内第1、2选择器实现输入信号二选一输出，第1选择器的输入信号为第1、3抽取滤波器输出的I路信号截位后的有效数据，输出信号由选择命令控制切换送入第1级I路滤波器进行处理，同理可得第2选择器输入输出信号。
级联滤波单元的每一个FIR滤波器系数和输入数据的位数皆设定为固定的16位，根据数字电路乘法的运算法则，16位的系数与16位的数据相乘会得到32位的乘积结果，因此需要对每个FIR滤波器的乘积结果截位出最优的16位有效信号，才符合输入数据位宽要求。
本系统用以实现对输入双通道的中频信号采样、数字下变频以及滤波，达到输出的基带信号带宽有20M、10M、5M、2.5M、1.25M、600K、300K、150K、75K、40K、20K、10K以及5K这13种不同带宽可选择的效果。中频信号通过模数转换芯片处理后得到数字信号，再通过数据总线传输至下变频单元得到零中频的数字基带IQ信号，再通过13级FIR滤波器逐级输出实际需求的不同带宽的数字基带IQ信号。本发明与固有的硬件变频滤波模块相比充分利用了现场可编程控制器的结构特点，缓解了模拟电路的设计压力，减少了处理延迟时间，保证了带宽选择的灵活处理，提高了系统整体的稳定性。
本发明的优点如下：
1、变频处理效率高，FPGA运算速度快，系统时钟100M，时钟单位10ns，系统输出延迟较短，下变频模块与滤波器模块时钟102.4M，处理时间不超过100个时钟，共不超过1ms能输出最终结果，优秀的反应速度。
2、带宽输出选择灵活，13级滤波器每一路输出单独引出，可同时输出13种带宽的任意几路信号，方便于上位机分析信号以及后期解调。本系统应用在频谱监测范围内，实际应用中接收到的射频信号其带宽与速率是未知的，为方便快速解析信号所携带的信息，上位机进行单频点分析，对未知调制方式的调制信号进行解调，不同分析方式需要不同带宽的信号，本系统实际应用场景为此。
3、基于实际情况的截位操作保证了信号失真小，通过输入满载信号用Chipscope软件采出输出数据再来截位的方法最大程度的贴合实际效果保留下有效信号。
附图说明
图1为本发明框图。
图2为FPGA实现原理图。
图3为第1-13级I路滤波器原理图。
图4为FPGA编程流程图。
具体实施方式
数字下变频滤波系统包括射频采样模块，变频滤波模块，所述变频滤波模块由可编程控制器FPGA来实现，所述射频采样模块用于转换数字信号，将双通道接收到的调频模拟信号通过采样精度为16位的模数转换芯片进行处理得到数字信号，并通过数据总线传输至变频滤波模块，所述变频滤波模块包括下变频单元与级联滤波单元，下变频单元用于分别将所述数字信号与由数控振荡器NCO产生的相互正交的数字本振源信号的余弦波、正弦波相乘，得到两路正交的信号，并对所述两路正交的信号进行混频处理，得到零中频的数字基带IQ信号，将数字基带IQ信号传输至所述级联滤波单元，级联滤波单元分别对得到两路正交的数字基带IQ信号进行滤波处理，输出多种不同带宽的IQ基带信号，并通过调整级联滤波单元内每一级滤波器系数以及对滤波器输出信号进行截位处理保障了每一级输出信号的完整性。
变频滤波模块由可编程控制器FPGA实现，包括下变频单元与级联滤波单元，下变频单元用于分别将所述数字信号频谱搬移得到零中频的数字基带IQ信号，将数字基带IQ信号传输至所述级联滤波单元，级联滤波单元分别对得到两路正交的数字基带IQ信号进行滤波处理，输出多种不同带宽的基带IQ信号。
射频采样模块内射频通道输出的两路中频模拟信号分别经第1、2巴伦TC1-IT(SM-22)实现单端信号转为差分信号送入第1、2模数转换芯片，第1、2模数转换芯片将模拟信号转换成LVDS电平的数字信号，通过数据总线送入可编程控制器FPGA使用，第1、2模数转换芯片分别与时钟芯片连接。晶振（D36B100.0000WNS）输出的100MHz时钟信号经第3巴伦TC1-IT(SM-22)由单端信号转成差分信号供给时钟芯片AD9516，时钟芯片AD9516直接转出一对100MHz的差分信号供给可编程控制器FPGA作为系统时钟使用，FPGA再配置时钟芯片AD9516输出2对102.4MHz的差分时钟信号分给供给第1、2模数转换芯片AD9265，第1、2模数转换芯片AD9265再分别输出2对差分DCO数据时钟信号供给可编程控制器FPGA作为变频滤波模块时钟使用，实现时钟源的同步。
变频滤波模块的下变频单元内第1模数转换芯片AD9265发送的数字信号通过第2、3乘法器分别与第1数控振荡器NCO产生的余弦波和正弦波分别相乘，分别将中频信号搬移至基带，得到同相信号为I路信号，正交信号为Q路信号，再通过第1、2抽取滤波器滤除混频过程中产生的谐波分量，得到零中频的数字基带IQ信号送往级联滤波单元。同理，第2模数转换芯片AD9265发送的数字信号通过第3、4乘法器分别与第2数控振荡器NCO产生的余弦波和正弦波分别相乘，得到I路信号与Q路信号，再分别送入两个相同的第3、4抽取滤波器，得到零中频的数字基带IQ信号送往级联滤波单元。
变频滤波模块的级联滤波单元滤波处理得到13种不同带宽的数字基带IQ信号，通过选择将不同带宽的数字基带IQ信号传输至解调模块或上位机。
变频滤波模块的级联滤波单元由13级26个有限单位冲击响应滤波器（FIR滤波器）组成的级联滤波器与第1、2选择器组成，级联滤波器可输出带宽为20M、10M、5M、2.5M、1.25M、600K、300K、150K、75K、40K、20K、10K以及5K的数字基带IQ信号。第1级输出对应20M带宽，第2级输出对应10M带宽，以此类推，第13级输出对应5K带宽。
变频滤波模块的级联滤波单元分别处理I路信号和Q路信号，其中13个FIR滤波器处理I路信号，对应每级分别记作第几级I路滤波器，例如输出20M带宽I路信号的滤波器记作第1级I路滤波器；同理13个FIR滤波器Q路信号，对应每级分别记作第几级Q路滤波器，例如输出20M带宽Q路信号的滤波器记作第1级Q路滤波器。
变频滤波模块的级联滤波单元内第1、2选择器实现输入信号二选一输出，第1选择器的输入信号为第1、3抽取滤波器输出的I路信号截位后的有效数据，输出信号由选择命令控制切换送入第1级I路滤波器进行处理，同理可得第2选择器输入输出信号。
级联滤波单元的每一个FIR滤波器系数和输入数据的位数皆设定为固定的16位，根据数字电路乘法的运算法则，16位的系数与16位的数据相乘会得到32位的乘积结果，因此需要对每个FIR滤波器的乘积结果截位出最优的16位有效信号，才符合输入数据位宽要求。
确定采样频率：
射频采样模块的主要功能是将通道射频单元输出的中频模拟信号经模数转换芯片后转换为数字信号送入变频滤波模块。本实例前端射频通道输出的中频信号的中心频率为70MHz，带宽是40MHz，根据采样定律，采样频率必须大于80MHz,并且还需满足采样后信号的频谱不发生混叠。经分析，由前端射频单元输出的102.4MHz时钟信号满足采样定律的要求，因此本实例的采样频率定位102.4MHz。
数控振荡器设计：
由采样定理可知，通过采样得到的任何离散序列的频谱是原始连续信号谱的周期延拓，在频域中，延拓的频谱间的间隔一直保持为采样频率，并且向频率轴的两边重复扩展，结合数字下变频的相关原理，则可知通过采样频率为102.4MHz的AD对中心频率为70MH的信号采样后，数控振荡器NCO需产生的信号频率为102.4MHz-70MHz=32.4MHz。
时钟同步：
本实例中晶振输出的100MHz时钟信号经第3巴伦TC1-IT(SM-22)单端转差分供给时钟分频芯片AD9516，然后时钟分频芯片AD9516直接转换 100MHz的时钟信号供给FPGA作为系统时钟。（配置时钟：FPGA再通过芯片上SCLK、SDO、CS这3个SPI控制引脚遵循芯片手册上的时序图设置时钟分频芯片AD9516的寄存器，使其输出102.4MHz的时钟信号分给供给第1、2模数转换芯片AD9265作为其采样时钟。
AD器件选型：
中频模拟信号经第1、2巴伦TC1-IT(SM-22)单端转差分送入模数转换芯片AD9265，转换成LVDS电平的数字信号，通过数据总线送入FPGA进行处理。由于输入的中频信号带宽较宽，采样频率较高，因此本实例选择带LVDS电平输出的16位模数转换芯片AD9265。其中频采样频率可达300MHz，满足输入信号的要求。（配置AD：模数转换芯片AD9265通过4线SPI配置时序，拉低CSB引脚后进行写数据操作，CSB保持低电平，给SCLK引脚送入时钟，时钟上升沿时在数据中心位置写入ADC功能寄存器。）本申请实施例中对于射频采样模块选用的芯片型号不做具体限定，只需满足实际需求即可。
FPGA选型：
变频滤波模块全部功能基于可编程控制器FPGA上使用Verilog语言设计以及调用IP核实现，包括数控振荡器NCO、乘法器、抽取滤波器、选择器以及级联滤波器 。FPGA的运算速率较高，可重构性好，开发周期短。本实例选用的FPGA是Xilinx公司的XC7K410T-2FFG676I，其ROM和PAM的容量都很大，满足查表法的使用。
射频采样模块内射频通道输出的两路中频模拟信号分别经第1、2巴伦TC1-IT(SM-22)实现单端信号转为差分信号送入第1、2模数转换芯片AD9265，第1、2模数转换芯片AD9265将模拟信号转换成LVDS电平的数字信号记作AD1_data与AD2_data，通过数据总线送入可编程控制器FPGA使用，第1、2模数转换芯片分别与时钟芯片连接。晶振（D36B100.0000WNS）输出的100MHz时钟信号经第3巴伦TC1-IT(SM-22)由单端信号转成差分信号供给时钟芯片AD9516，时钟芯片AD9516直接转出一对100MHz的差分信号记作CLK100M，供给可编程控制器FPGA作为系统时钟使用，FPGA再配置时钟芯片AD9516输出2对102.4MHz的差分时钟信号分给记作CLK1与CLK2，供给第1、2模数转换芯片AD9265，第1、2模数转换芯片AD9265再分别输出2对差分DCO数据时钟信号记作DCO1与DCO2，供给可编程控制器FPGA作为变频滤波模块时钟使用，实现时钟源的同步。
变频滤波模块的下变频单元内第1、2乘法器在接收到第1、2模数转换芯片AD9265发送的数字信号之后，分别将中频信号搬移至基带，再通过第1、2抽取滤波器滤除混频过程中产生的谐波分量。第1数控振荡器NCO产生的余弦波和正弦波记作Cos1与Sin1，分别与第1模数转换芯片AD9265发送的数字信号通过第1、2乘法器相乘得到同相信号为I路信号记作AD1_datai，正交信号为Q路信号记作AD1_dataq。第2数控振荡器NCO产生的余弦波和正弦波记作Cos2与Sin2,分别与第2模数转换芯片AD9265发送的数字信号通过第3、4乘法器相乘得到I路信号记作AD2_datai， Q路信号记作AD2_dataq。然后将AD1_datai、AD1_dataq、AD2_datai与AD2_dataq分别送入相同的第1、2、3、4抽取滤波器，滤除谐波分量，得到零中频的数字基带IQ信号截位后送给级联滤波单元分别记作AD1_fir_dataio、AD1_fir_dataqo、AD2_fir_dataio与AD2_fir_dataqo。
FPGA编程方法：结合图4。
1.建立顶层文件：确定FPGA的输入输出信号建立顶层文件，确定输入输出信号引脚建立约束文件。
2.设置DDS的IP核：第1、2数控振荡器NCO通过FPGA实现方式为调用Xilinx提供的DDS的IP核生成DDS1与DDS2，输出频率为32.4MHz的正弦波和余弦波Cos1、Sin1、Cos2与Sin2。IP核配置为SIN/COS LUT模式，不实现相位生成器，输入时钟信号102.4MHz，输出频率为32.4MHz，无寄生动态范围（SFDR）设置为96dB，频率分辨率0.4MHz。
3.设置4个乘法器：第1、2、3、4乘法器实现方式为调用Xilinx提供的乘法器IP核Multiplier1、Multiplier2、Multiplier3与Multiplier4实现。Multiplier1输入信号有时钟信号DCO1、第1模数转换器AD9265送来的16位数字信号AD_data1与DDS1输出的16位正弦波Sin1，输出信号为32位的混频信号AD1_datai。Multiplier2、Multiplier3与Multiplier4输入输出信号与Multiplier1同理可得。根据数字电路乘法的运算法则，16位的系数与16位的数据相乘会得到32位的乘法结果，因此16位数据通过乘法器后均输出为32位数据。
4.1设置4个抽样滤波器：第1、2、3、4抽样滤波器实现方式为调用Xilinx提供的FIR编译器IP核FIR1、FIR2、FIR3与FIR4实现。FIR1输入信号有时钟信号DCO1与32位AD1_datai，输出信号有48位AD1_fir_datai。FIR编译器IP核参数设置为2倍抽取降低采样速率，输入采样频率102.4MHz，时钟频率102.4MHz，coe系数为16位有符号数，输入数据为16位有符号数。
4.2确定coe系数：每一级滤波模块中的滤波器系数设计调整可利用FDATool工具辅助仿真。滤波器设计方法如下：滤波器类型选择低通滤波器，设计方法选择等纹波法，滤波器阶数选择最小阶数，频率规格选择单位为归一化处理，衰减至少不低于60dB。信号设定为定点数计算，量化后根据处理结果选取最优值，将滤波器系数导出为coe文件可直接使用至IP核内。输出带宽fp，采样频率Fs，通带范围内的幅值衰减Wpass=fp/(Fs/2)。截止频率fs，截止频率处的幅值衰减Wstop=(fs*2)/Fs。
4.3数据截位：由于数据和系数都存在相加操作，可能产生加法进位，导致结果溢出，从而为滤波结果带来非常大的误差。滤波器系数是固定的，通过运算可确定不存在进位，无需进行扩展。为保证结果正确，本设计对每一级滤波器模块的输出数据进行了截位操作。由于级联滤波器单元输入设定为16位数据，便采取对乘积结果进行截位操作。本实例通过观测实际效果，对AD9265输入的一个大小为2Vp-p的满载信号，将48位的输出信号AD1_fir _datai添加进FPGA工程的cdc文件，使用Chipscope软件打开cdc文件采出输出数据，如果输出数据高位没有多余的符号位，有效位宽从最高位开始往下截取16位，丢弃剩余的低位数据。如果高位有多余的符号位，只需要留下一位符号位，丢弃多余的符号位，从符号位后开始往下截取15位，丢弃剩余的低位数据，48位AD1_fir _datai信号截位后变为16位AD1_fir_dataio信号。FIR2、FIR3与FIR4输入输出信号与FIR1同理可得，其输出信号的截位方法也与FIR1一样处理可得。）
变频滤波模块的级联滤波单元滤波处理得到13种不同带宽的数字基带IQ信号，通过选择将不同带宽的数字基带IQ信号传输至解调模块或上位机。
变频滤波模块的级联滤波单元由13级26个有限单位冲击响应滤波器（FIR滤波器）组成的级联滤波器与第1、2选择器组成，级联滤波器可输出带宽为20M、10M、5M、2.5M、1.25M、600K、300K、150K、75K、40K、20K、10K以及5K的数字基带IQ信号。第1级输出对应20M带宽，第2级输出对应10M带宽，以此类推，第13级输出对应5K带宽。
变频滤波模块的级联滤波单元分别处理I路信号和Q路信号，其中13个FIR滤波器处理I路信号，对应每级分别记作第几级I路滤波器，例如输出20M带宽I路信号的滤波器记作第1级I路滤波器；同理13个FIR滤波器Q路信号，对应每级分别记作第几级Q路滤波器，例如输出20M带宽Q路信号的滤波器记作第1级Q路滤波器。
变频滤波模块的级联滤波单元内第1、2选择器实现输入信号二选一输出，第1选择器的输入信号为第1、3抽取滤波器输出的I路信号截位后的有效数据，输出信号由选择命令控制切换送入第1级I路滤波器进行处理，同理可得第2选择器输入输出信号。
5.选择器：通过Verilog选择语句实现。
级联滤波单元的每一个FIR滤波器系数和输入数据的位数皆设定为固定的16位，根据数字电路乘法的运算法则，16位的系数与16位的数据相乘会得到32位的乘积结果，因此需要对每个FIR滤波器的乘积结果截位出最优的16位有效信号，才符合输入数据位宽要求。
6.1级联滤波器：
FIR滤波器的功能可调用Xilinx提供的FIR的IP核来实现，其滤波器系数根据FDATool工具仿真导出的coe文件决定，coe确定方法如抽取滤波器一样。
6.2仿真得到coe文件，加入FIR的IP核：每一个FIR滤波器功能调用Xilinx的FIR编译器实现，例如第1级I路滤波器，输出带宽为20M，由FIR编译器FIR_I_20M实现。FIR_I_20M输入信号有DCO时钟信号与16位fir1_datai，输出信号有32位fir20m_datai。FIR编译器IP核参数设置为2倍抽取降低采样速率，输入采样频率102.4/2=51.2MHz，时钟频率102.4MHz，coe系数为16位有符号数，输入数据为16位有符号数。
6.3截位方法同上，加入cdc文件后，用Chipscope软件打开cdc文件采出输出数据，去掉多余的高位符号位，丢掉多余的低位数据位，新的16位有效数据记作fir20m_dataio输出给下一级I路滤波器，同时直接输出FPGA给后端上位机。以此类推，其余滤波器输入输出信号皆可得。
根据合理规划硬件资源的运用，每一个FIR滤波器输入位宽设定为16位，（详细说明：其具体操作方法是用信号源从外部射频双通道接口给第1、2模数转换器送同一个满载信号，再应用Chipscope软件采出每一个FIR滤波器输出数据，观察采出来的数据幅度是否过载溢出，留下有效位宽。如果高位没有多余的符号位，有效位宽从最高位开始往下截取16位，丢弃剩余的低位数据。如果高位有多余的符号位，只需留下一位符号位，丢弃多余的符号位，从符号位后开始往下截取15位，丢弃剩余的低位数据。输入的满载信号的大小由模数转换芯片的性能所决定，本系统选定的模数转换芯片AD9265可输入的最大的信号为2Vp-p，因此本系统的满载信号的大小为2Vp-p。）
7. 通过Verilog选择分层例化全部IP核。
为保证输出效果，使用SYSTEM GENERATOR软件可对数字信号下变频模块和基带信号滤波模块的设计建模，进行功能仿真。SYSTEM GENERATOR软件中有对应Xilinx的IP核的模块，（加入相对应的DDS模块，FIR模块，乘法器模块，时钟模块，）。该仿真包括输入中频信号，调节信号增益，将信号输进行数字混频，再将混频信号输入抽取滤波器得到零中频信号，对零中频信号进行级联滤波得到不同带宽的基带信号并显示其频谱图。运行模型后，观察每一级滤波器输出的信号频谱图皆符合设计指标。
8.通过编译后的综合报告查看实际开销，（资源表：资源LUT占用数量74115，占用百分比29%；寄存器占用数量78271，占用百分比15%；36Kb块存储器占用数量604，占用百分比75%；资源DSP48E1s占用数量993，占用百分比64%。）其逻辑资源消耗合理，系统还有充足的逻辑资源进行其他信号控制和处理。

Claims (8)

1.数字下变频滤波系统，其特征在于，包括射频采样模块，变频滤波模块，所述变频滤波模块由可编程控制器FPGA来实现，所述射频采样模块用于转换数字信号，将双通道接收到的调频模拟信号通过采样精度为16位的模数转换芯片进行处理得到数字信号，并通过数据总线传输至变频滤波模块，所述变频滤波模块包括下变频单元与级联滤波单元，下变频单元用于分别将所述数字信号与由数控振荡器NCO产生的相互正交的数字本振源信号的余弦波、正弦波相乘，得到两路正交的信号，并对所述两路正交的信号进行混频处理，得到零中频的数字基带IQ信号，将数字基带IQ信号传输至所述级联滤波单元，级联滤波单元分别对得到两路正交的数字基带IQ信号进行滤波处理，输出多种不同带宽的IQ基带信号，并通过调整级联滤波单元内每一级滤波器系数以及对滤波器输出信号进行截位处理保障了每一级输出信号的完整性。
2.根据权利要求1所述的数字下变频滤波系统，其特征在于，所述射频采样模块内射频通道输出的两路中频模拟信号分别经第1、2巴伦实现单端信号转为差分信号送入第1、2模数转换芯片，第1、2模数转换芯片将模拟信号转换成LVDS电平的数字信号，通过数据总线送入可编程控制器FPGA使用，第1、2模数转换芯片分别与时钟芯片连接，晶振输出的100MHz时钟信号经第3巴伦由单端信号转成差分信号供给时钟芯片，时钟芯片直接转出一对100MHz的差分信号供给可编程控制器FPGA作为系统时钟使用，FPGA再配置时钟芯片输出2对102.4MHz的差分时钟信号分给供给第1、2模数转换芯片，第1、2模数转换芯片再分别输出2对差分DCO数据时钟信号供给可编程控制器FPGA作为变频滤波模块时钟使用，实现时钟源的同步。
3.根据权利要求2所述的数字下变频滤波系统，其特征在于，所述变频滤波模块的下变频单元内第1模数转换芯片AD9265发送的数字信号通过第1、2乘法器分别与第1数控振荡器NCO产生的余弦波和正弦波分别相乘，分别将中频信号搬移至基带，得到同相信号为I路信号，正交信号为Q路信号，再通过第1、2抽取滤波器滤除混频过程中产生的谐波分量，得到零中频的数字基带IQ信号送往级联滤波单元，第2模数转换芯片AD9265发送的数字信号通过第3、4乘法器分别与第2数控振荡器NCO产生的余弦波和正弦波分别相乘，得到I路信号与Q路信号，再分别送入两个相同的第3、4抽取滤波器，得到零中频的数字基带IQ信号送往级联滤波单元。
4.根据权利要求1或2所述的数字下变频滤波系统，其特征在于，所述变频滤波模块的级联滤波单元滤波处理得到13种不同带宽的数字基带IQ信号，通过选择将不同带宽的数字基带IQ信号传输至解调模块或上位机。
5.根据权利要求4所述的数字下变频滤波系统，其特征在于，所述变频滤波模块的级联滤波单元由13级26个FIR滤波器组成的级联滤波器与第1、2选择器组成，级联滤波器可输出带宽为20M、10M、5M、2.5M、1.25M、600K、300K、150K、75K、40K、20K、10K以及5K的数字基带IQ信号，第1级输出对应20M带宽，第2级输出对应10M带宽，以此类推，第13级输出对应5K带宽。
6.根据权利要求5所述的数字下变频滤波系统，其特征在于，所述变频滤波模块的级联滤波单元分别处理I路信号和Q路信号，其中13个FIR滤波器处理I路信号，对应每级分别记作第几级I路滤波器，输出20M带宽I路信号的滤波器记作第1级I路滤波器；13个FIR滤波器Q路信号，对应每级分别记作第几级Q路滤波器，输出20M带宽Q路信号的滤波器记作第1级Q路滤波器。
7.根据权利要求5和6所述的数字下变频滤波系统，其特征在于，所述变频滤波模块的级联滤波单元内第1、2选择器实现输入信号二选一输出，第1选择器的输入信号为第1、3抽取滤波器输出的I路信号截位后的有效数据，输出信号由选择命令控制切换送入第1级I路滤波器进行处理，第2选择器的输入信号为第2、4抽取滤波器输出的Q路信号截位后的有效数据，输出信号由选择命令控制切换送入第2级Q路滤波器进行处理。
8.根据权利要求7所述的数字下变频滤波系统，其特征在于，所述级联滤波单元的每一个FIR滤波器系数和输入数据的位数皆设定为固定的16位，根据数字电路乘法的运算法则，16位的系数与16位的数据相乘会得到32位的乘积结果，因此需要对每个FIR滤波器的乘积结果截位出最优的16位有效信号，才符合输入数据位宽要求。
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