CN102638261A

CN102638261A - 低功耗流水线结构的相位累加器

Info

Publication number: CN102638261A
Application number: CN2012101099975A
Authority: CN
Inventors: 陈建武; 吴旦昱; 周磊; 刘新宇; 武锦; 金智
Original assignee: Institute of Microelectronics of CAS
Current assignee: Xunxin Microelectronics Suzhou Co ltd
Priority date: 2012-04-13
Filing date: 2012-04-13
Publication date: 2012-08-15
Anticipated expiration: 2032-04-13
Also published as: CN102638261B

Abstract

本发明公开了一种低功耗流水线结构相位累加器，摒弃传统结构中通过级联D触发器增加延时的方法，通过改变频率控制字单元中D触发器的时钟信号来调节延时，从而减少频率控制字单元中D触发器数量，降低功耗。对于M级流水线结构的N比特相位累加器，传统结构需要N×(M+1)/2个D触发器，本发明提供方法只需要N+M+1个D触发器。本发明的低功耗流水线结构相位累加器具有设计简单、功耗低、频率变化快的特点。

Description

低功耗流水线结构的相位累加器

技术领域

本发明涉及集成电路相位累加器设计技术领域，特别涉及一种应用于直接数字频率合成器的低功耗流水线结构的相位累加器。

背景技术

直接数字频率合成器产生正弦或余弦信号，具有亚赫兹频率分辨率、频率跳变快、频率切换相位连续和相位噪声低等优点。这些优点使得直接数字频率合成器广泛应用于跳频通信系统。在实际应用中为了提高直接数字频率合成器的频率分辨率，通常需要32比特以上的相位累加器。同时，为了提高输出频率范围，要求提高相位累加器的工作频率。由于相位累加器的进位链是关键路径，成为相位累加器的速度瓶颈。因此大量采用流水线、并行运算等结构，以提高相位累加器的工作速度。跳频通信要求直接数字频率合成器具有连续相位功能，这就要求在频率切换时相位累加器的频率控制字以流水线方式工作。

为了实现这个功能，基于流水线结构的相位累加器由频率控制字延时模块和累加器模块组成，如图1所示M级L比特累加器构成N比特流水线结构相位累加器。其中频率控制字延时模块由D触发器组成；累加器模块由M个比特数相等的累加器子模块级联而成，每个累加器子模块的进位经过一个D触发器之后作为输入进位连接到下一级累加器子模块。在直接数字频率合成器中，相位累加器的低位输出被舍弃，只保留高位累加结果，图1中N比特相位累加器中只有高位L+K比特经过K个D触发器(KDFFs)被保留下来。图1中所有D触发器在同一个时钟下工作。

基于流水线结构的相位累加器可以有效提高工作速度的原理在于，M个累加器子模块同时工作，各级累加器的输入由经本级D触发器组成的延时单元对输入频率控制字延时后得到，各级相位累加器子模块的进位输出到D触发器进行锁存，在下一个时钟周期作为下一级流水线累加器子模块的进位输入。如此一来，一个长进位链被分割为M个短进位链，相位累加器工作速度也提高了M倍。为了保证各级相位累加器的输入正确无误，延时电路中所用D触发器数量为N×(M+1)/2，其中N为相位累加器的位宽，M为流水线级数。对于32比特的相位累加器，采用8级4比特的流水线结构，总共需要144个D触发器。采用更多级数的流水线结构，所需的D触发器数量更多。大量的D触发器，增加时钟设计难度的同时大幅增加电路的功耗。

发明内容

(一)要解决的技术问题

有鉴于此，本发明主要目的在于克服传统流水线结构相位累加器的缺点，提出一种应用于直接数字频率合成器的低功耗流水线结构的相位累加器。

(二)技术方案

为了达到上述目的，本发明提供了一种低功耗流水线结构的相位累加器，该相位累加器包括频率控制字延时单元和累加器单元，且该频率控制字延时单元的输出端连接于该累加器单元的输入端，其中：频率控制字延时单元，用于将输入的频率控制字进行延时之后，送到该累加器单元；累加器单元，用于以流水线方式将接收的频率控制字进行累加，并经过延时之后输出累加结果。

上述方案中，该相位累加器是由M个长度为L比特的累加器构成的N比特累加器，对于该N比特相位累加器，采用M级流水线结构，每一级流水线L比特，相邻两级流水线之间的延时相差一个时钟周期，其中N、M、L均为自然数。

上述方案中，所述频率控制字延时单元由N+M+1个D触发器单元构成，延时的长短由D触发器单元的时钟控制。

上述方案中，在该频率控制字延时单元中，N比特频率控制字(201)被分成M组，每组L比特；每位频率控制字经过一个D触发器锁存后输出，且将这N个D触发器从高位到低位分为M组，每组L个D触发器的时钟由一个时钟信号控制；M个时钟信号由M+1个级联而成的D触发器产生，其中一个D触发器具有复位功能；这M+1个D触发器的时钟与累加器单元的时钟相同。

上述方案中，在该频率控制字延时单元中，N比特频率控制字(201)被分成M组，每组L比特；每组L比特频率控制字分别与L比特D触发器单元(220、221、222、223)的输入端相连接，每个L比特D触发器单元(220、221、222、223)的时钟端分别与一个时钟信号相接；对于M级流水线相位累加器，M个D触发器单元需要M个时钟信号，且相邻级时钟信号相差一个周期。

上述方案中，所述累加器单元由M个比特数相等的累加器子模块级联而成，用于完成对经过延时之后的M组共N比特频率控制字的累加，每个累加器子模块的进位经过一个D触发器之后作为输入进位连接到下一级累加器子模块。

上述方案中，在直接数字频率合成器中，该相位累加器的低位输出被舍弃，只保留高位累加结果，在N比特相位累加器中只有高位L+K比特经过K个D触发器被保留下来，其中K为自然数。

(三)有益效果

本发明提供的低功耗流水线结构的相位累加器，摒弃传统结构中通过级联D触发器增加延时的方法，通过控制频率控制字单元中D触发器的时钟信号来调节延时，从而减少频率控制字单元中D触发器数量，降低功耗。对于M级流水线结构的N比特相位累加器，传统结构需要N×(M+1)/2个D触发器，本发明提供方法只需要N+M+1个D触发器，简化设计的同时，有效减小电路面积及降低功耗。

附图说明

图1是传统流水线结构相位累加器的示意图；

图2是依照本发明实施例的低功耗流水线结构的相位累加器的示意图；

图3是依照本发明实施例的低功耗频率控制字单元工作时序的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

如图2所示，图2是依照本发明实施例的低功耗流水线结构的相位累加器的示意图，该相位累加器包括频率控制字单元200和累加器单元300，且频率控制字延时单元200的输出端连接于累加器单元300的输入端。其中，频率控制字延时单元，用于将输入的频率控制字进行延时之后，送到该累加器单元；累加器单元，用于以流水线方式将接收的频率控制字进行累加，并经过延时之后输出累加结果。

该相位累加器是由M个长度为L比特的累加器构成的N比特累加器，对于该N比特相位累加器，采用M级流水线结构，每一级流水线L比特，其中N、M、L均为自然数。

在该频率控制字延时单元200中，N比特频率控制字201被分成M组，每组L比特。每组L比特频率控制字与L比特D触发器单元(LDFFs)220、221、222、223的输入端相连。与传统结构不同，每个L比特D触发器单元(LDFFs)220、221、222、223的时钟端分别与一个时钟信号相连。对于M级流水线相位累加器，M个LDFFs需要M个时钟信号，且相邻级时钟信号相差一个周期。传统结构中，采取对每一级流水线的输入数据延时的方法，需要级联N×(M+1)/2个D触发器。

M个时钟信号，通过级联M个D触发器的方法产生。时钟1由D触发器211产生，D触发器211的数据端与D触发器210的输出相连。D触发器210带有复位功能，且复位端与时钟1相连。D触发器210的数据端接到高电平，时钟端与外部触发器信号相连。假设所有D触发器采用上升沿触发方式，且输出低电平。在外部触发器信号的上升沿作用下，D触发器210输出是高电平。此后，在时钟信号作用下，D触发器211将数据端高电平信号传递到输出，此时时钟1是高电平。高电平的时钟1，导致D触发器210的输出端被复位到低电平。此后，在时钟信号作用下，D触发器211将数据端低电平传递到输出，此时时钟1是低电平。经历以上过程，时钟1得到一个脉宽等于一个时钟周期的脉冲信号。D触发器212的数据端与D触发器211的输出相连，在下一个时钟作用下，D触发器212将输出一个脉宽等于一个时钟周期的脉冲信号，在时序上时钟2与时钟1相差一个周期。通过级联D触发器的方法，采用M+1个D触发器，得到M个满足时序要求的时钟信号，具体时序图如图3所示。从图3可以看出，频率控制字的载入需要8个周期，为此频率控制字的变化频率最大是直接数字频率合成器时钟的1/8。

所述的频率控制字延时单元，由N+M+1个D触发器组成。每位频率控制字经过一个D触发器锁存后输出，且将这N个D触发器从高位到低位分为M组，每组L个D触发器的时钟由一个时钟信号控制。M个时钟信号由M+1个级联而成的D触发器产生，其中一个D触发器具有复位功能。这M+1个D触发器的时钟与累加器单元的时钟相同。具有复位功能的D触发器210的数据端连接到高电平，输出端与D触发器211数据端相连，如此实现D触发器的级联；D触发器211的输出端，与D触发器212数据端相连实现级联的同时，与具有复位功能的D触发器210的复位端相连，且作为时钟1与M组D触发器中最低位的一组D触发器220的时钟端相连；D触发器212输出端，与下一级D触发器数据端相连的同时，与D触发器221的时钟端相连。D触发器214作为最后一级，其输出端只与最高位的一组D触发器223的时钟端相连。经过M级D触发器级联产生的M个时钟信号的特点在于，相邻时钟信号之间相差一个时钟周期。为此，经过D触发器锁存之后的相邻两组频率控制字在时间上相差一个时钟周期。

频率控制字延时单元200输出端与累加器单元300的输入端相连接。直接数字频率合成器中累加器低位被舍弃，累加器单元300截位后只保留高L+K比特。本发明中所述的累加器单元300可采用传统结构实现。累加器单元300由M个比特数相等的累加器子模块级联而成，每个累加器子模块的进位经过一个D触发器之后作为输入进位连接到下一级累加器子模块。在直接数字频率合成器中，相位累加器的低位输出被舍弃，只保留高位累加结果，图2中N比特相位累加器中只有高位L+K比特经过K个D触发器(KDFFs)被保留下来。

本发明的有益效果是：在不降低频率跳变速度情况下，通过产生M个不同时序的时钟信号控制频率控制字的载入，减少频率控制字单元中D触发器的数量，有效降低功耗、减少电路面积。对于8级流水线结构的32比特相位累加器，采用本发明的方法只需要41个D触发器即可实现频率控制字的载入，是传统方法的28.5％，延时单元的功耗也相应降低到28.5％。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种低功耗流水线结构的相位累加器，其特征在于，该相位累加器包括频率控制字延时单元和累加器单元，且该频率控制字延时单元的输出端连接于该累加器单元的输入端，其中：

频率控制字延时单元，用于将输入的频率控制字进行延时之后，送到该累加器单元；

累加器单元，用于以流水线方式将接收的频率控制字进行累加，并经过延时之后输出累加结果。

2.根据权利要求1所述的低功耗流水线结构的相位累加器，其特征在于，该相位累加器是由M个长度为L比特的累加器构成的N比特累加器，对于该N比特相位累加器，采用M级流水线结构，每一级流水线L比特，相邻两级流水线之间的延时相差一个时钟周期，其中N、M、L均为自然数。

3.根据权利要求2所述的低功耗流水线结构的相位累加器，其特征在于，所述频率控制字延时单元由N+M+1个D触发器单元构成，延时的长短由D触发器单元的时钟控制。

4.根据权利要求3所述的低功耗流水线结构的相位累加器，其特征在于，在该频率控制字延时单元中，N比特频率控制字(201)被分成M组，每组L比特；每位频率控制字经过一个D触发器锁存后输出，且将这N个D触发器从高位到低位分为M组，每组L个D触发器的时钟由一个时钟信号控制；M个时钟信号由M+1个级联而成的D触发器产生，其中一个D触发器具有复位功能；这M+1个D触发器的时钟与累加器单元的时钟相同。

5.根据权利要求3所述的低功耗流水线结构的相位累加器，其特征在于，在该频率控制字延时单元中，N比特频率控制字(201)被分成M组，每组L比特；每组L比特频率控制字分别与L比特D触发器单元(220、221、222、223)的输入端相连接，每个L比特D触发器单元(220、221、222、223)的时钟端分别与一个时钟信号相接；对于M级流水线相位累加器，M个D触发器单元需要M个时钟信号，且相邻级时钟信号相差一个周期。

6.根据权利要求1所述的低功耗流水线结构的相位累加器，其特征在于，所述累加器单元由M个比特数相等的累加器子模块级联而成，用于完成对经过延时之后的M组共N比特频率控制字的累加，每个累加器子模块的进位经过一个D触发器之后作为输入进位连接到下一级累加器子模块。

7.根据权利要求6所述的低功耗流水线结构的相位累加器，其特征在于，在直接数字频率合成器中，该相位累加器的低位输出被舍弃，只保留高位累加结果，在N比特相位累加器中只有高位L+K比特经过K个D触发器被保留下来，其中K为自然数。