CN112068802B - 计数器的设计方法、装置及计数器 - Google Patents

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Abstract

本发明公开了一种计数器的设计方法、装置及计数器，其中，设计方法包括：设定多个输入信号，对多个输入信号进行分组；设定多个中间变量，根据每个变量的定义及分组后的多个输入信号的值建立多个中间变量的逻辑表达式；根据多个中间变量的逻辑表达式间的关系设定两个进位信号，并建立两个进位信号的逻辑表达式；根据预设权值及两个进位信号设定多个输出信号，并建立四个输出信号的逻辑表达式；根据输入信号、多个中间变量的逻辑表达式、两个进位信号的逻辑表达式和输出信号的逻辑表达式构建计数器电路。该设计方法设计的计数器可应用于大数乘法器设计的部分积阵列处理中，可应用于乘法器的快速实现，提高乘法器的性能。

Description

计数器的设计方法、装置及计数器
技术领域
本发明涉及计数器设计技术领域，特别涉及一种计数器的设计方法、装置及计数器。
背景技术
在乘法器的设计中，不管采用何种预处理算法，不可避免的出现多行部分积。若采用两两逐行相加的运算，对于n行部分积则共需要n-1次加法才能得到最终结果，而每次加法的进位链与每行的位数成正比。当部分积位数较大时，进位延时是很大的损耗。为了减少加法次数，通常先用压缩器、计数器将部分积压缩至两行后再进行最后的相加。计数器的一个优点是可以并行实现，即对于位宽为w的几行数来说，可以并行排列w个一位计数器。大数乘法器的部分积行数通常较大，因此设计出合适于部分积行数且压缩效率高的计数器很有意义。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本发明的一个目的在于提出一种计数器的设计方法，该方法设计的计数器可应用于乘法器的快速实现，提高乘法器的性能。
本发明的另一个目的在于提出一种计数器。
本发明的再一个目的在于提出一种计数器的设计装置。
为达到上述目的，本发明一方面实施例提出了一种计数器的设计方法，包括以下步骤：
设定多个输入信号，对所述多个输入信号进行分组；
设定多个中间变量，根据每个变量的定义及分组后的所述多个输入信号的值建立多个中间变量的逻辑表达式；
根据所述多个中间变量的逻辑表达式间的关系设定两个进位信号，并建立所述两个进位信号的逻辑表达式；
根据预设权值及所述两个进位信号设定多个输出信号，并建立所述四个输出信号的逻辑表达式；
根据所述输入信号、所述多个中间变量的逻辑表达式、所述两个进位信号的逻辑表达式和所述输出信号的逻辑表达式构建计数器电路。
为达到上述目的，本发明另一方面实施例提出了一种计数器，包括：
11个权值相同的输入信号in0，in1，in2，in3，in4，in5，in6，in7，in8，in9，ina及4个输出信号out3，out2，out1，out0，所述4个输出信号的权值分别为4，4，2，1；
通过多个中间变量及两个进位信号将所述输入信号和所述输出信号连接，所述中间变量为：X0，Y0，C0，X1，Y1，C1，m0，m1；逻辑表达式分别为：
Figure BDA0002634105870000021
Figure BDA0002634105870000022
C0＝in0·in1·in2·in3、
Figure BDA0002634105870000023
C1＝in4·in5·in6·in7、
Figure BDA0002634105870000024
m1＝(in8·in9)+(in8·ina)+(in9·ina)；
所述进位信号为：第一进位信号CC0和第二进位信号CC1，所述第一进位信号CC0为汇总C0、X0+X1、X0+m0及X0+X1+m0产生进位的情况，所述第一进位信号的逻辑表达式为：
Figure BDA0002634105870000025
所述第二进位信号CC1为汇总C1及X1+m0产生进位的情况，所述第二进位信号的逻辑表达式为：
Figure BDA0002634105870000026
所述4个输出信号的逻辑表达式为：
Figure BDA0002634105870000027
Figure BDA0002634105870000028
和
Figure BDA0002634105870000029
其中，
Figure BDA00026341058700000210
为达到上述目的，本发明另一方面实施例提出了一种计数器的设计装置，包括：
输入模块，用于设定多个输入信号，对所述多个输入信号进行分组；
第一处理模块，用于设定多个中间变量，根据每个变量的定义及分组后的所述多个输入信号的值建立多个中间变量的逻辑表达式；
第二处理模块，用于根据所述多个中间变量的逻辑表达式间的关系设定两个进位信号，并建立所述两个进位信号的逻辑表达式；
输出模块，用于根据预设权值及所述两个进位信号设定多个输出信号，并建立所述四个输出信号的逻辑表达式；
设计模块，用于根据所述输入信号、所述多个中间变量的逻辑表达式、所述两个进位信号的逻辑表达式和所述输出信号的逻辑表达式构建计数器电路。
本发明实施例的计数器的设计方法、装置及计数器，具有以下有益效果：
可将11个权值相同的输入转换成至4个权值不同的输出，可应用于大数乘法器设计的部分积阵列处理中，相比于将部分积两两逐行相加，调用压缩器对部分积阵列进行并行处理，可应用于乘法器的快速实现，提高乘法器的性能。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为根据本发明一个实施例的计数器的设计方法流程图；
图2为根据本发明一个实施例的计数器的处理步骤示意图；
图3为根据本发明一个实施例的计数器电路图；
图4为根据本发明一个实施例的计数器的设计装置结构示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参照附图描述根据本发明实施例提出的计数器的设计方法、装置及计数器。
首先将参照附图描述根据本发明实施例提出的计数器的设计方法。
图1为根据本发明一个实施例的计数器的设计方法流程图。
如图1所示，该计数器的设计方法包括以下步骤：
步骤S1，设定多个输入信号，对多个输入信号进行分组。
在本发明的一个具体实施例中，设定11个输入信号，分别为：in0，in1，in2，in3，in4，in5，in6，in7，in8，in9，ina。二进制域中，输入与输出值仅有0和1两种可能性。
将上述输入信号进行分组，作为一种具体的实施方式，将11个输入信号分为3组，其中，第一组为：(in0，in1，in2，in3)，第二组为：(in4，in5，in6，in7)，第三组为：(in8，in9，ina)。
步骤S2，设定多个中间变量，根据每个变量的定义及分组后的多个输入信号的值建立多个中间变量的逻辑表达式。
作为一种具体的实施方式，设定几个中间变量：X0，Y0，C0，X1，Y1，C1，m0，m1；中间变量的定义为：
X0表示第一组(in0，in1，in2，in3)中输入信号为1的个数，若为奇数个，则X0＝1，若为偶数个，则X0＝0，X0的权值为1，逻辑表达式为：
Figure BDA0002634105870000041
Y0表示第一组(in0，in1，in2，in3)中输入信号为1的个数是否大于等于2，若是，则Y0＝1，如不是，则Y0＝0，Y0的权值为2，逻辑表达式为
Figure BDA0002634105870000042
C0表示第一组(in0，in1，in2，in3)中输入信号是否均为1，若是，则C0＝1，若不是，则C0＝0，C0的权值为2，逻辑表达式为：C0＝in0·in1·in2·in3；
X1表示第二组(in4，in5，in6，in7)中输入信号为1的个数，若为奇数个，则X1＝1，若为偶数个，则X1＝0，X1的权值为1，逻辑表达式为：
Figure BDA0002634105870000043
Y1表示第二组(in4，in5，in6，in7)中输入信号为1的个数是否大于等于2，若是，则Y1＝1，如不是，则Y1＝0，Y1的权值为2，逻辑表达式为
Figure BDA0002634105870000044
C1表示第一组第二组(in4，in5，in6，in7)中输入信号是否均为1，若是，则C1＝1，若不是，则C1＝0，C1的权值为2，逻辑表达式为：C1＝in4·in5·in6·in7；
m0表示第三组(in8，in9，ina)中输入信号为1的个数，若为奇数个，则m0＝1，若为偶数个，则m0＝0，m0的权值为1，逻辑表达式为：
Figure BDA0002634105870000045
m1表示第三组(in8，in9，ina)中输入信号为1的个数是否大于等于2，若是，则m1＝1，若不是，则m1＝0，m1的权值为2，逻辑表达式为：m1＝(in8·in9)+(in8·ina)+(in9·ina)。
如表1所示，更直观的展示了中间变量的设计思路及对应权值。
表1
Figure BDA0002634105870000046
Figure BDA0002634105870000051
通过表1中的设计思路，可以得到各个中间变量的逻辑表达式。
步骤S3，根据多个中间变量的逻辑表达式间的关系设定两个进位信号，并建立两个进位信号的逻辑表达式。
从上述中间变量的逻辑表达式可以发现，C0，C1与X0，X1，m0存在数据相关性，当C0＝1时，X0必为0，当X0＝1时，C0必为0；同理，当C1＝1时，X1必为0，当X1＝1时，1必为0。表2示意了X0，X1，m0取值所有情况下C0，C1的取值。具体的中间变量数据相关性通过表2展示。
表2
X<sub>0</sub>X<sub>1</sub>m<sub>0</sub> C<sub>0</sub> C<sub>1</sub>
000 * *
001 * *
010 * 0
011 * 0
100 0 *
101 0 *
110 0 0
111 0 0
从表2可以看出，若X0+X1+m0产生进位(即三个中有两个以上“1”)，C0与C1中总有一个是零。引入修正后两进位信号CC0与CC1：CC0汇总原进位C0、X0+X1、X0+m0及X0+X1+m0产生进位的4种情况；CC1汇总原进位C1及X1+m0产生进位情况。第一进位信号的逻辑表达式为：
Figure BDA0002634105870000052
第二进位信号的逻辑表达式为：
Figure BDA0002634105870000053
步骤S4，根据预设权值及两个进位信号设定多个输出信号，并建立四个输出信号的逻辑表达式。
作为一种具体的实施方式，输出信号为四个输出信号，四个输出信号为：out3，out2，out1，out0，权值分别为：4，4，2，1。
如图2所示，展示了计数器的处理过程示意图，图2右侧竖式表示了二次处理得到最终结果方式，其中out0直接由XX得来。将一次处理后权值为2的5个信号进行5-3压缩，输出信号逻辑表达式为：
Figure BDA0002634105870000061
和
Figure BDA0002634105870000062
其中，引入中间变量t，
Figure BDA0002634105870000063
步骤S5，根据输入信号、多个中间变量的逻辑表达式、两个进位信号的逻辑表达式和输出信号的逻辑表达式构建计数器电路。
通过上述步骤得到了多个逻辑表达式，根据逻辑表达式构建计数器的电路结构。如图3所示，展示了本发明的一个具体实施例构建的计数器电路图。
根据本发明实施例提出的计数器的设计方法，通过设定多个输入信号，对多个输入信号进行分组；设定多个中间变量，根据每个变量的定义及分组后的多个输入信号的值建立多个中间变量的逻辑表达式；根据多个中间变量的逻辑表达式间的关系设定两个进位信号，并建立两个进位信号的逻辑表达式；根据预设权值及两个进位信号设定多个输出信号，并建立四个输出信号的逻辑表达式；根据输入信号、多个中间变量的逻辑表达式、两个进位信号的逻辑表达式和输出信号的逻辑表达式构建计数器电路。该方法设计的计数器可将11个权值为1的输入转化成四个权值分别为4，4，2，1的输出。比起CAD工具中11个输入转化为的四个权值为8，4，2，1的输出，在延时和面积上均有优化。
其次参照附图描述根据本发明实施例提出的计数器。
图3为根据本发明一个实施例的计数器电路图。
如图3所示，该计数器包括：11个权值相同的输入信号in0，in1，in2，in3，in4，in5，in6，in7，in8，in9，ina及4个输出信号out3，out2，out1，out0，4个输出信号的权值分别为4，4，2，1；
通过多个中间变量及两个进位信号将输入信号和输出信号连接，中间变量为：X0，Y0，C0，X1，Y1，C1，m0，m1；逻辑表达式分别为：
Figure BDA0002634105870000064
Figure BDA0002634105870000065
C0＝in0·in1·in2·in3、
Figure BDA0002634105870000066
Figure BDA0002634105870000067
C1＝in4·in5·in6·in7、
Figure BDA0002634105870000068
m1＝(in8·in9)+(in8·ina)+(in9·ina)；
进位信号为：第一进位信号CC0和第二进位信号CC1，第一进位信号CC0为汇总C0、X0+X1、X0+m0及X0+X1+m0产生进位的情况，第一进位信号的逻辑表达式为：
Figure BDA0002634105870000069
第二进位信号CC1为汇总C1及X1+m0产生进位的情况，第二进位信号的逻辑表达式为：
Figure BDA0002634105870000071
4个输出信号的逻辑表达式为：
Figure BDA0002634105870000072
Figure BDA0002634105870000075
和
Figure BDA0002634105870000073
其中，
Figure BDA0002634105870000074
进一步地，在本发明的一个实施例中，将11个输入信号分为三组：第一组为：(in0，in1，in2，in3)，第二组为：(in4，in5，in6，in7)，第三组为：(in8，in9，ina)；
X0表示第一组(in0，in1，in2，in3)中输入信号为1的个数，若为奇数个，则X0＝1，若为偶数个，则X0＝0，X0的权值为1；
Y0表示第一组(in0，in1，in2，in3)中输入信号为1的个数是否大于等于2，若是，则Y0＝1，如不是，则Y0＝0，Y0的权值为2；
C0表示第一组(in0，in1，in2，in3)中输入信号是否均为1，若是，则C0＝1，若不是，则C0＝0，C0的权值为2；
X1表示第二组(in4，in5，in6，in7)中输入信号为1的个数，若为奇数个，则X1＝1，若为偶数个，则X1＝0，X1的权值为1；
Y1表示第二组(in4，in5，in6，in7)中输入信号为1的个数是否大于等于2，若是，则Y1＝1，如不是，则Y1＝0，Y1的权值为2；
C1表示第一组第二组(in4，in5，in6，in7)中输入信号是否均为1，若是，则C1＝1，若不是，则C1＝0，C1的权值为2；
m0表示第三组(in8，in9，ina)中输入信号为1的个数，若为奇数个，则m0＝1，若为偶数个，则m0＝0，m0的权值为1；
m1表示第三组(in8，in9，ina)中输入信号为1的个数是否大于等于2，若是，则m1＝1，若不是，则m1＝0，m1的权值为2。
根据本发明实施例提出的计数器，通过可将11个权值为1的输入转化成四个权值分别为4，4，2，1的输出。比起CAD工具中11个输入转化为的四个权值为8，4，2，1的输出，在延时和面积上均有优化。
其次参照附图描述根据本发明实施例提出的计数器设计装置。
图4为根据本发明一个实施例的计数器设计装置结构示意图。
如图4所示，计数器设计装置包括：输入模块401、第一处理模块402、第二处理模块403、输出模块404和设计模块405。
输入模块401，用于设定多个输入信号，对多个输入信号进行分组。
第一处理模块402，用于设定多个中间变量，根据每个变量的定义及分组后的多个输入信号的值建立多个中间变量的逻辑表达式。
第二处理模块403，用于根据多个中间变量的逻辑表达式间的关系设定两个进位信号，并建立两个进位信号的逻辑表达式。
输出模块404，用于根据预设权值及两个进位信号设定多个输出信号，并建立四个输出信号的逻辑表达式。
设计模块405，用于根据输入信号、多个中间变量的逻辑表达式、两个进位信号的逻辑表达式和输出信号的逻辑表达式构建计数器电路。
进一步地，在本发明的一个实施例中，输入模块进一步用于：
输入信号包括11个输入信号，为：in0，in1，in2，in3，in4，in5，in6，in7，in8，in9，ina；
将11个输入信号分为三组：第一组为：(in0，in1，in2，in3)，第二组为：(in4，in5，in6，in7)，第三组为：(in8，in9，ina)。
进一步地，在本发明的一个实施例中，第一处理模块具体用于：
设定中间变量为：X0，Y0，C0，X1，Y1，C1，m0，m1；
X0表示第一组(in0，in1，in2，in3)中输入信号为1的个数，若为奇数个，则X0＝1，若为偶数个，则X0＝0，X0的权值为1，逻辑表达式为：
Figure BDA0002634105870000081
Y0表示第一组(in0，in1，in2，in3)中输入信号为1的个数是否大于等于2，若是，则Y0＝1，如不是，则Y0＝0，Y0的权值为2，逻辑表达式为
Figure BDA0002634105870000082
C0表示第一组(in0，in1，in2，in3)中输入信号是否均为1，若是，则C0＝1，若不是，则C0＝0，C0的权值为2，逻辑表达式为：C0＝in0·in1·in2·in3；
X1表示第二组(in4，in5，in6，in7)中输入信号为1的个数，若为奇数个，则X1＝1，若为偶数个，则X1＝0，X1的权值为1，逻辑表达式为：
Figure BDA0002634105870000083
Y1表示第二组(in4，in5，in6，in7)中输入信号为1的个数是否大于等于2，若是，则Y1＝1，如不是，则Y1＝0，Y1的权值为2，逻辑表达式为
Figure BDA0002634105870000084
C1表示第一组第二组(in4，in5，in6，in7)中输入信号是否均为1，若是，则C1＝1，若不是，则C1＝0，C1的权值为2，逻辑表达式为：C1＝in4·in5·in6·in7；
m0表示第三组(in8，in9，ina)中输入信号为1的个数，若为奇数个，则m0＝1，若为偶数个，则m0＝0，m0的权值为1，逻辑表达式为：
Figure BDA0002634105870000091
m1表示第三组(in8，in9，ina)中输入信号为1的个数是否大于等于2，若是，则m1＝1，若不是，则m1＝0，m1的权值为2，逻辑表达式为：m1＝(in8·in9)+(in8·ina)+(in9·ina)。
需要说明的是，前述对方法实施例的解释说明也适用于该实施例的装置，此处不再赘述。
根据本发明实施例提出的计数器设计装置，通过设定多个输入信号，对多个输入信号进行分组；设定多个中间变量，根据每个变量的定义及分组后的多个输入信号的值建立多个中间变量的逻辑表达式；根据多个中间变量的逻辑表达式间的关系设定两个进位信号，并建立两个进位信号的逻辑表达式；根据预设权值及两个进位信号设定多个输出信号，并建立四个输出信号的逻辑表达式；根据输入信号、多个中间变量的逻辑表达式、两个进位信号的逻辑表达式和输出信号的逻辑表达式构建计数器电路。该方法设计的计数器可将11个权值为1的输入转化成四个权值分别为4，4，2，1的输出。比起CAD工具中11个输入转化为的四个权值为8，4，2，1的输出，在延时和面积上均有优化。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (6)

1.一种计数器的设计方法，其特征在于，包括以下步骤：
设定多个输入信号，对所述多个输入信号进行分组；
设定多个中间变量，根据每个变量的定义及分组后的所述多个输入信号的值建立多个中间变量的逻辑表达式；
根据所述多个中间变量的逻辑表达式间的关系设定两个进位信号，并建立所述两个进位信号的逻辑表达式；
根据预设权值及所述两个进位信号设定多个输出信号，并建立四个输出信号的逻辑表达式；
根据所述输入信号、所述多个中间变量的逻辑表达式、所述两个进位信号的逻辑表达式和所述输出信号的逻辑表达式构建计数器电路，
其中，所述设定多个输入信号，对所述多个输入信号进行分组，包括：
所述输入信号包括11个输入信号，为：in0，in1，in2，in3，in4，in5，in6，in7，in8，in9，ina；
将所述11个输入信号分为三组：第一组为：(in0，in1，in2，in3)，第二组为：(in4，in5，in6，in7)，第三组为：(in8，in9，ina)，
所述设定多个中间变量，根据每个变量的定义及分组后的所述多个输入信号的值建立多个中间变量的逻辑表达式，进一步包括：
设定所述中间变量为：X0，Y0，C0，X1，Y1，C1，m0，m1；
X0表示所述第一组(in0，in1，in2，in3)中输入信号为1的个数，若为奇数个，则X0＝1，若为偶数个，则X0＝0，所述X0的权值为1，逻辑表达式为：
Figure FDA0003800337490000011
Y0表示所述第一组(in0，in1，in2，in3)中输入信号为1的个数是否大于等于2，若是，则Y0＝1，如不是，则Y0＝0，所述Y0的权值为2，逻辑表达式为
Figure FDA0003800337490000012
C0表示所述第一组(in0，in1，in2，in3)中输入信号是否均为1，若是，则C0＝1，若不是，则C0＝0，所述C0的权值为2，逻辑表达式为：C0＝in0·in1·in2·in3；
X1表示所述第二组(in4，in5，in6，in7)中输入信号为1的个数，若为奇数个，则X1＝1，若为偶数个，则X1＝0，所述X1的权值为1，逻辑表达式为：
Figure FDA0003800337490000013
Y1表示所述第二组(in4，in5，in6，in7)中输入信号为1的个数是否大于等于2，若是，则Y1＝1，如不是，则Y1＝0，所述Y1的权值为2，逻辑表达式为
Figure FDA0003800337490000021
C1表示所述第一组第二组(in4，in5，in6，in7)中输入信号是否均为1，若是，则C1＝1，若不是，则C1＝0，所述C1的权值为2，逻辑表达式为：C1＝in4·in5·in6·in7；
m0表示所述第三组(in8，in9，ina)中输入信号为1的个数，若为奇数个，则m0＝1，若为偶数个，则m0＝0，所述m0的权值为1，逻辑表达式为：
Figure FDA0003800337490000022
m1表示所述第三组(in8，in9，ina)中输入信号为1的个数是否大于等于2，若是，则m1＝1，若不是，则m1＝0，所述m1的权值为2，逻辑表达式为：m1＝(in8·in9)+(in8·ina)+(in9·ina)。
2.根据权利要求1所述的设计方法，其特征在于，所述根据所述多个中间变量的逻辑表达式间的关系设定两个进位信号，并得到所述两个进位信号的逻辑表达式，进一步包括：
所述两个进位信号为：第一进位信号CC0和第二进位信号CC1，所述第一进位信号CC0为汇总C0、X0+X1、X0+m0及X0+X1+m0产生进位的情况，所述第一进位信号的逻辑表达式为：
Figure FDA0003800337490000023
所述第二进位信号CC1为汇总C1及X1+0产生进位的情况，所述第二进位信号的逻辑表达式为：
Figure FDA0003800337490000024
3.根据权利要求1所述的设计方法，其特征在于，所述根据预设权值及所述两个进位信号设定多个输出信号，并建立所述四个输出信号的逻辑表达式，包括：
所述输出信号为四个输出信号，所述四个输出信号为：out3，out2，out1，out0，权值分别为：4，4，2，1；
所述四个输出信号的逻辑表达式为：
Figure FDA0003800337490000025
Figure FDA0003800337490000026
和
Figure FDA0003800337490000027
其中，
Figure FDA0003800337490000028
4.一种利用权利要求1所述的计数器设计方法设计的计数器，其特征在于，包括：11个权值相同的输入信号in0，in1，in2，in3，in4，in5，in6，in7，in8，in9，ina及4个输出信号out3，out2，out1，out0，所述4个输出信号的权值分别为4，4，2，1；
通过多个中间变量及两个进位信号将所述输入信号和所述输出信号连接，所述中间变量为：X0，Y0，C0，X1，Y1，C1，m0，m1；逻辑表达式分别为：
Figure FDA0003800337490000029
Figure FDA00038003374900000210
C0＝in0·in1·in2·in3、
Figure FDA00038003374900000310
Figure FDA0003800337490000032
C1＝in4·in5·in6·in7、
Figure FDA0003800337490000033
m1＝(in8·in9)+(in8·ina)+(in9·ina)；
所述进位信号为：第一进位信号CC0和第二进位信号CC1，所述第一进位信号CC0为汇总C0、X0+1、X0+0及X0+1+0产生进位的情况，所述第一进位信号的逻辑表达式为：
Figure FDA0003800337490000034
所述第二进位信号CC1为汇总C1及X1+0产生进位的情况，所述第二进位信号的逻辑表达式为：
Figure FDA0003800337490000035
所述4个输出信号的逻辑表达式为：
Figure FDA0003800337490000036
Figure FDA0003800337490000037
和
Figure FDA0003800337490000038
其中，
Figure FDA0003800337490000039
5.根据权利要求4所述的计数器，其特征在于，将所述11个输入信号分为三组：第一组为：(in0，in1，in2，in3)，第二组为：(in4，in5，in6，in7)，第三组为：(in8，in9，ina)；
X0表示所述第一组(in0，in1，in2，in3)中输入信号为1的个数，若为奇数个，则X0＝1，若为偶数个，则X0＝0，所述X0的权值为1；
Y0表示所述第一组(in0，in1，in2，in3)中输入信号为1的个数是否大于等于2，若是，则Y0＝1，如不是，则Y0＝0，所述Y0的权值为2；
C0表示所述第一组(in0，in1，in2，in3)中输入信号是否均为1，若是，则C0＝1，若不是，则C0＝0，所述C0的权值为2；
X1表示所述第二组(in4，in5，in6，in7)中输入信号为1的个数，若为奇数个，则X1＝1，若为偶数个，则X1＝0，所述X1的权值为1；
Y1表示所述第二组(in4，in5，in6，in7)中输入信号为1的个数是否大于等于2，若是，则Y1＝1，如不是，则Y1＝0，所述Y1的权值为2；
C1表示所述第一组第二组(in4，in5，in6，in7)中输入信号是否均为1，若是，则C1＝1，若不是，则C1＝0，所述C1的权值为2；
m0表示所述第三组(in8，in9，ina)中输入信号为1的个数，若为奇数个，则m0＝1，若为偶数个，则m0＝0，所述m0的权值为1；
m1表示所述第三组(in8，in9，ina)中输入信号为1的个数是否大于等于2，若是，则m1＝1，若不是，则m1＝0，所述m1的权值为2。
6.一种计数器的设计装置，其特征在于，包括：
输入模块，用于设定多个输入信号，对所述多个输入信号进行分组；
第一处理模块，用于设定多个中间变量，根据每个变量的定义及分组后的所述多个输入信号的值建立多个中间变量的逻辑表达式；
第二处理模块，用于根据所述多个中间变量的逻辑表达式间的关系设定两个进位信号，并建立所述两个进位信号的逻辑表达式；
输出模块，用于根据预设权值及所述两个进位信号设定多个输出信号，并建立四个输出信号的逻辑表达式；
设计模块，用于根据所述输入信号、所述多个中间变量的逻辑表达式、所述两个进位信号的逻辑表达式和所述输出信号的逻辑表达式构建计数器电路，
其中，所述输入模块用于：
所述输入信号包括11个输入信号，为：in0，in1，in2，in3，in4，in5，in6，in7，in8，in9，ina；
将所述11个输入信号分为三组：第一组为：(in0，in1，in2，in3)，第二组为：(in4，in5，in6，in7)，第三组为：(in8，in9，ina)，
所述第一处理模块具体用于：
设定所述中间变量为：X0，Y0，C0，X1，Y1，C1，m0，m1；
X0表示所述第一组(in0，in1，in2，in3)中输入信号为1的个数，若为奇数个，则X0＝1，若为偶数个，则X0＝0，所述X0的权值为1，逻辑表达式为：
Figure FDA0003800337490000041
Y0表示所述第一组(in0，in1，in2，in3)中输入信号为1的个数是否大于等于2，若是，则Y0＝1，如不是，则Y0＝0，所述Y0的权值为2，逻辑表达式为
Figure FDA0003800337490000042
C0表示所述第一组(in0，in1，in2，in3)中输入信号是否均为1，若是，则C0＝1，若不是，则C0＝0，所述C0的权值为2，逻辑表达式为：C0＝in0·in1·in2·in3；
X1表示所述第二组(in4，in5，in6，in7)中输入信号为1的个数，若为奇数个，则X1＝1，若为偶数个，则X1＝0，所述X1的权值为1，逻辑表达式为：
Figure FDA0003800337490000043
Y1表示所述第二组(in4，in5，in6，in7)中输入信号为1的个数是否大于等于2，若是，则Y1＝1，如不是，则Y1＝0，所述Y1的权值为2，逻辑表达式为
Figure FDA0003800337490000044
C1表示所述第一组第二组(in4，in5，in6，in7)中输入信号是否均为1，若是，则C1＝1，若不是，则C1＝0，所述C1的权值为2，逻辑表达式为：C1＝in4·in5·in6·in7；
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Figure FDA0003800337490000051
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