JPH0991270A - 演算器 - Google Patents
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- JPH0991270A JPH0991270A JP7319304A JP31930495A JPH0991270A JP H0991270 A JPH0991270 A JP H0991270A JP 7319304 A JP7319304 A JP 7319304A JP 31930495 A JP31930495 A JP 31930495A JP H0991270 A JPH0991270 A JP H0991270A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 26
- 238000004364 calculation method Methods 0.000 claims description 121
- 238000012545 processing Methods 0.000 claims description 32
- 238000010586 diagram Methods 0.000 description 47
- 238000000034 method Methods 0.000 description 33
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 9
- 238000013461 design Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 5
- 230000014509 gene expression Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000033228 biological regulation Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/535—Dividing only
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- G06F7/5525—Roots or inverse roots of single operands
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- G06F2207/552—Indexing scheme relating to groups G06F7/552 - G06F7/5525
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Abstract
(57)【要約】
【課題】 演算を高速かつ、簡潔な構成において実現
し、従来問題となっていたこれらの演算の所要時間を大
幅に短縮することである。 【解決手段】 部分剰余を和（Ｓｕｍ）と桁上げ（Ｃａ
ｒｒｙ）の２つの数デジットの和によって表現し、反復
型アルゴリズムに基づいた除算若しくは平方根の演算を
行う演算器であって、前記部分剰余の２つの数デジット
の上位１ビット目乃至３ビット目における加算結果を得
る加算手段と、前記部分剰余の２つの数デジットの上位
４ビット目における論理和を得る論理和生成手段と、前
記加算手段と、前記論理和生成手段との演算結果に基づ
いて次の商デジットの決定を行う商デジット決定手段と
を有する商デジット選択回路を具備してある。
し、従来問題となっていたこれらの演算の所要時間を大
幅に短縮することである。 【解決手段】 部分剰余を和（Ｓｕｍ）と桁上げ（Ｃａ
ｒｒｙ）の２つの数デジットの和によって表現し、反復
型アルゴリズムに基づいた除算若しくは平方根の演算を
行う演算器であって、前記部分剰余の２つの数デジット
の上位１ビット目乃至３ビット目における加算結果を得
る加算手段と、前記部分剰余の２つの数デジットの上位
４ビット目における論理和を得る論理和生成手段と、前
記加算手段と、前記論理和生成手段との演算結果に基づ
いて次の商デジットの決定を行う商デジット決定手段と
を有する商デジット選択回路を具備してある。
Description
【０００１】
【発明の属する技術分野】本発明は演算器に関し、特
に、各種の演算の高速化を図る演算器に関する。
に、各種の演算の高速化を図る演算器に関する。
【０００２】
【従来の技術】除算ならびに、平方根の演算について
は、乗算や加減算とは異なり、その演算アルゴリズムが
完全に逐次的であることから、例えば並列演算を用いる
といった高速化手法を用いることができず、典型的には
乗算よりも１桁程度長い実行時間が必要である。このた
め、除算ならびに平方根演算に関する高速化手法につい
ては従来多くの研究がなされてきた。その中では、ニュ
ートン法に代表される、収束型アルゴリズムによる手法
と、ＳＲＴアルゴリズムと呼ばれる反復型のアルゴリズ
ムが広く知られているが、前者については、ほとんどの
場合乗算器や大量の読み出し用メモリーが必要となり、
ハードウエア量が極めて多くなることから、多くの演算
器では反復型のアルゴリズムが用いられている。この反
復型アルゴリズムでは、さらなる高速化を達成するため
に、部分剰余の値を冗長数表現とし、部分剰余演算の際
のフルビット長での加算を、時間がかかる桁上げ伝搬加
算器から、極めて短い時間で動作する桁上げ保存加算器
に代えて行っている。このため、次の商デジットを決定
する場合には、いったん冗長数表現された部分剰余の値
を、非冗長数表現とするために、必要とされる精度に応
じたビット長での桁上げ伝搬加算を行なう必要があり、
商デジットの基数が２である場合には、４ビット長での
桁上げ伝搬加算が必要であるとされている。もちろん、
ここでの桁上げ伝搬加算に要する時間は、そのまま演算
器の動作速度を規定することから、様々な工夫によって
桁上げ伝搬加算器のビット長を３ビットとする方法が知
られているが、このことを達成するために、前に選んだ
商デジットの値を記憶しておき、これと併せて商デジッ
ト選択を行なう方式や、除算における除数や、平方根演
算で用いられる、これまでの商デジット集合から導かれ
る除算における除数に相当する数の値の範囲を制限する
といった手法がとられており、前者については商デジッ
ト選択手段の構成が複雑になることから遅延時間が増大
し、後者については演算の一般性が損なわれることから
高速化に対して積極的に利用できるというものではなか
った。
は、乗算や加減算とは異なり、その演算アルゴリズムが
完全に逐次的であることから、例えば並列演算を用いる
といった高速化手法を用いることができず、典型的には
乗算よりも１桁程度長い実行時間が必要である。このた
め、除算ならびに平方根演算に関する高速化手法につい
ては従来多くの研究がなされてきた。その中では、ニュ
ートン法に代表される、収束型アルゴリズムによる手法
と、ＳＲＴアルゴリズムと呼ばれる反復型のアルゴリズ
ムが広く知られているが、前者については、ほとんどの
場合乗算器や大量の読み出し用メモリーが必要となり、
ハードウエア量が極めて多くなることから、多くの演算
器では反復型のアルゴリズムが用いられている。この反
復型アルゴリズムでは、さらなる高速化を達成するため
に、部分剰余の値を冗長数表現とし、部分剰余演算の際
のフルビット長での加算を、時間がかかる桁上げ伝搬加
算器から、極めて短い時間で動作する桁上げ保存加算器
に代えて行っている。このため、次の商デジットを決定
する場合には、いったん冗長数表現された部分剰余の値
を、非冗長数表現とするために、必要とされる精度に応
じたビット長での桁上げ伝搬加算を行なう必要があり、
商デジットの基数が２である場合には、４ビット長での
桁上げ伝搬加算が必要であるとされている。もちろん、
ここでの桁上げ伝搬加算に要する時間は、そのまま演算
器の動作速度を規定することから、様々な工夫によって
桁上げ伝搬加算器のビット長を３ビットとする方法が知
られているが、このことを達成するために、前に選んだ
商デジットの値を記憶しておき、これと併せて商デジッ
ト選択を行なう方式や、除算における除数や、平方根演
算で用いられる、これまでの商デジット集合から導かれ
る除算における除数に相当する数の値の範囲を制限する
といった手法がとられており、前者については商デジッ
ト選択手段の構成が複雑になることから遅延時間が増大
し、後者については演算の一般性が損なわれることから
高速化に対して積極的に利用できるというものではなか
った。
【０００３】また、平方根の反復型アルゴリズムによる
演算おいては、商デジットが冗長数表現されているため
に、これをもとにして除算における除数の倍数に相当す
る開平用のデータを非冗長形式にて作成するためには、
除算では除数がもともと非冗長表現されていたことから
１回で済んでいた桁上げ保存加算器での部分剰余演算を
２回に分けて行なったり、特殊なハードウエアを追加す
ることによって、商デジットが非冗長数表現となるよう
にし、部分剰余の演算は１回で済むようにしたものが知
られている。しかしながら、前者については演算回数が
増加することから論外であるし、後者についても追加さ
れるハードウエアの構成法については、その動作速度や
ハードウエア量に関して問題がある。これに加えて、次
の商デジットを仮定しておいて剰余計算の結果を予測
し、これに基づいてそのまた次の商デジットを決定する
といった高速化手法に関しても、剰余計算が加わってく
るために、この部分を高速にしない限り、有効な高速化
手法とはなり得ない。
演算おいては、商デジットが冗長数表現されているため
に、これをもとにして除算における除数の倍数に相当す
る開平用のデータを非冗長形式にて作成するためには、
除算では除数がもともと非冗長表現されていたことから
１回で済んでいた桁上げ保存加算器での部分剰余演算を
２回に分けて行なったり、特殊なハードウエアを追加す
ることによって、商デジットが非冗長数表現となるよう
にし、部分剰余の演算は１回で済むようにしたものが知
られている。しかしながら、前者については演算回数が
増加することから論外であるし、後者についても追加さ
れるハードウエアの構成法については、その動作速度や
ハードウエア量に関して問題がある。これに加えて、次
の商デジットを仮定しておいて剰余計算の結果を予測
し、これに基づいてそのまた次の商デジットを決定する
といった高速化手法に関しても、剰余計算が加わってく
るために、この部分を高速にしない限り、有効な高速化
手法とはなり得ない。
【０００４】さらには、従来例では除算について、１つ
の除算器を複数個縦続接続し、ダイナミック回路を用い
ているこれらの演算器に、適切なタイミングでセットア
ップ／リセットの指示を出しながら次々と動作させてい
くことによって、高速な演算を行なうという自己同期型
の回路構成が知られているが、平方根あるいは、平方根
及び除算を両方行なえるような演算器に関する報告はな
く、部分剰余演算の問題等のために有効な構成方法は現
在のところ知られていない。特に、自己同期型回路にお
いては、演算の終了検出を正しく行なうことが重要とな
るが、従来はビット数の極めて多い部分剰余の演算完了
を検出する構成となっており、ハードウエア量の増大
や、動作マージンの少なさ、制御の難しさといった点で
問題を含有している。
の除算器を複数個縦続接続し、ダイナミック回路を用い
ているこれらの演算器に、適切なタイミングでセットア
ップ／リセットの指示を出しながら次々と動作させてい
くことによって、高速な演算を行なうという自己同期型
の回路構成が知られているが、平方根あるいは、平方根
及び除算を両方行なえるような演算器に関する報告はな
く、部分剰余演算の問題等のために有効な構成方法は現
在のところ知られていない。特に、自己同期型回路にお
いては、演算の終了検出を正しく行なうことが重要とな
るが、従来はビット数の極めて多い部分剰余の演算完了
を検出する構成となっており、ハードウエア量の増大
や、動作マージンの少なさ、制御の難しさといった点で
問題を含有している。
【０００５】一方では、加減算結果がゼロとなるかどう
かを判断するゼロ判定回路においては、図３２に示すよ
うに、加減算を行った結果に対して全ビットの論理和を
とるものと、加減算と並行してゼロ判定を行うものとが
あるが、前者についてはゼロ判定に要する時間は必ず加
減算結果が判明する時点よりも後となることから、速度
を重視する場合には、後者の手法が用いられる。例え
ば、図３３に示すように、加減算器を構成している区分
加減算器ごとに、その区分加減算器への桁上げの有無に
応じたゼロ判定を行っておき、桁上げの確定に応じて最
終的な判定が行われるものが知られているが、このよう
な桁上げの伝搬を用いている回路ではゼロ判定に要する
時間は加減算に要する時間よりも一般に長くなることか
ら、加減算器＋ゼロ判定回路というシステムで考えた場
合には、その動作速度をゼロ判定回路が律速してしまう
ことになる。そこで、桁上げの伝搬に律速されないゼロ
判定回路の構成方法として、図３４に示すような形式の
回路が考案されている。図３４の回路においては、最下
位ビットへのキャリー入力が、入力データに比べて遅れ
て生成されるような状況下においては、ゼロ判定回路全
体の動作速度を維持するために、キャリー入力信号に対
して許容される遅延時間余裕がゲート１段分しかないた
め、キャリー入力信号の遅延時間がゼロ判定演算の速度
を律速する場合も発生することになる。さらには、図３
４の回路形態では、一般に遅延時間が他の論理積や論理
和よりも大きな排他的論理和回路が縦続に接続されるた
めに、与えられた入力信号環境のもとで、十分な高速性
を発揮できないという問題がある。
かを判断するゼロ判定回路においては、図３２に示すよ
うに、加減算を行った結果に対して全ビットの論理和を
とるものと、加減算と並行してゼロ判定を行うものとが
あるが、前者についてはゼロ判定に要する時間は必ず加
減算結果が判明する時点よりも後となることから、速度
を重視する場合には、後者の手法が用いられる。例え
ば、図３３に示すように、加減算器を構成している区分
加減算器ごとに、その区分加減算器への桁上げの有無に
応じたゼロ判定を行っておき、桁上げの確定に応じて最
終的な判定が行われるものが知られているが、このよう
な桁上げの伝搬を用いている回路ではゼロ判定に要する
時間は加減算に要する時間よりも一般に長くなることか
ら、加減算器＋ゼロ判定回路というシステムで考えた場
合には、その動作速度をゼロ判定回路が律速してしまう
ことになる。そこで、桁上げの伝搬に律速されないゼロ
判定回路の構成方法として、図３４に示すような形式の
回路が考案されている。図３４の回路においては、最下
位ビットへのキャリー入力が、入力データに比べて遅れ
て生成されるような状況下においては、ゼロ判定回路全
体の動作速度を維持するために、キャリー入力信号に対
して許容される遅延時間余裕がゲート１段分しかないた
め、キャリー入力信号の遅延時間がゼロ判定演算の速度
を律速する場合も発生することになる。さらには、図３
４の回路形態では、一般に遅延時間が他の論理積や論理
和よりも大きな排他的論理和回路が縦続に接続されるた
めに、与えられた入力信号環境のもとで、十分な高速性
を発揮できないという問題がある。
【０００６】以上のようなことから、加減算器＋ゼロ判
定回路というシステムを実現する場合においては、加減
算器とゼロ判定とを別個のシステムとして扱って、加減
算の結果が得られた後に、ゼロ判定を改めて行うという
構成にするか、若しくは図３４に示すように回路を構成
する上で、信号のタイミングや回路自体の設計条件に制
約の大きい回路を採用して加減算とゼロ判定とが平行し
て行われるようなシステムとするか、ということにな
る。
定回路というシステムを実現する場合においては、加減
算器とゼロ判定とを別個のシステムとして扱って、加減
算の結果が得られた後に、ゼロ判定を改めて行うという
構成にするか、若しくは図３４に示すように回路を構成
する上で、信号のタイミングや回路自体の設計条件に制
約の大きい回路を採用して加減算とゼロ判定とが平行し
て行われるようなシステムとするか、ということにな
る。
【０００７】
【発明が解決しようとする課題】上述した従来技術にお
ける除算並びに平方根のための演算器においては、商選
択手段の構成が複雑であり、このため動作速度が低くな
っている。また、特に平方根の演算に関しては、得られ
た商デジット自身を用いて部分剰余の演算を行なう必要
があることから、商デジットが冗長数表現されている場
合には、このままでは２回に分けて桁上げ保存加算を行
なうか、商デジットを順次非冗長表現として演算を行う
しかなく、前者については除算では１回で済む演算が２
回必要となることから演算器の速度が低下し、後者につ
いてはアルゴリズム自身は公知であるものの、実現方法
によっては大幅なハードウエア量の増加や、遅延時間の
増大を招いていた。また、平方根の演算器に対して、幾
つかのハードウエアを共通としながら除算を実現しよう
とする場合においては、従来は部分剰余計算手段を除算
と平方根について切り替えて用いることの他に、場合に
よってはいくつかのハードウエアを追加して構成する必
要があった。さらには、演算器を複数個縦続接続して、
個々の演算器の動作タイミングを自己同期の手法によっ
て決定するような構成の演算器については除算器につい
ての公知例はあるものの、平方根あるいは、平方根及び
除算を共に行えるような演算器の構成法については前例
がない。また、除算においても、演算完了信号の検出に
関しては、ハードウエア量が多く、また動作マージンの
確保についても問題がある。
ける除算並びに平方根のための演算器においては、商選
択手段の構成が複雑であり、このため動作速度が低くな
っている。また、特に平方根の演算に関しては、得られ
た商デジット自身を用いて部分剰余の演算を行なう必要
があることから、商デジットが冗長数表現されている場
合には、このままでは２回に分けて桁上げ保存加算を行
なうか、商デジットを順次非冗長表現として演算を行う
しかなく、前者については除算では１回で済む演算が２
回必要となることから演算器の速度が低下し、後者につ
いてはアルゴリズム自身は公知であるものの、実現方法
によっては大幅なハードウエア量の増加や、遅延時間の
増大を招いていた。また、平方根の演算器に対して、幾
つかのハードウエアを共通としながら除算を実現しよう
とする場合においては、従来は部分剰余計算手段を除算
と平方根について切り替えて用いることの他に、場合に
よってはいくつかのハードウエアを追加して構成する必
要があった。さらには、演算器を複数個縦続接続して、
個々の演算器の動作タイミングを自己同期の手法によっ
て決定するような構成の演算器については除算器につい
ての公知例はあるものの、平方根あるいは、平方根及び
除算を共に行えるような演算器の構成法については前例
がない。また、除算においても、演算完了信号の検出に
関しては、ハードウエア量が多く、また動作マージンの
確保についても問題がある。
【０００８】一方では、加減算結果がゼロとなるかどう
かを判断するゼロ判定回路においては、設計いかんによ
っては高速な加減算器＋ゼロ判定回路というシステムを
構成することはできるが、与える信号のタイミングや、
回路配置に制約がある。又は、他の論理和や論理積とい
った論理に比べて遅延時間の大きな排他的論理和の回路
が縦続接続されていることから、動作速度的にも問題が
生じる可能性がある。
かを判断するゼロ判定回路においては、設計いかんによ
っては高速な加減算器＋ゼロ判定回路というシステムを
構成することはできるが、与える信号のタイミングや、
回路配置に制約がある。又は、他の論理和や論理積とい
った論理に比べて遅延時間の大きな排他的論理和の回路
が縦続接続されていることから、動作速度的にも問題が
生じる可能性がある。
【０００９】図３５は従来の３ビット長加算器を用いた
商デジット選択／決定回路の構成を示す図である。図４
中のＣ１，Ｃ２及びＣ３は冗長表現されている部分剰余
の桁上げ信号の入力部である。また、Ｓ０，Ｓ１及びＳ
２は冗長表現されている部分剰余の加算結果信号の入力
部である。３ビット長加算手段は、２つの３ビット長の
データを入力し、その加算結果を出力するものである。
次に図３５に示す商デジット選択回路の動作について説
明する。まず、正しいビットの重みづけとするために、
３ビット長加算手段に対してａ０，ａ１，ａ２にそれぞ
れＳ０，Ｓ１，Ｓ２を、またｂ０，ｂ１，ｂ２に対して
Ｃ１，Ｃ２，Ｃ３を入力することによってＤ０，Ｄ１，
Ｄ２の３ビットからなる加算結果を得る。この時、Ｄ０
は部分剰余の符号を表わすことになり、Ｄ１，Ｄ２で部
分剰余の数値の大きさを表現することになる。図３６は
図３５のＤ０，Ｄ１，Ｄ２の信号を商デジット決定手段
へ入力して、商デジットに変換する場合の変換表であ
る。ここで、基数２のＳＲＴアルゴリズムによる演算で
は、部分剰余を冗長数で表現している場合、図３２にお
けるＤ０，Ｄ１，Ｄ２が０，１，１となった場合に問題
が生ずることが知られている。すなわち、仮に小数点が
Ｄ１とＤ２との間にあるとした場合、０１．１なるＤ
０，Ｄ１，Ｄ２の値は、これよりも下位の桁上げ信号及
び加算結果信号が全て０であった場合には最小値として
１０進表現で＋１．５となるが、逆にこれらの信号が全
て１であった場合には、−１．５よりもわずかに大きな
数ともなりえる。すなわち、この場合の部分剰余が存在
している可能性のある値の範囲は＋１．５以上＋２．０
未満及び、−２．０以上−１．５未満という離散した範
囲になってしまう。そこで、従来は、４ビット長の桁上
げ伝搬加算手段を用いることや、図３５に示すように、
３ビット長の加算手段に加えて、商デジット記憶手段に
より前に選択したデジットの値を用いることで、この問
題を回避していた。
商デジット選択／決定回路の構成を示す図である。図４
中のＣ１，Ｃ２及びＣ３は冗長表現されている部分剰余
の桁上げ信号の入力部である。また、Ｓ０，Ｓ１及びＳ
２は冗長表現されている部分剰余の加算結果信号の入力
部である。３ビット長加算手段は、２つの３ビット長の
データを入力し、その加算結果を出力するものである。
次に図３５に示す商デジット選択回路の動作について説
明する。まず、正しいビットの重みづけとするために、
３ビット長加算手段に対してａ０，ａ１，ａ２にそれぞ
れＳ０，Ｓ１，Ｓ２を、またｂ０，ｂ１，ｂ２に対して
Ｃ１，Ｃ２，Ｃ３を入力することによってＤ０，Ｄ１，
Ｄ２の３ビットからなる加算結果を得る。この時、Ｄ０
は部分剰余の符号を表わすことになり、Ｄ１，Ｄ２で部
分剰余の数値の大きさを表現することになる。図３６は
図３５のＤ０，Ｄ１，Ｄ２の信号を商デジット決定手段
へ入力して、商デジットに変換する場合の変換表であ
る。ここで、基数２のＳＲＴアルゴリズムによる演算で
は、部分剰余を冗長数で表現している場合、図３２にお
けるＤ０，Ｄ１，Ｄ２が０，１，１となった場合に問題
が生ずることが知られている。すなわち、仮に小数点が
Ｄ１とＤ２との間にあるとした場合、０１．１なるＤ
０，Ｄ１，Ｄ２の値は、これよりも下位の桁上げ信号及
び加算結果信号が全て０であった場合には最小値として
１０進表現で＋１．５となるが、逆にこれらの信号が全
て１であった場合には、−１．５よりもわずかに大きな
数ともなりえる。すなわち、この場合の部分剰余が存在
している可能性のある値の範囲は＋１．５以上＋２．０
未満及び、−２．０以上−１．５未満という離散した範
囲になってしまう。そこで、従来は、４ビット長の桁上
げ伝搬加算手段を用いることや、図３５に示すように、
３ビット長の加算手段に加えて、商デジット記憶手段に
より前に選択したデジットの値を用いることで、この問
題を回避していた。
【００１０】図３７は従来技術における部分剰余計算手
段１３２の構成を示す概略のブロック図である。この部
分剰余計算手段１３２は、図３５に示した商デジット選
択回路から得られる商デジット符号信号を用いて商デジ
ットの符号を仮定して生成された開平用データ信号ある
いは除算デジット信号を選択する信号選択手段（ＭＵＸ
１）１５１と、この信号選択手段１５１により出力され
た信号と、２数の和として表現されている部分剰余信号
との和を計算する桁上げ保存加算手段（ＣＳＡ）１５５
とを有している。商デジットを符号部分と絶対値部分と
に分けてＣＳＡ１５５により部分剰余信号を得る。これ
は図３６に示したデジット決定ルールを用いて行う。
段１３２の構成を示す概略のブロック図である。この部
分剰余計算手段１３２は、図３５に示した商デジット選
択回路から得られる商デジット符号信号を用いて商デジ
ットの符号を仮定して生成された開平用データ信号ある
いは除算デジット信号を選択する信号選択手段（ＭＵＸ
１）１５１と、この信号選択手段１５１により出力され
た信号と、２数の和として表現されている部分剰余信号
との和を計算する桁上げ保存加算手段（ＣＳＡ）１５５
とを有している。商デジットを符号部分と絶対値部分と
に分けてＣＳＡ１５５により部分剰余信号を得る。これ
は図３６に示したデジット決定ルールを用いて行う。
【００１１】しかしながら、これらの従来の方法では、
たとえば４ビット長の桁上げ伝搬手段を用いる方法で
は、当然この部分での遅延時間が増大し、図３５に示し
た方法では商デジットの選択規制の対称性が悪くなるこ
とや、前のデジットを保存しておくための商デジット記
憶手段等のハードウェアが必要であることなどから、デ
メリットがある。更には図３５で示した方法では、特定
の演算すなわち、途中で割り切れてしまうような演算に
対して、誤った計算結果が得られる場合があり、これを
補正するためのハードと時間が代償として必要になると
いう欠点がある。
たとえば４ビット長の桁上げ伝搬手段を用いる方法で
は、当然この部分での遅延時間が増大し、図３５に示し
た方法では商デジットの選択規制の対称性が悪くなるこ
とや、前のデジットを保存しておくための商デジット記
憶手段等のハードウェアが必要であることなどから、デ
メリットがある。更には図３５で示した方法では、特定
の演算すなわち、途中で割り切れてしまうような演算に
対して、誤った計算結果が得られる場合があり、これを
補正するためのハードと時間が代償として必要になると
いう欠点がある。
【００１２】そこで、本発明は以上のような問題点を解
決するためになされたものであり、その目的とするとこ
ろは演算を高速かつ、簡潔な構成において実現し、従来
問題となっていたこれらの演算の所要時間を大幅に短縮
することができる演算器を提供することにある。
決するためになされたものであり、その目的とするとこ
ろは演算を高速かつ、簡潔な構成において実現し、従来
問題となっていたこれらの演算の所要時間を大幅に短縮
することができる演算器を提供することにある。
【００１３】さらには、現在の商デジットを仮定し、次
の部分剰余を測定することで演算の高速化を図るオーバ
ラップ法に基づく演算器においては、開平用データ生成
手段を少ないハードウェアでかつ、高速に実現すること
で、平方根演算器及び、平方根と除算の共用演算器の演
算速度を向上させることができる演算器を提供すること
にある。
の部分剰余を測定することで演算の高速化を図るオーバ
ラップ法に基づく演算器においては、開平用データ生成
手段を少ないハードウェアでかつ、高速に実現すること
で、平方根演算器及び、平方根と除算の共用演算器の演
算速度を向上させることができる演算器を提供すること
にある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は図８に示すような平方根開平
演算データ生成手段４４と除数デジットを記憶する除数
デジット記憶手段１２２と、部分剰余の和（Ｓｕｍ）と
桁上げ（Ｃａｒｒｙ）の２つの数デジットを記憶する部
分剰余記憶手段１２１と、この部分剰余記憶手段１２１
の出力により商デジットを生成する商デジット選択手段
（ＱＳＬ）１２３と、平方根開平演算データ生成手段４
４若しくは除数デジット記憶手段１２２のデータを選択
して出力する除算／平方根演算選択手段１２５と、この
除算／平方根演算選択手段１２５にて出力されたデータ
に対し、商デジット選択手段（ＱＳＬ）１２３により決
定された商デジットにより、部分剰余に対して加算ある
いは減算を行うデータを生成する被加数選択手段１２６
と、この被加数選択手段１２６で生成されたデータ及び
部分剰余記憶手段１２１にて記憶された部分剰余を商デ
ジット選択手段（ＱＳＬ）１２３からの加減算指示信号
の指示により演算を行い、部分剰余記憶手段１２１に出
力する桁上げ保存加算手段１２４とを有している。ここ
で平方根開平演算データ生成手段４４は演算が行われて
いる商デジットのビット位置を記憶するビット位置指示
手段１１１と、下位からの桁上げがあるものと仮定した
場合の非冗長表現された商デジットを表現する桁上げ有
りの商デジット集合記憶手段１１２と、下位からの桁上
げがないものと仮定した場合の非冗長表現された商デジ
ットを表現する桁上げ無しの商デジット集合記憶手段１
１３と、ビット位置指示手段１１１、桁上げ有りの商デ
ジット集合記憶手段１１２、桁上げ無しの商デジット集
合記憶手段１１３、商デジット選択手段（ＱＳＬ）１２
３の結果を用いて商デジット集合を生成する商デジット
処理手段（ＰＱＲ）１１４と、平方根開平演算に用いら
れるデータを生成する開平用データ生成手段（ＲＭＦ）
１１５とから構成されている。本発明の第１の特徴にお
ける商デジット選択手段（ＱＳＬ）に対しては、３ビッ
ト長加算手段１０１に加えて、図１に示すような２入力
論理和生成手段１０２又は図１３に示すような３入力の
論理和生成手段１６２を用いる。また本発明の第１の特
徴の商デジット選択手段（ＱＳＬ）は図１および図１３
に示すように３ビット長加算手段１０１からの信号なら
びに、論理和生成手段１０２，１６２からの信号をデコ
ードし、実際に選択される商デジットを決定するための
商デジット決定手段１０３をさらに具備している。
に、本発明の第１の特徴は図８に示すような平方根開平
演算データ生成手段４４と除数デジットを記憶する除数
デジット記憶手段１２２と、部分剰余の和（Ｓｕｍ）と
桁上げ（Ｃａｒｒｙ）の２つの数デジットを記憶する部
分剰余記憶手段１２１と、この部分剰余記憶手段１２１
の出力により商デジットを生成する商デジット選択手段
（ＱＳＬ）１２３と、平方根開平演算データ生成手段４
４若しくは除数デジット記憶手段１２２のデータを選択
して出力する除算／平方根演算選択手段１２５と、この
除算／平方根演算選択手段１２５にて出力されたデータ
に対し、商デジット選択手段（ＱＳＬ）１２３により決
定された商デジットにより、部分剰余に対して加算ある
いは減算を行うデータを生成する被加数選択手段１２６
と、この被加数選択手段１２６で生成されたデータ及び
部分剰余記憶手段１２１にて記憶された部分剰余を商デ
ジット選択手段（ＱＳＬ）１２３からの加減算指示信号
の指示により演算を行い、部分剰余記憶手段１２１に出
力する桁上げ保存加算手段１２４とを有している。ここ
で平方根開平演算データ生成手段４４は演算が行われて
いる商デジットのビット位置を記憶するビット位置指示
手段１１１と、下位からの桁上げがあるものと仮定した
場合の非冗長表現された商デジットを表現する桁上げ有
りの商デジット集合記憶手段１１２と、下位からの桁上
げがないものと仮定した場合の非冗長表現された商デジ
ットを表現する桁上げ無しの商デジット集合記憶手段１
１３と、ビット位置指示手段１１１、桁上げ有りの商デ
ジット集合記憶手段１１２、桁上げ無しの商デジット集
合記憶手段１１３、商デジット選択手段（ＱＳＬ）１２
３の結果を用いて商デジット集合を生成する商デジット
処理手段（ＰＱＲ）１１４と、平方根開平演算に用いら
れるデータを生成する開平用データ生成手段（ＲＭＦ）
１１５とから構成されている。本発明の第１の特徴にお
ける商デジット選択手段（ＱＳＬ）に対しては、３ビッ
ト長加算手段１０１に加えて、図１に示すような２入力
論理和生成手段１０２又は図１３に示すような３入力の
論理和生成手段１６２を用いる。また本発明の第１の特
徴の商デジット選択手段（ＱＳＬ）は図１および図１３
に示すように３ビット長加算手段１０１からの信号なら
びに、論理和生成手段１０２，１６２からの信号をデコ
ードし、実際に選択される商デジットを決定するための
商デジット決定手段１０３をさらに具備している。
【００１５】本発明の第１の特徴の別の態様としては、
図９に示すように平方根開平演算データ生成手段４４
と、現在演算を行っている商デジットを仮定して次の部
分剰余の値を予測する次デジット仮定部分剰余予測手段
（ＯＶＬＰ）１３１と、この仮定した商デジットが決定
された時点で次デジット仮定部分剰余予測手段（ＯＶＬ
Ｐ）１３１からの予測結果信号を選択する信号選択手段
（ＭＵＸ）１３３と、この選択された結果に対して商デ
ジットの選択を行う商デジット選択手段（ＱＳＬ）１２
３と、除数デジットを記憶する除数デジット記憶手段１
２２と、部分剰余の計算を行う部分剰余計算手段（ＰＲ
Ｆ）１３２とから構成されることである。部分剰余計算
手段（ＰＲＦ）１３２においては、図１２に示すよう
に、商デジット＝＋１，−１に対して前もって計算して
おいた部分剰余への演算数を、商デジットによって選択
し、これを部分剰余に加算ないしは部分剰余から減算し
て次の部分剰余を得る。
図９に示すように平方根開平演算データ生成手段４４
と、現在演算を行っている商デジットを仮定して次の部
分剰余の値を予測する次デジット仮定部分剰余予測手段
（ＯＶＬＰ）１３１と、この仮定した商デジットが決定
された時点で次デジット仮定部分剰余予測手段（ＯＶＬ
Ｐ）１３１からの予測結果信号を選択する信号選択手段
（ＭＵＸ）１３３と、この選択された結果に対して商デ
ジットの選択を行う商デジット選択手段（ＱＳＬ）１２
３と、除数デジットを記憶する除数デジット記憶手段１
２２と、部分剰余の計算を行う部分剰余計算手段（ＰＲ
Ｆ）１３２とから構成されることである。部分剰余計算
手段（ＰＲＦ）１３２においては、図１２に示すよう
に、商デジット＝＋１，−１に対して前もって計算して
おいた部分剰余への演算数を、商デジットによって選択
し、これを部分剰余に加算ないしは部分剰余から減算し
て次の部分剰余を得る。
【００１６】図１に示した商デジット選択回路（ＱＳ
Ｌ）１２３を有する演算器構成では、次のデジットを決
定する際に必要となる、符号を示すビットを含めた上位
４ビットの２数に対して、このうち上位の３ビットだけ
を１つの数とみなした桁上げ伝搬加算を行い、３ビット
からなる結果を得る。また、この４ビットのうちの最下
位の１ビットに位置する２数に対して論理和の演算を行
ない、１ビットの結果をえる。この操作によって、基数
２におけるＳＲＴアルゴリズムでの、完全な除算及び平
方根における商デジットを選択するための情報が得られ
る。続いて、図２に示す商デジット決定ルールにより商
デジット決定手段１０３においては、３ビット長加算手
段１０１で得られた３ビット長の加算結果のうち最上位
の１ビットＤ０によって、商デジットの符号を決定し、
さらにはこの３ビット長の加算結果が、全て１である場
合には商デジットの絶対値を０とし、３ビット長の加算
結果ビットが全て０であってかつ、最下位１ビットの論
理和が０である場合も商デジットの絶対値を０とし、こ
れ以外の場合には絶対値を１とする。これにより、正し
い商デジットを得ることができるのである。従って、３
ビットの桁上げ伝搬加算結果Ｄ０，Ｄ１，Ｄ２及び最下
位の１ビットに位置する２数に対して論理和の演算結果
Ｄｘによって商デジットｇの決定ができるため、演算に
要するハードウエア量を削減すると同時に高速な商デジ
ットの決定が可能となる。
Ｌ）１２３を有する演算器構成では、次のデジットを決
定する際に必要となる、符号を示すビットを含めた上位
４ビットの２数に対して、このうち上位の３ビットだけ
を１つの数とみなした桁上げ伝搬加算を行い、３ビット
からなる結果を得る。また、この４ビットのうちの最下
位の１ビットに位置する２数に対して論理和の演算を行
ない、１ビットの結果をえる。この操作によって、基数
２におけるＳＲＴアルゴリズムでの、完全な除算及び平
方根における商デジットを選択するための情報が得られ
る。続いて、図２に示す商デジット決定ルールにより商
デジット決定手段１０３においては、３ビット長加算手
段１０１で得られた３ビット長の加算結果のうち最上位
の１ビットＤ０によって、商デジットの符号を決定し、
さらにはこの３ビット長の加算結果が、全て１である場
合には商デジットの絶対値を０とし、３ビット長の加算
結果ビットが全て０であってかつ、最下位１ビットの論
理和が０である場合も商デジットの絶対値を０とし、こ
れ以外の場合には絶対値を１とする。これにより、正し
い商デジットを得ることができるのである。従って、３
ビットの桁上げ伝搬加算結果Ｄ０，Ｄ１，Ｄ２及び最下
位の１ビットに位置する２数に対して論理和の演算結果
Ｄｘによって商デジットｇの決定ができるため、演算に
要するハードウエア量を削減すると同時に高速な商デジ
ットの決定が可能となる。
【００１７】又、図１３に示した商デジット選択回路１
２３を有する演算器構成では、次のデジットを決定する
際に必要となる、符号を示すビットを含めた上位４ビッ
トの２数に対して、このうち上位の３ビットだけを１つ
の数とみなした桁上げ伝搬加算を２数の間で行ない、３
ビットからなる結果を得る。また、この４ビットのうち
の最下位の１ビットに位置する２つのデジットと、桁上
げ伝搬加算の結果得られた最下位の１デジットとの間で
３入力１出力の論理和演算を行い、１ビットからなる結
果を得る。この操作によって、基数２におけるＳＲＴア
ルゴリズムでの完全な除算及び平方根における商デジッ
トを選択するための情報が得られる。続いて、商デジッ
ト決定手段においては、商を符号と絶対値とから表わす
場合には、商デジット選択手段で得られた３ビット長の
加算結果のうちの最上位の１ビットによって、商デジッ
トの符号を決定する。そして、３ビット長の加算結果が
全て１であるか、あるいは上位の２ビットが０であっ
て、かつ論理和演算の結果が０である場合には絶対値を
ゼロとし、そうでない場合には絶対値を１とする。ま
た、商デジットを＋１，０，−１の３種類に分けて表現
する場合には、３ビット長加算結果が全て１であるか、
あるいは上位の２ビットが０であってかつ論理和演算の
結果が０である場合には商デジットを０とする。続い
て、３ビット長加算結果の最上位ビットが０であって、
商デジットを０とする条件に適合しない場合には商デジ
ットを＋１とし、最後に３ビット長加算結果の最上位ビ
ットが１であって、商デジットを０とする条件に適合し
ない場合には商デジットを−１とする。
２３を有する演算器構成では、次のデジットを決定する
際に必要となる、符号を示すビットを含めた上位４ビッ
トの２数に対して、このうち上位の３ビットだけを１つ
の数とみなした桁上げ伝搬加算を２数の間で行ない、３
ビットからなる結果を得る。また、この４ビットのうち
の最下位の１ビットに位置する２つのデジットと、桁上
げ伝搬加算の結果得られた最下位の１デジットとの間で
３入力１出力の論理和演算を行い、１ビットからなる結
果を得る。この操作によって、基数２におけるＳＲＴア
ルゴリズムでの完全な除算及び平方根における商デジッ
トを選択するための情報が得られる。続いて、商デジッ
ト決定手段においては、商を符号と絶対値とから表わす
場合には、商デジット選択手段で得られた３ビット長の
加算結果のうちの最上位の１ビットによって、商デジッ
トの符号を決定する。そして、３ビット長の加算結果が
全て１であるか、あるいは上位の２ビットが０であっ
て、かつ論理和演算の結果が０である場合には絶対値を
ゼロとし、そうでない場合には絶対値を１とする。ま
た、商デジットを＋１，０，−１の３種類に分けて表現
する場合には、３ビット長加算結果が全て１であるか、
あるいは上位の２ビットが０であってかつ論理和演算の
結果が０である場合には商デジットを０とする。続い
て、３ビット長加算結果の最上位ビットが０であって、
商デジットを０とする条件に適合しない場合には商デジ
ットを＋１とし、最後に３ビット長加算結果の最上位ビ
ットが１であって、商デジットを０とする条件に適合し
ない場合には商デジットを−１とする。
【００１８】この時、図１ないし図１３の構成を用いれ
ば、商決定手段の構成から、部分剰余の上位４ビットの
桁上げ伝搬加算結果がゼロになる場合に、商デジットと
しては０が選択されることから、部分剰余＝０すなわ
ち、除算あるいは平方根演算が割り切れている場合には
必ず商デジットとしては０が選択されることになる。従
って、従来問題であった商の不正確さの問題は生じなく
することができる。
ば、商決定手段の構成から、部分剰余の上位４ビットの
桁上げ伝搬加算結果がゼロになる場合に、商デジットと
しては０が選択されることから、部分剰余＝０すなわ
ち、除算あるいは平方根演算が割り切れている場合には
必ず商デジットとしては０が選択されることになる。従
って、従来問題であった商の不正確さの問題は生じなく
することができる。
【００１９】本発明の第２の特徴は図１７に示すように
演算器を所定の段数だけ縦続接続した構成とすることで
ある。図１７では、現在そのビット位置で商デジットを
演算中であることを示すビット位置指示手段を用い、商
デジットの逐次非冗長表現化を行う手段あるいは、商デ
ジットの逐次非冗長表現化を行う手段を用いて平方根演
算における開平用データ生成手段（ＲＭＦ）を形成し、
１回の演算で２ビット以上の商デジットを得て、除算あ
るいは平方根の演算を行う。さらには、図２３に示すよ
うに部分剰余演算に用いる開平用データと、除数とを選
択する信号選択手段（ＭＵＸ）１７１を併せて具備する
ことを特徴とする。
演算器を所定の段数だけ縦続接続した構成とすることで
ある。図１７では、現在そのビット位置で商デジットを
演算中であることを示すビット位置指示手段を用い、商
デジットの逐次非冗長表現化を行う手段あるいは、商デ
ジットの逐次非冗長表現化を行う手段を用いて平方根演
算における開平用データ生成手段（ＲＭＦ）を形成し、
１回の演算で２ビット以上の商デジットを得て、除算あ
るいは平方根の演算を行う。さらには、図２３に示すよ
うに部分剰余演算に用いる開平用データと、除数とを選
択する信号選択手段（ＭＵＸ）１７１を併せて具備する
ことを特徴とする。
【００２０】すなわち本発明の第２の特徴の演算器は、
商デジットを逐次冗長数−非冗長数の変換を行うこと
で、反復型アルゴリズムに基づいた除算若しくは平方根
の演算を行う。本発明の第２の特徴の演算器は図３に示
すような商デジット遂次変換部４６を具備している。つ
まり図３の商デジット遂次変換部４６は現在演算が行わ
れている商デジットのビット位置を、その位置に相当す
るビットだけ値が他とは異なっているような形式を用い
て記憶するビット位置指示手段１１１と、次の商デジッ
トの値が正であることを仮定した場合の非冗長数表現さ
れた商デジットを表現する商デジット集合（桁上げ有
り）記憶手段１１２と、次の商デジットの値が負である
ことを仮定した場合の非冗長数表現された商デジットを
表現する商デジット集合（桁上げ無し）記憶手段１１３
と、次に得られる商デジットに対応する商デジット集合
を生成する商デジット処理手段（ＰＱＲ）１１４とから
構成され、この商デジット遂次変換部４６を図１７に示
すようにそれぞれ２以上の所定の数だけ縦続接続するこ
とで、該演算器における１回の演算にて２ビット以上の
所定ビット数の商デジットを得ることができる。次に、
商デジットの逐次冗長数−非冗長数変換手段あるいは、
開平用データ生成手段については、インプリメントされ
ている演算器内で、１回の信号通過に際し２デジット以
上ｎデジットの商デジットが計算される構成とした場合
に、演算器の入力端では現在演算を行っているビット位
置を指示するビット位置指示手段の指示が、ｎビットお
きにしか変化しないことを利用する。すなわち、図１７
に示したようにビット位置指示手段の内容が決して変化
しないビット位置では、これを見越した商デジットの逐
次非冗長数変換あるいは開平用データ生成を行うこと
で、ビット位置指示手段の内容が変化することを前提と
して作られたハードウェアよりもはるかに小さな規模の
ハードウェアにてこれらの手段を実現することができ
る。単位演算器を複数段縦続接続して、全体の演算器を
構成している場合の、各単位演算器間の信号についても
同様なことが言え、やはり特定のビット位置でのビット
位置指示手段の内容の値が決して変化しない場所が存在
することから、同様な考え方で、商デジットの逐次非冗
長数変換や、開平用データ作成手段におけるハードウェ
アの量を大幅に低減することができる。最後に、図２３
に示したような信号選択手段（ＭＵＸ）１７１により、
開平用データと、除数とを切り替えることで、平方根と
除算を同一のハードウェアを共有しながら実現する構成
においては、商選択手段（ＱＳＬ）ならびに商決定手段
といった部分に図１および図１３に示した３ビット桁上
げ加算器１０１＋第４ビットの論理和回路１０２，１６
２のような、除算と平方根で共用できるものを用いれば
よい。このような構成によれば、両演算間の差は部分剰
余を計算する際に用いる加減算データの違いのみである
ことから、この部分を信号選択手段（ＭＵＸ）１７１で
切り替えることによって、同一のハードウェアにて平方
根と除算が実現される。なお、この際に反復演算によっ
て得られる、冗長表現形式の１つであるｓｉｇｎｅｄ−
ｄｉｇｉｔ形式による商デジットは、少ないハードウェ
アによって非冗長形式に変換され、平方根演算において
も少ないハードウェアにて開平用データが生成されるこ
とから、演算器を少ないハード量にて実現することがで
きる。
商デジットを逐次冗長数−非冗長数の変換を行うこと
で、反復型アルゴリズムに基づいた除算若しくは平方根
の演算を行う。本発明の第２の特徴の演算器は図３に示
すような商デジット遂次変換部４６を具備している。つ
まり図３の商デジット遂次変換部４６は現在演算が行わ
れている商デジットのビット位置を、その位置に相当す
るビットだけ値が他とは異なっているような形式を用い
て記憶するビット位置指示手段１１１と、次の商デジッ
トの値が正であることを仮定した場合の非冗長数表現さ
れた商デジットを表現する商デジット集合（桁上げ有
り）記憶手段１１２と、次の商デジットの値が負である
ことを仮定した場合の非冗長数表現された商デジットを
表現する商デジット集合（桁上げ無し）記憶手段１１３
と、次に得られる商デジットに対応する商デジット集合
を生成する商デジット処理手段（ＰＱＲ）１１４とから
構成され、この商デジット遂次変換部４６を図１７に示
すようにそれぞれ２以上の所定の数だけ縦続接続するこ
とで、該演算器における１回の演算にて２ビット以上の
所定ビット数の商デジットを得ることができる。次に、
商デジットの逐次冗長数−非冗長数変換手段あるいは、
開平用データ生成手段については、インプリメントされ
ている演算器内で、１回の信号通過に際し２デジット以
上ｎデジットの商デジットが計算される構成とした場合
に、演算器の入力端では現在演算を行っているビット位
置を指示するビット位置指示手段の指示が、ｎビットお
きにしか変化しないことを利用する。すなわち、図１７
に示したようにビット位置指示手段の内容が決して変化
しないビット位置では、これを見越した商デジットの逐
次非冗長数変換あるいは開平用データ生成を行うこと
で、ビット位置指示手段の内容が変化することを前提と
して作られたハードウェアよりもはるかに小さな規模の
ハードウェアにてこれらの手段を実現することができ
る。単位演算器を複数段縦続接続して、全体の演算器を
構成している場合の、各単位演算器間の信号についても
同様なことが言え、やはり特定のビット位置でのビット
位置指示手段の内容の値が決して変化しない場所が存在
することから、同様な考え方で、商デジットの逐次非冗
長数変換や、開平用データ作成手段におけるハードウェ
アの量を大幅に低減することができる。最後に、図２３
に示したような信号選択手段（ＭＵＸ）１７１により、
開平用データと、除数とを切り替えることで、平方根と
除算を同一のハードウェアを共有しながら実現する構成
においては、商選択手段（ＱＳＬ）ならびに商決定手段
といった部分に図１および図１３に示した３ビット桁上
げ加算器１０１＋第４ビットの論理和回路１０２，１６
２のような、除算と平方根で共用できるものを用いれば
よい。このような構成によれば、両演算間の差は部分剰
余を計算する際に用いる加減算データの違いのみである
ことから、この部分を信号選択手段（ＭＵＸ）１７１で
切り替えることによって、同一のハードウェアにて平方
根と除算が実現される。なお、この際に反復演算によっ
て得られる、冗長表現形式の１つであるｓｉｇｎｅｄ−
ｄｉｇｉｔ形式による商デジットは、少ないハードウェ
アによって非冗長形式に変換され、平方根演算において
も少ないハードウェアにて開平用データが生成されるこ
とから、演算器を少ないハード量にて実現することがで
きる。
【００２１】
【発明の実施の形態】以下、本発明に係る演算器につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２２】［第１実施の形態］図１は本発明の第１の
実施の形態に関わる反復型アルゴリズムに基づいた商デ
ジット選択回路の概略構成を示すブロック図である。図
１中のＣ１，Ｃ２，Ｃ３，及びＣ４は冗長表現されてい
る部分剰余の桁上げ信号（Ｃａｒｒｙ）の入力部であ
る。また、Ｓ０，Ｓ１，Ｓ２，及びＳ３は冗長表現され
ている部分剰余の加算結果信号（Ｓｕｍ）の入力部であ
る。ここで、Ｓ０，Ｃ１はそれぞれの部分剰余信号の最
上位ビットである。３ビット長加算手段１０１は、２つ
の３ビット長のデータを入力し、その加算結果を出力す
るものである。論理和生成手段１０２は、２つの１ビッ
トデータを入力し、その論理和を出力するものである。
次に本発明の第１の実施の形態に係る商デジット選択回
路の動作について説明する。まず、正しいビットの重み
づけとするために、３ビット長加算手段１０１に対して
ａ０，ａ１，ａ２にそれぞれ和信号Ｓ０，Ｓ１，Ｓ２
を、またｂ０，ｂ１，ｂ２に対して桁上げ信号Ｃ１，Ｃ
２，Ｃ３を入力することによってＤ０，Ｄ１，Ｄ２の３
ビットからなる加算結果を得る。この時、Ｄ０は部分剰
余の符号を表わすことになり、Ｄ１，Ｄ２で部分剰余の
数値の大きさを表現することになる。また、図１中で最
下位に相当する信号Ｓ３とＣ４の論理和をとったもの
を、Ｄｘとして出力する。次に、このようにして得られ
たＤ０，Ｄ１，Ｄ２，Ｄｘなる信号を商デジット決定手
段１０３へ入力し、この商デジット決定手段１０３にて
図２に示す変換表を用いて商デジットに変換する。以上
のようにして、商デジットを得ることができる。
実施の形態に関わる反復型アルゴリズムに基づいた商デ
ジット選択回路の概略構成を示すブロック図である。図
１中のＣ１，Ｃ２，Ｃ３，及びＣ４は冗長表現されてい
る部分剰余の桁上げ信号（Ｃａｒｒｙ）の入力部であ
る。また、Ｓ０，Ｓ１，Ｓ２，及びＳ３は冗長表現され
ている部分剰余の加算結果信号（Ｓｕｍ）の入力部であ
る。ここで、Ｓ０，Ｃ１はそれぞれの部分剰余信号の最
上位ビットである。３ビット長加算手段１０１は、２つ
の３ビット長のデータを入力し、その加算結果を出力す
るものである。論理和生成手段１０２は、２つの１ビッ
トデータを入力し、その論理和を出力するものである。
次に本発明の第１の実施の形態に係る商デジット選択回
路の動作について説明する。まず、正しいビットの重み
づけとするために、３ビット長加算手段１０１に対して
ａ０，ａ１，ａ２にそれぞれ和信号Ｓ０，Ｓ１，Ｓ２
を、またｂ０，ｂ１，ｂ２に対して桁上げ信号Ｃ１，Ｃ
２，Ｃ３を入力することによってＤ０，Ｄ１，Ｄ２の３
ビットからなる加算結果を得る。この時、Ｄ０は部分剰
余の符号を表わすことになり、Ｄ１，Ｄ２で部分剰余の
数値の大きさを表現することになる。また、図１中で最
下位に相当する信号Ｓ３とＣ４の論理和をとったもの
を、Ｄｘとして出力する。次に、このようにして得られ
たＤ０，Ｄ１，Ｄ２，Ｄｘなる信号を商デジット決定手
段１０３へ入力し、この商デジット決定手段１０３にて
図２に示す変換表を用いて商デジットに変換する。以上
のようにして、商デジットを得ることができる。
【００２３】前述したように、基数２のＳＲＴアルゴリ
ズムによる演算では、部分剰余を冗長数で表現している
場合、図１におけるＤ０，Ｄ１，Ｄ２が０，１，１とな
った場合に問題が生ずる。すなわち、仮に小数点がＤ１
とＤ２との間にあるとした場合、０１．１なるＤ０，Ｄ
１，Ｄ２の値は、これよりも下位の桁上げ信号及び加算
結果信号が全て０であった場合には最小値として１０進
表現で＋１．５となるが、逆にこれらの信号が全て１で
あった場合には、−１．５よりもわずかに大きな数とも
なりえる。すなわち、この場合の部分剰余が存在してい
る可能性のある値の範囲は＋１．５以上＋２．０未満及
び、−２．０以上−１．５未満という離散した範囲にな
ってしまう問題がある。そこで、従来は、図３５に示す
ように、３ビット長の加算手段に商デジット記憶手段等
のハードウェアを加えて、前に選択したデジットの値を
用いる等の手段を用いてこの問題を回避していた。しか
しながら商デジットの選択規則の対称性が悪くなること
や、前のデジットを保存しておくためのハードウエアが
必要であることなどのデメリットがあることは前述した
通りである。又、４ビットの桁上げ伝搬加算手段を用い
た場合にはこの部分での遅延時間が増大するというデメ
リットがある。
ズムによる演算では、部分剰余を冗長数で表現している
場合、図１におけるＤ０，Ｄ１，Ｄ２が０，１，１とな
った場合に問題が生ずる。すなわち、仮に小数点がＤ１
とＤ２との間にあるとした場合、０１．１なるＤ０，Ｄ
１，Ｄ２の値は、これよりも下位の桁上げ信号及び加算
結果信号が全て０であった場合には最小値として１０進
表現で＋１．５となるが、逆にこれらの信号が全て１で
あった場合には、−１．５よりもわずかに大きな数とも
なりえる。すなわち、この場合の部分剰余が存在してい
る可能性のある値の範囲は＋１．５以上＋２．０未満及
び、−２．０以上−１．５未満という離散した範囲にな
ってしまう問題がある。そこで、従来は、図３５に示す
ように、３ビット長の加算手段に商デジット記憶手段等
のハードウェアを加えて、前に選択したデジットの値を
用いる等の手段を用いてこの問題を回避していた。しか
しながら商デジットの選択規則の対称性が悪くなること
や、前のデジットを保存しておくためのハードウエアが
必要であることなどのデメリットがあることは前述した
通りである。又、４ビットの桁上げ伝搬加算手段を用い
た場合にはこの部分での遅延時間が増大するというデメ
リットがある。
【００２４】そこで、本発明の第１の実施の形態に係る
商デジット選択回路を用いれば、図１に示すように単純
な論理和生成手段１０２を加算器１０１に加えて用いる
だけで、商選択規則の対称性を保持しながら高速性を発
揮できるようになる。すなわち、Ｄ０，Ｄ１，Ｄ２が
０，１，１になり、かつ部分剰余計算後の新しい部分剰
余の値の範囲が−２．０以上−１．５未満になってしま
う場合というのは、Ｄ０，Ｄ１，Ｄ２が全て０である時
に、商デジットとして＋１を選んでしまうときにのみ発
生するので、Ｄ０，Ｄ１，Ｄ２が全て０である時に限
り、もう１ビット先のＤｘを調べることで、少なくとも
現在の部分剰余の値が００．０１以上であるか否かを判
断し、００．０１未満である場合、すなわちＤｘが０で
ある場合には商デジットとして０を選ぶことでこの問題
を回避し、しかも商デジットの選択規則の対称性を、図
２のような割り当てを行なうことで、維持することがで
きるようになるのである。
商デジット選択回路を用いれば、図１に示すように単純
な論理和生成手段１０２を加算器１０１に加えて用いる
だけで、商選択規則の対称性を保持しながら高速性を発
揮できるようになる。すなわち、Ｄ０，Ｄ１，Ｄ２が
０，１，１になり、かつ部分剰余計算後の新しい部分剰
余の値の範囲が−２．０以上−１．５未満になってしま
う場合というのは、Ｄ０，Ｄ１，Ｄ２が全て０である時
に、商デジットとして＋１を選んでしまうときにのみ発
生するので、Ｄ０，Ｄ１，Ｄ２が全て０である時に限
り、もう１ビット先のＤｘを調べることで、少なくとも
現在の部分剰余の値が００．０１以上であるか否かを判
断し、００．０１未満である場合、すなわちＤｘが０で
ある場合には商デジットとして０を選ぶことでこの問題
を回避し、しかも商デジットの選択規則の対称性を、図
２のような割り当てを行なうことで、維持することがで
きるようになるのである。
【００２５】すなわち、本発明の第１の実施の形態に関
わる商デジット選択回路を有する演算器構成では、次の
デジットを決定する際に必要となる符号を示すビットを
含めた上位４ビットの２数に対して、このうち上位の３
ビットだけを１つの数とみなした桁上げ伝搬加算を行な
い、３ビットからなる結果を得る。また、この４ビット
のうちの最下位の１ビットに位置する２数に対して論理
和の演算を行ない、１ビットの結果を得る。この操作に
よって、基数２におけるＳＲＴアルゴリズムでの、完全
な除算及び平方根における商デジットを選択するための
情報が得られる。続いて、商デジット決定手段において
は、図２に示す商デジット決定ルールを用いる。つま
り、商デジット選択手段で得られた３ビット長の加算結
果のうちの最上位の１ビットによって、商デジットの符
号を決定し、さらにはこの３ビット長の加算結果が全て
１である場合には商デジットの絶対値を０とし、全て０
であってかつ、最下位１ビットの論理和が０である場合
も商デジットの絶対値を０とし、これ以外の場合には絶
対値を１とする。これにより、正しい商デジットを得る
ことができるのである。従って、３ビットの桁上げ伝搬
加算及び最下位の１ビットに位置する２数に対する論理
和の演算にて商デジットの決定ができるため、演算に要
するハードウエア量を削減すると同時に高速な商デジッ
トの決定が可能となる。又、商デジットを直接＋１，
０，−１として出力する場合でも、この優位性は保持さ
れる。
わる商デジット選択回路を有する演算器構成では、次の
デジットを決定する際に必要となる符号を示すビットを
含めた上位４ビットの２数に対して、このうち上位の３
ビットだけを１つの数とみなした桁上げ伝搬加算を行な
い、３ビットからなる結果を得る。また、この４ビット
のうちの最下位の１ビットに位置する２数に対して論理
和の演算を行ない、１ビットの結果を得る。この操作に
よって、基数２におけるＳＲＴアルゴリズムでの、完全
な除算及び平方根における商デジットを選択するための
情報が得られる。続いて、商デジット決定手段において
は、図２に示す商デジット決定ルールを用いる。つま
り、商デジット選択手段で得られた３ビット長の加算結
果のうちの最上位の１ビットによって、商デジットの符
号を決定し、さらにはこの３ビット長の加算結果が全て
１である場合には商デジットの絶対値を０とし、全て０
であってかつ、最下位１ビットの論理和が０である場合
も商デジットの絶対値を０とし、これ以外の場合には絶
対値を１とする。これにより、正しい商デジットを得る
ことができるのである。従って、３ビットの桁上げ伝搬
加算及び最下位の１ビットに位置する２数に対する論理
和の演算にて商デジットの決定ができるため、演算に要
するハードウエア量を削減すると同時に高速な商デジッ
トの決定が可能となる。又、商デジットを直接＋１，
０，−１として出力する場合でも、この優位性は保持さ
れる。
【００２６】更に、従来法である図３６のような割り当
てでは商デジットとして０が選択される確率が約３５パ
ーセントであったのに対し、図２のような割り当てでは
約４３パーセントと実に約８パーセントの向上を図るこ
とができる。この商デジットとして０が選択されれば、
後の計算が非常に単純になるため、商デジットとして０
が選択される確率が向上することにより、演算を高速に
処理することができる。
てでは商デジットとして０が選択される確率が約３５パ
ーセントであったのに対し、図２のような割り当てでは
約４３パーセントと実に約８パーセントの向上を図るこ
とができる。この商デジットとして０が選択されれば、
後の計算が非常に単純になるため、商デジットとして０
が選択される確率が向上することにより、演算を高速に
処理することができる。
【００２７】又、後述するように、従来の３ビット長加
算による商デジット選択回路で問題であった特定演算に
対する商の不正確さの問題も解決できる。
算による商デジット選択回路で問題であった特定演算に
対する商の不正確さの問題も解決できる。
【００２８】以上説明してきたように、本発明の第１の
実施の形態によれば、従来の商デジット選択手段に対し
て、高速に演算が可能であり、ハードウェアとしての回
路もシンプルとなる。しかも商デジット選択における演
算の対称性を維持することができる。
実施の形態によれば、従来の商デジット選択手段に対し
て、高速に演算が可能であり、ハードウェアとしての回
路もシンプルとなる。しかも商デジット選択における演
算の対称性を維持することができる。
【００２９】［第２実施の形態］図３は本発明の第２の
実施の形態に関わる冗長数表現による商デジットを用い
る反復アルゴリズムに基づいた平方根開平演算データ生
成手段４４のブロック図である。この平方根開平演算デ
ータ生成回路は、演算が行われている商デジットのビッ
ト位置を記憶するビット位置指示手段１１１と、下位か
らの桁上げがあるものと仮定した場合の非冗長表現され
た商デジットを表現する桁上げ有りの商デジット集合記
憶手段１１２と、下位からの桁上げがないものと仮定し
た場合の非冗長表現された商デジットを表現する桁上げ
無しの商デジット集合記憶手段１１３と、これらのビッ
ト位置指示手段１１１，桁上げ有りおよび桁上げ無しの
商デジット集合記憶手段１１２，１１３及び商デジット
ｑを用いて次の商デジット集合を生成する商デジット処
理手段（ＰＱＲ）１１４とから構成される商デジット遂
次変換部４６と、前記ビット位置指示手段１１１、前記
桁上げ有りの商デジット集合記憶手段１１２、及び前記
桁上げ無しの商デジット集合記憶手段１１３の結果を用
いて、平方根開平演算に用いられるデータ（Ｒｏｏｔ−
ｍｕｌｔｉｐｌｅ）を生成する開平用データ生成手段
（ＲＭＦ）１１５とを有し、本発明の第１の実施の形態
に関わる商デジット選択回路から冗長数表現として得ら
れる商デジットｑを入力することにより、非冗長数表現
である商デジット集合ならびに開平用データを生成す
る。
実施の形態に関わる冗長数表現による商デジットを用い
る反復アルゴリズムに基づいた平方根開平演算データ生
成手段４４のブロック図である。この平方根開平演算デ
ータ生成回路は、演算が行われている商デジットのビッ
ト位置を記憶するビット位置指示手段１１１と、下位か
らの桁上げがあるものと仮定した場合の非冗長表現され
た商デジットを表現する桁上げ有りの商デジット集合記
憶手段１１２と、下位からの桁上げがないものと仮定し
た場合の非冗長表現された商デジットを表現する桁上げ
無しの商デジット集合記憶手段１１３と、これらのビッ
ト位置指示手段１１１，桁上げ有りおよび桁上げ無しの
商デジット集合記憶手段１１２，１１３及び商デジット
ｑを用いて次の商デジット集合を生成する商デジット処
理手段（ＰＱＲ）１１４とから構成される商デジット遂
次変換部４６と、前記ビット位置指示手段１１１、前記
桁上げ有りの商デジット集合記憶手段１１２、及び前記
桁上げ無しの商デジット集合記憶手段１１３の結果を用
いて、平方根開平演算に用いられるデータ（Ｒｏｏｔ−
ｍｕｌｔｉｐｌｅ）を生成する開平用データ生成手段
（ＲＭＦ）１１５とを有し、本発明の第１の実施の形態
に関わる商デジット選択回路から冗長数表現として得ら
れる商デジットｑを入力することにより、非冗長数表現
である商デジット集合ならびに開平用データを生成す
る。
【００３０】また、図４は、この商デジット遂次変換部
４６のうち、商デジット集合を生成する商デジット処理
手段（ＰＱＲ）１１４の具体的な構成を示したものであ
る。ここで、ビット位置指示手段１１１は現在処理中の
ビット位置を保持することができ、現在処理中のビット
位置のみが１で残りがすべて０を保持するものである。
このビット位置指示手段１１１は各ビット位置に該当す
る論理和生成手段に接続されている。図４では、ｎビッ
ト目、及びｎ＋１ビット目が示されている。ビット位置
指示手段１１１からの情報をもとにして、商デジットの
値に応じ、図５に示すような結果が得られるように演算
を行なう。このとき、商デジット集合は、除算／平方根
演算の開始時点において、ゼロにクリアされている必要
がある。
４６のうち、商デジット集合を生成する商デジット処理
手段（ＰＱＲ）１１４の具体的な構成を示したものであ
る。ここで、ビット位置指示手段１１１は現在処理中の
ビット位置を保持することができ、現在処理中のビット
位置のみが１で残りがすべて０を保持するものである。
このビット位置指示手段１１１は各ビット位置に該当す
る論理和生成手段に接続されている。図４では、ｎビッ
ト目、及びｎ＋１ビット目が示されている。ビット位置
指示手段１１１からの情報をもとにして、商デジットの
値に応じ、図５に示すような結果が得られるように演算
を行なう。このとき、商デジット集合は、除算／平方根
演算の開始時点において、ゼロにクリアされている必要
がある。
【００３１】また、図６は、本発明の第２の実施の形態
における開平用データ生成手段（ＲＭＦ）１１５の具体
的な構成を示したものであり、ビット位置指示手段１１
１の信号によって、適切な値が商デジット集合の値に付
け加えられて出力される。この場合、商デジット処理手
段１１４とは異なり、隣り合う２ビット分のデータが付
け加えられるため、図６に示すように、１ビット分とな
りのビット位置指示信号の値を使用しており、図７はそ
の動作の内容を示している。なお、最上位（ｎ＝０）ビ
ットに位置する回路においては、これより上位にはビッ
ト位置指示手段が存在しないことから、自動的に上位か
らのビット位置指示信号Ｐ-1は０としてよい。開平用デ
ータ生成手段（ＲＭＦ）１１５は、ビット位置指示手段
１１１、桁上げ有りの商デジット集合記憶手段１１２、
及び桁上げ無しの商デジット集合記憶手段１１３の結果
を用いて、平方根開平演算に用いられるデータを生成す
る際に、ビット位置指示手段１１１の指示に制約条件を
課すことでハードウェア量を減少させることが好まし
い。このビット位置指示手段１１１の指示の制約条件に
ついては図１７を用いて、後述する。
における開平用データ生成手段（ＲＭＦ）１１５の具体
的な構成を示したものであり、ビット位置指示手段１１
１の信号によって、適切な値が商デジット集合の値に付
け加えられて出力される。この場合、商デジット処理手
段１１４とは異なり、隣り合う２ビット分のデータが付
け加えられるため、図６に示すように、１ビット分とな
りのビット位置指示信号の値を使用しており、図７はそ
の動作の内容を示している。なお、最上位（ｎ＝０）ビ
ットに位置する回路においては、これより上位にはビッ
ト位置指示手段が存在しないことから、自動的に上位か
らのビット位置指示信号Ｐ-1は０としてよい。開平用デ
ータ生成手段（ＲＭＦ）１１５は、ビット位置指示手段
１１１、桁上げ有りの商デジット集合記憶手段１１２、
及び桁上げ無しの商デジット集合記憶手段１１３の結果
を用いて、平方根開平演算に用いられるデータを生成す
る際に、ビット位置指示手段１１１の指示に制約条件を
課すことでハードウェア量を減少させることが好まし
い。このビット位置指示手段１１１の指示の制約条件に
ついては図１７を用いて、後述する。
【００３２】本発明の第２の実施の形態に関わる平方根
開平演算用データ生成手段４４を有する演算器の構成で
は、図６に示した開平用データ生成手段１１５にて、商
デジット集合記憶手段１１２，１１３の記憶内容およ
び、ビット位置指示手段１１１からの信号を用いること
によって、商デジットが＋１である場合には、桁上げを
仮定した商デジット集合に対して、当該ビット位置に
０，１なるデジットをつけ加え、商デジットが−１であ
る場合には桁上げを仮定しない商デジット集合に対して
当該ビット位置に１，１なるデジットを付け加えたもの
を開平用データとして生成する。デジットが０である場
合には、開平用データは不要となる。なお、この際ビッ
ト位置指示手段１１１の信号は当該ビット位置だけが１
であり、その他のビット位置では全てゼロであるような
信号であり、これに対して適切な論理演算を行なうこと
で、デジットのつけ加えを実現することかできる。続い
て、新しく生成された商デジットに対し、新しい商デジ
ット集合を生成する商デジット処理手段（ＰＱＲ）１１
４については、図５に示すように商デジットが＋１であ
る場合には、現時点の、桁上げを仮定した商デジット集
合に対し、１および０をビット位置指示信号Ｐｎを用い
て付け加えたものを、桁上げを仮定したものと、仮定し
ない商デジット集合にそれぞれ書き込む。デジットが０
である場合には、現時点の商デジット集合に対し、桁上
げを仮定したものについは０を、仮定しないものについ
ては１をそれぞれ付け加えて書き戻す。最後に商デジッ
トが−１である場合には、現時点の、桁上げを仮定しな
い商デジット集合に対し、１および０をビット位置指示
信号Ｐｎを用いて付け加えたものを、桁上げを仮定した
ものと、仮定しない商デジット集合にそれぞれ書き込
む。以上により、商デジット集合の操作が完了し、次の
開平用データ生成を行なうこととなる。
開平演算用データ生成手段４４を有する演算器の構成で
は、図６に示した開平用データ生成手段１１５にて、商
デジット集合記憶手段１１２，１１３の記憶内容およ
び、ビット位置指示手段１１１からの信号を用いること
によって、商デジットが＋１である場合には、桁上げを
仮定した商デジット集合に対して、当該ビット位置に
０，１なるデジットをつけ加え、商デジットが−１であ
る場合には桁上げを仮定しない商デジット集合に対して
当該ビット位置に１，１なるデジットを付け加えたもの
を開平用データとして生成する。デジットが０である場
合には、開平用データは不要となる。なお、この際ビッ
ト位置指示手段１１１の信号は当該ビット位置だけが１
であり、その他のビット位置では全てゼロであるような
信号であり、これに対して適切な論理演算を行なうこと
で、デジットのつけ加えを実現することかできる。続い
て、新しく生成された商デジットに対し、新しい商デジ
ット集合を生成する商デジット処理手段（ＰＱＲ）１１
４については、図５に示すように商デジットが＋１であ
る場合には、現時点の、桁上げを仮定した商デジット集
合に対し、１および０をビット位置指示信号Ｐｎを用い
て付け加えたものを、桁上げを仮定したものと、仮定し
ない商デジット集合にそれぞれ書き込む。デジットが０
である場合には、現時点の商デジット集合に対し、桁上
げを仮定したものについは０を、仮定しないものについ
ては１をそれぞれ付け加えて書き戻す。最後に商デジッ
トが−１である場合には、現時点の、桁上げを仮定しな
い商デジット集合に対し、１および０をビット位置指示
信号Ｐｎを用いて付け加えたものを、桁上げを仮定した
ものと、仮定しない商デジット集合にそれぞれ書き込
む。以上により、商デジット集合の操作が完了し、次の
開平用データ生成を行なうこととなる。
【００３３】また、ビット位置指示手段１１１の出力に
制約条件を課するようにする。即ち、例えば、現在演算
を行っているビット位置を指示するビット位置指示手段
１１１の指示が、図１７に示すように所定のビットおき
にしか変化しないようにすると、ビット位置指示手段１
１１の内容が決して変化しないビット位置が生ずること
になる。図１７については本発明の第７の実施の形態と
して詳述する。この決して内容が変化しないビット位置
を見越して開平用データを生成する構成にすることによ
り、開平用データ生成手段（ＲＭＦ）１１５のハードウ
ェア量を減少させることができる。さらに、構成が簡易
になることで、信号遅延を減少させることもできる。
制約条件を課するようにする。即ち、例えば、現在演算
を行っているビット位置を指示するビット位置指示手段
１１１の指示が、図１７に示すように所定のビットおき
にしか変化しないようにすると、ビット位置指示手段１
１１の内容が決して変化しないビット位置が生ずること
になる。図１７については本発明の第７の実施の形態と
して詳述する。この決して内容が変化しないビット位置
を見越して開平用データを生成する構成にすることによ
り、開平用データ生成手段（ＲＭＦ）１１５のハードウ
ェア量を減少させることができる。さらに、構成が簡易
になることで、信号遅延を減少させることもできる。
【００３４】このように本発明の第２の実施の形態によ
れば、従来あまり良くは知られていなかった平方根演算
用の開平用データの非冗長デジット形式での作成を非常
にシンプルなハードウェアの構成で可能とすることがで
きる。又本発明の第２の実施の形態によればハードウェ
ア量の増大を小さく押えると同時に高速な処理が行え
る。
れば、従来あまり良くは知られていなかった平方根演算
用の開平用データの非冗長デジット形式での作成を非常
にシンプルなハードウェアの構成で可能とすることがで
きる。又本発明の第２の実施の形態によればハードウェ
ア量の増大を小さく押えると同時に高速な処理が行え
る。
【００３５】［第３実施の形態］図８は本発明の第３の
実施の形態に関わる部分剰余を和（Ｓｕｍ）と桁上げ
（Ｃａｒｒｙ）の２つの数デジットの和によって表現し
た反復型アルゴリズムに基づいた演算器のブロック図で
ある。本発明の第３の実施の形態に関わる演算器は、部
分剰余の和（Ｓｕｍ）と桁上げ（Ｃａｒｒｙ）の２つの
数デジットを記憶する部分剰余記憶手段１２１と、この
部分剰余記憶手段１２１の出力により商デジットを生成
する商デジット選択手段（ＱＳＬ）１２３と、演算が行
われている商デジットのビット位置を記憶するビット位
置指示手段１１１と、下位からの桁上げがあるものと仮
定した場合の非冗長表現された商デジットを表現する桁
上げ有りの商デジット集合記憶手段１１２と、下位から
の桁上げがないものと仮定した場合の非冗長表現された
商デジットを表現する桁上げ無しの商デジット集合記憶
手段１１３と、前記ビット位置指示手段１１１、前記桁
上げ有りの商デジット集合記憶手段１１２、及び前記桁
上げ無しの商デジット集合記憶手段１１３、商デジット
選択手段（ＱＳＬ）１２３の結果を用いて次の商デジッ
ト集合を生成する商デジット処理手段（ＰＱＲ）１１４
と、平方根開平演算に用いられるデータを生成する開平
用データ生成手段（ＲＭＦ）１１５から構成される平方
根開平演算データ生成手段４４と、除数デジットを記憶
する除数デジット記憶手段１２２と、前記開平用データ
生成手段１１５若しくは前記除数デジット記憶手段１２
２のデータを選択して出力する除算／平方根演算選択手
段１２５と、この除算／平方根演算選択手段１２５にて
出力されたデータに対し、前記商デジット選択手段１２
３により決定された商デジットにより、前記部分剰余に
対して加算あるいは減算を行うデータを生成する被加数
選択手段１２６と、この被加数選択手段１２６で生成さ
れたデータ及び前記部分剰余記憶手段１２１にて記憶さ
れた部分剰余を前記商デジット選択手段（ＱＳＬ）１２
３からの加減算指示信号の指示により演算を行い、前記
部分剰余記憶手段１２１に出力する桁上げ保存加算手段
１２４とを有している。
実施の形態に関わる部分剰余を和（Ｓｕｍ）と桁上げ
（Ｃａｒｒｙ）の２つの数デジットの和によって表現し
た反復型アルゴリズムに基づいた演算器のブロック図で
ある。本発明の第３の実施の形態に関わる演算器は、部
分剰余の和（Ｓｕｍ）と桁上げ（Ｃａｒｒｙ）の２つの
数デジットを記憶する部分剰余記憶手段１２１と、この
部分剰余記憶手段１２１の出力により商デジットを生成
する商デジット選択手段（ＱＳＬ）１２３と、演算が行
われている商デジットのビット位置を記憶するビット位
置指示手段１１１と、下位からの桁上げがあるものと仮
定した場合の非冗長表現された商デジットを表現する桁
上げ有りの商デジット集合記憶手段１１２と、下位から
の桁上げがないものと仮定した場合の非冗長表現された
商デジットを表現する桁上げ無しの商デジット集合記憶
手段１１３と、前記ビット位置指示手段１１１、前記桁
上げ有りの商デジット集合記憶手段１１２、及び前記桁
上げ無しの商デジット集合記憶手段１１３、商デジット
選択手段（ＱＳＬ）１２３の結果を用いて次の商デジッ
ト集合を生成する商デジット処理手段（ＰＱＲ）１１４
と、平方根開平演算に用いられるデータを生成する開平
用データ生成手段（ＲＭＦ）１１５から構成される平方
根開平演算データ生成手段４４と、除数デジットを記憶
する除数デジット記憶手段１２２と、前記開平用データ
生成手段１１５若しくは前記除数デジット記憶手段１２
２のデータを選択して出力する除算／平方根演算選択手
段１２５と、この除算／平方根演算選択手段１２５にて
出力されたデータに対し、前記商デジット選択手段１２
３により決定された商デジットにより、前記部分剰余に
対して加算あるいは減算を行うデータを生成する被加数
選択手段１２６と、この被加数選択手段１２６で生成さ
れたデータ及び前記部分剰余記憶手段１２１にて記憶さ
れた部分剰余を前記商デジット選択手段（ＱＳＬ）１２
３からの加減算指示信号の指示により演算を行い、前記
部分剰余記憶手段１２１に出力する桁上げ保存加算手段
１２４とを有している。
【００３６】除算／平方根演算選択手段１２５により、
除算／平方根演算選択信号によって開平用データと除数
デジットとを切り替えて得られる信号を被加数選択手段
１２６に入力することにより、両方の演算がその他のハ
ードウエアを完全に共用とした上で実現できるため、ハ
ードウエア量を減少させることができる。この時、アル
ゴリズムとしては、基数が２である必要がある。本発明
の第３の実施の形態によれば、簡単な除数／平方根演算
選択手段１２５と、除数デジット記憶手段１２２を追加
するのみで、平方根演算に加えて除算が行なえるように
なることから、小さなハード量の増加で多様な汎用性の
増大が実現できる。なお、除数デジット記憶手段１２２
並びに除算／平方根演算選択手段１２５を除いた構成、
すなわち、平方根演算用の演算器としても用いることが
できる。
除算／平方根演算選択信号によって開平用データと除数
デジットとを切り替えて得られる信号を被加数選択手段
１２６に入力することにより、両方の演算がその他のハ
ードウエアを完全に共用とした上で実現できるため、ハ
ードウエア量を減少させることができる。この時、アル
ゴリズムとしては、基数が２である必要がある。本発明
の第３の実施の形態によれば、簡単な除数／平方根演算
選択手段１２５と、除数デジット記憶手段１２２を追加
するのみで、平方根演算に加えて除算が行なえるように
なることから、小さなハード量の増加で多様な汎用性の
増大が実現できる。なお、除数デジット記憶手段１２２
並びに除算／平方根演算選択手段１２５を除いた構成、
すなわち、平方根演算用の演算器としても用いることが
できる。
【００３７】本発明の第３の実施の形態に関わる演算器
は、本発明の第１および第２の実施の形態を組み合わせ
て構成することが可能である。このような構成にするこ
とにより平方根演算を高速に実現できる。またこのよう
な簡潔な構成において従来問題となっていたこれらの演
算の所要時間を大幅に短縮することができる。また、開
平用データ生成手段（ＲＭＦ）１１５からの出力信号
と、除数デジット記憶手段１２２からの除数デジット信
号とを除数／平方根演算選択手段１２５によって切り替
えることによって、他のハードウエアは全く同一としな
がら両方の機能が実現される。これにより、ハードウエ
ア量を減少させることができるのである。また、本発明
の第３の実施の形態によれば商デジット集合を非冗長形
式で記録することができるので商デジットを冗長数で記
録しておいて最後に加算をフルビット長で行なう従来の
過程を省略することができ、ここでのハードウェア量の
減少を得ることもできる。
は、本発明の第１および第２の実施の形態を組み合わせ
て構成することが可能である。このような構成にするこ
とにより平方根演算を高速に実現できる。またこのよう
な簡潔な構成において従来問題となっていたこれらの演
算の所要時間を大幅に短縮することができる。また、開
平用データ生成手段（ＲＭＦ）１１５からの出力信号
と、除数デジット記憶手段１２２からの除数デジット信
号とを除数／平方根演算選択手段１２５によって切り替
えることによって、他のハードウエアは全く同一としな
がら両方の機能が実現される。これにより、ハードウエ
ア量を減少させることができるのである。また、本発明
の第３の実施の形態によれば商デジット集合を非冗長形
式で記録することができるので商デジットを冗長数で記
録しておいて最後に加算をフルビット長で行なう従来の
過程を省略することができ、ここでのハードウェア量の
減少を得ることもできる。
【００３８】［第４実施の形態］図９は本発明の第４の
実施の形態に係る次商デジット仮定型除算／平方根演算
装置の構成を示すブロック図である。図９に示す演算器
は部分剰余を和（Ｓｕｍ）と桁上げ（Ｃａｒｒｙ）の２
つの数デジットの和によって表現し、反復型アルゴリズ
ムに基づいた平方根演算を行う。本発明の第４の実施の
形態の演算器は図９に示すように演算が行われている商
デジットのビット位置を記憶するビット位置指示手段１
１１と、下位からの桁上げがあるものと仮定した場合の
非冗長表現された商デジットを表現する桁上げ有りの商
デジット集合記憶手段１１２と、下位からの桁上げがな
いものと仮定した場合の非冗長表現された商デジットを
表現する桁上げ無しの商デジット集合記憶手段１１３
と、ビット位置指示手段１１１、桁上げ有りの商デジッ
ト集合記憶手段１１２、及び桁上げ無しの商デジット集
合記憶手段１１３と商デジットｑを用いて、商デジット
集合を生成する商デジット処理手段（ＰＱＲ）１１４お
よび平方根開平演算に用いられるデータを生成する開平
用データ生成手段（ＲＭＦ）１１５から成る平方根開平
演算データ生成手段４４を具備している。さらに平方根
開平演算データ生成手段４４に加え開平用データ生成手
段（ＲＭＦ）１１５の出力に対し、現在演算を行ってい
る商デジットを仮定して次の部分剰余の値を予測する次
デジット仮定部分剰余予測手段（ＯＶＬＰ）１３１と、
この仮定した商デジットが決定された時点で次デジット
仮定部分剰余予測手段（ＯＶＬＰ）１３１からの予測結
果信号を選択する信号選択手段（ＭＵＸ）１３３と、こ
の選択された結果に対して商デジットの選択を行う商デ
ジット選択手段（ＱＳＬ）１２３と、除数デジットを記
憶する除数デジット記憶回路１２２を備えている。この
除数デジット記憶回路１２２を備えることにより、除算
若しくは平方根の演算を行うことができるようになる。
さらに、本発明の第４の実施の形態の演算器は図１２あ
るいは図３７に示すような部分剰余の計算を行う部分剰
余計算手段（ＰＲＦ）１３２を具備している。
実施の形態に係る次商デジット仮定型除算／平方根演算
装置の構成を示すブロック図である。図９に示す演算器
は部分剰余を和（Ｓｕｍ）と桁上げ（Ｃａｒｒｙ）の２
つの数デジットの和によって表現し、反復型アルゴリズ
ムに基づいた平方根演算を行う。本発明の第４の実施の
形態の演算器は図９に示すように演算が行われている商
デジットのビット位置を記憶するビット位置指示手段１
１１と、下位からの桁上げがあるものと仮定した場合の
非冗長表現された商デジットを表現する桁上げ有りの商
デジット集合記憶手段１１２と、下位からの桁上げがな
いものと仮定した場合の非冗長表現された商デジットを
表現する桁上げ無しの商デジット集合記憶手段１１３
と、ビット位置指示手段１１１、桁上げ有りの商デジッ
ト集合記憶手段１１２、及び桁上げ無しの商デジット集
合記憶手段１１３と商デジットｑを用いて、商デジット
集合を生成する商デジット処理手段（ＰＱＲ）１１４お
よび平方根開平演算に用いられるデータを生成する開平
用データ生成手段（ＲＭＦ）１１５から成る平方根開平
演算データ生成手段４４を具備している。さらに平方根
開平演算データ生成手段４４に加え開平用データ生成手
段（ＲＭＦ）１１５の出力に対し、現在演算を行ってい
る商デジットを仮定して次の部分剰余の値を予測する次
デジット仮定部分剰余予測手段（ＯＶＬＰ）１３１と、
この仮定した商デジットが決定された時点で次デジット
仮定部分剰余予測手段（ＯＶＬＰ）１３１からの予測結
果信号を選択する信号選択手段（ＭＵＸ）１３３と、こ
の選択された結果に対して商デジットの選択を行う商デ
ジット選択手段（ＱＳＬ）１２３と、除数デジットを記
憶する除数デジット記憶回路１２２を備えている。この
除数デジット記憶回路１２２を備えることにより、除算
若しくは平方根の演算を行うことができるようになる。
さらに、本発明の第４の実施の形態の演算器は図１２あ
るいは図３７に示すような部分剰余の計算を行う部分剰
余計算手段（ＰＲＦ）１３２を具備している。
【００３９】本発明の第４の実施の形態では、次デジッ
ト仮定部分剰余予測手段（ＯＶＬＰ）１３１によって、
例えば商デジットが、＋１，０，−１の３つの場合につ
いて、それぞれ次の部分剰余がどのようになるのかを計
算しておき、当該デジットqj+1 が決定した時点でこれ
らを信号選択手段（ＭＵＸ）１３３を用いて選択し、商
デジット選択手段（ＱＳＬ）１２３によってその次の商
デジットq j+2 を決定できる。この時、商デジット選択
手段１２３は、信号選択手段（ＭＵＸ）１３３の前に置
いて、あらかじめ予測される商デジットq j+2 の候補を
計算しておき、これを信号選択手段１３３で選択するこ
とによって次の商デジットが決定されるという構成も有
り得る。本発明の第４の実施の形態は、開平用データ生
成手段（ＲＭＦ）１１５での処理の高速化が図れて時間
的余裕ができるため次デジット仮定部分剰余予測手段
（ＯＶＬＰ）１３１の処理を行うことができる。次に、
本発明の第４の実施の形態に関わる演算器の具体的な構
成を図１０に示す。図１０では、次デジット仮定部分剰
余予測手段（ＯＶＬＰ）１３１には４ビット長桁上げ保
存加算器（４ｂＣＳＡ）を用いており、開平用データ又
は除数デジット集合信号及び部分剰余を入力するように
してある。
ト仮定部分剰余予測手段（ＯＶＬＰ）１３１によって、
例えば商デジットが、＋１，０，−１の３つの場合につ
いて、それぞれ次の部分剰余がどのようになるのかを計
算しておき、当該デジットqj+1 が決定した時点でこれ
らを信号選択手段（ＭＵＸ）１３３を用いて選択し、商
デジット選択手段（ＱＳＬ）１２３によってその次の商
デジットq j+2 を決定できる。この時、商デジット選択
手段１２３は、信号選択手段（ＭＵＸ）１３３の前に置
いて、あらかじめ予測される商デジットq j+2 の候補を
計算しておき、これを信号選択手段１３３で選択するこ
とによって次の商デジットが決定されるという構成も有
り得る。本発明の第４の実施の形態は、開平用データ生
成手段（ＲＭＦ）１１５での処理の高速化が図れて時間
的余裕ができるため次デジット仮定部分剰余予測手段
（ＯＶＬＰ）１３１の処理を行うことができる。次に、
本発明の第４の実施の形態に関わる演算器の具体的な構
成を図１０に示す。図１０では、次デジット仮定部分剰
余予測手段（ＯＶＬＰ）１３１には４ビット長桁上げ保
存加算器（４ｂＣＳＡ）を用いており、開平用データ又
は除数デジット集合信号及び部分剰余を入力するように
してある。
【００４０】このように本発明の第４の実施の形態によ
れば従来、例のなかった平方根演算での次デジット仮定
型演算が、少ないハード量と、高速な実行時間をもって
可能となる。
れば従来、例のなかった平方根演算での次デジット仮定
型演算が、少ないハード量と、高速な実行時間をもって
可能となる。
【００４１】［第５実施の形態］図１１は本発明の第５
の実施の形態に係る自己同期型除算／平方根演算装置の
構成を示すブロック図である。図１１に示す演算器は部
分剰余を和（Ｓｕｍ）と桁上げ（Ｃａｒｒｙ）の２つの
数デジットの和によって表現し、反復型アルゴリズムに
基づいた平方根演算を行う。本発明の第５の実施の形態
の演算器は図１１に示すように複数のセットアップ／リ
セット信号同時伝搬範囲１１，１２，…が多段に縦属接
続されたものである。図１１の第１のセットアップ／リ
セット信号同時伝搬範囲１１のさらに前段には演算が行
われている商デジットのビット位置を記憶するビット位
置指示手段１１１と、下位からの桁上げあるものと仮定
した場合の非冗長表現された商デジットを表現する桁上
げ有りの商デジット集合記憶手段１１２と、下位からの
桁上げがないものと仮定した場合の非冗長表現された商
デジットを表現する桁上げ無しの商デジット集合記憶手
段１１３と、ビット位置指示手段１１１、桁上げ有りの
商デジット集合記憶手段１１２、及び桁上げ無しの商デ
ジット集合記憶手段１１３の結果Ｐｊ，Ｑｊ，Ｒｊを用
いて、平方根開平演算に用いられるデータを生成する第
１の開平用データ生成手段（ＲＭＦ）１１５と、この開
平用データ生成手段（ＲＭＦ）１１５の出力に対し、現
在演算を行っている商デジットを仮定して次の部分剰余
の値を予測する第１の次デジット仮定部分剰余予測手段
（ＯＶＬＰ）１３１と、除数デジット記憶手段１２２と
が配置されている。そして図１１には、この第１のＯＶ
ＬＰ１３１からの予測結果信号を入力する第１のセット
アップ／リセット信号同時伝搬範囲１１と、第１のセッ
トアップ／リセット信号同時伝搬範囲１１からの予測結
果信号を入力する第２のセットアップ／リセット信号同
時伝搬範囲１２の一部が示されている。第３のセットア
ップ／リセット信号同時伝搬範囲等は図示を省略してい
る。第１のセットアップ／リセット信号同時伝搬範囲１
１は第１の次デジット仮定部分剰余予測手段（ＯＶＬ
Ｐ）１３１からの予測結果信号を仮定した商デジットが
決定された時点で選択する第１の信号選択手段（ＭＵ
Ｘ）１３３と、この選択された結果に対して商デジット
の選択を行う第１の商デジット選択手段（ＱＳＬ）１２
３とを具備している。さらに、本発明の第５の実施の形
態の演算器の第１のセットアップ／リセット信号同時伝
搬範囲１１は図１１に示すように部分剰余の計算を行う
第１の部分剰余計算手段（ＰＲＦ）１３２、第１の信号
選択手段（ＭＵＸ）１３３、第１の商デジット選択手段
（ＱＳＬ）１２３、及び開平用データ生成に必要なデー
タを供給する第１の商デジット処理手段（ＰＱＲ）１１
４、第２の開平用データ生成手段（ＲＭＦ）２１５、第
２のビット位置指示手段２１１，第２の桁上げ有り及び
無しの商デジット記憶手段２１２，２１３，第２のセッ
トアップ／リセット信号同時伝搬範囲１２に対して、予
測信号を出力する第２の次デジット仮定部分剰余予測手
段（ＯＶＬＰ）２３１とを具備している。
の実施の形態に係る自己同期型除算／平方根演算装置の
構成を示すブロック図である。図１１に示す演算器は部
分剰余を和（Ｓｕｍ）と桁上げ（Ｃａｒｒｙ）の２つの
数デジットの和によって表現し、反復型アルゴリズムに
基づいた平方根演算を行う。本発明の第５の実施の形態
の演算器は図１１に示すように複数のセットアップ／リ
セット信号同時伝搬範囲１１，１２，…が多段に縦属接
続されたものである。図１１の第１のセットアップ／リ
セット信号同時伝搬範囲１１のさらに前段には演算が行
われている商デジットのビット位置を記憶するビット位
置指示手段１１１と、下位からの桁上げあるものと仮定
した場合の非冗長表現された商デジットを表現する桁上
げ有りの商デジット集合記憶手段１１２と、下位からの
桁上げがないものと仮定した場合の非冗長表現された商
デジットを表現する桁上げ無しの商デジット集合記憶手
段１１３と、ビット位置指示手段１１１、桁上げ有りの
商デジット集合記憶手段１１２、及び桁上げ無しの商デ
ジット集合記憶手段１１３の結果Ｐｊ，Ｑｊ，Ｒｊを用
いて、平方根開平演算に用いられるデータを生成する第
１の開平用データ生成手段（ＲＭＦ）１１５と、この開
平用データ生成手段（ＲＭＦ）１１５の出力に対し、現
在演算を行っている商デジットを仮定して次の部分剰余
の値を予測する第１の次デジット仮定部分剰余予測手段
（ＯＶＬＰ）１３１と、除数デジット記憶手段１２２と
が配置されている。そして図１１には、この第１のＯＶ
ＬＰ１３１からの予測結果信号を入力する第１のセット
アップ／リセット信号同時伝搬範囲１１と、第１のセッ
トアップ／リセット信号同時伝搬範囲１１からの予測結
果信号を入力する第２のセットアップ／リセット信号同
時伝搬範囲１２の一部が示されている。第３のセットア
ップ／リセット信号同時伝搬範囲等は図示を省略してい
る。第１のセットアップ／リセット信号同時伝搬範囲１
１は第１の次デジット仮定部分剰余予測手段（ＯＶＬ
Ｐ）１３１からの予測結果信号を仮定した商デジットが
決定された時点で選択する第１の信号選択手段（ＭＵ
Ｘ）１３３と、この選択された結果に対して商デジット
の選択を行う第１の商デジット選択手段（ＱＳＬ）１２
３とを具備している。さらに、本発明の第５の実施の形
態の演算器の第１のセットアップ／リセット信号同時伝
搬範囲１１は図１１に示すように部分剰余の計算を行う
第１の部分剰余計算手段（ＰＲＦ）１３２、第１の信号
選択手段（ＭＵＸ）１３３、第１の商デジット選択手段
（ＱＳＬ）１２３、及び開平用データ生成に必要なデー
タを供給する第１の商デジット処理手段（ＰＱＲ）１１
４、第２の開平用データ生成手段（ＲＭＦ）２１５、第
２のビット位置指示手段２１１，第２の桁上げ有り及び
無しの商デジット記憶手段２１２，２１３，第２のセッ
トアップ／リセット信号同時伝搬範囲１２に対して、予
測信号を出力する第２の次デジット仮定部分剰余予測手
段（ＯＶＬＰ）２３１とを具備している。
【００４２】第２のセットアップ／リセット信号同時伝
搬範囲１２は、第１のセットアップ／リセット信号同時
伝搬範囲１１と同様な構成で第２のＯＶＬＰ２３１から
の予測結果信号を選択する第２のＭＵＸ２３３と、この
選択された結果に対して商デジットの選択を行う第２の
ＱＳＬと、第２のＰＲＦ２３２、第２のＰＱＲ２２４、
第３のビット位置指示手段３１１，第３の桁上げ有り及
び無しの商デジット集合記憶手段３１２，３１３，図示
を省略した第３のＲＭＦ、第３のＯＶＬＰとを具備して
いる。
搬範囲１２は、第１のセットアップ／リセット信号同時
伝搬範囲１１と同様な構成で第２のＯＶＬＰ２３１から
の予測結果信号を選択する第２のＭＵＸ２３３と、この
選択された結果に対して商デジットの選択を行う第２の
ＱＳＬと、第２のＰＲＦ２３２、第２のＰＱＲ２２４、
第３のビット位置指示手段３１１，第３の桁上げ有り及
び無しの商デジット集合記憶手段３１２，３１３，図示
を省略した第３のＲＭＦ、第３のＯＶＬＰとを具備して
いる。
【００４３】さらに本発明の第５の実施の形態の演算装
置は図１１に示すように第２のＰＱＲ２２４、第２のＰ
ＲＦ２３２および第２のＱＳＬ２２３の少なくとも１つ
の演算の終了結果を検出して演算完了信号を生成する演
算完了信号生成手段１４３と、前記演算完了信号生成手
段１４３で生成された演算の終了結果の信号を用いて、
第１のセットアップ／リセット信号同時伝搬範囲に、次
回の演算に備えたリセットの動作を行うセットアップ／
リセット手段１４２およびセットアップ／リセット手段
にセットアップ信号を供給するセットアップ信号生成手
段１４１とを具備している。
置は図１１に示すように第２のＰＱＲ２２４、第２のＰ
ＲＦ２３２および第２のＱＳＬ２２３の少なくとも１つ
の演算の終了結果を検出して演算完了信号を生成する演
算完了信号生成手段１４３と、前記演算完了信号生成手
段１４３で生成された演算の終了結果の信号を用いて、
第１のセットアップ／リセット信号同時伝搬範囲に、次
回の演算に備えたリセットの動作を行うセットアップ／
リセット手段１４２およびセットアップ／リセット手段
にセットアップ信号を供給するセットアップ信号生成手
段１４１とを具備している。
【００４４】図１１は本発明の第５の実施の形態の演算
装置の一部を例示したものであって、実際には最低３段
以上のセットアップ／リセット信号同時伝搬範囲のシリ
ーズ接続が必要となる。すなわち図９に示した第４の実
施の形態の演算装置が３段以上シリーズ接続されること
となる。自己同期型回路では、演算完了信号が正しく生
成されることが必要となる。したがって本発明の第５の
実施の形態における回路の構成要素は２線論理による相
補論理出力型ダイナミック回路とし、リセット信号によ
ってある２つのノードを電源電圧までプリチャージして
おき、このときの２つノードの状態を“演算未了状態”
としている。そして、それぞれのノードに対し、互いに
相補の関係にあるような論理回路を接続し、何れか一方
だけが放電されてノードの電位が低下するようにしてい
るので、電位の低下が何れかのノードで観測された時点
で“演算完了”状態と見なされる。このような回路を多
段に接続すると、演算の終了検出が可能となる。しかし
ながら、この方式では、回路をリセット（プリチャー
ジ）しておき、演算を行う前にセットアップ（プリチャ
ージ解除）する必要があることから、このタイミングを
いかにして作るかが焦点となる。そこで、図１１の構成
では、破線に囲ったセットアップ／リセット信号同時伝
搬範囲１１，１２，１３，…を１つのグループとして考
えて、これを１つの単位とすることでプリチャージの制
御を行なう。そして、この破線の範囲の回路がリセット
されてもよいのは、その直後にある商デジット選択手段
（ＱＳＬ）２２３及び、商デジット処理手段（ＰＱＲ）
２２４及び、部分剰余計算手段（ＰＲＦ）２３２の全て
が演算を終了した後であることから、これらの手段から
の信号によって演算完了を検出する演算完了信号生成手
段１４３を用いる。この演算完了信号生成手段１４３で
は、前述した演算結果が有効であることを示す信号の論
理積をとることによって、全ての演算が終了しているこ
とが保証できることになる。しかしながら、信号線の本
数が膨大となることから、例えば図１１の構成におい
て、商デジット選択手段（ＱＳＬ）２２３よりも商デジ
ット処理手段（ＰＱＲ）２２４の動作速度の方が必ず速
いとすることにより、商デジット処理手段２２４の演算
完了検出を省略することができる。この省略により商デ
ジットのビット数だけその検出をしなくてよいため、完
了の検出を高速にすることができるのである。
装置の一部を例示したものであって、実際には最低３段
以上のセットアップ／リセット信号同時伝搬範囲のシリ
ーズ接続が必要となる。すなわち図９に示した第４の実
施の形態の演算装置が３段以上シリーズ接続されること
となる。自己同期型回路では、演算完了信号が正しく生
成されることが必要となる。したがって本発明の第５の
実施の形態における回路の構成要素は２線論理による相
補論理出力型ダイナミック回路とし、リセット信号によ
ってある２つのノードを電源電圧までプリチャージして
おき、このときの２つノードの状態を“演算未了状態”
としている。そして、それぞれのノードに対し、互いに
相補の関係にあるような論理回路を接続し、何れか一方
だけが放電されてノードの電位が低下するようにしてい
るので、電位の低下が何れかのノードで観測された時点
で“演算完了”状態と見なされる。このような回路を多
段に接続すると、演算の終了検出が可能となる。しかし
ながら、この方式では、回路をリセット（プリチャー
ジ）しておき、演算を行う前にセットアップ（プリチャ
ージ解除）する必要があることから、このタイミングを
いかにして作るかが焦点となる。そこで、図１１の構成
では、破線に囲ったセットアップ／リセット信号同時伝
搬範囲１１，１２，１３，…を１つのグループとして考
えて、これを１つの単位とすることでプリチャージの制
御を行なう。そして、この破線の範囲の回路がリセット
されてもよいのは、その直後にある商デジット選択手段
（ＱＳＬ）２２３及び、商デジット処理手段（ＰＱＲ）
２２４及び、部分剰余計算手段（ＰＲＦ）２３２の全て
が演算を終了した後であることから、これらの手段から
の信号によって演算完了を検出する演算完了信号生成手
段１４３を用いる。この演算完了信号生成手段１４３で
は、前述した演算結果が有効であることを示す信号の論
理積をとることによって、全ての演算が終了しているこ
とが保証できることになる。しかしながら、信号線の本
数が膨大となることから、例えば図１１の構成におい
て、商デジット選択手段（ＱＳＬ）２２３よりも商デジ
ット処理手段（ＰＱＲ）２２４の動作速度の方が必ず速
いとすることにより、商デジット処理手段２２４の演算
完了検出を省略することができる。この省略により商デ
ジットのビット数だけその検出をしなくてよいため、完
了の検出を高速にすることができるのである。
【００４５】このように本発明の第５の実施の形態によ
れば従来設計が困難であった演算の完了判定が、より大
きなマージンをもって、簡略化された構成で実現でき
る。またこのような簡単な完了判定の実現が可能になる
と同時に、ハードウェア量の削減にも寄与できる。また
従来例のなかった自己同期型回路設計における平方根及
び平方根／除算共用演算器を簡単に構成でき、基礎とし
て使用している演算ブロックの処理が高速化される。し
たがって本発明の第５の実施の形態によれば非常に高速
な演算を実現することができる。
れば従来設計が困難であった演算の完了判定が、より大
きなマージンをもって、簡略化された構成で実現でき
る。またこのような簡単な完了判定の実現が可能になる
と同時に、ハードウェア量の削減にも寄与できる。また
従来例のなかった自己同期型回路設計における平方根及
び平方根／除算共用演算器を簡単に構成でき、基礎とし
て使用している演算ブロックの処理が高速化される。し
たがって本発明の第５の実施の形態によれば非常に高速
な演算を実現することができる。
【００４６】［第６実施の形態］図１３は本発明の第６
の実施の形態に係る演算器の商デジット選択手段１２３
の概略を示すブロック図である。本発明の第６の実施の
形態に係る演算器は、部分剰余を和（Ｓｕｍ）と桁上げ
（Ｃａｒｒｙ）の２つの数デジットの和によって表現
し、基数が２である反復型アルゴリズムに基づいた除算
若しくは平方根の演算を行う。図１３は前記部分剰余の
２つの数デジットの上位１ビット目乃至３ビット目にお
ける加算結果を得る加算手段１０１と、前記加算結果に
おける下位１ビット、及び前記部分剰余デジットの上位
４ビット目における２つのデジットの論理和を得る３入
力論理和生成手段１６２と、前記加算手段１０１と、前
記論理和生成手段１６２との演算結果に基づいて次の商
デジットの決定を行う商デジット決定手段１０３から成
る商デジット選択手段（ＱＳＬ）１２３の構造を示して
いる。
の実施の形態に係る演算器の商デジット選択手段１２３
の概略を示すブロック図である。本発明の第６の実施の
形態に係る演算器は、部分剰余を和（Ｓｕｍ）と桁上げ
（Ｃａｒｒｙ）の２つの数デジットの和によって表現
し、基数が２である反復型アルゴリズムに基づいた除算
若しくは平方根の演算を行う。図１３は前記部分剰余の
２つの数デジットの上位１ビット目乃至３ビット目にお
ける加算結果を得る加算手段１０１と、前記加算結果に
おける下位１ビット、及び前記部分剰余デジットの上位
４ビット目における２つのデジットの論理和を得る３入
力論理和生成手段１６２と、前記加算手段１０１と、前
記論理和生成手段１６２との演算結果に基づいて次の商
デジットの決定を行う商デジット決定手段１０３から成
る商デジット選択手段（ＱＳＬ）１２３の構造を示して
いる。
【００４７】図１３においては冗長表現されている部分
剰余の桁上げ信号Ｃ１，Ｃ２，Ｃ３，Ｃ４及び、加算結
果信号Ｓ０，Ｓ１，Ｓ２，Ｓ３から、正しいビットの重
みづけとするために、３ビット長加算手段に対してａ
０，ａ１，ａ２にそれぞれＳ０，Ｓ１，Ｓ２を、またｂ
０，ｂ１，ｂ２に対してＣ１，Ｃ２，Ｃ３を入力するこ
とによって、Ｄ０，Ｄ１，Ｄ２の３ビットからなる加算
結果を得る。ここで、Ｓ０，Ｃ１はそれぞれの部分剰余
信号の最上位ビットである。この時、Ｄ０は部分剰余の
符号を表わすことになり、Ｄ１，Ｄ２で部分剰余の数値
の大きさを表現することになる。また、図１３中で最下
位に相当する信号Ｓ３とＣ４ならびに、３ビット長加算
手段１０１における最下位ビットＤ２の論理和を論理和
生成手段１６２によりとったものを、Ｄ３として出力す
る。そして、このようにして得られたＤ０，Ｄ１，Ｄ
２，Ｄ３なる信号を図１４（ａ）あるいは同図（ｂ）に
示す変換表を用いて商デジットに変換する。既に説明し
たように基数２のＳＲＴアルゴリズムによる演算では、
部分剰余を冗長数で表現している場合、図３５および３
６におけるＤ０，Ｄ１，Ｄ２が０，１，１となった場合
に問題が生ずることが知られている。すなわち、今仮に
小数点がＤ１とＤ２の間にあるとした場合、０１．１な
るＤ０，Ｄ１，Ｄ２の値は、これよりも下位の桁上げ信
号及び加算結果信号が全て０であった場合には最小値と
して１０進表現で＋１．５となるが、逆にこれらの信号
が全て１であった場合には、−１．５よりもわずかに大
きな数ともなりえる。すなわち、この場合の部分剰余が
存在している可能性のある値の範囲は＋１．５以上＋
２．０未満及び、−２．０以上−１．５未満という離散
した範囲になってしまう。そこで、従来は、４ビット長
の桁上げ伝搬加算手段を用いることや、図３５に示すよ
うに、３ビット長の加算手段に加えて、前に選択したデ
ジットの値を用いることで、この問題を回避していた。
ところが、これらの方法では、４ビットの桁上げを用い
た場合は、当然この部分での遅延時間が増大し、後者の
方法では商デジットの選択規則の対称性が悪くなること
や、前のデジットを保存しておくためのハードウェアが
必要であるというデメリットがある。ところが、本発明
の第６の実施の形態による図１３の構成を用い、商決定
規則として図１４（ａ）あるいは同図（ｂ）の規則を用
いれば、単純な論理和生成手段１６２を加算器１０１に
加えて用いるだけで、商選択規則の対称性を保持しなが
ら高速性を発揮できるようになる。すなわち、Ｄ０，Ｄ
１，Ｄ２が０，１，１になり、かつ部分剰余計算後の新
しい部分剰余の値の範囲が−２．０以上−１．５未満に
なってしまう場合というのは、Ｄ０，Ｄ１，Ｄ２が全て
０である時に、商デジットとして＋１を選んでしまうと
きにのみ発生する。そこで、Ｄ０，Ｄ１，Ｄ２が全て０
である時に限り、もう１ビット先のＤ３を調べること
で、少なくとも現在の部分剰余の値が００．０１（２
進）以上であるか否かを判断し、００．０１（２進）未
満である場合、すなわちＤ３が０である場合には商デジ
ットとして０を選ぶことでこの問題を回避し、しかも商
デジットの選択規則の対称性を、図１４（ａ）あるいは
同図（ｂ）のような割り当てを行うことで、維持するこ
とができるようになる。この構成は、前述した本発明の
第１の実施の形態の図１の構成と論理的には同一である
が、商デジット決定手段１０３の論理がより簡略化され
ていることから、更に高速な動作が期待できる。このこ
とは、次のようにして説明できる。つまり、Ｄ３の演算
時間に関しては、Ｄ３を生成する源となっている信号の
内、Ｓ３およびＣ４については部分剰余が生成された時
点で得られ、Ｄ２については、Ｓ２とＣ３との排他的論
理和を１段実行するのみであるから、他のＤ０やＤ１に
比べればはるかに早い時点で得られることになる。この
結果、Ｄ２とＳ３、Ｃ４による３入力１出力の論理和を
生成している時間は、商デジット選択におけるクリィテ
ィカルパスには利いてこなくなり、商デジット決定を高
速なものとすることができる。図１５および図１６は、
図１４（ａ）および同図（ｂ）をダイナミックＣＭＯＳ
論理回路を用いて構成した場合の具体的な回路構成の例
である。
剰余の桁上げ信号Ｃ１，Ｃ２，Ｃ３，Ｃ４及び、加算結
果信号Ｓ０，Ｓ１，Ｓ２，Ｓ３から、正しいビットの重
みづけとするために、３ビット長加算手段に対してａ
０，ａ１，ａ２にそれぞれＳ０，Ｓ１，Ｓ２を、またｂ
０，ｂ１，ｂ２に対してＣ１，Ｃ２，Ｃ３を入力するこ
とによって、Ｄ０，Ｄ１，Ｄ２の３ビットからなる加算
結果を得る。ここで、Ｓ０，Ｃ１はそれぞれの部分剰余
信号の最上位ビットである。この時、Ｄ０は部分剰余の
符号を表わすことになり、Ｄ１，Ｄ２で部分剰余の数値
の大きさを表現することになる。また、図１３中で最下
位に相当する信号Ｓ３とＣ４ならびに、３ビット長加算
手段１０１における最下位ビットＤ２の論理和を論理和
生成手段１６２によりとったものを、Ｄ３として出力す
る。そして、このようにして得られたＤ０，Ｄ１，Ｄ
２，Ｄ３なる信号を図１４（ａ）あるいは同図（ｂ）に
示す変換表を用いて商デジットに変換する。既に説明し
たように基数２のＳＲＴアルゴリズムによる演算では、
部分剰余を冗長数で表現している場合、図３５および３
６におけるＤ０，Ｄ１，Ｄ２が０，１，１となった場合
に問題が生ずることが知られている。すなわち、今仮に
小数点がＤ１とＤ２の間にあるとした場合、０１．１な
るＤ０，Ｄ１，Ｄ２の値は、これよりも下位の桁上げ信
号及び加算結果信号が全て０であった場合には最小値と
して１０進表現で＋１．５となるが、逆にこれらの信号
が全て１であった場合には、−１．５よりもわずかに大
きな数ともなりえる。すなわち、この場合の部分剰余が
存在している可能性のある値の範囲は＋１．５以上＋
２．０未満及び、−２．０以上−１．５未満という離散
した範囲になってしまう。そこで、従来は、４ビット長
の桁上げ伝搬加算手段を用いることや、図３５に示すよ
うに、３ビット長の加算手段に加えて、前に選択したデ
ジットの値を用いることで、この問題を回避していた。
ところが、これらの方法では、４ビットの桁上げを用い
た場合は、当然この部分での遅延時間が増大し、後者の
方法では商デジットの選択規則の対称性が悪くなること
や、前のデジットを保存しておくためのハードウェアが
必要であるというデメリットがある。ところが、本発明
の第６の実施の形態による図１３の構成を用い、商決定
規則として図１４（ａ）あるいは同図（ｂ）の規則を用
いれば、単純な論理和生成手段１６２を加算器１０１に
加えて用いるだけで、商選択規則の対称性を保持しなが
ら高速性を発揮できるようになる。すなわち、Ｄ０，Ｄ
１，Ｄ２が０，１，１になり、かつ部分剰余計算後の新
しい部分剰余の値の範囲が−２．０以上−１．５未満に
なってしまう場合というのは、Ｄ０，Ｄ１，Ｄ２が全て
０である時に、商デジットとして＋１を選んでしまうと
きにのみ発生する。そこで、Ｄ０，Ｄ１，Ｄ２が全て０
である時に限り、もう１ビット先のＤ３を調べること
で、少なくとも現在の部分剰余の値が００．０１（２
進）以上であるか否かを判断し、００．０１（２進）未
満である場合、すなわちＤ３が０である場合には商デジ
ットとして０を選ぶことでこの問題を回避し、しかも商
デジットの選択規則の対称性を、図１４（ａ）あるいは
同図（ｂ）のような割り当てを行うことで、維持するこ
とができるようになる。この構成は、前述した本発明の
第１の実施の形態の図１の構成と論理的には同一である
が、商デジット決定手段１０３の論理がより簡略化され
ていることから、更に高速な動作が期待できる。このこ
とは、次のようにして説明できる。つまり、Ｄ３の演算
時間に関しては、Ｄ３を生成する源となっている信号の
内、Ｓ３およびＣ４については部分剰余が生成された時
点で得られ、Ｄ２については、Ｓ２とＣ３との排他的論
理和を１段実行するのみであるから、他のＤ０やＤ１に
比べればはるかに早い時点で得られることになる。この
結果、Ｄ２とＳ３、Ｃ４による３入力１出力の論理和を
生成している時間は、商デジット選択におけるクリィテ
ィカルパスには利いてこなくなり、商デジット決定を高
速なものとすることができる。図１５および図１６は、
図１４（ａ）および同図（ｂ）をダイナミックＣＭＯＳ
論理回路を用いて構成した場合の具体的な回路構成の例
である。
【００４８】一方、図３５に示す従来例による商選択な
らびに商決定手段を用いた場合には、図３５中に示すよ
うに、部分剰余の上位ビットの予測値がゼロである場合
に商デジットとして＋１が割り付けられているため、部
分剰余の値がゼロであって、部分剰余の上位３ビットの
加算結果がゼロである場合には、間違った商デジットを
選択してしまうことになる。このことは、部分剰余の上
位４ビットの加算結果を用いて商決定を行う構成を採用
すれば生じないが、加算が４ビット長となる分、演算時
間が長くなってしまう。ところが、本発明の第６の実施
の形態による商デジット選択手段（ＱＳＬ）ならびに商
デジット決定手段１０３を用いると、商デジット選択を
間違うことはなくなる。したがって本発明の第６の実施
の形態によれば、３ビット長加算器を用いることによる
高速性を維持しながら、得られる商デジットが常に正し
いことを保証する演算器を実現することができる。さら
にはこのことは、前述した本発明の第１の実施の形態で
説明した図１のような構成の商デジット選択ならびに商
デジット決定手段１０３を用いても実現されているが、
本発明の第６の実施の形態における商デジット選択手段
ならびに商デジット決定手段を用いた方が、より高速で
動作する。
らびに商決定手段を用いた場合には、図３５中に示すよ
うに、部分剰余の上位ビットの予測値がゼロである場合
に商デジットとして＋１が割り付けられているため、部
分剰余の値がゼロであって、部分剰余の上位３ビットの
加算結果がゼロである場合には、間違った商デジットを
選択してしまうことになる。このことは、部分剰余の上
位４ビットの加算結果を用いて商決定を行う構成を採用
すれば生じないが、加算が４ビット長となる分、演算時
間が長くなってしまう。ところが、本発明の第６の実施
の形態による商デジット選択手段（ＱＳＬ）ならびに商
デジット決定手段１０３を用いると、商デジット選択を
間違うことはなくなる。したがって本発明の第６の実施
の形態によれば、３ビット長加算器を用いることによる
高速性を維持しながら、得られる商デジットが常に正し
いことを保証する演算器を実現することができる。さら
にはこのことは、前述した本発明の第１の実施の形態で
説明した図１のような構成の商デジット選択ならびに商
デジット決定手段１０３を用いても実現されているが、
本発明の第６の実施の形態における商デジット選択手段
ならびに商デジット決定手段を用いた方が、より高速で
動作する。
【００４９】このように本発明の第６の実施の形態で
は、従来の商選択手段に対して、さらなる高速性をわず
かなハードウェアによって達成することができる。特に
従来の構成では困難であった、３ビット長加算器を用い
ながら、商デジットの正確さを保証できるような商デジ
ット選択手段を商選択および商決定における演算時間を
増加させることなしに実現することができる。尚、従来
の構成で行われている演算後に商の正当性を検査して必
要ならば補正を行うという操作を省略できることから、
ハードウェア量を低減し、補正操作に要していた時間を
節約できる。
は、従来の商選択手段に対して、さらなる高速性をわず
かなハードウェアによって達成することができる。特に
従来の構成では困難であった、３ビット長加算器を用い
ながら、商デジットの正確さを保証できるような商デジ
ット選択手段を商選択および商決定における演算時間を
増加させることなしに実現することができる。尚、従来
の構成で行われている演算後に商の正当性を検査して必
要ならば補正を行うという操作を省略できることから、
ハードウェア量を低減し、補正操作に要していた時間を
節約できる。
【００５０】［第７実施の形態］図１７は本発明の第７
の実施の形態に係り、基数２の演算器を４段縦続接続
し、１回の反復演算にて４ビットの商デジット演算を行
う演算器の構成を示す。すなわち、本発明の第７の実施
の形態の演算器は商デジットの逐次冗長−非冗長数の変
換を行うことで、反復型アルゴリズムに基づいた除算若
しくは平方根の演算を行う演算器であって、図３に示す
ような商デジット遂次変換部４６を所定の段数縦続接続
したものである。つまり、図３に示したような現在演算
が行われている商デジットのビット位置を、その位置に
相当するビットだけ値が他とは異なっているような形式
を用いて記憶するビット位置指示手段１１１と、次の商
デジットの値が正であることを仮定した場合の非冗長数
表現された商デジットを表現する第１の商デジット集合
（桁上げ有り）記憶手段１１２と、次の商デジットの値
が負であることを仮定した場合の非冗長数表現された商
デジットを表現する第２の商デジット集合（桁上げ無
し）記憶手段１１３と、次に得られる商デジットに対応
する商デジット集合を生成する商デジット処理手段（Ｐ
ＱＲ）１１４とから構成される商デジット遂次変換部４
６をそれぞれ２以上の所定の数だけ縦続接続して演算器
を構成しており、該演算器における１回の演算にて２ビ
ット以上の所定ビット数の商デジットを得ることができ
る。
の実施の形態に係り、基数２の演算器を４段縦続接続
し、１回の反復演算にて４ビットの商デジット演算を行
う演算器の構成を示す。すなわち、本発明の第７の実施
の形態の演算器は商デジットの逐次冗長−非冗長数の変
換を行うことで、反復型アルゴリズムに基づいた除算若
しくは平方根の演算を行う演算器であって、図３に示す
ような商デジット遂次変換部４６を所定の段数縦続接続
したものである。つまり、図３に示したような現在演算
が行われている商デジットのビット位置を、その位置に
相当するビットだけ値が他とは異なっているような形式
を用いて記憶するビット位置指示手段１１１と、次の商
デジットの値が正であることを仮定した場合の非冗長数
表現された商デジットを表現する第１の商デジット集合
（桁上げ有り）記憶手段１１２と、次の商デジットの値
が負であることを仮定した場合の非冗長数表現された商
デジットを表現する第２の商デジット集合（桁上げ無
し）記憶手段１１３と、次に得られる商デジットに対応
する商デジット集合を生成する商デジット処理手段（Ｐ
ＱＲ）１１４とから構成される商デジット遂次変換部４
６をそれぞれ２以上の所定の数だけ縦続接続して演算器
を構成しており、該演算器における１回の演算にて２ビ
ット以上の所定ビット数の商デジットを得ることができ
る。
【００５１】この時、図１７中に示すように、現在商デ
ジットの演算を行っているビット位置であることを示す
ビット位置指示手段Ｐの各ビット位置における内容は、
演算器群を１回データが通過するごとに４ビットずつ下
位へ向かって演算が進んでいく。このことを反映して、
基数２の各演算器段における４の剰余がある値に等しい
ビット位置においてのみＰ＝１となって現在商デジット
の演算を行っているビット位置が発生することから、残
る全体の３／４のビット位置では決してＰは変化しない
ことになる。この結果、演算中のビット位置における特
定ビットデータの付加を基本とする部分商レジスタの逐
次冗長−非冗長数変換では、特定ビットデータの付加が
決して起らないビット位置が全体の３／４の割合で発生
することとなる。この結果、この部分でのハードウェア
を図１８のように構成することが可能となり、先に本発
明の第２の実施の形態で説明した図４と比べて大幅に縮
小される。
ジットの演算を行っているビット位置であることを示す
ビット位置指示手段Ｐの各ビット位置における内容は、
演算器群を１回データが通過するごとに４ビットずつ下
位へ向かって演算が進んでいく。このことを反映して、
基数２の各演算器段における４の剰余がある値に等しい
ビット位置においてのみＰ＝１となって現在商デジット
の演算を行っているビット位置が発生することから、残
る全体の３／４のビット位置では決してＰは変化しない
ことになる。この結果、演算中のビット位置における特
定ビットデータの付加を基本とする部分商レジスタの逐
次冗長−非冗長数変換では、特定ビットデータの付加が
決して起らないビット位置が全体の３／４の割合で発生
することとなる。この結果、この部分でのハードウェア
を図１８のように構成することが可能となり、先に本発
明の第２の実施の形態で説明した図４と比べて大幅に縮
小される。
【００５２】さらに各段の商デジット遂次変換部４６に
開平用データ生成手段（ＲＭＦ）１１５を付加すれば平
方根演算が可能となる。図１９（ａ）および同図（ｂ）
は、本発明の第７の実施の形態における平方根演算にお
ける開平用データ生成手段１１５の具体的な回路構成を
示したものである。ここでは、ビット位置指示手段に関
わる図１７に示した制約条件のために、先に説明した本
発明の第２の実施の形態における図６の構成に比較すれ
ば、図１９（ａ）に示すように大幅にハードウェア量が
減少していることがわかる。さらに開平用データ発生に
係る演算時間も、論理ゲート段数の減少によって短縮す
ることができる。さらに制約条件を課すことで図１９
（ｂ）に示す如くハードウェア量を減少させることがで
きる。
開平用データ生成手段（ＲＭＦ）１１５を付加すれば平
方根演算が可能となる。図１９（ａ）および同図（ｂ）
は、本発明の第７の実施の形態における平方根演算にお
ける開平用データ生成手段１１５の具体的な回路構成を
示したものである。ここでは、ビット位置指示手段に関
わる図１７に示した制約条件のために、先に説明した本
発明の第２の実施の形態における図６の構成に比較すれ
ば、図１９（ａ）に示すように大幅にハードウェア量が
減少していることがわかる。さらに開平用データ発生に
係る演算時間も、論理ゲート段数の減少によって短縮す
ることができる。さらに制約条件を課すことで図１９
（ｂ）に示す如くハードウェア量を減少させることがで
きる。
【００５３】図２０は、本発明の第７の実施の形態に係
るオーバラップ法を用いた基数２の平方根演算器の構成
であり、現在演算を行っている商デジットを仮定して、
ここでは＋１，−１なる商デジットに対応する開平用デ
ータを開平用データ生成手段（ＲＭＦ）１１５により作
成し、次デジット仮定部分剰余予測手段（ＯＶＬＰ）１
３１を用いてこの開平用データから次の部分剰余を予測
する。そして、現在の商デジットの演算が終了すると、
予測しておいた次の部分剰余の中から正しいものを信号
選択手段（ＭＵＸ）１３３を用いて選択し、その次の商
デジット選択手段１２３により商デジットの決定を行
う。この時、現在演算を行っている前の段階で決定され
た商デジットの生成から開平用データが生成されるまで
の時間が、部分剰余にすでに計算されている開平用デー
タを加減算する時間よりも短ければ、開平用データ生成
に要する時間は演算器における演算時間に影響を与えな
い。
るオーバラップ法を用いた基数２の平方根演算器の構成
であり、現在演算を行っている商デジットを仮定して、
ここでは＋１，−１なる商デジットに対応する開平用デ
ータを開平用データ生成手段（ＲＭＦ）１１５により作
成し、次デジット仮定部分剰余予測手段（ＯＶＬＰ）１
３１を用いてこの開平用データから次の部分剰余を予測
する。そして、現在の商デジットの演算が終了すると、
予測しておいた次の部分剰余の中から正しいものを信号
選択手段（ＭＵＸ）１３３を用いて選択し、その次の商
デジット選択手段１２３により商デジットの決定を行
う。この時、現在演算を行っている前の段階で決定され
た商デジットの生成から開平用データが生成されるまで
の時間が、部分剰余にすでに計算されている開平用デー
タを加減算する時間よりも短ければ、開平用データ生成
に要する時間は演算器における演算時間に影響を与えな
い。
【００５４】本発明の第７の実施の形態に係る演算器の
商デジット選択手段（ＱＳＬ）１２３，２２３に対して
は、図１あるいは図１３に示したものと同様な構成とす
ればよい。次に、図１７に示したように商デジットの逐
次冗長数−非冗長数変換手段あるいは、開平用データ生
成手段の縦続接続については、インプリメントされてい
る演算器内で、１回の信号通過に際し２デジット以上ｎ
デジットの商デジットが計算される構成とした場合に、
演算器の入力端では現在演算を行っているビット位置を
指示するビット位置指示手段の指示Ｐj が、ｎビットお
きにしか変化しないことを利用する。すなわち、ビット
位置指示手段の内容が決して変化しないビット位置で
は、これを見越した商デジットの逐次非冗長数変換ある
いは開平用データ生成を行うことで、ビット位置指示手
段の内容が変化することを前提として作られたハードウ
ェアよりもはるかに小さな規模のハードウェアにてこれ
らの手段を実現することができる。単位演算器を複数段
縦続接続して、全体の演算器を構成している場合の、各
単位演算器間の信号についても同様なことが言え、やは
り特定のビット位置でのビット位置指示手段の内容の値
が決して変化しない場所が存在することから、同様な考
え方で、商デジットの逐次非冗長数変換や、開平用デー
タ作成手段におけるハードウェアの量を大幅に低減する
ことができる。
商デジット選択手段（ＱＳＬ）１２３，２２３に対して
は、図１あるいは図１３に示したものと同様な構成とす
ればよい。次に、図１７に示したように商デジットの逐
次冗長数−非冗長数変換手段あるいは、開平用データ生
成手段の縦続接続については、インプリメントされてい
る演算器内で、１回の信号通過に際し２デジット以上ｎ
デジットの商デジットが計算される構成とした場合に、
演算器の入力端では現在演算を行っているビット位置を
指示するビット位置指示手段の指示Ｐj が、ｎビットお
きにしか変化しないことを利用する。すなわち、ビット
位置指示手段の内容が決して変化しないビット位置で
は、これを見越した商デジットの逐次非冗長数変換ある
いは開平用データ生成を行うことで、ビット位置指示手
段の内容が変化することを前提として作られたハードウ
ェアよりもはるかに小さな規模のハードウェアにてこれ
らの手段を実現することができる。単位演算器を複数段
縦続接続して、全体の演算器を構成している場合の、各
単位演算器間の信号についても同様なことが言え、やは
り特定のビット位置でのビット位置指示手段の内容の値
が決して変化しない場所が存在することから、同様な考
え方で、商デジットの逐次非冗長数変換や、開平用デー
タ作成手段におけるハードウェアの量を大幅に低減する
ことができる。
【００５５】次に、オーバラップ型演算器において平方
根演算が除算と同じ速度で実行されるための条件につい
て説明する。図２１は、図２０に示した次商デジット仮
定部分剰余予測手段（ＯＶＬＰ）を用いたオーバラップ
法における、各演算器構成手段の演算時間を表示したも
のである。ここで、横方向の長さが演算時間を示してい
る。オーバラップによる演算では、常に２つの異なるデ
ータ信号の流れが発生することから、図２１には２本の
流れが描かれている。また、図中でｐとあるのは部分剰
余信号であり、ｑとあるのは商デジット信号である。図
２１で、除算を行う場合には、商デジット処理手段（Ｐ
ＱＲ）および開平用データ生成手段（ＲＭＦ）が不要と
なるが、これらを必要とする平方根の演算では、部分剰
余計算手段（ＰＲＦ）から信号が出力されるよりに前
に、ＲＭＦからの出力が得られていないと、即座に次デ
ジット仮定部分剰余予測手段（ＯＶＬＰ）での処理に移
れなくなることから、平方根の方が除算よりも演算時間
が長くかかってしまうことになる。ところが、ＲＭＦの
方がＰＲＦよりも早く演算を終了していれば、ＰＲＦの
終了後直ちにＯＶＬＰでの演算を行えることから、平方
根演算は除算と全く同じ速度で実現することができるよ
うになる。ここで、ＰＲＦの演算と、ＰＱＲの演算は商
デジットｑの到着を以って開始されることから、上に述
べた条件は、ＰＲＦにおける演算時間＞（ＰＱＲにおけ
る演算時間＋ＲＭＦにおける演算時間）と書き直すこと
ができる。
根演算が除算と同じ速度で実行されるための条件につい
て説明する。図２１は、図２０に示した次商デジット仮
定部分剰余予測手段（ＯＶＬＰ）を用いたオーバラップ
法における、各演算器構成手段の演算時間を表示したも
のである。ここで、横方向の長さが演算時間を示してい
る。オーバラップによる演算では、常に２つの異なるデ
ータ信号の流れが発生することから、図２１には２本の
流れが描かれている。また、図中でｐとあるのは部分剰
余信号であり、ｑとあるのは商デジット信号である。図
２１で、除算を行う場合には、商デジット処理手段（Ｐ
ＱＲ）および開平用データ生成手段（ＲＭＦ）が不要と
なるが、これらを必要とする平方根の演算では、部分剰
余計算手段（ＰＲＦ）から信号が出力されるよりに前
に、ＲＭＦからの出力が得られていないと、即座に次デ
ジット仮定部分剰余予測手段（ＯＶＬＰ）での処理に移
れなくなることから、平方根の方が除算よりも演算時間
が長くかかってしまうことになる。ところが、ＲＭＦの
方がＰＲＦよりも早く演算を終了していれば、ＰＲＦの
終了後直ちにＯＶＬＰでの演算を行えることから、平方
根演算は除算と全く同じ速度で実現することができるよ
うになる。ここで、ＰＲＦの演算と、ＰＱＲの演算は商
デジットｑの到着を以って開始されることから、上に述
べた条件は、ＰＲＦにおける演算時間＞（ＰＱＲにおけ
る演算時間＋ＲＭＦにおける演算時間）と書き直すこと
ができる。
【００５６】続いて、具体的な構成として、図２２に示
すような構成を用いた演算器を考える。ここでは、点ａ
において、商デジット信号が入力された場合に、３入力
１出力の信号選択手段（ＭＵＸ）１５１によってそれぞ
れ点ｂならびに点ｄに、ほとんど同時に信号が到達す
る。続いて、ＰＲＦ１３２の信号パスでは、桁上げ保存
加算器（ＣＳＡ）１５５を通って演算が完了する（ｃ
点）。１ビットシフト１５９は単なる配線手段によるこ
とから、演算時間としてはほとんどかからない。これに
対して開平用データの信号パスでは、開平用データ生成
手段（ＲＭＦ）１１５での処理が行われた後に、点ｅに
出力信号が現われる。ここで問題となっているのは、そ
れぞれの出力端である点ｃならびに点ｅでの信号到達時
間の差ということになる。そして、この到達時間差は、
ＲＭＦ１１５における演算時間と、桁上げ保存加算器１
５５における演算時間との差ということになる。ところ
で、桁上げ保存加算器（ＣＳＡ）１５５では、３入力１
出力の排他的論理和回路（ＸＯＲゲート）がクリティカ
ルパスとなるのに対し、ＲＭＦ１１５では先に説明した
本発明の第７の実施の形態における図１９（ａ）の回路
によって、２入力１出力の論理和回路（ＯＲゲート）が
クリティカルパスになっている。ここで、一般的に３入
力１出力のＸＯＲゲートは、必ず２入力１出力のＯＲゲ
ートよりも演算時間が長いことから、必ずＲＭＦ１１５
が終了して新しい開平用データが点ｅに得られてから、
新しい部分剰余が点ｃに現われることになる。以上によ
って平方根の演算時間が除算と全く同じになることが示
される。
すような構成を用いた演算器を考える。ここでは、点ａ
において、商デジット信号が入力された場合に、３入力
１出力の信号選択手段（ＭＵＸ）１５１によってそれぞ
れ点ｂならびに点ｄに、ほとんど同時に信号が到達す
る。続いて、ＰＲＦ１３２の信号パスでは、桁上げ保存
加算器（ＣＳＡ）１５５を通って演算が完了する（ｃ
点）。１ビットシフト１５９は単なる配線手段によるこ
とから、演算時間としてはほとんどかからない。これに
対して開平用データの信号パスでは、開平用データ生成
手段（ＲＭＦ）１１５での処理が行われた後に、点ｅに
出力信号が現われる。ここで問題となっているのは、そ
れぞれの出力端である点ｃならびに点ｅでの信号到達時
間の差ということになる。そして、この到達時間差は、
ＲＭＦ１１５における演算時間と、桁上げ保存加算器１
５５における演算時間との差ということになる。ところ
で、桁上げ保存加算器（ＣＳＡ）１５５では、３入力１
出力の排他的論理和回路（ＸＯＲゲート）がクリティカ
ルパスとなるのに対し、ＲＭＦ１１５では先に説明した
本発明の第７の実施の形態における図１９（ａ）の回路
によって、２入力１出力の論理和回路（ＯＲゲート）が
クリティカルパスになっている。ここで、一般的に３入
力１出力のＸＯＲゲートは、必ず２入力１出力のＯＲゲ
ートよりも演算時間が長いことから、必ずＲＭＦ１１５
が終了して新しい開平用データが点ｅに得られてから、
新しい部分剰余が点ｃに現われることになる。以上によ
って平方根の演算時間が除算と全く同じになることが示
される。
【００５７】以上のように本発明の第７の実施の形態で
は商デジットの逐次冗長−非冗長数変換手段における使
用ハードウェア量を、１回の演算器使用における演算商
デジット数を２以上とすることで、かなりな量にわたり
減少させることができる。また１回の演算における計算
商デジット数を２以上とすることで、平方根演算におい
て、商デジットの逐次冗長−非冗長変換手段を併せて用
いることによる開平用データの高速生成を可能とすると
同時に、開平用データ生成に必要なハードウェアの量を
著しく減少させることができる。さらに本発明の第７の
実施の形態では開平用データの計算時間が大幅に短縮さ
れることにより、次の部分剰余を高速に予測できること
を用いてオーバラップ法による平方根の演算を高速化す
ることができる。
は商デジットの逐次冗長−非冗長数変換手段における使
用ハードウェア量を、１回の演算器使用における演算商
デジット数を２以上とすることで、かなりな量にわたり
減少させることができる。また１回の演算における計算
商デジット数を２以上とすることで、平方根演算におい
て、商デジットの逐次冗長−非冗長変換手段を併せて用
いることによる開平用データの高速生成を可能とすると
同時に、開平用データ生成に必要なハードウェアの量を
著しく減少させることができる。さらに本発明の第７の
実施の形態では開平用データの計算時間が大幅に短縮さ
れることにより、次の部分剰余を高速に予測できること
を用いてオーバラップ法による平方根の演算を高速化す
ることができる。
【００５８】［第８実施の形態］図２３は、商デジット
遂次変換部４６、開平用データ生成手段（ＲＭＦ）１１
５および除数デジット記憶手段１２２とを有した、除算
と平方根の両方の機能を発揮させることができる本発明
の第８の実施の形態の構成を示している。すなわち、図
２３においては部分剰余に対する加減算量として、開平
用データか、除数データのいずれかを信号選択手段（Ｍ
ＵＸ）１７１を用い選択することで、同一のハードウェ
アを共有しながら除算／平方根演算を行う。この結果、
高速な除算および平方根演算を、より少ないハードウェ
アで同時に実現できるようになる。
遂次変換部４６、開平用データ生成手段（ＲＭＦ）１１
５および除数デジット記憶手段１２２とを有した、除算
と平方根の両方の機能を発揮させることができる本発明
の第８の実施の形態の構成を示している。すなわち、図
２３においては部分剰余に対する加減算量として、開平
用データか、除数データのいずれかを信号選択手段（Ｍ
ＵＸ）１７１を用い選択することで、同一のハードウェ
アを共有しながら除算／平方根演算を行う。この結果、
高速な除算および平方根演算を、より少ないハードウェ
アで同時に実現できるようになる。
【００５９】つまり、商デジット選択手段（ＱＳＬ）な
らびに商デジット決定手段といった部分に図１又は図１
３に示した３ビット桁上げ加算器１０１＋第４ビットの
論理和回路１０２，１６２のような、除算と平方根で共
用できるものを用いることで、両演算間の差は部分剰余
を計算する際に用いる加減算データの違いのみであるこ
とから、この部分を信号選択手段（ＭＵＸ）１７１で切
り替えることによって、同一のハードウェアにて平方根
と除算が実現される。なお、この際に反復演算によって
得られる、冗長表現形式の１つであるｓｉｇｎｅｄ−ｄ
ｉｇｉｔ形式による商デジットは、少ないハードウェア
によって非冗長形式に変換され、平方根演算においても
少ないハードウェアにて開平用データが生成されること
から、演算器を少ないハード量にて実現することができ
る。
らびに商デジット決定手段といった部分に図１又は図１
３に示した３ビット桁上げ加算器１０１＋第４ビットの
論理和回路１０２，１６２のような、除算と平方根で共
用できるものを用いることで、両演算間の差は部分剰余
を計算する際に用いる加減算データの違いのみであるこ
とから、この部分を信号選択手段（ＭＵＸ）１７１で切
り替えることによって、同一のハードウェアにて平方根
と除算が実現される。なお、この際に反復演算によって
得られる、冗長表現形式の１つであるｓｉｇｎｅｄ−ｄ
ｉｇｉｔ形式による商デジットは、少ないハードウェア
によって非冗長形式に変換され、平方根演算においても
少ないハードウェアにて開平用データが生成されること
から、演算器を少ないハード量にて実現することができ
る。
【００６０】［第９実施の形態］本発明の第９の実施の
形態は図２４に示すような２つのデータを、２以上のビ
ット長を有する複数のブロックに分割して加算若しくは
減算結果のゼロ判定を行う回路を具備する演算器であ
る。本発明の第９の実施の形態の演算器においては２つ
のデータがある場合に、ブロックに分割されたデータの
加算若しくは減算の結果を、前記所定のブロックの下位
のブロックからの桁上げの有無により２通りのゼロ判定
を行うゼロ判定手段２５１と、このゼロ判定手段２５１
の２通りの出力、及び前記所定のブロックの下位のブロ
ックからの桁上げ信号を入力し、この桁上げ信号により
前記ゼロ判定手段２５１の出力を選択する選択手段２５
２とを前記各ブロック毎に有している。そしてこの各ブ
ロック毎の選択手段２５２の出力全体で選択回路の出力
論理の正負に応じて論理和又は論理積をとり、加減算結
果の最終的な２つのデータのゼロ判定を行う最終判定手
段２５３を有する。本実施形態ではゼロ判定手段２５１
は４ビット桁上げ仮定加算結果ゼロ判定回路を用いるこ
とにする。
形態は図２４に示すような２つのデータを、２以上のビ
ット長を有する複数のブロックに分割して加算若しくは
減算結果のゼロ判定を行う回路を具備する演算器であ
る。本発明の第９の実施の形態の演算器においては２つ
のデータがある場合に、ブロックに分割されたデータの
加算若しくは減算の結果を、前記所定のブロックの下位
のブロックからの桁上げの有無により２通りのゼロ判定
を行うゼロ判定手段２５１と、このゼロ判定手段２５１
の２通りの出力、及び前記所定のブロックの下位のブロ
ックからの桁上げ信号を入力し、この桁上げ信号により
前記ゼロ判定手段２５１の出力を選択する選択手段２５
２とを前記各ブロック毎に有している。そしてこの各ブ
ロック毎の選択手段２５２の出力全体で選択回路の出力
論理の正負に応じて論理和又は論理積をとり、加減算結
果の最終的な２つのデータのゼロ判定を行う最終判定手
段２５３を有する。本実施形態ではゼロ判定手段２５１
は４ビット桁上げ仮定加算結果ゼロ判定回路を用いるこ
とにする。
【００６１】図２４は８ビット長の入力データ間での加
減算結果によるゼロ判定を、４ビット長のブロックに分
割して行う回路の構成図を示す。各４ビット長ブロック
には、ＡならびにＢなるデータが与えられている。ま
た、減算処理に対応するため、Ａｄｄ／Ｓｕｂなる機能
選択信号と、データＢの各ビット信号との排他的論理和
をとる回路が接続されている。さらに、各４ビット長ブ
ロックにおいては、下位からの桁上げ信号の有無を仮定
して、加算結果がゼロととなるかどうかを判断し、その
結果を出力する。ここで、上位の４ビットブロックにつ
いては、下位のブロックからの桁上げ信号を用いる代わ
りに、当該ブロックの下位の直前のビット（この場合に
はＡ３とＢ３）の論理和を用いて、桁上げを仮定したゼ
ロ判定信号を選択する。また、最下位の４ビットブロッ
クについては、この加減算器への桁上げ入力をそのまま
用いて、ゼロ判定信号を選択する。そして、いま加減算
結果＝０をあらわす信号が論理“１”であるとすれば、
下位４ビットおよび上位４ビットブロックについて選択
を行った結果のゼロ判定信号同士の論理積をとることに
よって、最終的に加減算結果のゼロ判定信号出力を得
る。この構成においては、例えば最下位ブロックへの桁
上げ信号入力が、ＡならびにＢの信号と比べて著しく遅
れて生成されるようなシステムにおいても、桁上げ信号
が生成される前に、あらかじめ桁上げを仮定したゼロ判
定演算を行っておけるために、桁上げ信号がそのままク
リティカルパスに入ることを防ぐことができる。また、
システム構成上の制約条件によって、上位４ビットのブ
ロックと下位４ビットのブロックが遠く離れて存在して
いるような場合にも、Ａ３とＢ３の論理和が生成され
て、上位４ビットブロックに到達するまでの時間に、桁
上げを仮定したゼロ判定信号生成を行っておくことがで
きる。図２５ならびに図２６に、桁上げ仮定４ビット加
算器ならびに、結果ゼロ判定用の４入力論理和回路を用
いた、図２４における４ビット桁上げ仮定加算結果ゼロ
判定回路２５１の構成例を示す。更には図２７にこれら
の４ビット桁上げ仮定加算結果ゼロ判定回路２５１を用
いて構成した８ビット加算結果ゼロ判定回路の構成例を
示す。従来技術においては図３３に示したように、桁上
げ仮定による上位４ビットブロックの加算結果ゼロ判定
信号を下位４ビットブロックからの桁上げ信号を直接用
いて選択している。したがって従来技術では図２７中に
破線で示したような接続となるのに対し、本発明の第９
の実施の形態による構成では、実線で示したように、下
位４ビットブロックの最上位ビットにおける論理和信号
を直接用いている。図２７で、桁上げＣ４が確定する時
刻に比べ、下位４ビットブロックの論理和信号は極めて
早く生成されることから、ゼロ判定の高速化を図ること
ができる。
減算結果によるゼロ判定を、４ビット長のブロックに分
割して行う回路の構成図を示す。各４ビット長ブロック
には、ＡならびにＢなるデータが与えられている。ま
た、減算処理に対応するため、Ａｄｄ／Ｓｕｂなる機能
選択信号と、データＢの各ビット信号との排他的論理和
をとる回路が接続されている。さらに、各４ビット長ブ
ロックにおいては、下位からの桁上げ信号の有無を仮定
して、加算結果がゼロととなるかどうかを判断し、その
結果を出力する。ここで、上位の４ビットブロックにつ
いては、下位のブロックからの桁上げ信号を用いる代わ
りに、当該ブロックの下位の直前のビット（この場合に
はＡ３とＢ３）の論理和を用いて、桁上げを仮定したゼ
ロ判定信号を選択する。また、最下位の４ビットブロッ
クについては、この加減算器への桁上げ入力をそのまま
用いて、ゼロ判定信号を選択する。そして、いま加減算
結果＝０をあらわす信号が論理“１”であるとすれば、
下位４ビットおよび上位４ビットブロックについて選択
を行った結果のゼロ判定信号同士の論理積をとることに
よって、最終的に加減算結果のゼロ判定信号出力を得
る。この構成においては、例えば最下位ブロックへの桁
上げ信号入力が、ＡならびにＢの信号と比べて著しく遅
れて生成されるようなシステムにおいても、桁上げ信号
が生成される前に、あらかじめ桁上げを仮定したゼロ判
定演算を行っておけるために、桁上げ信号がそのままク
リティカルパスに入ることを防ぐことができる。また、
システム構成上の制約条件によって、上位４ビットのブ
ロックと下位４ビットのブロックが遠く離れて存在して
いるような場合にも、Ａ３とＢ３の論理和が生成され
て、上位４ビットブロックに到達するまでの時間に、桁
上げを仮定したゼロ判定信号生成を行っておくことがで
きる。図２５ならびに図２６に、桁上げ仮定４ビット加
算器ならびに、結果ゼロ判定用の４入力論理和回路を用
いた、図２４における４ビット桁上げ仮定加算結果ゼロ
判定回路２５１の構成例を示す。更には図２７にこれら
の４ビット桁上げ仮定加算結果ゼロ判定回路２５１を用
いて構成した８ビット加算結果ゼロ判定回路の構成例を
示す。従来技術においては図３３に示したように、桁上
げ仮定による上位４ビットブロックの加算結果ゼロ判定
信号を下位４ビットブロックからの桁上げ信号を直接用
いて選択している。したがって従来技術では図２７中に
破線で示したような接続となるのに対し、本発明の第９
の実施の形態による構成では、実線で示したように、下
位４ビットブロックの最上位ビットにおける論理和信号
を直接用いている。図２７で、桁上げＣ４が確定する時
刻に比べ、下位４ビットブロックの論理和信号は極めて
早く生成されることから、ゼロ判定の高速化を図ること
ができる。
【００６２】本発明の第９の実施の形態に係る加減算結
果ゼロ判定回路の構成では、あるブロックｎの下位に位
置するブロックｎ−１における桁上げ予測信号生成手段
の信号出力が１である場合においては、下位ブロックｎ
−１での加減算結果がゼロであったと仮定すると、必ず
桁上げが生じることになり、桁上げ信号に変えて、桁上
げ予測信号生成手段の信号を用いることができる。すな
わち、下位に位置するブロックｎ−１の最上位ビットの
２数のいずれかが１であり、もう一方が０である場合
に、下位ブロックｎ−１における加算結果がゼロとなる
ためには、ブロックｎ−１の最上位ビットにおける結果
をゼロにする必要がある。この時、必ず最上位ビット位
置への桁上げがなければならないことから、結果として
このブロックから桁上げが必ず発生することになる。次
に、ブロックｎ−１の最上位ビットがいずれも１である
場合には、自動的に桁上げが発生する。また、ブロック
ｎ−１の最上位ビットの論理和が０である場合において
は、下位ブロックｎ−１の演算結果によらず、桁上げは
発生しないことから、やはり桁上げ信号に変えて、論理
和信号すなわち、桁上げ予測信号生成手段の信号を用い
ることができる。ただし、この桁上げ予測信号生成手段
による予測が正確であるのは、あくまでそのブロックに
おける加減算結果がゼロとなる場合のみであることか
ら、そうではない場合には、この予測は正しくない可能
性がある。このため、現時点で得られているブロックｎ
における加減算結果ゼロ判定信号は、正しくない可能性
がある。
果ゼロ判定回路の構成では、あるブロックｎの下位に位
置するブロックｎ−１における桁上げ予測信号生成手段
の信号出力が１である場合においては、下位ブロックｎ
−１での加減算結果がゼロであったと仮定すると、必ず
桁上げが生じることになり、桁上げ信号に変えて、桁上
げ予測信号生成手段の信号を用いることができる。すな
わち、下位に位置するブロックｎ−１の最上位ビットの
２数のいずれかが１であり、もう一方が０である場合
に、下位ブロックｎ−１における加算結果がゼロとなる
ためには、ブロックｎ−１の最上位ビットにおける結果
をゼロにする必要がある。この時、必ず最上位ビット位
置への桁上げがなければならないことから、結果として
このブロックから桁上げが必ず発生することになる。次
に、ブロックｎ−１の最上位ビットがいずれも１である
場合には、自動的に桁上げが発生する。また、ブロック
ｎ−１の最上位ビットの論理和が０である場合において
は、下位ブロックｎ−１の演算結果によらず、桁上げは
発生しないことから、やはり桁上げ信号に変えて、論理
和信号すなわち、桁上げ予測信号生成手段の信号を用い
ることができる。ただし、この桁上げ予測信号生成手段
による予測が正確であるのは、あくまでそのブロックに
おける加減算結果がゼロとなる場合のみであることか
ら、そうではない場合には、この予測は正しくない可能
性がある。このため、現時点で得られているブロックｎ
における加減算結果ゼロ判定信号は、正しくない可能性
がある。
【００６３】次に、当該ブロックｍが加減算器における
最下位ビットを含んでいる場合には、この加減算器自体
に外部から導入される桁上げ信号すなわち、桁上げ入力
信号供給手段からの信号を用いて、当該ブロックｍにお
ける、桁上げ仮定加減算器結果ゼロ判定手段の信号を選
択することになる。このとき、この最下位ブロックｍに
おける判定結果Ｚｍは、桁上げによって決定された正し
いゼロ判定結果となることから、このブロックの上位に
位置するブロックｍ＋１において、前述したようなゼロ
判定信号Ｚｍ＋１が生成された場合、このゼロ判定信号
Ｚｍ＋１と、最下位ブロックにおける正しいゼロ判定信
号Ｚｍとの論理積（和）をとれば、連鎖的に判断が積み
重ねられることとなり、正しい結果を得ることができ
る。すなわち、最下位ブロックにおいて、演算結果がゼ
ロであることが保証されれば、このことを仮定して作成
された上位ブロックのゼロ判定結果は仮のものという扱
いから、正しい結果であることを保証されたものへと変
化し、更に上位のブロックに向かって連鎖的に検証が進
行して、最終的には全体における正しい加減算結果ゼロ
判定が行えることになる。
最下位ビットを含んでいる場合には、この加減算器自体
に外部から導入される桁上げ信号すなわち、桁上げ入力
信号供給手段からの信号を用いて、当該ブロックｍにお
ける、桁上げ仮定加減算器結果ゼロ判定手段の信号を選
択することになる。このとき、この最下位ブロックｍに
おける判定結果Ｚｍは、桁上げによって決定された正し
いゼロ判定結果となることから、このブロックの上位に
位置するブロックｍ＋１において、前述したようなゼロ
判定信号Ｚｍ＋１が生成された場合、このゼロ判定信号
Ｚｍ＋１と、最下位ブロックにおける正しいゼロ判定信
号Ｚｍとの論理積（和）をとれば、連鎖的に判断が積み
重ねられることとなり、正しい結果を得ることができ
る。すなわち、最下位ブロックにおいて、演算結果がゼ
ロであることが保証されれば、このことを仮定して作成
された上位ブロックのゼロ判定結果は仮のものという扱
いから、正しい結果であることを保証されたものへと変
化し、更に上位のブロックに向かって連鎖的に検証が進
行して、最終的には全体における正しい加減算結果ゼロ
判定が行えることになる。
【００６４】続いて、ブロックのビット長が２である場
合のブロックの構成法に関してであるが、まず、当該ブ
ロックへの桁上げがあると仮定した場合には、ブロック
内の上位の入力データ間および、下位の入力データ間で
の排他的論理和が１であるときに、演算結果がゼロとな
ることから、まずこれらの信号を生成する手段によって
桁上げを仮定したゼロ判定信号を生成しておく。次に、
当該ブロックの下位からの桁上げがない場合についてで
あるが、このとき当該ブロックの演算結果がゼロとなる
ためには、ブロック内の最下位ビットにおける入力デー
タ間の論理和が０である、すなわち入力データが両者と
も０である場合か、論理積が１である、すなわちデータ
が両者とも１である場合の２通りしかない。ここで、論
理和が０である場合には、ブロック内の上位ビットへは
桁上げは発生しないから、ブロック全体の演算結果がゼ
ロとなるためには、上位ビットにおける入力データ間の
排他的論理和が０である必要がある。また、下位ビット
の論理積が１であった場合には桁上げが発生することか
ら、今度は逆に、上位ビットにおける排他的論理和が１
であるときに、ブロックの演算結果がゼロとなる。した
がって、この上位ビットにおける排他的論理和によって
下位ビットの論理和ならびに、論理の符号を一致させる
ために、下位ビットの論理積の否定をとった信号を選択
すれば、ブロックへの桁上げがなかったと仮定した場合
の演算結果のゼロ判定を得ることができるのである。
合のブロックの構成法に関してであるが、まず、当該ブ
ロックへの桁上げがあると仮定した場合には、ブロック
内の上位の入力データ間および、下位の入力データ間で
の排他的論理和が１であるときに、演算結果がゼロとな
ることから、まずこれらの信号を生成する手段によって
桁上げを仮定したゼロ判定信号を生成しておく。次に、
当該ブロックの下位からの桁上げがない場合についてで
あるが、このとき当該ブロックの演算結果がゼロとなる
ためには、ブロック内の最下位ビットにおける入力デー
タ間の論理和が０である、すなわち入力データが両者と
も０である場合か、論理積が１である、すなわちデータ
が両者とも１である場合の２通りしかない。ここで、論
理和が０である場合には、ブロック内の上位ビットへは
桁上げは発生しないから、ブロック全体の演算結果がゼ
ロとなるためには、上位ビットにおける入力データ間の
排他的論理和が０である必要がある。また、下位ビット
の論理積が１であった場合には桁上げが発生することか
ら、今度は逆に、上位ビットにおける排他的論理和が１
であるときに、ブロックの演算結果がゼロとなる。した
がって、この上位ビットにおける排他的論理和によって
下位ビットの論理和ならびに、論理の符号を一致させる
ために、下位ビットの論理積の否定をとった信号を選択
すれば、ブロックへの桁上げがなかったと仮定した場合
の演算結果のゼロ判定を得ることができるのである。
【００６５】［第１０実施の形態］図２８に本発明の第
１０の実施の形態に係るゼロ判定手段のブロック図を示
す。本発明の第１０の実施の形態のゼロ判定手段は、２
つのデータの該当するブロックの所定のビットの論理積
信号を出力する第１の論理積回路３５１と、この２つの
データの該当するブロックの所定のビットの論理和の否
定信号を出力する否定的論理和回路３５２と、この２つ
のデータの該当するブロックの所定のビットの排他的論
理和の否定信号を出力する第１の排他的論理和否定回路
３５３と、前記所定のビットの上位ビットの排他的論理
和否定信号を出力する第２の排他的論理和否定回路３５
４と、前記第１の排他的論理和否定回路３５３と前記第
２の排他的論理和否定回路３５４との否定的論理和信号
を出力する第２の否定的論理和回路３５５と、前記第１
の論理積回路３５１の出力と否定的論理和回路３５２の
出力とを、前記第２の排他的論理和否定回路３５４の出
力により選択して出力する選択回路３５６とを有し、こ
の選択回路３５６の出力ｇを前記所定のブロックの下位
のブロックからの桁上げ無しのゼロ判定信号とし、前記
第２の否定的論理和回路３５５の出力ｆを前記所定のブ
ロックの下位のブロックからの桁上げ有りのゼロ判定信
号とするようにしてある。
１０の実施の形態に係るゼロ判定手段のブロック図を示
す。本発明の第１０の実施の形態のゼロ判定手段は、２
つのデータの該当するブロックの所定のビットの論理積
信号を出力する第１の論理積回路３５１と、この２つの
データの該当するブロックの所定のビットの論理和の否
定信号を出力する否定的論理和回路３５２と、この２つ
のデータの該当するブロックの所定のビットの排他的論
理和の否定信号を出力する第１の排他的論理和否定回路
３５３と、前記所定のビットの上位ビットの排他的論理
和否定信号を出力する第２の排他的論理和否定回路３５
４と、前記第１の排他的論理和否定回路３５３と前記第
２の排他的論理和否定回路３５４との否定的論理和信号
を出力する第２の否定的論理和回路３５５と、前記第１
の論理積回路３５１の出力と否定的論理和回路３５２の
出力とを、前記第２の排他的論理和否定回路３５４の出
力により選択して出力する選択回路３５６とを有し、こ
の選択回路３５６の出力ｇを前記所定のブロックの下位
のブロックからの桁上げ無しのゼロ判定信号とし、前記
第２の否定的論理和回路３５５の出力ｆを前記所定のブ
ロックの下位のブロックからの桁上げ有りのゼロ判定信
号とするようにしてある。
【００６６】図２８において被加算データＡ，Ｂの上位
ビットＡ１，Ｂ１と下位ビットＡ０，Ｂ０について、そ
れぞれ図２８にあるような論理演算行い、Ａ０とＢ０の
論理積ａと論理和の否定ｂのいずれかを、Ａ１，Ｂ１の
排他的論理和否定によって選択する。すなわち、ｅが１
である場合にはセレクター３５６にて“１”と表示され
ている側の信号がｇへと出力される。逆に、ｅが０であ
れば、“０”と表示されている側（ｂ）の信号がｇへと
出力される。このようにして得られる信号ｇは、このブ
ロックの下位のブロックからの桁上げがない場合に、こ
のブロックにおける加算結果ゼロ判定信号となってお
り、結果がゼロであるときに“１”となる。また、ｆは
下位からの桁上げ信号がある時の加算結果ゼロ判定信号
である。図２８の回路を従来技術の図３４の回路と比較
すると分かるように、論理回路の段数としては同じなの
であるが、図２８の回路は排他的論理和回路の縦続接続
がないことから、さらなる高速性を得ることができる。
また使用しているハードウエア量についても、下位１ビ
ットに論理和の否定と、論理積の２つの論理回路を使用
している点以外では図３４に示す回路とほぼ同等であ
り、ハード量の増加はそれほど大きいものではない。図
２９は、２ビット長の加算器に対して、図２８の回路を
適用した例である。図中破線で囲んで示した部分が、加
算結果ゼロ判定回路を付加することによって増加するハ
ードウェア部分を示しているが、かなりの部分のハード
ウェアは元の加算器のものと共用できる。図３０は図２
８に示した２ビットブロックによる加算結果ゼロ判定回
路を用いて構成した８ビット長加算結果ゼロ判定回路の
構成図である。この構成においては、２ビットブロック
による桁上げを仮定したゼロ判定結果を直近の下位ビッ
トの論理和もしくは、最下位からの桁上げ入力Ｃ０によ
って選択し、その結果の論理積をとることによって最終
的な加算結果ゼロ判定か出力を得ている。ここで、最下
位からの桁上げ入力Ｃ０が、これを必要とするセレクタ
ー３７１に入力される前に、Ａ０，Ｂ０から入力された
信号は、図３０のａ−ｂ−ｃといった径路を通過するこ
とから、論理回路２段分時間的に遅れた位置にあること
になる。これに対し図３４に示した従来技術では論理回
路１段分の時間余裕しかなく、Ｃ０の少しの遅れによっ
ても、全体の演算速度に影響をきたしてしまう問題があ
った。このＣ０が遅れてくるという場合は、一般のマイ
クロプロセッサにおける演算ユニット（ＡＬＵ）おいて
はしばしば見られ、加減算回路についても最下位段も桁
上げ仮定加算器を用いてＣ０の遅れを補っていることか
ら、本発明の第１０の実施の形態による加減算結果ゼロ
判定回路においてはこのような状況にも対応できること
になる。また、従来技術における回路であっても、桁上
げ仮定をしておいてＣ０の到着を待つことは可能なので
あるが、その結果セレクター１段分の遅延時間が余分に
かかることになる。しかしながら、本発明の第１０の実
施の形態による２ビットブロックの回路では、論理回路
の段数を増やさないでＣ０の遅れへの適応を図れること
から、効果は極めて大きい。
ビットＡ１，Ｂ１と下位ビットＡ０，Ｂ０について、そ
れぞれ図２８にあるような論理演算行い、Ａ０とＢ０の
論理積ａと論理和の否定ｂのいずれかを、Ａ１，Ｂ１の
排他的論理和否定によって選択する。すなわち、ｅが１
である場合にはセレクター３５６にて“１”と表示され
ている側の信号がｇへと出力される。逆に、ｅが０であ
れば、“０”と表示されている側（ｂ）の信号がｇへと
出力される。このようにして得られる信号ｇは、このブ
ロックの下位のブロックからの桁上げがない場合に、こ
のブロックにおける加算結果ゼロ判定信号となってお
り、結果がゼロであるときに“１”となる。また、ｆは
下位からの桁上げ信号がある時の加算結果ゼロ判定信号
である。図２８の回路を従来技術の図３４の回路と比較
すると分かるように、論理回路の段数としては同じなの
であるが、図２８の回路は排他的論理和回路の縦続接続
がないことから、さらなる高速性を得ることができる。
また使用しているハードウエア量についても、下位１ビ
ットに論理和の否定と、論理積の２つの論理回路を使用
している点以外では図３４に示す回路とほぼ同等であ
り、ハード量の増加はそれほど大きいものではない。図
２９は、２ビット長の加算器に対して、図２８の回路を
適用した例である。図中破線で囲んで示した部分が、加
算結果ゼロ判定回路を付加することによって増加するハ
ードウェア部分を示しているが、かなりの部分のハード
ウェアは元の加算器のものと共用できる。図３０は図２
８に示した２ビットブロックによる加算結果ゼロ判定回
路を用いて構成した８ビット長加算結果ゼロ判定回路の
構成図である。この構成においては、２ビットブロック
による桁上げを仮定したゼロ判定結果を直近の下位ビッ
トの論理和もしくは、最下位からの桁上げ入力Ｃ０によ
って選択し、その結果の論理積をとることによって最終
的な加算結果ゼロ判定か出力を得ている。ここで、最下
位からの桁上げ入力Ｃ０が、これを必要とするセレクタ
ー３７１に入力される前に、Ａ０，Ｂ０から入力された
信号は、図３０のａ−ｂ−ｃといった径路を通過するこ
とから、論理回路２段分時間的に遅れた位置にあること
になる。これに対し図３４に示した従来技術では論理回
路１段分の時間余裕しかなく、Ｃ０の少しの遅れによっ
ても、全体の演算速度に影響をきたしてしまう問題があ
った。このＣ０が遅れてくるという場合は、一般のマイ
クロプロセッサにおける演算ユニット（ＡＬＵ）おいて
はしばしば見られ、加減算回路についても最下位段も桁
上げ仮定加算器を用いてＣ０の遅れを補っていることか
ら、本発明の第１０の実施の形態による加減算結果ゼロ
判定回路においてはこのような状況にも対応できること
になる。また、従来技術における回路であっても、桁上
げ仮定をしておいてＣ０の到着を待つことは可能なので
あるが、その結果セレクター１段分の遅延時間が余分に
かかることになる。しかしながら、本発明の第１０の実
施の形態による２ビットブロックの回路では、論理回路
の段数を増やさないでＣ０の遅れへの適応を図れること
から、効果は極めて大きい。
【００６７】［第１１実施の形態］図３１は、本発明の
第１１の実施の形態に係る高速加算結果ゼロ判定回路を
用いた浮動小数点除算器の剰余最終加算器を示す。非回
復型除算器の剰余最終加算器においては、正確な丸めを
実現するために、剰余の符号ならびに、ゼロか否かを判
定する必要がある。そこで、従来は図３２に示したよう
な構成を用いて加算を行い、その結果の論理和をとるこ
とによってゼロ判定を行い、加算結果の符号ビットと併
せて剰余の値判定を行っていた。しかしながら、図３２
に示す方法では、本来は必要ではない完全な加算結果を
計算する必要がある上に、加算結果を待った上でなけれ
ば結果ゼロ判定が行えないことから、加算結果を計算す
るためのハードが必要となり、さらには遅延時間が大き
くなる欠点があった。これに対し本発明の第１１の実施
の形態では図３１に示すように、高速加算結果ゼロ判定
を、符号判定ビットの決定のみが行える加算器に付加し
ているので、ハード量を抑えながら高速化を図ることが
できる。
第１１の実施の形態に係る高速加算結果ゼロ判定回路を
用いた浮動小数点除算器の剰余最終加算器を示す。非回
復型除算器の剰余最終加算器においては、正確な丸めを
実現するために、剰余の符号ならびに、ゼロか否かを判
定する必要がある。そこで、従来は図３２に示したよう
な構成を用いて加算を行い、その結果の論理和をとるこ
とによってゼロ判定を行い、加算結果の符号ビットと併
せて剰余の値判定を行っていた。しかしながら、図３２
に示す方法では、本来は必要ではない完全な加算結果を
計算する必要がある上に、加算結果を待った上でなけれ
ば結果ゼロ判定が行えないことから、加算結果を計算す
るためのハードが必要となり、さらには遅延時間が大き
くなる欠点があった。これに対し本発明の第１１の実施
の形態では図３１に示すように、高速加算結果ゼロ判定
を、符号判定ビットの決定のみが行える加算器に付加し
ているので、ハード量を抑えながら高速化を図ることが
できる。
【００６８】尚、この手法は浮動小数点平方根演算器の
最終剰余についても同様に適用できる。
最終剰余についても同様に適用できる。
【００６９】
【発明の効果】以上説明してきたように、本発明によれ
ば、従来の商選択手段に対して、高速性及び回路のシン
プルさ、あるいは除算と平方根の演算で完全に共有でき
るといった特長を有しながら、しかも商選択における演
算の対称性を維持することができるようになる。
ば、従来の商選択手段に対して、高速性及び回路のシン
プルさ、あるいは除算と平方根の演算で完全に共有でき
るといった特長を有しながら、しかも商選択における演
算の対称性を維持することができるようになる。
【００７０】また、従来あまり良くは知られていなかっ
た平方根演算用の開平用データの非冗長デジット形式で
の作成を、非常にシンプルなビット位置指示手段によっ
て可能にするものであり、ハード量を小さく抑えること
ができるようになると同時に高速な処理が行える。
た平方根演算用の開平用データの非冗長デジット形式で
の作成を、非常にシンプルなビット位置指示手段によっ
て可能にするものであり、ハード量を小さく抑えること
ができるようになると同時に高速な処理が行える。
【００７１】また、簡単な信号選択手段と、除数デジッ
トを記憶する手段を追加するのみで、平方根演算に加え
て除算が行なえるようになることから、汎用性が小さな
ハード量の増加で実現できる。また、商デジット集合を
非冗長形式で記録することから、商デジットを冗長数で
記録しておいて最後に加算をフルビット長で行なう従来
の過程を省略することができ、ここでのハードウエア量
の減少を効果として加味することができる。
トを記憶する手段を追加するのみで、平方根演算に加え
て除算が行なえるようになることから、汎用性が小さな
ハード量の増加で実現できる。また、商デジット集合を
非冗長形式で記録することから、商デジットを冗長数で
記録しておいて最後に加算をフルビット長で行なう従来
の過程を省略することができ、ここでのハードウエア量
の減少を効果として加味することができる。
【００７２】また、従来例のなかった平方根演算での次
デジット仮定型演算が、やはり少ないハード量と、高速
な実行時間をもって可能となる。また、従来例のなかっ
た自己同期型回路設計における平方根及び平方根／除算
共用演算器を簡単に構成でき、基礎として使用している
演算ブロックの処理が高速化されることから、非常に高
速な演算を実現することができる。更に、従来設計を困
難にしていた演算の完了判定において、より大きなマー
ジンをもって、簡略化された構成での完了判定の実現を
可能にすると同時に、ハードウエア量の削減にも寄与で
きる。
デジット仮定型演算が、やはり少ないハード量と、高速
な実行時間をもって可能となる。また、従来例のなかっ
た自己同期型回路設計における平方根及び平方根／除算
共用演算器を簡単に構成でき、基礎として使用している
演算ブロックの処理が高速化されることから、非常に高
速な演算を実現することができる。更に、従来設計を困
難にしていた演算の完了判定において、より大きなマー
ジンをもって、簡略化された構成での完了判定の実現を
可能にすると同時に、ハードウエア量の削減にも寄与で
きる。
【００７３】また、従来の商選択手段に対して、さらな
る高速性をわずかなハードウェアによって達成すること
ができる。
る高速性をわずかなハードウェアによって達成すること
ができる。
【００７４】また、従来の３ビット加算器による商選択
／決定手段の構成では問題であった、割り切れ演算に対
する商の不正確さの問題を商選択および商決定における
演算時間を増加させることなしに解決することができ
る。
／決定手段の構成では問題であった、割り切れ演算に対
する商の不正確さの問題を商選択および商決定における
演算時間を増加させることなしに解決することができ
る。
【００７５】また、商デジットの逐次冗長−非冗長数変
換手段における使用ハードウェア量を、１回の演算器使
用における演算商デジット数を２以上とすることで、か
なりな量にわたり減少させることができる。
換手段における使用ハードウェア量を、１回の演算器使
用における演算商デジット数を２以上とすることで、か
なりな量にわたり減少させることができる。
【００７６】また、１回の演算における計算商デジット
数を２以上とすることで、平方根演算において、商デジ
ットの逐次冗長−非冗長変換手段を併せて用いることに
よる開平用データの高速生成を可能とすると同時に、開
平用データ生成に必要なハードウェアの量を著しく減少
させることができる。
数を２以上とすることで、平方根演算において、商デジ
ットの逐次冗長−非冗長変換手段を併せて用いることに
よる開平用データの高速生成を可能とすると同時に、開
平用データ生成に必要なハードウェアの量を著しく減少
させることができる。
【００７７】また、開平用データの計算時間が大幅に短
縮されることにより、次の部分剰余を高速に予測できる
ことを用いてオーバラップ法による平方根の演算を高速
化することができる。
縮されることにより、次の部分剰余を高速に予測できる
ことを用いてオーバラップ法による平方根の演算を高速
化することができる。
【００７８】さらに、開平用データと、除算データとを
信号選択手段で切り替えるのみで、ほとんどのハードウ
ェアを共用しながら除算と平方根の演算機能を少ないハ
ードウェアで同時に実現することができる。
信号選択手段で切り替えるのみで、ほとんどのハードウ
ェアを共用しながら除算と平方根の演算機能を少ないハ
ードウェアで同時に実現することができる。
【００７９】また、わずかなハードウエアの追加によっ
て、従来回路を上回る高速性と、柔軟なシステム形態へ
の対応を図ることができる。とりわけ、最下位ビットへ
の桁上げ信号の遅れに対する許容度を改善できることか
ら、実際的なマイクロプロセッサシステムの演算ユニッ
トへの適用がより容易となる。
て、従来回路を上回る高速性と、柔軟なシステム形態へ
の対応を図ることができる。とりわけ、最下位ビットへ
の桁上げ信号の遅れに対する許容度を改善できることか
ら、実際的なマイクロプロセッサシステムの演算ユニッ
トへの適用がより容易となる。
【図１】本発明の第１の実施形態に係る３ビット長加算
手段及び論理和生成手段を用いた商デジット選択手段
（ＱＳＬ）の構成例を示す図である。
手段及び論理和生成手段を用いた商デジット選択手段
（ＱＳＬ）の構成例を示す図である。
【図２】図１の構成において用いられる商デジット決定
手段の商デジット決定ルールを示した図表である。
手段の商デジット決定ルールを示した図表である。
【図３】本発明の第２の実施形態に係る平方根開平用演
算データ生成手段の構成例を示す図である。
算データ生成手段の構成例を示す図である。
【図４】本発明の第２実施形態に係る商デジット処理手
段（ＰＱＲ）の構成例を示す図である。
段（ＰＱＲ）の構成例を示す図である。
【図５】本発明の第２実施形態に係る商デジット処理手
段（ＰＱＲ）の動作の概略を示す図である。
段（ＰＱＲ）の動作の概略を示す図である。
【図６】本発明の第２の実施形態に係る開平用データ生
成手段（ＲＭＦ）の構成例を示す図である。
成手段（ＲＭＦ）の構成例を示す図である。
【図７】本発明の第２の実施形態に係る開平用データ生
成手段（ＲＭＦ）の動作の概略を示す図である。
成手段（ＲＭＦ）の動作の概略を示す図である。
【図８】本発明の第３の実施形態に係る除算／平方根演
算器の例を示す図である。
算器の例を示す図である。
【図９】本発明の第４の実施形態に係る次商デジット仮
定による高速除算／平方根演算器の構成例を示す図であ
る。
定による高速除算／平方根演算器の構成例を示す図であ
る。
【図１０】本発明の第４の実施形態に係る次商デジット
仮定による高速除算／平方根演算器の構成の具体例を示
す図である。
仮定による高速除算／平方根演算器の構成の具体例を示
す図である。
【図１１】本発明の第５の実施形態に係る自己同期型回
路設計による次商デジット仮定高速除算／平方根演算器
の構成例を示す図である。
路設計による次商デジット仮定高速除算／平方根演算器
の構成例を示す図である。
【図１２】本発明の第５の実施形態に係る商デジットを
符号部分と絶対値部分に分割することによる部分剰余計
算手段（ＰＲＦ）の構成例を示す図である。
符号部分と絶対値部分に分割することによる部分剰余計
算手段（ＰＲＦ）の構成例を示す図である。
【図１３】本発明の第６の実施形態に係る３ビット長加
算手段及び３入力１出力論理和生成手段を用いて簡略化
された商デジット選択手段（ＱＳＬ）の構成例を示した
図である。
算手段及び３入力１出力論理和生成手段を用いて簡略化
された商デジット選択手段（ＱＳＬ）の構成例を示した
図である。
【図１４】（ａ）は図１３の構成において用いられる商
デジット決定手段の商デジット決定ルールであって、商
デジットを｛＋１，０，−１｝の３種類の符号で表現す
るものを示した図であり、（ｂ）は図１３の構成におい
て用いられる商デジット決定手段の商デジット決定ルー
ルであって、商デジットを符号と絶対値とで表現するも
のを示した図である。
デジット決定手段の商デジット決定ルールであって、商
デジットを｛＋１，０，−１｝の３種類の符号で表現す
るものを示した図であり、（ｂ）は図１３の構成におい
て用いられる商デジット決定手段の商デジット決定ルー
ルであって、商デジットを符号と絶対値とで表現するも
のを示した図である。
【図１５】図１４（ａ）の商デジット決定ルールをダイ
ナミックＣＭＯＳ回路を用いて実現した例を示した図で
ある。
ナミックＣＭＯＳ回路を用いて実現した例を示した図で
ある。
【図１６】図１４（ｂ）の商デジット決定ルールをダイ
ナミックＣＭＯＳ回路を用いて実現した例を示した図で
ある。
ナミックＣＭＯＳ回路を用いて実現した例を示した図で
ある。
【図１７】本発明の第７の実施形態に係る基数２の演算
器を４段縦続接続した構造における演算ビット位置指示
手段Ｐの挙動を示した図である。
器を４段縦続接続した構造における演算ビット位置指示
手段Ｐの挙動を示した図である。
【図１８】図１７の構成における、逐次商デジット冗長
−非冗長変換手段のハードウェアの具体的構造を示した
図である。
−非冗長変換手段のハードウェアの具体的構造を示した
図である。
【図１９】図１７の構成における、開平用データ生成手
段（ＲＭＦ）の具体的な回路構成を示した図である。
段（ＲＭＦ）の具体的な回路構成を示した図である。
【図２０】本発明の第７の実施形態に係るオーバラップ
法による平方根演算器の構成を示す図であり開平用デー
タ生成の高速化を適用した例である。
法による平方根演算器の構成を示す図であり開平用デー
タ生成の高速化を適用した例である。
【図２１】本発明の第７の実施形態に係るオーバラップ
型の演算器における各演算構成手段の演算時間を表示す
る図であり、平方根演算が除算と同速度で実行されるた
めの条件を示す。
型の演算器における各演算構成手段の演算時間を表示す
る図であり、平方根演算が除算と同速度で実行されるた
めの条件を示す。
【図２２】本発明の第７の実施形態のオーバラップ型の
演算器の具体的構成を示した図である。
演算器の具体的構成を示した図である。
【図２３】本発明の第８の実施形態の演算器のブロック
図であり、平方根と除算とを共通のハードウェアを用い
て実現した場合である。
図であり、平方根と除算とを共通のハードウェアを用い
て実現した場合である。
【図２４】本発明の第９の実施形態に係る４ビット長桁
上げ仮定加減算結果ゼロ判定回路を用いた８ビット加減
算結果ゼロ判定回路の構成図である。
上げ仮定加減算結果ゼロ判定回路を用いた８ビット加減
算結果ゼロ判定回路の構成図である。
【図２５】本発明の第９の実施形態に係る４ビット桁上
げ仮定加算器ならびに、桁上げ仮定加算結果ゼロ判定回
路を組み合わせた４ビット長桁上げ仮定加減算結果ゼロ
判定回路（桁上げ＝０を仮定）の構造を示す図である。
げ仮定加算器ならびに、桁上げ仮定加算結果ゼロ判定回
路を組み合わせた４ビット長桁上げ仮定加減算結果ゼロ
判定回路（桁上げ＝０を仮定）の構造を示す図である。
【図２６】本発明の第９の実施形態に係る４ビット桁上
げ仮定加算器ならびに、桁上げ仮定加算結果ゼロ判定回
路を組み合わせた４ビット桁上げ仮定加減算結果ゼロ判
定回路（桁上げ＝１を仮定）を示す図である。
げ仮定加算器ならびに、桁上げ仮定加算結果ゼロ判定回
路を組み合わせた４ビット桁上げ仮定加減算結果ゼロ判
定回路（桁上げ＝１を仮定）を示す図である。
【図２７】図２５および図２６に示した４ビット桁上げ
仮定加減算結果ゼロ判定回路を組み合わせた８ビット加
算結果ゼロ判定回路の構成例（実線）を従来技術の場合
（破線）と比較して示す図である。
仮定加減算結果ゼロ判定回路を組み合わせた８ビット加
算結果ゼロ判定回路の構成例（実線）を従来技術の場合
（破線）と比較して示す図である。
【図２８】本発明の第１０の実施形態に係る２ビット長
桁上げ仮定加算結果ゼロ判定回路の構成図である。
桁上げ仮定加算結果ゼロ判定回路の構成図である。
【図２９】本発明の第１０の実施形態に係る２ビット長
桁上げ仮定加算結果ゼロ判定回路を２ビット長加算器に
組み合わせた回路の構成図である。
桁上げ仮定加算結果ゼロ判定回路を２ビット長加算器に
組み合わせた回路の構成図である。
【図３０】図２８に示した２ビット長桁上げ仮定加算結
果ゼロ判定回路を用いた８ビット加算結果ゼロ判定回路
の構成図である。
果ゼロ判定回路を用いた８ビット加算結果ゼロ判定回路
の構成図である。
【図３１】本発明の第１１の実施形態に係る非回復型浮
動小数点除算器の剰余最終加算器の構成図を示す図であ
る。
動小数点除算器の剰余最終加算器の構成図を示す図であ
る。
【図３２】従来技術における加減算を行った後に論理和
回路により結果ゼロ判定を行う例を示す図である。
回路により結果ゼロ判定を行う例を示す図である。
【図３３】桁上げ仮定区分加算器ごとの加算結果のゼロ
判定信号を桁上げ信号によって選択する従来例を示す図
である。
判定信号を桁上げ信号によって選択する従来例を示す図
である。
【図３４】桁上げ連鎖を伴わない加算結果ゼロ判定回路
の従来例を示す図である。
の従来例を示す図である。
【図３５】従来の構成による３ビット長加算器を用いた
商デジット選択手段の構成例を示す図である。
商デジット選択手段の構成例を示す図である。
【図３６】従来の構成による３ビット長加算器を用いた
商デジット選択／決定手段に用いられる商デジット決定
ルールを示す図である。
商デジット選択／決定手段に用いられる商デジット決定
ルールを示す図である。
【図３７】図１２の別の構成による部分剰余計算手段
（ＰＲＦ）の構成例を示す図である。
（ＰＲＦ）の構成例を示す図である。
１１，１２ セットアップ／リセット信号同時伝搬範囲 ４４ 平方根開平用演算データ生成手段 ４６ 商デジット逐次変換部 １０１ ３ビット長加算手段 １０２ 論理和生成手段 １０３ 商デジット決定手段 １１１，２１１，３１１ ビット位置指示手段 １１２，２１２，３１２ 商デジット集合（桁上げ有
り）記憶手段 １１３，２１３，３１３ 商デジット集合（桁上げ無
し）記憶手段 １１４，２２４ 商デジット処理手段（ＰＱＲ） １１５，２１５ 開平用データ生成手段（ＲＭＦ） １２１ 部分剰余記憶手段 １２２ 除数デジット記憶手段（ＤＤＭ） １２３，２２３ 商デジット選択手段（ＱＳＬ） １２４ 桁上げ保存加算手段（ＣＳＡ） １２５ 除算／平方根演算選択手段 １２６ 被加数選択手段 １３１，２３１ 次デジット仮定部分剰余予測手段（Ｏ
ＶＬＰ） １３２，２３２ 部分剰余計算手段（ＰＲＦ） １４１ セットアップ信号生成手段 １４２ セットアップ／リセット手段 １４３ 演算完了信号生成手段 １５１，２３３，１７１，１５２ 信号選択手段（ＭＵ
Ｘ） １５５ 桁上げ保存加算手段（ＣＳＡ） １５９ １ビットシフタ １６２ 論理和生成手段（ＯＲ） ２５１ ４ビット桁上げ仮定加算結果ゼロ判定回路 ２５２，３５６，３７１ 選択手段（セレクタ） ２５３ 最終判定手段（ＡＮＤ） ２５４ 選択信号発生回路 ３５１ 論理積生成手段（ＡＮＤ） ３５５ 否定的論理和生成手段（ＮＯＲ） ３５３，３５４ 排他的論理和否定手段（ＸＮＯＲ） ３５２ 否定的論理和生成手段（ＮＯＲ）
り）記憶手段 １１３，２１３，３１３ 商デジット集合（桁上げ無
し）記憶手段 １１４，２２４ 商デジット処理手段（ＰＱＲ） １１５，２１５ 開平用データ生成手段（ＲＭＦ） １２１ 部分剰余記憶手段 １２２ 除数デジット記憶手段（ＤＤＭ） １２３，２２３ 商デジット選択手段（ＱＳＬ） １２４ 桁上げ保存加算手段（ＣＳＡ） １２５ 除算／平方根演算選択手段 １２６ 被加数選択手段 １３１，２３１ 次デジット仮定部分剰余予測手段（Ｏ
ＶＬＰ） １３２，２３２ 部分剰余計算手段（ＰＲＦ） １４１ セットアップ信号生成手段 １４２ セットアップ／リセット手段 １４３ 演算完了信号生成手段 １５１，２３３，１７１，１５２ 信号選択手段（ＭＵ
Ｘ） １５５ 桁上げ保存加算手段（ＣＳＡ） １５９ １ビットシフタ １６２ 論理和生成手段（ＯＲ） ２５１ ４ビット桁上げ仮定加算結果ゼロ判定回路 ２５２，３５６，３７１ 選択手段（セレクタ） ２５３ 最終判定手段（ＡＮＤ） ２５４ 選択信号発生回路 ３５１ 論理積生成手段（ＡＮＤ） ３５５ 否定的論理和生成手段（ＮＯＲ） ３５３，３５４ 排他的論理和否定手段（ＸＮＯＲ） ３５２ 否定的論理和生成手段（ＮＯＲ）
Claims (18)
- 【請求項１】 部分剰余を和（Ｓｕｍ）と桁上げ（Ｃａ
ｒｒｙ）の２つの数デジットの和によって表現し、反復
型アルゴリズムに基づいた除算若しくは平方根の演算を
行う演算器であって、 前記部分剰余の２つの数デジットの上位１ビット目乃至
３ビット目における加算結果を得る加算手段と、 前記部分剰余の２つの数デジットの上位４ビット目にお
ける論理和を得る論理和生成手段と、 前記加算手段と、前記論理和生成手段との演算結果に基
づいて次の商デジットの決定を行う商デジット決定手段
と、 を有する商デジット選択回路を具備することを特徴とす
る演算器。 - 【請求項２】 前記商デジット決定手段は、前記加算手
段の演算結果における最上位ビットの１ビットをもっ
て、商デジットの符号を決定する商デジット符号生成部
と、 前記加算手段の演算結果において３ビットの値が全て１
である場合、又は、前記加算手段の演算結果において３
ビットの値が全て０であり、かつ前記論理和生成手段の
論理和演算結果の値が０である場合には商デジットの値
を０と決定し、この商デジットの値を０と決定される場
合以外の場合には商デジットの絶対値を１と決定する商
デジット絶対値生成部と、 を具備することを特徴とする請求項１記載の演算器。 - 【請求項３】 冗長数表現による商デジットを用いる反
復アルゴリズムに基づいた平方根の演算器であって、 演算が行われている商デジットのビット位置を記憶する
ビット位置指示手段と、 下位からの桁上げがあるものと仮定した場合の非冗長表
現された商デジットを表現する桁上げ有りの商デジット
集合記憶手段と、 下位からの桁上げがないものと仮定した場合の非冗長表
現された商デジットを表現する桁上げ無しの商デジット
集合記憶手段と、 前記ビット位置指示手段、前記桁上げ有りの商デジット
集合記憶手段、及び前記桁上げ無しの商デジット集合記
憶手段の結果を用いて、平方根開平演算に用いられるデ
ータを生成する開平用データ生成手段と、 前記ビット位置指示手段、前記桁上げ有りの商デジット
集合記憶手段、前記桁上げ無しの商デジット集合記憶手
段、及び次に得られる商デジットにより、桁上げ有り及
び無しに対応する商デジット集合を生成する商デジット
処理手段と、 を有する平方根開平演算データ生成回路を具備すること
を特徴とする演算器。 - 【請求項４】 前記開平用データ生成手段は、 前記ビット位置指示手段、前記桁上げ有りの商デジット
集合記憶手段、及び前記桁上げ無しの商デジット集合記
憶手段の結果を用いて、平方根開平演算に用いられるデ
ータを生成する際に、 前記ビット位置指示手段の出力に制約条件を課すことを
特徴とする請求項３記載の演算器。 - 【請求項５】 部分剰余を和（Ｓｕｍ）と桁上げ（Ｃａ
ｒｒｙ）の２つの数デジットの和によって表現し、反復
型アルゴリズムに基づいた平方根の演算器であって、 前記部分剰余の和と桁上げの２つの数デジットを記憶す
る部分剰余記憶回路と、 前記部分剰余の２つの数デジットの上位１ビット目乃至
３ビット目における加算結果を得る加算手段と、前記部
分剰余の２つの数デジットの上位４ビット目における論
理和を得る論理和生成手段と、前記加算手段と前記論理
和生成手段との演算結果に基づいて次の商デジットの決
定を行う商デジット決定手段と、を具備する商デジット
選択回路と、 演算が行われている商デジットのビット位置を記憶する
ビット位置指示手段と、下位からの桁上げがあるものと
仮定した場合の非冗長表現された商デジットを表現する
桁上げ有りの商デジット集合記憶手段と、下位からの桁
上げがないものと仮定した場合の非冗長表現された商デ
ジットを表現する桁上げ無しの商デジット集合記憶手段
と、前記ビット位置指示手段、前記桁上げ有りの商デジ
ット集合記憶手段、及び前記桁上げ無しの商デジット集
合記憶手段の結果を用いて、平方根開平演算に用いられ
るデータを生成する開平用データ生成手段と、前記ビッ
ト位置指示手段、前記桁上げ有りの商デジット集合記憶
手段、前記桁上げ無しの商デジット集合記憶手段、及び
次に得られる商デジットにより、桁上げ有り及び無しに
対応する商デジット集合を生成する商デジット処理手段
とを有する平方根開平演算データ生成回路と、 この平方根開平演算データ生成回路の出力に対し、前記
商デジット選択回路により決定された商デジットによ
り、前記平方根開平演算データ生成回路の出力を選択
し、前記部分剰余に対して加算あるいは減算を行うデー
タを生成する被加数選択回路と、 この被加算数選択回路で生成されたデータ及び前記部分
剰余記憶回路にて記憶された部分剰余を前記商デジット
選択回路からの加減算指示信号の指示により演算を行
い、前記部分剰余記憶回路に出力する桁上げ保存加算手
段と、 を具備することを特徴とする演算器。 - 【請求項６】 部分剰余を和（Ｓｕｍ）と桁上げ（Ｃａ
ｒｒｙ）の２つの数デジットの和によって表現し、反復
型アルゴリズムに基づいた平方根演算及び除算の演算器
であって、 前記部分剰余の和と桁上げの２つの数デジットを記憶す
る部分剰余記憶回路と、 前記部分剰余の２つの数デジットの上位１ビット目乃至
３ビット目における加算結果を得る加算手段と、前記部
分剰余の２つの数デジットの上位４ビット目における論
理和を得る論理和生成手段と、前記加算手段と前記論理
和生成手段との演算結果に基づいて次の商デジットの決
定を行う商デジット決定手段と、を具備する商デジット
選択回路と、 演算が行われている商デジットのビット位置を記憶する
ビット位置指示手段と、下位からの桁上げがあるものと
仮定した場合の非冗長表現された商デジットを表現する
桁上げ有りの商デジット集合記憶手段と、下位からの桁
上げがないものと仮定した場合の非冗長表現された商デ
ジットを表現する桁上げ無しの商デジット集合記憶手段
と、前記ビット位置指示手段、前記桁上げ有りの商デジ
ット集合記憶手段、及び前記桁上げ無しの商デジット集
合記憶手段の結果を用いて、平方根開平演算に用いられ
るデータを生成する開平用データ生成手段と、前記ビッ
ト位置指示手段、前記桁上げ有り及び桁上げ無しの商デ
ジット集合記憶手段の結果を用いて商デジット集合を生
成する商デジット処理手段とを有する平方根開平演算デ
ータ生成回路と、 除数デジットを記憶する除数デジット記憶回路と、 前記開平用データ生成回路若しくは前記除算デジット記
憶回路のデータを選択して出力する除算／平方根演算選
択回路と、 この除算／平方根演算選択回路にて出力されたデータに
対し、前記商デジット選択回路により決定された商デジ
ットにより、前記部分剰余に対して加算あるいは減算を
行うデータを生成する被加数選択回路と、 この被加算数選択回路で生成されたデータ及び前記部分
剰余記憶回路にて記憶された部分剰余を前記商デジット
選択回路からの加減算指示信号の指示により演算を行
い、前記部分剰余記憶手段に出力する桁上げ保存加算回
路と、 を具備することを特徴とする演算器。 - 【請求項７】 部分剰余を和（Ｓｕｍ）と桁上げ（Ｃａ
ｒｒｙ）の２つの数デジットの和によって表現し、反復
型アルゴリズムに基づいた平方根の演算器であって、 演算が行われている商デジットのビット位置を記憶する
ビット位置指示手段と、下位からの桁上げがあるものと
仮定した場合の非冗長表現された商デジットを表現する
桁上げ有りの商デジット集合記憶手段と、下位からの桁
上げがないものと仮定した場合の非冗長表現された商デ
ジットを表現する桁上げ無しの商デジット集合記憶手段
と、前記ビット位置指示手段、前記桁上げ有りの商デジ
ット集合記憶手段、及び前記桁上げ無しの商デジット集
合記憶手段の結果を用いて、平方根開平演算に用いられ
るデータを生成する開平用データ生成手段と、前記ビッ
ト位置指示手段、前記桁上げ有り及び桁上げ無しの商デ
ジット集合記憶手段の結果を用いて商デジット集合を生
成する商デジット処理手段とを有する平方根開平演算デ
ータ生成回路と、 前記平方根開平演算データ生成回路の出力に対し、現在
演算を行っている商デジットを仮定して次の部分剰余の
値を予測する次デジット仮定部分剰余予測手段と、 前記仮定した商デジットが決定された時点で前記次デジ
ット仮定部分剰余予測手段からの予測結果信号を選択す
る信号選択手段と、 この選択された結果に対して商デジットの選択を行う商
デジット選択手段と、 部分剰余の計算を行う部分剰余計算手段と、 を具備することを特徴とする演算器。 - 【請求項８】 前記演算器は、 除数デジットを記憶する除数デジット記憶回路をさらに
備えることで、除算若しくは平方根の演算を行うことを
特徴とする請求項７記載の演算器。 - 【請求項９】 前記部分剰余計算手段、前記信号選択手
段、前記商デジット選択手段、前記平方根開平演算デー
タ生成回路、次商デジット仮定部分剰余予測手段とを少
なくとも具備するセットアップ／リセット信号同時伝搬
範囲を複数個縦続接続し、 該複数個のセットアップ／リセット信号同時伝搬範囲の
ひとつである第１のセットアップ／リセット信号同時伝
搬範囲の次段以降に位置する第２のセットアップ／リセ
ット信号同時伝搬範囲が有する前記部分剰余計算手段、
前記商デジット選択手段、及び前記商デジット処理手段
の少なくとも１つの演算の終了結果を検出して演算完了
信号を生成する演算完了信号生成手段と、 この演算完了信号生成手段で生成された第２のセットア
ップ／リセット信号同時伝搬範囲の演算の終了結果の信
号を用いて、当該第１のセットアップ／リセット信号同
時伝搬範囲に、演算に対するセットアップ並びに次回の
演算に備えたリセットの動作を行うセットアップ／リセ
ット手段と、 をさらに備えることを特徴とする請求項７記載の演算
器。 - 【請求項１０】 部分剰余を和（Ｓｕｍ）と桁上げ（Ｃ
ａｒｒｙ）の２つの数デジットの和によって表現し、基
数が２である反復型アルゴリズムに基づいた除算若しく
は平方根の演算を行う演算器であって、 前記部分剰余の２つの数デジットの上位１ビット目乃至
３ビット目における加算結果Ｄ０，Ｄ１，Ｄ２を得る加
算手段と、 前記加算結果における下位１ビット、及び前記部分剰余
数デジットの上位４ビット目における２つのデジットの
論理和Ｄ３を得る論理和生成手段と、 前記加算手段と、前記論理和生成手段との演算結果に基
づいて次の商デジットの決定を行う商デジット決定手段
と、 を有する商デジット選択回路を具備し、部分剰余の上位
３ビットに対する加算結果を上位から順にＤ０，Ｄ１，
Ｄ２とすることを特徴とする演算器。 - 【請求項１１】 前記商デジット決定手段は、 Ｄ０，Ｄ１，Ｄ２が全て１であるか、Ｄ０，Ｄ１，Ｄ３
が全て０である場合に商デジットを０とし、Ｄ０が０で
あって、Ｄ１かＤ３の何れかが１である場合に商デジッ
トを＋１とし、Ｄ０が１であって、Ｄ１かＤ２の何れか
が０である場合に商デジットを−１とし、それぞれの場
合について商デジットを出力するように構成することを
特徴とする請求項１０記載の演算器。 - 【請求項１２】 前記商デジット決定手段は、 Ｄ０が０である場合には商デジットの符号をプラスと
し、１である場合にはマイナスとすることで商デジット
の符号を決定する商デジット符号生成部と、 Ｄ０，Ｄ１，Ｄ３が全てゼロであるか、Ｄ０，Ｄ１，Ｄ
２が全て１である場合には商デジットの絶対値をゼロと
し、そうでない場合には絶対値を１と決定する商デジッ
ト絶対値生成部と、 を具備したことを特徴とする請求項１０記載の演算器。 - 【請求項１３】 商デジットを逐次冗長数−非冗長数の
変換を行うことで、反復型アルゴリズムに基づいた除算
若しくは平方根の演算を行う演算器であって、 現在演算が行われている商デジットのビット位置を、そ
の位置に相当するビットだけ値が他とは異なっているよ
うな形式を用いて記憶するビット位置指示手段と、 次の商デジットの値が正であることを仮定した場合の非
冗長数表現された商デジットを表現する商デジット集合
（次商デジット正）記憶手段と、 次の商デジットの値が負であることを仮定した場合の非
冗長数表現された商デジットを表現する商デジット集合
（次商デジット負）記憶手段と、 次に得られる商デジットに対応する商デジット集合を生
成する商デジット処理手段とをそれぞれ２以上の所定の
段数だけ縦続接続する商デジット逐次変換部を具備する
ことを特徴とする演算器。 - 【請求項１４】 前記それぞれの商デジット逐次変換部
は、前記第１および第２の商デジット集合記憶手段およ
び、前記ビット位置手段の結果を用いて開平用データを
生成する開平用データ生成手段をそれぞれ具備し、該商
デジット逐次変換部と該開平用データ生成手段とで平方
根開平演算データ生成手段を構成し、該平方根開平演算
データ生成手段が前記所定の段数縦続接続することを特
徴とする請求項１３記載の演算器。 - 【請求項１５】 前記それぞれの段の平方根開平演算デ
ータ生成手段の出力に対し、現在演算を行っている商デ
ジットを仮定して次の部分剰余を予測する次デジット仮
定部分剰余予測手段と、 該次デジット仮定部分剰余予測手段からの予測結果信号
を選択する第１の信号選択手段と、 この選択された結果に対して商デジットの選択を行う商
デジット選択手段と、をさらに備えることを特徴とする
請求項１４記載の演算器。 - 【請求項１６】 前記開平用データと、除算における除
数データとを切り替えて出力する第２の信号選択手段を
さらに備えることで同一のハードウェアを共有しなが
ら、開平および除算演算を行うことを特徴とする請求項
１４又は１５記載の演算器。 - 【請求項１７】 ２つのデータを、２以上のビット長を
有するブロックに複数分割して加算若しくは減算結果の
ゼロ判定を行う回路を具備する演算器において、 前記２つのデータであって、前記複数のブロックに分割
されたデータの加算若しくは減算の結果を、前記複数の
ブロックのうち所定のブロックの下位のブロックからの
桁上げの有無により２通りのゼロ判定を行うゼロ判定手
段と、 前記各ブロック毎にそれぞれ接続されたこのゼロ判定回
路の２通りの出力、及び前記所定のブロックの下位のブ
ロックからの桁上げ信号を入力し、この桁上げ信号によ
り前記ゼロ判定回路の出力を選択する信号選択手段と、 この各ブロック毎の信号選択手段の出力全体で論理和又
は論理積をとり、加減算結果の最終的な前記２つのデー
タのゼロ判定を行うこと最終判定手段を有する加減算結
果ゼロ判定回路と、を具備することを特徴とする演算
器。 - 【請求項１８】 前記ゼロ判定手段は、前記２つのデー
タの該当するブロックの所定のビットの論理積信号を出
力する第１の論理積回路と、 前記２つのデータの該当するブロックの所定のビットの
論理和の否定信号を出力する否定的論理和回路と、 前記２つのデータの該当するブロックの所定のビットの
排他的論理和否定信号を出力する第１の排他的論理和否
定回路と、 前記所定のビットの上位ビットの排他的論理和否定信号
を出力する第２の排他的論理和否定回路と、 前記第１の排他的論理和否定回路と前記第２の排他的論
理和否定回路との否定的論理和信号を出力する第２の否
定的論理和回路と、 前記第１の論理積回路の出力と否定的論理和回路の出力
とを、前記第２の排他的論理和否定回路の出力により選
択して出力する選択回路と、を有し、 前記選択回路の出力を前記所定のブロックの下位のブロ
ックからの桁上げ無しのゼロ判定信号とし、前記第２の
排他的論理和回路の出力を前記所定のブロックの下位の
ブロックからの桁上げ有りのゼロ判定信号とすることを
特徴とする請求項１７記載の演算器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
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| JP31930495A JP3609512B2 (ja) | 1994-12-15 | 1995-12-07 | 演算器 |
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Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31223894 | 1994-12-15 | ||
| JP7-180141 | 1995-07-17 | ||
| JP6-312238 | 1995-07-17 | ||
| JP18014195 | 1995-07-17 | ||
| JP31930495A JP3609512B2 (ja) | 1994-12-15 | 1995-12-07 | 演算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0991270A true JPH0991270A (ja) | 1997-04-04 |
| JP3609512B2 JP3609512B2 (ja) | 2005-01-12 |
Family
ID=27324801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31930495A Expired - Fee Related JP3609512B2 (ja) | 1994-12-15 | 1995-12-07 | 演算器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5798955A (ja) |
| EP (1) | EP0717350A3 (ja) |
| JP (1) | JP3609512B2 (ja) |
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| JP2010102351A (ja) * | 2003-05-16 | 2010-05-06 | Analog Devices Inc | 複合ガロア体エンジンおよびガロア体除算器および平方根エンジンおよび方法 |
| US11669304B2 (en) | 2021-02-08 | 2023-06-06 | Kioxia Corporation | Arithmetic device and arithmetic circuit for performing multiplication and division |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0717350A3 (en) | 1996-10-23 |
| EP0717350A2 (en) | 1996-06-19 |
| US5798955A (en) | 1998-08-25 |
| JP3609512B2 (ja) | 2005-01-12 |
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