JP3493085B2 - 演算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は演算器に関し、特
に、効率的にプログラムシーケンスを終了させることの
できる演算器に関する。

【０００２】

【従来の技術】演算器のなかで、除算器は大きく反復型
演算器と収束型演算器とに分けることができる。反復型
演算器は、筆算の原理に基づき、被除数を減算して商デ
ィジットを決定していく方式である。また、収束型演算
器は多項式で表現された漸化式を比較的高速な乗算器や
加減算器を用いて繰り返し演算する事により、商を収束
値として求める。収束型除算の多くのアルゴリスムは、
２次の収束係数を持つため収束が早く、適当に初期値の
有効数字をとれば、反復型よりも高速である。

【０００３】図５は、典型的な収束型除算器の例であ
る。主要な構成は、冗長２進数系で行う乗算器であり、
ハードウエアを共有して演算を行うようにしてある。こ
こで、冗長２進数は、正のディジットと負のディジット
とを表す２つの２進数の組によって表現される。乗算
器、除算器の具体的な構成やその動作に関しては、以下
の文献に種々開示されている。

【０００４】乗算に関して 高木 直史、安浦 寛人、矢島 修三：“冗長２進加算
木を用いたＶＬＳＩ向き高速乗算器”，電子通信学会論
文誌、Ｖｏｌ．Ｊ６６−Ｄ Ｎｏ．６，ｐｐ．６８３−
６９０，１９８３．６． 除算・開平演算器に関して 高木 直史、矢島 修三：“冗長２進乗算器を用いた高
速２進除算及び開平”，電子通信学会論文誌、Ｖｏｌ．
８５Ｎｏ．３２０，ｐｐ．４５−５０，１９８６．３． H.Kabuo, et al.:“Accurate Rounding Scheme for the
Newton-Raphson Method Using Redundant Binary Rapr
esentation, ”IEEE Trans. on COMPUTERS, Vol.43, N
o.1, Jan. 1994. 一般的な収束型の除算器は、Newton-Raphson法（以下、
ニュートン法と略）を冗長２進数を用いて実装してい
る。ニュートン法は、以下のような漸化式を繰り返し計
算することによって除数Ｙの逆数Ｒ［ｎ］を求め、Ｒ
［ｎ］に被除数Ｘをかけることにより商Ｄを求める。こ
こで［ｎ］は反復演算の反復回数を表す。Ｒ［０］は、
除数Ｙの逆数の初期値（近似値）である。初期値とし
て、８ビットの精度があれば、ＩＥＥＥ７５４規格が定
める倍精度の除算を行うには、３回の反復演算を行えば
よい。

【０００５】

【数１】 Ｒ［０］ ＝１／Ｙ （１） Ｒ［ｎ＋１］＝Ｒ［ｎ］×（２−Ｙ・Ｒ［ｎ］） （２） Ｄ ＝Ｘ×Ｒ［ｎ］ （３） 従って、一般的な収束型の除算器においては乗算器が必
要となるが、この乗算器は相当量のハードウエアを必要
とするため、除算及び乗算を行うにあたっては、乗算器
を共有して実装する場合が多い。

【０００６】具体的な乗・除算器の構成を図５に示す。
１００，１０１，１０２，１０３，１０４は、パイプラ
インレジスタである。１２０は、除数の逆数の初期値
（近似値）を格納するメモリである。このメモリ１２０
は、パイプラインレジスタ１００に格納された乗数の上
位８ビットをアドレスとして入力すると８ビットの精度
の逆数を出力するようにしてある。乗算ツリーは、２進
→冗長２進数変換回路１２１と、２次のブース・リコー
ダ１２２と、部分積生成器（図示せず）と、部分積を加
算する冗長２進数系の部分積加算ツリー１２３とを備え
ている。２進→冗長２進数変換回路１２１は，２進数の
オペランドＸを冗長２進数に変換する。ブースのリコー
ダ１２２は、入力として冗長２進フォームを許す。部分
積加算ツリー１２３に入力され、冗長２進数に変換され
たオペランドＸの０，１，２倍を生成する。部分積加算
ツリー１２３は、冗長２進加算器の２進木で構成されて
いる。１２４は、減算器であり式（２）のカッコ内の計
算、すなわち、定数からの減算を行う。冗長２進数で計
算を行っているため、実際にはインバータより構成され
ている。１２５は１１２ビット加算器であり、冗長２進
フォームで表された演算中間値を通常の２進数に変換す
るために用いられる。

【０００７】次に、図５に示した乗・除算器の動作につ
いて説明する。この乗・除算器は、２ステージのパイプ
ライン構成を有するものである。

【０００８】まず、乗算は、線形（リニア）なパイプラ
インを構成し、２ステージで乗算を終了するものであ
る。第１ステージでは、２進・冗長２進変換回路１２１
にて冗長２進数への変換を行い、冗長２進・２進ブース
・リコーダ１２２にてブースのリコードと部分積の生成
し、部分積加算ツリー１２３にて部分積加算を行い、演
算中間結果２０５を冗長２進数で求める。その結果はパ
イプラインレジスタ１０２，１０３に格納される。第２
ステージでは、冗長２進→２進変換回路１２５にて冗長
２進数→２進数変換、丸め処理を行う。

【０００９】一方、除算は、第１、及び第２ステージで
２つのループを構成し、反復演算を行って演算を終了す
る。次に、図５に示した演算器を用いて、どのように除
算が行われるかを第６図のタイミング図を参照しながら
説明する。除算は１０ステップで実行を完了する。

【００１０】ステップ１：初期値Ｒ［０］をメモリ１２
０より読み出す ステップ２：除数ＹとＲ［０］を部分積加算ツリー１２
３で乗ずる／減算器１２４を用いて２より乗算結果Ｒ
［０］・Ｙを引く ステップ３：初期値Ｒ［０］とステップ２の演算結果を
乗ずる（演算結果をＲ［１］とする） ステップ４：除数ＹとＲ［１］を部分積加算ツリー１２
３で乗ずる／減算器１２４を用いて２より乗算結果Ｒ
［１］・Ｙを引く／加算器１２５を用いてＲ［１］を冗
長２進フォームより２進に変換する ステップ５：２進数に変換されたＲ［１］とステップ４
の演算結果を乗ずる（演算結果をＲ［２］とする） ステップ６：除数ＹとＲ［２］を部分積加算ツリー１２
３で乗ずる／減算器１２４を用いて２より乗算結果Ｒ
［２］・Ｙを引く／加算器１２５を用いてＲ［２］を冗
長２進フォームより２進に変換する ステップ７：２進数に変換されたＲ［２］とステップ６
の演算結果を乗ずる（演算結果をＲ［３］とする） ステップ８：被除数ＸとＲ［３］を掛け、仮の商Ｄ’を
求める ステップ９：仮の商Ｄ’と除数Ｙを掛け、商の補正のた
めその結果と被除数Ｘを比較する ステップ１０：商Ｄ’を補正、丸めを行い正しい商Ｄを
求める このように収束型除算器の実際の実装においては、ハー
ドウェア量を削減するため、乗算器に少量のハードウェ
ア（例えば、初期値ＲＯＭ、パイプライン・レジスタ
等）を追加し、多くの部分を乗算器と共有した形で実装
することで乗・除算の両演算を行うようにした演算器が
多い。

【００１１】

【発明が解決しようとする課題】しかしながら、上述の
演算器においては、除算が実行されている間は、除算命
令に乗算器を占有されてしまうので、他の演算を実行す
ることができない。除算は、反復演算であり、リニアな
パイプラインを構成していないため、除算実行時には、
後続の演算を投入することができない。従って、演算器
のスループットは、著しく低下する。前述の例では、除
算は１０クロックを掛けて行われる。従って、スループ
ットは９クロックである。つまり、乗算では、クロック
毎に演算を開始・終了することができるが（スループッ
ト１）、除算を行うと、除算開始９クロック後でない
と、後続の演算を開始することができない。

【００１２】以上のように従来の演算器、特に収束型の
演算器においては、乗算器と共有した形で乗算器に実装
するため、除算を行っている間は除算によって乗算器が
占有され後続の乗算を実行することができない。このこ
とにより、演算パイプラインが停止してしまうため、処
理性能の著しい低下を招くという問題点があった。

【００１３】本発明は以上のような問題点を鑑みて成さ
れたものであり、その目的とするところは、効率的にプ
ログラムシーケンスを終了させる演算器を提供すること
にある。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明の特徴は、第１の演算を行う第１の演算
手段と、この第１の演算手段の構成の一部または全部を
共有しており、前記第１の演算より長い演算時間を要す
る第２の演算を行い、前記第２の演算の実行中に演算を
中断する場合には、前記第２の演算の中間情報を出力す
る第２の演算手段と、前記第２の演算の実行中に演算を
中断した場合には、少なくとも前記第２の演算手段が出
力する中間情報を記憶する中間値記憶手段と、前記第１
の演算若しくは前記第２の演算のいずれの演算を行うか
の選択制御信号を出力する演算選択制御手段と、この演
算選択制御手段の選択制御信号に従って、前記第２の演
算の実行中に前記第１の演算を行う前記選択制御信号を
入力した場合には、前記第２の演算を中断して、前記第
２の演算を行う演算器から前記第１の演算手段を用いて
第１の演算を行う演算器へ構成を切替え、前記第１の演
算が終了後に前記第２の演算手段を用いて前記第２の演
算を行う演算器に構成を切替える演算器再構成手段と、
を有し、前記第２の演算手段は、前記演算器再構成手段
により第２の演算器に切替えられた場合に、前記中間値
記憶手段に記憶された前記中間情報を入力して前記第２
の演算を再開することである。

【００１５】上記第１の発明の構成では、第１の演算手
段と第２の演算手段が共有する場合であって、第２の演
算の実行中に第１の演算を行う必要が生じた場合には、
中間値記憶手段に第２の演算手段の中間情報を保持して
おく。また、演算器再構成手段により第２の演算を行う
演算器から前記第１の演算手段を用いて第１の演算を行
う演算器へ構成を切替えるようにして先に第１の演算を
追い越し実行するようにする。次に、第１の演算が終了
した後には、演算器再構成手段により再び第２の演算器
に構成される。そして、中間値記憶手段に保持されてい
た中間情報を入力することにより、中断されていた第２
の演算の実行が続行されるようにしてある。これによ
り、演算の停止を回避して、処理性能の著しい低下を防
止するので、効率的にプログラムシーケンスを終了させ
ることができるのである。

【００１６】ここで、前記中間情報には、第２の演算の
中間値が含まれ、また、演算の状態のパラメータ等をも
含めたものとしてもよい。

【００１７】また、前記第１の演算は、整数または浮動
小数点数の乗算であり、前記第２の演算は、整数若しく
は浮動小数点数の除算または開平演算であることが好ま
しい。

【００１８】また、前記演算器は、所定のステージを有
するパイプライン構造を有し、前記中間値記憶手段は、
前記第１の演算手段が出力する中間情報を記憶する第１
のパイプラインレジスタと、前記第２の演算手段が出力
する中間情報を記憶する第２のパイプラインレジスタと
を備え、演算選択制御手段は、演算命令を入力して前記
第１の演算若しくは前記第２の演算のいずれかの演算を
行うかの選択制御信号を前記ステージ毎に出力し、前記
演算器再構成手段は、前記選択制御信号に従って、前記
第２の演算の実行中に前記第１の演算を行う前記選択制
御信号を入力した場合には、前記第２の演算を中断し、
前記第２の演算手段を用いて第２の演算を行う演算器か
ら前記第１の演算の有効な命令及びオペランドが入力さ
れたステージのみが第１の演算を行う演算器へ構成を切
替え、前記第１の演算が終了後に前記第２の演算を行う
演算器に前記ステージ毎に構成を切替えるようにするこ
とが好ましい。

【００１９】上記構成では、上記演算器をパイプライン
構成となるようにしてある。これにより、さらに効率的
にプログラムシーケンスを終了させることができるよう
になるのである。

【００２０】また、上記目的を達成するため、第２の発
明の特徴は、第１の入力値を保持する第１の保持手段
と、第２の入力値を保持する第２の保持手段と、入力さ
れた値についての乗算を行う乗算器と、この乗算器の出
力を用いて所定の減算を行う減算器と、この減算器の出
力を保持する減算器結果保持手段と、を備えて、乗算ま
たは除算若しくは開平演算を行う演算器において、第３
の入力値を保持する第３の保持手段と、前記第１の入力
値若しくは前記第３の入力値の選択して前記乗算器に出
力する第１の選択手段と、第４の入力値を保持する第４
の保持手段と、前記第２の入力値若しくは前記第４の入
力値の選択して前記乗算器に出力する第２の選択手段
と、演算器が除算または開平演算を中断して乗算を行う
場合には、前記減算器の出力を保持する第５の保持手段
と、演算器が乗算を行う際には、減算器結果保持手段の
出力を選択し、前記演算器が除算または開平演算を再開
する場合には、前記第５の保持手段の出力を選択する第
３の選択手段と、を備えることである。

【００２１】前記演算器は、所定のステージを有するパ
イプライン構造を有し、前記第１の保持手段、前記第２
の保持手段、前記減算器結果保持手段、前記第３の保持
手段、前記第４の保持手段、及び前記第５の保持手段
は、パイプラインレジスタであることが好ましい。

【００２２】上記第２の発明の構成では、乗算器に少量
のハードウェアを追加、特に乗算用と除算用、それぞれ
専用のパイプラインレジスタを設けた収束型除算器を構
成し、乗算を行うときには乗算専用のパイプライン・レ
ジスタを用いて、リニアなパイプラインを構成し、乗算
をパイプライン動作で実行し、また除算を行う場合は除
算専用のパイプライン・レジスタに切り替えて、ループ
を含む非線形（アンリニア）なパイプラインを構成し、
反復演算を繰り返すことにより除算を実行する。また、
除算実行中に乗算を行う必要が生じた場合には、直ちに
除算専用パイプライン・レジスタから、乗算専用パイプ
ライン・レジスタに切り替えられ、リニアなパイプライ
ンを構成して乗算器に再構成され、後続の乗算を先に追
い越し実行する。この間、除算の中間値は除算専用パイ
プライン・レジスタに保持される。乗算がパイプライン
を通り過ぎると、通過終了したステージから順に乗算専
用パイプラインレジスタは除算専用パイプラインレジス
タに切り替わり、除算器に再々構成される。そして、一
時的に中止されていた除算の実行が続行されるようにし
てある。

【００２３】これにより、演算パイプラインが停止を回
避して、処理性能の著しい低下を防止するので、効率的
にプログラムシーケンスを終了させることができるので
ある。

【００２４】

【発明の実施の形態】以下、本発明に係る演算器につい
て図面を用いて説明する。図１は、本発明の構成を示す
ブロック図である。本発明に係る演算器は、第１の演算
を行う第１の演算手段１と、第１の演算手段１の構成の
一部または全部を共有しており、第１の演算より長い演
算時間を要する第２の演算を行い、第２の演算の実行中
に演算を中断する場合には、前記第２の演算の中間情報
を出力する第２の演算手段５と、第２の演算手段５が出
力する中間情報を記憶する中間値記憶手段７と、第１の
演算若しくは第２の演算のいずれの演算を行うかの選択
制御信号を出力する演算選択制御手段９と、演算選択制
御手段９の選択制御信号に従って、第２の演算の実行中
に第１の演算を行う前記選択制御信号を入力した場合に
は、第２の演算を中断し、第２の演算を行う演算器から
第１の演算手段１を用いて第１の演算を行う演算器へ構
成を切替え、第１の演算が終了後に第２の演算手段５を
用いて第２の演算を行う演算器に構成を切替える演算器
再構成手段１１とを有し、第２の演算手段５は、演算器
再構成手段１１により第２の演算器５に切替えられた場
合に、中間値記憶手段７に記憶された中間情報を入力し
て第２の演算を再開するようにしてある。

【００２５】図２，図３は、本発明に関する具体的な実
施形態を示したものである。まず、図２を参照して、本
実施形態の構成について詳しく説明する。本除算器は、
乗算器に少量のハードウェアを追加して、除算器を構成
している。基になる乗算器は、冗長２進数系を用いて乗
算を行う。乗算はリニアなパイプラインを構成し２ステ
ージ（Ｅ１，Ｅ２）で乗算を終了する。また、除算は、
第１（Ｅ１）、第２（Ｅ２）ステージで２つのループを
構成し、反復演算を行って演算を終了する。図１に示す
本発明の実施形態は、図５に示した従来の乗・除算器に
ハードウェアを追加したものである。すなわち、パイプ
ライン・レジスタ１０５〜１０９、選択回路１１２〜１
１６、および演算選択制御回路（図３）を追加してあ
る。図３に示した演算選択制御回路に関しては、後で詳
しく説明する。

【００２６】１００〜１０９は、パイプラインレジスタ
である。ここで、パイプラインレジスタ１００〜１０４
は、乗算を行う場合に用い、またパイプラインレジスタ
１０５〜１０９は、除算を行う場合に用いるための専用
のレジスタである。パイプラインレジスタ１００，１０
１には乗算のオペランド、パイプラインレジスタ１０
２，１０３には冗長２進フォームの乗算結果の記憶に用
いられる。パイプラインレジスタ１０４には、２進フォ
ームの乗算結果が入力される。また、パイプラインレジ
スタ１０５，１０６は除算のオペランド、パイプライン
レジスタ１０７，１０８は冗長２進フォームの反復演算
の中間値、パイプラインレジスタ１０９は２進フォーム
の反復演算の中間値がそれぞれ記憶される。

【００２７】１１０〜１１６は選択回路である。選択回
路１１０は、メモリ１２０の出力、乗算オペランドＹ、
冗長２進フォーム反復中間値２０７を選択する。演算器
が乗算を実行する時は、乗算オペランドＹを選択する。
また、演算器が除算を実行する時は、第２サイクルのみ
メモリ１２０の出力を選択する。選択回路１１１は、被
除数Ｘと除数Ｙ（または、乗算オペランドＸ，Ｙ）、メ
モリ１２０の値、２進除算反復演算中間値の内、何れか
を選択する。乗算を行うときは、乗算オペランドＸを選
択する。除算を行うときは、最初のサイクルのみメモリ
１２０の出力を選択する。それ以外は、交互に除数Ｙま
たは２進反復中間値２０９を選択する。選択回路１１２
〜１１６は、乗算用パイプライン・レジスタと、除算用
パイプライン・レジスタの切り替えを行う。この切り替
えにより乗算器の構成と除算器の構成とを切り替えて実
行することができるようにしてある。また、１２０は、
除数の逆数の近似値を記憶したメモリである。除数の上
位８ビットをアドレスとして入力すると近似値を８ビッ
トの精度で出力する。

【００２８】また、１２１は、２進→冗長２進数変換器
である。１２２は、２次のブースリコーダであり、特
に、このリコーダは冗長２進数に直接リコードすること
ができる。１２３は、ＳＤ２進加算ツリーであり、ＳＤ
２進加算器が２進木状に構成されている。これら、ブー
スのリコーダ１２２、冗長２進数加算器ツリー１２３、
２進→冗長２進変換器１２１、により乗算ツリーが構成
されている。本乗算ツリーは、冗長２進数で加算を行
い、冗長２進数で乗算結果を出力する。乗算ツリーで
は、

【数２】 漸化式 Ｒ［ｎ＋］＝Ｒ［ｎ］×（２−Ｙ・Ｒ［ｎ］） の中の２つの乗算、すなわち、Ｒ［ｎ］
×（．．．．．）とＹ・Ｒ［ｎ］の計算を行う。１２４
は、減算器である。漸化式中の減算、すなわち、 ２−Ｙ・Ｒ［ｎ］ を行う。この演算は、定数からの減算であり、冗長２進
数を用いれば、インバータのみで構成することができ
る。加算器１２５では、冗長２進フォームの中間結果が
入力され、正ディジットから負ディジットを減算する事
により２進数に変換する。

【００２９】次に、本実施形態の演算器の動作につい
て、図４を用いて説明する。図４は、本実施形態の動作
のタイミングを説明するための図である。以下、実行の
様子について説明する。図４（ａ）は、乗算の追い越し
要求が発生しない場合、（ｂ）は乗算の追い越し要求が
あった場合の実行タイミング図である。

【００３０】まず、図４（ａ）について説明する。乗算
の追い越し要求が発生しない場合は、従来と同様に除算
が行われ、１０ステップで実行を終了する（ステップ１
〜１０）。このとき選択回路１１２〜１１６は、演算選
択制御手段により、全て除算用パイプライン・レジスタ
１０５〜１０９の出力を選択する。

【００３１】ステップ０：除算命令のデコード（デコー
ド・ステージ） ステップ１：初期値Ｒ［０］を初期値ＲＯＭより読み出
す ここでは、被除数Ｘ、除数Ｙがオペランドレジスタ１０
５，１０６にラッチされる。除数Ｙの上位８ビットが、
初期値ＲＯＭ１２０に入力され、除数Ｙの逆数の近似値
Ｒ［０］が出力される。

【００３２】ステップ２：除数ＹとＲ［０］を乗算ツリ
ー１２３で乗じ、減算器１２４により、２から乗算結果
Ｒ［０］・Ｙを引く ここでは、漸化式 ２−Ｙ・Ｒ［０］の計算を行う。ま
ず、レジスタ１０１より除数Ｙが乗算ツリーの入力Ａに
入力される。Ｙは、２進→冗長２進変換器１２１で冗長
２進数に変換される。一方、初期値Ｒ［０］は、ＲＯＭ
１２０より選択回路１１０を通して、乗算ツリーの入力
Ｂに入力される。乗算ツリーでは、２つの入力の積Ｒ
［０］・Ｙを計算する。この乗算結果は、冗長２進フォ
ームで求められる。この演算結果は、減算器１２４に入
力され、定数‘２’から、この乗算結果を減算する。こ
の結果は、レジスタ１０７，１０８に入力される。

【００３３】ステップ３：初期値Ｒ［０］とステップ２
の演算結果を乗ずる（演算結果をＲ［１］とする） ここでは、初期値Ｒ［０］と乗ずるため、レジスタ１０
７，１０８に格納されたステップ２の結果は、乗算ツリ
ーの入力Ｂに入力され、冗長２進数のままブースのリコ
ーダでリコードされる。この結果を用いて、初期値Ｒ
［０］との乗算を行う。演算結果冗長２進Ｒ［１］はレ
ジスタ１０７，１０８に記憶される。以上で一回の反復
を終了する。

【００３４】ステップ４：除数ＹとＲ［１］を乗じ、減
算器１２４を用いて２から乗算結果Ｒ［１］・Ｙを引く
／加算器１２５を用いてＲ［１］を冗長２進フォームよ
り２進に変換する ここでは、漸化式 ２−Ｙ・Ｒ［０］の計算を行う。ま
ず、レジスタ１０５より除数Ｙが乗算ツリーの入力Ａに
入力される。Ｙは、２進→冗長２進変換器１２１で冗長
２進数に変換される。一方、冗長２進Ｒ［１］は、レジ
スタ１０７，１０８より選択回路１１０を通して、乗算
ツリーの入力Ｂに入力される。乗算ツリーでは、２つの
入力の積Ｒ［１］・Ｙを計算する。この乗算結果は、冗
長２進フォームで求められ、減算器１２４に於いて定数
‘２’よりこの乗算結果を減算する。この結果は、レジ
スタ１０７，１０８に入力される。

【００３５】また、冗長２進Ｒ［１］は加算器１２５に
も入力され、２進数に変換され（２進Ｒ［１］、レジス
タ１０９に記憶される。

【００３６】ステップ５：２進数に変換されたＲ［１］
とステップ４の演算結果を乗ずる（演算結果をＲ［２］
とする） ここでは、２進に変換されたＲ［１］と乗ずるため、レ
ジスタ１０７，１０８に格納されたステップ４の結果
は、乗算ツリーの入力Ｂに入力され、冗長２進数のまま
ブースのリコーダでリコードされる。この結果を用い
て、初期値Ｒ［１］との乗算を行う。演算結果冗長２進
Ｒ［２］はレジスタ１０７，１０８に記憶される。以上
で二回目の反復を終了する。

【００３７】ステップ６：除数ＹとＲ［２］を乗じ、減
算器１２４を用いて２から乗算結果Ｒ［２］・Ｙを引く
／加算器１２５を用いてＲ［２］を冗長２進フォームよ
り２進に変換 ここでは、漸化式 ２−Ｙ・Ｒ［２］の計算を行う。ま
ず、レジスタ１０５より除数Ｙが乗算ツリーの入力Ａに
入力される。Ｙは、２進→冗長２進変換器１２１で冗長
２進数に変換される。一方、冗長２進Ｒ［２］は、レジ
スタ１０７，１０８より選択回路１１０を通して、乗算
ツリーの入力Ｂに入力される。乗算ツリーでは、２つの
入力の積Ｒ［２］・Ｙを計算する。この乗算結果は、冗
長２進フォームで求められ、減算器１２４に於いて定数
‘２’よりこの乗算結果を減算する。この結果は、レジ
スタ１０７，１０８に入力される。

【００３８】また、冗長２進Ｒ［２］は加算器１２５に
も入力され、２進数に変換され（２進Ｒ［２］、レジス
タ１０９に記憶される。

【００３９】ステップ７：２進数に変換されたＲ［２］
とステップ４の演算結果を乗ずる（演算結果をＲ［３］
とする） ２進に変換されたＲ［２］と乗ずるため、レジスタ１０
７，１０８に格納されたステップ４の結果は、乗算ツリ
ーの入力Ｂに入力され、冗長２進数のままブースのリコ
ーダでリコードされる。この結果を用いて、初期値Ｒ
［１］との乗算を行う。演算結果冗長２進Ｒ［２］はレ
ジスタ１０７，１０８に記憶される。以上で３回目の反
復を終了する。

【００４０】ステップ８：被除数ＸとＲ［３］を掛け、
仮の商Ｄ’を求める ここでは、被除数Ｘが、乗算ツリーの入力Ａに入力され
る。一方乗算ツリーの入力Ｂには、冗長２進数のＲ
［３］が入力され、被除数ＸとＲ［３］を乗ずることに
より、商Ｄ’を求める。本商Ｄ’は、１ＬＳＵの誤差を
生じる場合があるため、検算により補正する必要があ
る。

【００４１】ステップ９：仮の商Ｄ’と除数Ｙを掛け、
検算を行う ここでは、除数Ｙを乗算ツリーの入力Ａに、ステップ８
の結果（冗長２進数）を入力Ｂに入力することにより、
仮の商Ｄ’と被除数Ｘをかけ、その結果と被除数を比較
する。

【００４２】ステップ１０：商Ｄ’を補正、丸めを行い
正しい商Ｄを求める ここでは、ステップ９の結果に基づいて、商Ｄ’を補正
する。さらに補正結果に基づき、丸め処理を施し正しい
商Ｄを求める。丸め処理は、ＩＥＥＥ７５４規格に従
う。

【００４３】以上が割り込みがなかった場合の除算の実
行タイミングである。割り込みが無い場合には、なんら
従来の場合と変わり無く実行される。

【００４４】次に、除算演算中に乗算の要求があり、割
り込みがかかった場合の動作について図４（ｂ）を用い
て説明する。ここでは、ステップ３のあと乗算を行う例
を示す。

【００４５】ステップ０：除算命令のデコード（デコー
ド・ステージ） ステップ１：初期値Ｒ［０］を初期値ＲＯＭより読み出
す ここでは、被除数Ｘ、除数Ｙがオペランドレジスタ１０
５，１０６にラッチされる。除数Ｙの上位８ビットが、
初期値ＲＯＭ１２０に入力され、除数Ｙの逆数の近似値
Ｒ［０］が出力される。

【００４６】ステップ２：除数ＹとＲ［０］を乗算ツリ
ーで乗じ、減算器１２４により、２から乗算結果Ｒ
［０］・Ｙを引く ここでは、漸化式 ２−Ｙ・Ｒ［０］の計算を行う。ま
ず、レジスタ１０１より除数Ｙが乗算ツリーの入力Ａに
入力される。Ｙは、２進→冗長２進変換器１２１で冗長
２進数に変換される。一方、初期値Ｒ［０］は、ＲＯＭ
１２０より選択回路１１０を通して、乗算ツリーの入力
Ｂに入力される。乗算ツリーでは、２つの入力の積Ｒ
［０］・Ｙを計算する。この乗算結果は、冗長２進フォ
ームで求められる。この演算結果は、減算器１２４に入
力され、定数‘２’から、この乗算結果を減算する。こ
の結果は、レジスタ１０７，１０８に入力される。

【００４７】ステップ３：初期値Ｒ［０］とステップ２
の演算結果を乗ずる（演算結果をＲ［１］とする） ここでは、初期値Ｒ［０］と乗ずるため、レジスタ１０
７，１０８に格納されたステップ２の結果は、乗算ツリ
ーの入力Ｂに入力され、冗長２進数のままブースのリコ
ーダでリコードされる。この結果を用いて、初期値Ｒ
［０］との乗算を行う。演算結果冗長２進Ｒ［１］はレ
ジスタ１０７，１０８に記憶される。以上で一回の反復
を終了する。

【００４８】ステップＭ：選択回路を乗算器側に切り替
え、乗算を実行／加算器１２５を用いてＲ［１］を冗長
２進フォームより２進に変換 第１ステージでは、演算選択制御手段により、選択回路
１１２，１１３を乗算側に切り替えて、乗算オペランド
Ｘ´，Ｙ´を乗算ツリーに入力し、通常の乗算を行う。
このとき、乗算のオペランド、反復中間値は、１０５〜
１０９に保持される。

【００４９】冗長２進Ｒ［１］は加算器１２５に入力さ
れ、冗長２進フォームで求めた中間結果を２進数に変換
され（２進Ｒ［１］）、レジスタ１０９に記憶される。
すなわち、第１ステージのみが、乗算器に再構成され乗
算を行う。第２ステージは、乗算器を構成したままであ
る。このように、演算器の再構成は、ステージ毎に行う
ことができる。

【００５０】ステップ４：除数ＹとＲ［１］を乗じ、減
算器１２４を用いて２より乗算結果Ｒ［１］・Ｙを引く
／乗算中間値の丸め処理を行う 第１ステージでは、漸化式 ２−Ｙ・Ｒ［１］の計算を
行う。まず、レジスタ１００より除数Ｙが乗算ツリーの
入力Ａに入力される。Ｙは、２進→冗長２進変換器１２
１で冗長２進数に変換される。一方、冗長２進Ｒ［１］
は、レジスタ１０７，１０８より選択回路を通して、乗
算ツリーの入力Ｂに入力される。乗算ツリーでは、２つ
の入力の積Ｒ［１］・Ｙを計算する。この乗算結果は、
冗長２進フォームで求められ、減算器１２４に入力され
る。定数‘２’より乗算結果を減算する。この結果は、
レジスタ１０７，１０８に入力される。

【００５１】レジスタ１０４に記憶された割り込みされ
た乗算の中間値を減算器１２５に入力し、冗長２進→２
進変換、丸め処理を行う。演算結果は、乗算結果として
出力される。すなわち、第２ステージのみが乗算器を構
成し、乗算を行う。第１ステージは、再度除算器に再構
成される。

【００５２】ステップ５：２進数に変換されたＲ［１］
とステップ４の演算結果を乗ずる（演算結果をＲ［２］
とする） ２進に変換されたＲ［１］と乗ずるため、レジスタ１０
７，１０８に格納されたステップ４の結果は、乗算ツリ
ーの入力Ｂに入力され、冗長２進数のままブースのリコ
ーダでリコードされる。この結果を用いて、初期値Ｒ
［１］との乗算を行う。演算結果冗長２進Ｒ［２］はレ
ジスタ１０７，１０８に記憶される。以上で二回目の反
復を終了する。すなわち、第２ステージも再度除算器を
再構成され、もとの除算器を構成する。以下、ステップ
６〜１０は、割り込みのない場合と同様である。

【００５３】以上、除算実行中の乗算命令が発行され、
除算に乗算を割り込み実行させた例を示した。このよう
に除算を実行中に、乗算命令が発効された場合には、実
行中の除算が一時中断され、先に後続の乗算が実行さ
れ、引き続き除算が演算の途中より実行される。

【００５４】次に、割り込みを発生するメカニズムにつ
いて説明する。乗算の追い越し実行は、演算選択制御手
段によって制御される。なお、命令発行、終了のメカニ
ズムに関しては、公知技術を用いて実現可能であるため
説明を省略する。また、本実施形態のプロセッサは命令
発行、終了のメカニズムとして、除算と乗算に関し、ou
t-of-orderの演算終了をサポートしているものとする。

【００５５】本実施形態の演算器が実装されるプロセッ
サは、整数演算部、浮動小数点演算部より構成されてい
る。整数演算分、浮動小数点演算部は、以下のような５
段のパイプラインステージを持ち、パイプライン動作す
る。整数演算部は、整数演算の他、分岐処理など、浮動
小数点命令以外の全命令の実行を行う。浮動小数点演算
部は、浮動小数点命令の実行のみを行う。

【００５６】整数演算部：以下の５ステージからなる （１）Ｆ：命令をフェッチする （２）Ｄ：命令をデコードする （３）Ｅ：命令を実行する （４）Ｍ：メモリをアクセスする （５）Ｗ：実行結果のライトバック 浮動小数点演算部：以下の５ステージからなる （１）Ｆ：命令をフェッチする （２）Ｄ：命令をデコードする （３）Ｅ１：命令を実行する（＃１） （４）Ｅ２：命令を実行する（＃２） （５）Ｗ：実行結果のライトバック 上記パイプラインにおいて、（１）Ｆ：フェッチ・ステ
ージ、（２）Ｄ：デコード・ステージは、整数演算器、
浮動小数点演算器に於いて共通である。ここでは、説明
を簡単にするため、１クロック毎に１命令のみが実行開
始できるものとする。

【００５７】本実施形態で用いる演算器は、Ｄステージ
に於いて、如何なる命令が実行されるかを解読し、命令
有効信号３０９，３１１を生成する。例えば、命令が浮
動小数点乗算であれば、Ｆ乗算有効信号３１１，浮動小
数点除算であれば、Ｆ除算有効信号３０９が、出力され
る。これらの信号は、この演算が終了するまで、パイプ
ラインの中をオペランドとともに流れていくものであ
る。ＤＥ１ＢＳＹ信号３０６は、次のクロック（サイク
ル）に於いて、実施形態の乗・除算器のＥ１ステージで
除算が実行されるか、否かを示す信号である。すなわ
ち、次のクロックにおいて、除算がＥ１ステージで実行
された場合にはＤＥ１ＢＳＹ信号がアサートされる。こ
のような信号は様々な方法で生成できるが、本実施形態
では、演算選択制御回路において、カウンタを用いて実
現している。

【００５８】図３は演算選択制御回路の構成を示した図
である。演算選択制御回路は、演算器が乗算・除算、何
れを行うかを制御する。演算選択制御回路は、本実施例
の演算器の構成に合わせ、３ステージのパイプライン構
成となっている。第１のステージは、プロセッサ・パイ
プラインのデコードステージに対応する。第２、３のス
テージは、同様にＥ１，Ｅ２ステージに対応する。演算
選択制御回路は、反復定数発生回路４０１，カウンタ回
路４０２，カウンタ・ダウン制御回路４００，などから
構成される。

【００５９】反復定数発生回路４０１は、除算に於ける
第１ステージの反復演算回数（クロック数）を発生す
る。本実施形態では、“９”である。この定数はＦ除算
有効信号３０９によってカカウンタにロードされる。カ
ウンタ４０２は、ループ回数をカウントダウン制御回路
４００に従いカウント・ダウンする。カウント・ダウン
制御回路４００は、例えばパイプラインのストール（ス
トール信号３１０）など、演算パイプラインが停止した
場合にカウントダウンを行わないように制御する。ま
た、乗算の先行実行が生じる際にも、カウントダウンを
行わないように制御する。カウンタの値の論理和が、Ｄ
Ｅ１ＢＳＹ信号３０６である。演算選択制御信号３００
は、Ｆ乗算有効信号３１１とＤＥ１ＢＳＹ信号３０６と
の論理積となる。演算選択制御信号３００，３０１，及
び３０２は、パイプライン・レジスタにより、クロック
毎に各ステージに伝搬される。

【００６０】演算選択制御信号３００，３０１，３０２
がアサートされると、演算器は除算を一時中止して、乗
算の先行実行を行う。具体的には、前述したように選択
回路１１２〜１１６の切り替えを行うことにより、乗算
器に構成を切り替える。

【００６１】演算選択制御回路は、このＤＥ１ＢＳＹ信
号３０６がアサート時に乗算命令がＤステージに来た場
合、次のサイクルから、除算を一時停止し、乗算を先行
して実行するように制御する。このような制御の場合、
乗算が実行されるたびに本来の除算の終了は１クロック
づつ遅れていく。しかし、演算の依存関係により、本除
算が終了しなければ実行できない乗算は、発行されてこ
ない。また、本除算の完了の遅れによって、本除算に依
存した演算の実行が遅れる可能性はあるが、除算終了が
遅れた分、従来では除算が終了してから実行される乗算
を先行して実行しているので、本実施例のように１サイ
クルで１命令を発行するようなプロセッサでは、以上の
様な制御によって演算性能が低下する、すなわち全体の
処理時間が増加するということは生じない。

【００６２】本実施形態では、除算及び乗算についての
み示したが、乗算器に実装された如何なる命令に関して
も適用することができる。例えば、開平演算はニュート
ン法を用いて収束法により根を求めることができる。す
なわち、本発明を用いることにより、除算同様に開平演
算を実行中に一時中断し、乗算を実行させることができ
る。切り替え操作の方法は、本実施形態で説明した除算
の場合と同様な形態にて実施することができる。

【００６３】また、ここでは、収束演算（除算、平方根
演算、その他）アルゴリズムとしてニュートン法のみを
取り上げたが、ニュートン法以外の多くの方法にも適用
することができる。例えば、除数と非除数をそれぞれ分
母と分子として、この分数の分子を１にするように所定
の数を分母及び分子に乗じていくことで商を求めるGold
shmidt法等があるが、同様に本発明を適用することがで
きる。

【００６４】

【発明の効果】本発明によれば、除算演算中に乗算を行
う必要がある場合には、除算を一時的に中止し、先に乗
算を終了させる事ができるので、除算に後続の命令が除
算によって実行を待たされる事が少なくなるので、演算
パイプラインの停止による著しい性能の低下を避けるこ
とができ、効率的にプログラムシーケンスを終了させる
ことができる。

【図面の簡単な説明】

【図１】本発明に係る演算器を示すブロック図である。

【図２】本発明の実施形態を示した図である。

【図３】演算選択制御回路の一構成例である。

【図４】本発明の実施形態の演算実行のタイミング図で
ある。

【図５】従来の収束型除算器の構成の一例である。

【図６】従来の収束型除算器の演算実行のタイミング図
である。

【符号の説明】

１ 第１の演算手段 ５ 第２の演算手段 ３，７ 中間値記憶手段 ９ 演算選択制御手段 １１ 演算器再構成手段 １００〜１０９ パイプラインレジスタ １１１〜１１６ 選択回路 １２０ 記憶装置 １２１ ２進→冗長２進変換回路 １２２ 冗長２進→２進ブース・リコーダ １２３ 部分積加算ツリー １２４ ３−Ｒ・Ｙ，３−Ｒ² ・Ｙ演算器 １２５ 冗長２進→２進変換回路 ２００〜２１１ 信号線 ３００，３０１，３０２ 演算器選択制御信号 ３０８ カウントダウン制御信号 ３０９ Ｆ除算有効信号 ３１０ ストール要求信号 ３１１ Ｆ乗算有効信号 ４００ カウントダウン制御信号 ４０１ 反復定数発生回路 ４０２ カウンタ ４０３〜４０５ パイプライン・レジスタ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 第１の演算を行う第１の演算手段と、 この第１の演算手段の構成の一部または全部を共有して
   おり、前記第１の演算より長い演算時間を要する第２の
   演算を行い、前記第２の演算の実行中に演算を中断する
   場合には、前記第２の演算の中間情報を出力する第２の
   演算手段と、前記第２の演算の実行中に演算を中断した場合には、 少
   なくとも前記第２の演算手段が出力する中間情報を記憶
   する中間値記憶手段と、 前記第１の演算若しくは前記第２の演算のいずれの演算
   を行うかの選択制御信号を出力する演算選択制御手段
   と、 この演算選択制御手段の選択制御信号に従って、前記第
   ２の演算の実行中に前記第１の演算を行う前記選択制御
   信号を入力した場合には、前記第２の演算を中断して、
   前記第２の演算を行う演算器から前記第１の演算手段を
   用いて第１の演算を行う演算器へ構成を切替え、前記第
   １の演算が終了後に前記第２の演算手段を用いて前記第
   ２の演算を行う演算器に構成を切替える演算器再構成手
   段と、 を有し、 前記第２の演算手段は、前記演算器再構成手段により第
   ２の演算器に切替えられた場合に、前記中間値記憶手段
   に記憶された前記中間情報を入力して前記第２の演算を
   再開することを特徴とする演算器。
2. 【請求項２】 前記第１の演算は、整数または浮動小数
   点数の乗算であり、前記第２の演算は、整数若しくは浮
   動小数点数の除算または開平演算であることを特徴とす
   る請求項１記載の演算器。
3. 【請求項３】 前記演算器は、所定のステージを有する
   パイプライン構造を有し、 前記中間値記憶手段は、前記第１の演算手段が出力する
   中間情報を記憶する第１のパイプラインレジスタと、前
   記第２の演算手段が出力する中間情報を記憶する第２の
   パイプラインレジスタとを備え、 演算選択制御手段は、演算命令を入力して前記第１の演
   算若しくは前記第２の演算のいずれかの演算を行うかの
   選択制御信号を前記ステージ毎に出力し、 前記演算器再構成手段は、前記選択制御信号に従って、
   前記第２の演算の実行中に前記第１の演算を行う前記選
   択制御信号を入力した場合には、前記第２の演算を中断
   し、前記第２の演算手段を用いて第２の演算を行う演算
   器から前記第１の演算の有効な命令及びオペランドが入
   力されたステージに該当する部分毎にのみが第１の演算
   を行う演算器に構成を切替え、前記第１の演算が終了後
   に前記第２の演算を行う演算器に前記ステージに該当す
   る部分毎に構成を切替えることを特徴とする請求項１記
   載の演算器。
4. 【請求項４】 第１の入力値を保持する第１の保持手段
   と、 第２の入力値を保持する第２の保持手段と、 入力された値についての乗算を行う乗算器と、 この乗算器の出力を用いて所定の減算を行う減算器と、 この減算器の出力を保持する減算器結果保持手段と、 を備えて、乗算または除算若しくは開平演算を行う演算
   器において、 第３の入力値を保持する第３の保持手段と、 前記第１の入力値若しくは前記第３の入力値の選択して
   前記乗算器に出力する第１の選択手段と、 第４の入力値を保持する第４の保持手段と、 前記第２の入力値若しくは前記第４の入力値の選択して
   前記乗算器に出力する第２の選択手段と、 演算器が除算または開平演算を中断して乗算を行う場合
   には、前記減算器の出力を保持する第５の保持手段と、 演算器が乗算を行う際には、減算器結果保持手段の出力
   を選択し、前記演算器が除算または開平演算を再開する
   場合には、前記第５の保持手段の出力を選択する第３の
   選択手段と、 を備えることを特徴とする演算器。
5. 【請求項５】 前記演算器は、所定のステージを有する
   パイプライン構造を有し、前記第１の保持手段、前記第
   ２の保持手段、前記減算器結果保持手段、前記第３の保
   持手段、前記第４の保持手段、及び前記第５の保持手段
   は、パイプラインレジスタであることを特徴とする請求
   項４記載の演算器。