KR900005284A - 부동 소수점 승산용 스티키 비트 예측기 - Google Patents

부동 소수점 승산용 스티키 비트 예측기 Download PDF

Info

Publication number
KR900005284A
KR900005284A KR1019890011710A KR890011710A KR900005284A KR 900005284 A KR900005284 A KR 900005284A KR 1019890011710 A KR1019890011710 A KR 1019890011710A KR 890011710 A KR890011710 A KR 890011710A KR 900005284 A KR900005284 A KR 900005284A
Authority
KR
South Korea
Prior art keywords
encoder
zero
subsequent
adder
sticky bit
Prior art date
Application number
KR1019890011710A
Other languages
English (en)
Other versions
KR0138903B1 (ko
Inventor
갈비 데이비드
코온 레스
Original Assignee
로버트 더블류. 리드
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 로버트 더블류. 리드, 인텔 코오퍼레이션 filed Critical 로버트 더블류. 리드
Publication of KR900005284A publication Critical patent/KR900005284A/ko
Application granted granted Critical
Publication of KR0138903B1 publication Critical patent/KR0138903B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
    • G06F7/487—Multiplying; Dividing
    • G06F7/4876—Multiplying
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/499—Denomination or exception handling, e.g. rounding or overflow
    • G06F7/49942—Significance control
    • G06F7/49947—Rounding
    • G06F7/49952—Sticky bit

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Complex Calculations (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

내용 없음

Description

부동 소수점 승산용 스티키 비트 예측기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 바람직한 실시예에 따른 스티키비트 예측기의 개략적 블록다이어그램.
제4도는 제3도에 도시한 후속제로인코더의 개략적 블록다이어그램.
제5도는 다른 실시예에 따른 스티키 비트 예측기의 개략적 블록다이어그램이다.

Claims (10)

  1. 2수의 곱셈시 스티키비트값을 예측하기 위한 회로에 있어서, 제1피연산가수의 후속제로수를 결정하기 위한 제1후속제로 인코더와, 제2피연산가수의 후속제로수를 결정하기 위한 제2후속제로 인코더와, 상기의 제1 및 제2후속제로인코더의 출력을 수신하고 가산하여 상기의 피연산 가수의 전체후속제로수를 결정하기 위한 가산기, 및 상기의 가산기에 연결되어 상기의 스티키비트값을 결정하기 위한 비교수단으로 구성시켜서 됨을 특징으로 하는 스티키비트값 예측회로.
  2. 제1항에 있어서, 상기의 가산기는 캐리보존가산기로 구성됨을 특징으로 하는 스티키비트값 예측회로.
  3. 제2항에 있어서, 상기의 비교수단을 캐리룩-어헤드회로로 구성됨을 특징으로 하는 스티키비트값 예측회로.
  4. 제1항에 있어서, 상기의 비교수단은 비교기로 구성됨을 특징으로 하는 스티키비트값 예측회로.
  5. 피승수 연산가수와 승수 연산가수를 곱하여 부동소수점 승산연산을 수행할 경우, 상기의 두개의 연산가수의 적의 라운드비트보다 하위의 비트를 논리합시킨 스티키비트의 값을 예측하기 위한 회로에 있어서, 상기의 피승수가수를 입력으로 하여 상기의 피승수가수의 후속제로수를 결정하기 위한 제1후속제로인코더와, 상기 승수가수를 입력으로하여 상기의 승수가수의 후속제로수를 결정하기 위한 제2후속제로인코더와, 상기의 제1 및 제2후속제로인코더의 출력을 입력으로하여 전체의 제로수 합을 제공하기 위한 가산기, 및 상기의 가산기에 연결되어 상기의 합이 상수보다 큰가를 결정하여 스티키비트값을 결정하기 위한 비교수단으로 구성시켜서 됨을 특징으로 하는 스티키비트값 예측회로.
  6. 제5항에 있어서, 상기의 각각의 후속제로인코더는 적어도 1개의 인코더를 갖는 다수열의 배치된 다수의 인코더로 구성되되, 상기의 인코더는 0이 아닌 값을 갖는 피연산 가수의 최하위 비트위치를 결정하며, 상기의 0이 아닌 최하위 비트보다 하위인 모든비트는 0의 값을 갖음을 특징으로 하는 스티키비트값 예측회로.
  7. 제6항에 있어서, 제1열의 인코더는 상기의 피연산 가수를 입력으로하여 상기의 후속제로수를 제공하는 후속 제로계수의 최하위비트를 결정하기 위한 출력을 제공하고, 상기열의 각각의 인코더는 그룹을 지어 후속열의 인코더에 연결되고 각각의 후속열의 인코더로부터의 출력은 상기의 후속제로계수의 상위비트를 제공하며 마지막 열의 인코더는 후속제로계수의 최상위 비트를 제공함을 특징으로 하는 스티키비트값 예측회로.
  8. 피승수연산가수와 승수연산가수를 곱하여 부동소수점 승산연산을 수행할 경우, 상기의 두개의 연산가수의 적의 라운드 비트보다 하위의 비트를 논리합시킨 스티키비트의 값을 예측하기 위한 방법에 있어서, 각각의 피연산가수의 후속제로수를 결정하도록 상기의 각각의 피연산가수를 위한 후속제로인코더를 제공하고, 상기의 피연산가수를 각각의 후속제로인코더에 입력시키며, 상기의 각각의 후속제로인코더 내에서 각각의 피연산가수의 제로가 아닌 최하위비트를 결정하고, 상기의 각각의 후속제로인코더로부터 제로가 아닌 상기의 최하위비트보다 하위인 비트수의 계수 즉 각각의 피연산가수를 위한 후속제로수를 제공하며, 상기의 두개의 가수의 후속제로수를 가산하여 합을 제공하고, 상기의 합을 상수와 비교하여 스티키비트값을 결정함을 특징으로 하는 스티키비트값 예측방법.
  9. 제8항에 있어서, 상기의 2개의 후속제로계수를 가산하여 상수와 비교하는 것은 상기 2개의 후속제로계수를 캐리보존인코더의 2입력에 결합하고, 상수를 상기의 캐리보존가산기의 제3입력에 결합시키는 단계에 의해 수행되고, 상기의 상수는 상기의 스티키비트가 0일때에만 상기 캐리보존가산기의 2출력합의 최상위비트가 1의 값을 갖도록 선택되며, 캐리보존가산기의 2출력은 상기의 캐리보존가산기의 2출력합의 최상위비트가 1인가를 결정하는 회로에 연결됨을 특징으로 하는 스티키비트값 예측방법.
  10. 제9항에 있어서, 상기 캐리보존가산기의 2출력합의 최상위비트를 결정하는 회로는 캐리룩-어헤드회로임을 특징으로 하는 스티키비트값 예측방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890011710A 1988-09-23 1989-08-17 부동 소수점 승산용 스티키 비트 예측기 KR0138903B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US248740 1988-09-23
US07/248,740 US4928259A (en) 1988-09-23 1988-09-23 Sticky bit predictor for floating-point multiplication

Publications (2)

Publication Number Publication Date
KR900005284A true KR900005284A (ko) 1990-04-13
KR0138903B1 KR0138903B1 (ko) 1998-06-15

Family

ID=22940472

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890011710A KR0138903B1 (ko) 1988-09-23 1989-08-17 부동 소수점 승산용 스티키 비트 예측기

Country Status (5)

Country Link
US (1) US4928259A (ko)
JP (1) JP2676410B2 (ko)
KR (1) KR0138903B1 (ko)
DE (1) DE3926876C2 (ko)
GB (1) GB2223111B (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212661A (en) * 1989-10-16 1993-05-18 Matsushita Electric Industrial Co., Ltd. Apparatus for performing floating point arithmetic operation and rounding the result thereof
US5128889A (en) * 1990-02-22 1992-07-07 Matsushita Electric Industrial Co., Ltd. Floating-point arithmetic apparatus with compensation for mantissa truncation
US5113364A (en) * 1990-10-29 1992-05-12 Motorola, Inc. Concurrent sticky-bit detection and multiplication in a multiplier circuit
US5218564A (en) * 1991-06-07 1993-06-08 National Semiconductor Corporation Layout efficient 32-bit shifter/register with 16-bit interface
US5361370A (en) * 1991-10-24 1994-11-01 Intel Corporation Single-instruction multiple-data processor having dual-ported local memory architecture for simultaneous data transmission on local memory ports and global port
WO1993008525A2 (en) * 1991-10-24 1993-04-29 Intel Corporation Data processing system
US5260889A (en) * 1992-03-31 1993-11-09 Intel Corporation Computation of sticky-bit in parallel with partial products in a floating point multiplier unit
US5359548A (en) * 1992-04-15 1994-10-25 Fujitsu Limited Floating-point arithmetic system having multiple-input addition and subtraction means
US5568410A (en) * 1994-09-29 1996-10-22 International Business Machines Corporation Method and apparatus for determining the amount of leading zeros or ones in a binary data field
US5867722A (en) * 1995-04-25 1999-02-02 United Microelectronics Corporation Sticky bit detector for a floating-point processor
US5742537A (en) * 1995-06-30 1998-04-21 Wolrich; Gilbert M. Fast determination of floating point sticky bit from input operands
JPH09204295A (ja) * 1996-01-29 1997-08-05 Kofu Nippon Denki Kk スティッキービット検出回路
US6044391A (en) * 1997-06-25 2000-03-28 Sun Microsystems, Inc. Method of generating the sticky-bit from the input operands
US5944773A (en) * 1997-06-25 1999-08-31 Sun Microsystems, Inc. Floating-point multiplier circuit for generating the sticky-bit from the input operands
JP3418711B2 (ja) * 1998-12-25 2003-06-23 富士通株式会社 スティッキービット値予測回路及びこれを備えた半導体装置
TW569090B (en) * 2001-07-17 2004-01-01 Taiwan Semiconductor Mfg Priority address encoder and method of the same
EP1739547A1 (en) * 2005-07-01 2007-01-03 STMicroelectronics (Research & Development) Limited Performing rounding in an arithmetic operation
US20230359436A1 (en) * 2022-05-05 2023-11-09 SiFive, Inc. Floating-point multiplier using zero counters

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4270167A (en) * 1978-06-30 1981-05-26 Intel Corporation Apparatus and method for cooperative and concurrent coprocessing of digital information
US4484259A (en) * 1980-02-13 1984-11-20 Intel Corporation Fraction bus for use in a numeric data processor
US4338675A (en) * 1980-02-13 1982-07-06 Intel Corporation Numeric data processor
US4748575A (en) * 1984-12-21 1988-05-31 Zilog, Inc. Circuit for detecting trailing zeros in numbers
US4758972A (en) * 1986-06-02 1988-07-19 Raytheon Company Precision rounding in a floating point arithmetic unit

Also Published As

Publication number Publication date
DE3926876C2 (de) 1996-08-14
KR0138903B1 (ko) 1998-06-15
GB2223111A (en) 1990-03-28
GB8909516D0 (en) 1989-06-14
US4928259A (en) 1990-05-22
JP2676410B2 (ja) 1997-11-17
DE3926876A1 (de) 1990-03-29
GB2223111B (en) 1992-07-22
JPH02115928A (ja) 1990-04-27

Similar Documents

Publication Publication Date Title
KR900005284A (ko) 부동 소수점 승산용 스티키 비트 예측기
EP0472148B1 (en) Method and apparatus for computing floating point data
US3993891A (en) High speed parallel digital adder employing conditional and look-ahead approaches
US5448509A (en) Efficient hardware handling of positive and negative overflow resulting from arithmetic operations
EP0377837B1 (en) Floating point unit having simultaneous multiply and add
US5270955A (en) Method of detecting arithmetic or logical computation result
US5633819A (en) Inexact leading-one/leading-zero prediction integrated with a floating-point adder
KR900002169A (ko) 부동 소수점 연산장치
JPS584441A (ja) デ−タ処理システム
JPH02294819A (ja) 浮動小数点数演算処理装置
Sohn et al. A fused floating-point three-term adder
US5375078A (en) Arithmetic unit for performing XY+B operation
Sohn et al. A fused floating-point four-term dot product unit
US5548545A (en) Floating point exception prediction for compound operations and variable precision using an intermediate exponent bus
US6018757A (en) Zero detect for binary difference
US7668892B2 (en) Data processing apparatus and method for normalizing a data value
US5341319A (en) Method and apparatus for controlling a rounding operation in a floating point multiplier circuit
US4941119A (en) Method and apparatus for predicting an overflow in an integer multiply
KR100308726B1 (ko) 고속 산술 장치에서 올림수 예견가산기 스테이지의 수를 감소시키는 장치 및 방법
US4728927A (en) Apparatus and method for performing comparison of two signals
KR100290906B1 (ko) 부동소수점곱셈기에서반올림과덧셈을동시에수행하는장치및방법
US4977535A (en) Method of computation of normalized numbers
US5150319A (en) Circuitry for rounding in a floating point multiplier
Schwarz Binary Floating-Point Unit Design: the fused multiply-add dataflow
US8244783B2 (en) Normalizer shift prediction for log estimate instructions

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee