KR910001535A - 디지탈 신호처리 시스템에서의 실시간 2's 콤플리멘트코드 숫자코드의 승산방법 및 회로 - Google Patents

디지탈 신호처리 시스템에서의 실시간 2's 콤플리멘트코드 숫자코드의 승산방법 및 회로 Download PDF

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Abstract

내용 없음

Description

디지탈 신호처리 시스템에서의 실시간 2'S콤플리멘트코드 숫자코드의 승산방법 및 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 4도는 본 발명에 따른 회로도.
제 5도는 본 발명에 따른 5x12의 2'콤플리멘트 코드 승산기 예시도.

Claims (5)

  1. 래치회로(301-302, 305-307, 309, 318-319, 311-312, 316, 314, 320, 321, 324, 325)와, 앤드게이트(303, 304, 308, 315)와, 가산기(310, 313, 317, 323)로 구성된 파이프 라인 승산기에 있어서, 상기 래치회로(301)에 n비트 피승수를 인가하고 상기 래치회로(302)에 n비트의 승수를 인가하여 상기 n비트 피승수에 승수의 m비트수에 해당하는 회수만큼의 승산마다 LSB의 승산값을 입력하고, 이전의 부분합의 MSB와 상기 새로 승산되는 MSB를 논리합하여 각각 순차적으로 새로 보정하는 부분합 보정수단고, 상기 n비트의 피승수의 MSB와 승수를 부논리곱한 값에서 상기 부분합 보정수단에 의해 처리된 최종단의 부분합을 감산하는 2'S콤플리멘트 보정수단으로 구성됨을 특징으로 하는 디지털 신호 처리시스템에서의 실시간 2'S콤플리멘트 코드 숫자의 승산회로.
  2. 제 1항에 있어서, 부분할 보정수단이 상기 두입력을 가산하는 가산기(310-317)의 두입력 MSB을 받을 수 있도록 오아게이트(401-403)의 입력단에 각각 연결하고, 상기 오아게이트(401-403)의 출력단이 부분합의 결과를 내는 상기 래치회로(311-320)의 입력단에 연결되도록 구성됨을 특징으로 하는 디지털 신호처리 시스템에서의 실시간 2'S콤플리멘트 코드 숫자의 승산회로.
  3. 제 1항에 있어서, 2'S콤플리멘트 보정수단이 피승수의 MSB를 래치하는 래치회로(318)의 출력단과 승수를 최종 래치하는 래치회로(319)의 출력단을 낸드게이트(322)의 입력단에 연결하고, 상기 낸드게이트(322) 출력단과 상기 보정된 최종 부분합을 래치하는 래치회로(320)의 출력단을 가산기(323)의 입력단에 각각 연결하며, 상기 가산기(323)의 캐리단(Cin)이 감산모드로 지정되도록 구성함을 특징으로 하는 디지털 신호처리 시스템에서의 실시간 2'S콤플리멘트 코드 숫자의 승산회로.
  4. 제 2항에 있어서, 오아게이트가 피승수(n)에 대해 n-2만큼 구성됨을 특징으로 하는 디지털 신호처리 시스템에서의 실시간 2'S콤플리멘트 코드 숫자의 승산회로.
  5. 파이프 라인 승산기를 이용한 n비트의 피제수와 m비트 제수의 2개의 코드의 2'S콤플리멘트 코드 승산방법에 있어서, 상기 n비트 피승수의 na와a-1비트와 m의 승수를 제1승산하여 각 최상위비트를 논리합하여 부분합에 대해 보정하고, 상기 제 1의 승산값을 가산하여 상기 보정된 제 1값과 상기 제 1가산값으로부터 래치하여 제 1부분합을 구하고, ma-2와 m의 승수를 제 2승산값의 최상위비트와 상기 제1부분합과 상기 제2승산값을 제2가산하여 상기 보벙된 제2값과 상기 제2가산값을 래치하여 제2부분합을 구하며, 상기 제2부분합을 구하는 과정을 피승수(n)의a-2만큼 수행하여 최종 제n부분합을 구하고, 상기 피승수의 MSB와m비트 승수를 부논리 곱하고 상기 최종n부분합으로부터 감산하여 2'S콤플리멘트 코드의 승산을 얻어내는 디지털 신호 처리스스템의 실시간 2'S콤플리멘트 코드 숫자의 승산회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890008480A 1989-06-20 1989-06-20 디지탈 신호처리 시스템에서의 실시간 2's 콤플리멘트코드 숫자의 승산방법 및 회로 KR920003494B1 (ko)

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FR9007569A FR2648585B1 (fr) 1989-06-20 1990-06-18 Procede et dispositif pour la multiplication rapide de codes a complement a 2 dans un systeme de traitement de signal numerique
DE4019646A DE4019646C2 (de) 1989-06-20 1990-06-20 Vorrichtung und Verfahren zum Multiplizieren von Datenwörtern in Zweier-Komplement-Darstellung
JP2162540A JP2608165B2 (ja) 1989-06-20 1990-06-20 ディジタル信号処理システムにおける実時間２の補数コードの乗算方法及び装置
US07/540,686 US5181184A (en) 1989-06-20 1990-06-20 Apparatus for multiplying real-time 2's complement code in a digital signal processing system and a method for the same

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0576262B1 (en) * 1992-06-25 2000-08-23 Canon Kabushiki Kaisha Apparatus for multiplying integers of many figures
US5404323A (en) * 1993-11-09 1995-04-04 United Microelectronics Corp. Pipelined multiplier for signed multiplication
US5734601A (en) 1995-01-30 1998-03-31 Cirrus Logic, Inc. Booth multiplier with low power, high performance input circuitry
US6347326B1 (en) * 1999-03-02 2002-02-12 Philips Electronics North America Corporation N bit by M bit multiplication of twos complement numbers using N/2+1 X M/2+1 bit multipliers
US6584483B1 (en) * 1999-12-30 2003-06-24 Intel Corporation System and method for efficient hardware implementation of a perfect precision blending function
US7124237B2 (en) * 2002-10-03 2006-10-17 Seagate Technology Llc Virtual machine emulation in the memory space of a programmable processor
EP2290525A3 (en) * 2003-05-09 2011-04-20 Aspen Acquisition Corporation Processor reduction unit for accumulation of multiple operands with or without saturation
US8074051B2 (en) 2004-04-07 2011-12-06 Aspen Acquisition Corporation Multithreaded processor with multiple concurrent pipelines per thread
DE102007056104A1 (de) * 2007-11-15 2009-05-20 Texas Instruments Deutschland Gmbh Verfahren und Vorrichtung zur Multiplikation von Binäroperanden
US11915125B2 (en) 2019-10-31 2024-02-27 SK Hynix Inc. Arithmetic devices for neural network
CN112749796B (zh) * 2019-10-31 2024-06-11 爱思开海力士有限公司 用于神经网络的计算设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1149028A (fr) * 1956-04-16 1957-12-19 Electronique & Automatisme Sa Multiplieur numérique perfectionné
US3956622A (en) * 1974-12-20 1976-05-11 Bell Telephone Laboratories, Incorporated Two's complement pipeline multiplier
US4761756A (en) * 1983-08-24 1988-08-02 Amdahl Corporation Signed multiplier with three port adder and automatic adjustment for signed operands
US4736335A (en) * 1984-11-13 1988-04-05 Zoran Corporation Multiplier-accumulator circuit using latched sums and carries

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DE4019646C2 (de) 1995-01-19

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