JPH04205139A - 除算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、除算器に関する。

［従来の技術］ ２進数の除算を行う場合、被除数及び除数の最上位ビッ
トより下位ビット方向へ各ビット毎に減算を繰り返すこ
とで行なわれる。このような動作を行う除算器は第１６
図に示すような構成をなす。

即ち、被除数Ａあるいは後述する１ビツトシフタ６の出
力データが供給され、除算開始時のみ被除数へを選択し
以後の計算では１ビツトシフタ６の出力データを選択す
る選択回路１は、シフトレジスタ２を介して加算器４に
接続される。加算器４には、キャリー入力データとして
常に１が供給され、又、除数Ｂがインバータ３にて反転
された反転除数すが供給され、加算器４はキャリー入力
デ−タである１、被除数ａ及び反転除数すにて実質的に
はａ−ｂの減算を行う。このような加算器４のキャリー
出力端は供給されるデータの１ビツト毎にシフトしつつ
格納するシフトレジスタ７及び後述する選択回路５の制
御信号端子へ接続され、加算器４の出力側はシフトレジ
スタ２の出力側が接続される選択回路５に接続される。

選択回路５は、加算器４が送出するキャリー出力データ
を選択信号とし、例えばキャリー出力データが０であれ
ばシフトレジスタ２の出力データを選択し、キャリー出
力データが１であれば加算器４の出力データを選択する
。選択回路５の出力側は、選択回路５の出力データを最
上位ビット側へ１ビツトシフトする１ビツトシフタ６を
介して選択回路１へ接続される。

［発明が解決しようとする課題］ このように構成される従来の除算器における動作を以下
に説明する。

上述したように除算は被除数及び除数の最上位ビットよ
り１ビツトずつ行なわれる。加算器４は実質的に供給さ
れる被除数ａと除数すとの減算ａ−ｂを行い、除算計算
開始にはその結果を選択回路５へ送出する。このとき、
除数すより被除数ａの方が大きい場合、即ち減算が可能
である場合には、加算器４はキャリー出力データとして
１を送出する。

逆に、被除数ａより除数すの方が大きい場合、即ち減算
が不可能な場合には加算器４はキャリー出力データとし
てＯを送出する。尚、キャリー出力データは、シフトレ
ジスタ７に格納される。

選択回路５は計算開始時には加算器４の出力データを選
択し、そのデータを１ピツトンフタロへ送出する。１ビ
ツトシフタ６は、供給されたデータを最上位ビット方向
へ１ビツト分シフトしシフトシたデータを選択回路１へ
送出する。以上が除数及び被除数の最上位ビットの計算
の動作である。

次に、最上位ビットより一つ下位側のビットの計算を行
う。これ以後最下位ビットの計算を行うまで選択回路１
は１ピツトンフタロから供給されるデータを選択し、１
ビツトシフタ６の出力データをシフトレジスタ２を介し
て加算器４へ送出する。加算器４から後段の各構成部分
は上述した動作を行う。

このように従来の除算器では除数及び被除数の最上位ビ
ットより順次１サイクル毎に１ビツトずつ計算を行い商
を算出し、最下位ヒツトまで計算が終了した時点で選択
回路５より余りが送出され、最終的に商が求まる。した
がって、除数及び被除数が例えば８ビツトから構成され
ていれば、商及び余りを求めるためには同様の計算を８
回繰り返す必要があり、計算時間が大きくなるという問
題点がある。又、上述したように除算器の構成部分とし
てシフトレジスタ等を含んでいることよりそれらの動作
を制御するための制御回路が必要であり回路構成が複雑
になるという問題点もある。

本発明はこのような問題点を解決するためになされたも
ので、計算時間が短く、回路構成が複雑とならない除算
器を提供することを目的とする。

［課題を解決するための手段］ 本発明は、第１データを構成するビットデータと、第２
データを構成するビットデータと、キャリー人カデータ
とが供給されこれらデータの加算演算を行い次段へキャ
リー出力データ及び加算結果データを送出する加算器と
、 上記加算器が送出する加算結果データあるいは上記第２
データのビットデータのいずれかを選択信号にて選択す
るマルチプレクサと、 を有する加算部を、第１及び第２のデータの各ビットデ
ータがそれぞれ供給されるように第１及び第２データの
構成ビット数に相当して複数備えたことを特徴とする。

［作用］ このように構成することで各加算部のそれぞれは、第１
及び第２のビットデータ毎に加算演算を同時に行うので
従来のようにデータビット数に相当する回数加算演算を
繰り返す必要はな（、計算時間を大幅に短縮可能なよう
に作用する。又、各加算部にはレジズタ、シフタ等の動
作制御を必要とする素子を含んでいないので、加算部は
除算器の回路構成が複雑化しないように作用している。

［実施例］ 本発明の除算器における構成の概略は、第１６図に示す
加算器を除数及び被除数のビット数分設けたものである
。即ち、除数及び被除数を構成するビット数がともに８
ビツトである場合を例として、本発明の除算器の一実施
例における構成を第１図に示す。加算部１０ないし１７
．２０ないし２７、・・・、８０ないし８７のそれぞれ
は、第２図に示すようにキャリー入力データＣ１１除数
及び被除数に相当するデータ１１、■２が入力され、こ
れらのデータに基づき加算動作を行い、キャリー出力デ
ータＣｏと、加算結果あるいは上記データ１１のいづれ
かが選択信号りにて選択された選択結果信号Ｙとを出力
する。尚、加算部によっては選択結果信号Ｙは外部へ出
力しないものもある。

又、加算部１０等の具体的な構成は第３図に示すように
除数及び被除数Ｉ　１．１２及びキャリー入力データＣ
１が供給されるフルアダー５００と、フルアダー５００
から送出される加算結果（サム）及び入力データ１１が
供給されるマルチプレクサ５０１とから構成される。フ
ルアダー５００は加算結果に従いキャリー出力データＣ
Ｏを出力し、マルチプレクサ５０１は選択信号りの信号
レベルに従い上記加算結果あるいは入力データ１１のい
ずれかを選択し、選択したデータＹを送出する。

尚、上記選択信号りは、除数の最上位ビットのデータが
供給されるフルアダー５００のキャリー出力データＣｏ
であり、第１図を参照すれば加算部１７、２７．３７．
・・・、８７が送出するキャリー出力データＣｏである
。このように構成される加算部１０等は、第１図に示す
ように８ビツトから構成される除数Ｂの各ヒツトのデー
タが供給される、図面では横方向に並ぶ８つの加算部１
０ないし１７．２０ないし２７等が、被除数Ａの構成ビ
ット数に対応して８つ図面の縦方向に配列される。

即ち、加算部１０のキャリー入力端子１０ａにはキャリ
ー入力データＣ１として１が供給され、除数Ｂの最下位
ビットデータＢＯがインバータ３を介することで反転デ
ータとして入力データ端子１０ｃに供給され、被除数Ａ
の最上位ビットデータＡ７が入力データ端子１０ｄに供
給される。尚、上記インバータ３の出力側は、２段目な
いし８段目に配列される加算部２０ないし８０の入力デ
ータ端子２０ｃ、３０ｃ、・・・、８０ｃに接続され、
加算部２０ないし８０にも上記反転データが送出される
。

加算部１０のキャリー出力データＣＯが送出されるキャ
リー出力端子１０ｂは、加算部１１のキャリー入力端子
１１ａに接続される。又、加算部１０の出力データ端子
１０ｅは２段目に配列される加算部２１の入力データ端
子２１ｄに接続される。

加算部１１の入力データ端子１１ｃには、除数Ｂの最下
位より２番目のビットデータＢ１が供給されるインバー
タ３の出力側が接続される。尚、インバータ３の出力側
は２段目に配列される加算部２１の入力データ端子２１
ｃ、３段目に配列される加算部３１の入力データ端子３
１０１以下同様に８段目に配列される加算部８１の入力
データ端子８１ｃに接続される。尚、入力データ端子１
１ｄには０のデータが供給される。加算部１１のキャリ
ー出力端子１．１ｂは加算部１２のキャリー入力端子１
２ａに接続される。尚、１段目に配列される加算部１１
ないし１７の出力データ端子は２段目に配列される加算
部には接続されない。以下、１段目に配列される加算部
１３ないし１７については加算部１２の場合と同様に構
成され、それぞれの加算部１３ないし１７の入力データ
端子には除数Ｂの対応する各ビットデータＢＳないしＢ
７が供給される。加算部１７のキャリー出力端子１７ｂ
は除算の商を構成するデータの最上位ビットＱ７出力端
子に接続されるとともに加算部１０ないし１７の選択信
号入力端子１０ｆないし１７ｆに接続される。以上の構
成により１段目が形成される。

２段目について、上述した加算部１０における構成と同
様にキャリー入力端子２０ａに１のデータが供給され、
入力データ端子２０ｄに被除数Ａの最上位ビットより一
桁下位側のビットデータであるＡ６が供給される加算部
２０について、キャリー出力端子２０ｂは加算部２１の
キャリー入力端子２１ａに接続され、出力データ端子２
０ｅは３段目に配列される加算部３１の入力データ端子
３１ｄに接続される。加算部２１について、キャリー出
力端子２１ｂは加算部２２のキャリー入力端子２２ａに
接続され、出力データ端子２１ｅは３段目に配列される
加算部３２の入力データ端子３２ｄに接続される。加算
部２２の入力データ端子２２ｄにはＯのデータが供給さ
れる。このような加算部２２のキャリー出力端子２２ｂ
は加算部２３のキャリー入力端子２３ａに接続される。

尚、加算部２２の出力データ端子はいずれにも接続され
ない。以下加算部２３ないし２７については加算部２２
と同様の構成である。加算部２７のキャリー出力端子２
７ｂは、除算の商を構成するデータのビットデータＱ６
出力端子に接続されるとともに加算部２０ないし２７の
選択信号入力端子２０ｆないし２７ｆに接続される。以
上の構成により２段目が形成される。

３段目について、上述した加算部１０及び加算部２０に
おける構成と同様にキャリー入力端子３０ａに１のデー
タが供給され、入力データ端子３０ｄに被除数Ａの最上
位ビットより２桁下位側のビットデータであるＡ５が供
給される加算部３０について、キャリー出力端子３０ｂ
は加算部３１のキャリー入力端子３１ａに接続され、出
力データ端子３０ｅは４段目に配列される加算部４１の
入力データ端子４１ｄに接続される。加算部３１につい
て、キャリー出力端子３１ｂは加算部３２のキャリー入
力端子３２ａに接続され、出力データ端子３１ｅは４段
目に配列される加算部４２の入力データ端子４２ｄに接
続される。加算部３２について、キャリー出力端子３２
ｂは加算部３３のキャリー入力端子３３ａに接続され、
出力データ端子３２ｅは４段目に配列される加算部４３
の入力データ端子４３ｄに接続される。加算部３３の入
力データ端子３３ｄには０のデータが供給される。この
ような加算部３３のキャリー出力端子３３ｂは加算部３
４のキャリー入力端子３４ａに接続される。尚、加算部
３３の出力データ端子はいずれにも接続されない。以下
加算部３４ないし３７については加算部３３と同様の構
成である。加算部３７のキャリー出力端子３７ｂは、除
算の商を構成するデータのビットデータＱ５出力端子に
接続されるとともに加算部３０ないし３７の選択信号入
力端子３０ｆないし３７ｆに接続される。以上の構成に
より３段目が形成される。

以下同様にして４段目ないし８段目が形成される。よっ
て８段目を構成する各加算部８１ないし８７の入力デー
タ端子８１ｄないし８７ｄには、７段目を構成する加算
部７０ないし７６の出力データ端子７０ｅないし７６ｅ
が接続される。又、加算部８７のキャリー出力端子８７
ｂは除算の商を構成するデータの最下位ビットデータＱ
Ｏ出力端子に接続されるとともに加算部８０ないし８７
の選択信号入力端子８０ｆないし８７ｆに接続される。

又、出力データ端子８０ｅないし８７ｅはそれぞれ除算
の余りを構成する剰余出力端子ＲＯないしＲ７に接続さ
れる。尚、剰余出力端子ＲＯないしＲ７より送出される
最下位ビットデータＲＯないし最上位ビットデータＲ７
にて剰余データを構成する。

以上にて本除算器が構成される。このように構成される
除算器の動作について以下に説明する。

例えば被除数Ａが（Ａ７．　Ａ６．　Ａ５．　Ａ４．　
Ａ３．　Ａ２゜Ａ１．、ＡＯ）の８ビツトからなり１０
進数で例えば１８１である１０１１０１０１であり、除
数Ｂが（Ｂ７．　Ｂ６．　Ｂ５．　Ｂ４．　Ｂ３．　Ｂ
２．　Ｂ１．　ＢＯ）の８ビツトからなり１０進数で３
０である０００１１１１０である場にＡ／Ｂの除算を例
に以下に示す「動作説明」に従い説明する。尚、除算結
果は商が１０進数で６、余り１となる。

「動作説明」 ↓ １段目・・・・・・　０００００００１・・・■　←■
１１１１００００１・・・■　←Ｉ２−反転Ｂ＋）　　
　　　　　１・・・■　←ＣＩＱ７＝０←０１１１００
０１１・・・■↑ ８　　Ｃ０＝ＯよりＹ＝１１ Ａ６ ↓ ２段目・・・・・・　　００００００１０・・・■＋）
■ Ｑ６＝Ｏ←０１１１００１００・・・■Ｏ ８Ｃ○＝０よりＹ＝　Ｉ　１ ３段目・・・・・・　　０００００１０１←Ａ３＋）■ Ｑ５＝０←０１１１００１１１ ↑ ８　　Ｃ０＝ＯよりＹ＝Ｉ、Ｉ。

４段目・・・・・・　　００００１０１１←Ａ４＋）■ Ｑ４＝０←０１１１０１１０１ Ｏ ８Ｃ０＝ＯよりＹ＝１１ ５段目・・・・・・　　０００１０１１０−Ａ３÷）　
　　　　　　　Ｉ Ｑ３＝Ｏ←０１１１１１０００ ↑ ８　　Ｃ０＝０よりＹ＝ＩＩ ↓ ６段目・・・・・・　　００１０　］、　１０１・・・
■＋）■ Ｑ２＝１−１００００１１１１・・・■↑ Ｏ ８Ｃ０＝１よりＹ二減算結果 ↓ ７段目・・・・・・　　０００１１１１０・・・■＋）
■ Ｑ１＝１←１００００００００ ↑ Ｏ ８Ｃ０＝１よりＹ＝減算結果 Ｏ ↓ ８段目・・・・・・　　０００００００１・・・［相］
＋）■ ＱＯ＝０−０１１１０００１１・・・■↑ Ｏ ８ｃｏ＝ｏよりＹ＝ＩＩ Ｒ＝０００００００１ Ｑ＝０００００１１０＝６ Ｒ＝０００００００１＝１ １段目の加算部１０の入力データ端子１０ｄには被除数
Ａの最上位ビットデータであるＡ７−１が供給され、加
算部１１ないし１７の入力データ端子ｌｉｄないし１７
ｄには０が供給される。又、加算部１０のキャリー入力
端子１０ａには１が供給される。又、入力データ端子１
０Ｃないし１７ｃには除数Ｂのデータが反転されたデー
タが供給される。尚、上記反転データは２段目から８段
目のそれぞれ対応する加算部の入力データ端子工２にも
供給される。よって上記「動作説明」内■に示すように
１段目の加算部１７ないし１０の入力データ端子１７ｄ
ないし１０ｄには各ビットに対応して０００００００１
のデータが供給され、入力データ端子１７ｃないし１０
ｃには各ビットに対応して■に示すように１１１０００
０１のデータが供給され、加算部１７ないし１０はこれ
らの加算を実行する。その加算結果データは、■に示す
ように１１１０００１１となり桁上りが発生しないこと
より加算部１７のキャリー出力端子１７ｂからは０のキ
ャリーデータが送出される。従って除算の商の最上位ビ
ットデータＱ７は０となり、又、このキャリーデータが
加算部１７ないし１０の選択信号入力端子１７ｆないし
１０ｆに供給される。今、選択信号レベルは０であった
ので、各加算部１７ないし１０に設けられるマルチプレ
クサは入力データ端子１７ｄないし１０ｄに供給された
入力データを２段目の加算部に送出する。但し、上述し
たように加算部１１ないし１７の出力データ端子はいず
れにも接続されていないので、実際には加算部１０の出
力データ端子１０ｅより２段目に配列される加算部２１
の入力データ端子２１ｄに加算部１０の入力データ端子
１０ｄに供給された上記Ａ７のビットデータである１の
データが供給される。

２段目の加算部２７ないし２０において、加算部２０に
は上述した加算部１０と同様にキャリー入力端子２０ａ
には１のデータが供給される。入力データ端子２０ｄに
は被除数ＡのビットデータＡ６である０のデータが供給
され、入力データ端子２１ｃｌには上述したように１の
データが供給され、加算部２２ないし２７の入力データ
端子２２ｄないし２７ｄには０のデータが供給される。

よって２段目のそれぞれの加算部の入力データ端子■１
には■に示すように００００００１０のデータがそれぞ
れのビットに対応して供給される。尚、加算部２７ない
し２０の入力データ端子２７ｃないし２０ｃには１段目
の各加算部１７ないし１０と同じく反転されたＢのデー
タである１１１００００１が各ビットに対応して供給さ
れる。よって２段目に設けられる加算部２０ないし２７
はこれらのデータに基づき加算を行い、■に示すように
その加算結果データは１１１００１００となる。

尚、２段目においても最上位ビットにおいて桁上りは発
生しないので加算部２７のキャリー出力端子２７ｂより
送出されるキャリー出力データはＯであり、商のビット
データＱ６の値はＯとなる。

又、キャリー出力データであるＯのデータが各加算部２
７ないし２０の選択信号入力端子２７ｆないし２０ｆに
供給されるので、各加算部２７ないし２０は入力データ
端子ＩＩに供給された値を３段目に配列される加算部に
送出する。尚、上述した構成により実際に３段目の加算
部にデータを送出するのは加算部２０及び２１であり、
加算部２０は加算部３１の入力データ端子３１ｄに加算
部２０の入力データ端子２０ｄに供給されたＡ６のＯの
データを送出し、加算部２１は加算部３２の入力データ
端子３２ｄに加算部２１の入力データ端子２１ｄに供給
されたＡ７の１のデータを送出する。

以下、選択信号データがＯである状態が上記「動作説明
」に記載するように５段目まで続き、各段に配列される
加算部には「動作説明」に記載する各データが供給され
る。

６段目において、加算部６０には上述と同様にキャリー
入力端子６０ａには１のデータが供給される。入力デー
タ端子６０ｄには被除数へのビットデータＡ２である１
のデータが供給され、入力データ端子６１ｄないし６５
ｄには５段目に配列される加算部５０ないし５４の出力
データ端子５０ｅないし５４ｅが送出するデータが供給
され、加算部６６及び６７の入力データ端子６６ｄ及び
６７ｄにはＯのデータが供給される。よって加算部６７
ないし６０の入力データ端子６７ｄないし６０ｄには■
に示すように００１０１１０１のデータが供給される。

又、入力データ端子６７ｃないし６０ｃには上記と同一
で１１１００００１のデータが供給される。加算部６７
ないし６０はこれらの値に基づいて加算を行い、その加
算結果データは■に示すように００００１１１１となる
が、このとき最上位ビットにおいては桁上りが発生し加
算部６７のキャリー出力データは１となる。よって商の
ビットデータＱ２は１となり、この１のデータが加算部
６７ないし６０の選択信号入力端子６７ｆないし６０ｆ
に供給される。よって加算部６７ないし６０のマルチプ
レクサは加算結果のデータを選択し７段目に配列される
加算部に送出する。

７段目において、加算部７０には上述と同様にキャリー
入力端子７０ａには１のデータが供給される。入力デー
タ端子７０ｄには被除数ＡのビットデータＡＩであるＯ
のデータが供給され、入力データ端子７１ｄないし７６
ｄには６段目に配列される加算部６０ないし６５の出力
データ端子６０ｅないし６５ｅが送出するデータ、即ち
上述したように６段目の加算結果データが供給され、加
算部７７の入力データ端子７７ｄにはＯのデータが供給
される。よって加算部７７ないし７０の入力データ端子
７７ｄないし７０ｄには■に示すように０００１１１１
０のデータが供給される。又、入力データ端子７７ｃな
いし７０ｃには上記と同一で１１．１００００１のデー
タが供給される。加算部７フないし７０はこれらの値に
基づいて加算を行い、その加算結果データは■に示すよ
うにｏｏｏｏ。

０００となり、６段目と同様に最上位ビットにおいて桁
上りが発生するので加算部７７のキャリー出力データは
１となる。よって、商のビットデータＱ１は１となり、
この１のデータが加算部７７ないし７０の選択信号入力
端子７７ｆないし７０ｆに供給される。よって加算部７
７ないし７０のマルチプレクサは加算結果データｏｏｏ
ｏｏｏｏ。

を選択し、８段目に配列される加算部に送出する。

８段目において、加算部８０には上述と同様にキャリー
入力端子８０ａには１のデータが供給される。入力デー
タ端子８０ｄには被除数Ａの最下位ビットデータＡＯで
ある１のデータが供給され、入力データ端子８１ｄない
し８７ｄには７段目に配列される加算部７０ないし７６
の出力データ端子７０ｅないし７６ｅが送出するデータ
、即ち上述したように７段目の加算結果データが供給さ
れる。

よって加算部８７ないし８０の入力データ端子８７ｄな
いし８０ｄには［相］に示すようにｏｏｏｏｏ。

０１のデータが供給される。又、入力データ端子８７ｃ
ないし８０ｃには上記と同一で１１１００００１のデー
タが供給される。加算部８７ないし８０はこれらの値に
基づいて加算を行い、その加算結果データは０に示すよ
うに１１１０００１１となり、最上位ビットにおいて桁
上りは発生しないので加算部８７のキャリー出力データ
は０となる。

よって、商の最下位ビットデータＱＯはＯとなり、この
０のデータが加算部８７ないし８０の選択信号入力端子
８７ｆないし８０ｆに供給される。よって加算部８７な
いし８０のマルチプレクサは入力データ端子８７ｄない
し８０ｄに供給された０００００００１を選択し、除算
の剰余出力端子Ｒ７ないしＲＯに送出する。よって剰余
のデータは、０００００００１となり、１０進数では１
である。

又、商のデータＱ７ないしＱＯは０００００１１０とな
り、１０進数では６となり、商及び剰余ともに正解であ
ることがわかる。

上記の説明のように本除算器も１段目から８段目にかけ
て計算が順を追って行なわれるが、従来の除算器におい
ては上述したように除数等の各ビット毎に計算が順を追
って実行され各ビットの計算実行時間は、１ビツトの計
算に最も長くを要する場合を見込み構成部分の動作を制
御している関係上例えば８ビツトからなる数値の計算で
は１ビツト毎に一律に計算時間を２０ナノ秒に設定し動
作制御しており上記数値の全ビットを計算するためには
１６０　（＝２０Ｘ８）ナノ秒となる。一方、本実施例
による除算器では、レジスタやシフタ等の動作制御を要
する構成部分が含まれていないので従来例のように１ビ
ツト当たりの計算時間を設定する必要がない。したがっ
て、８ビツトのすべての計算時間について２０ナノ秒を
要した場合はともかく、例えば１段目が２０ナノ秒、２
段目が１０ナノ秒、３段目が６ナノ秒、４段目が１４ナ
ノ秒、５段目が８ナノ秒、６段目が１０ナノ秒、７段目
が１６ナノ秒、８段目が８ナノ秒にて計算が実行された
場合には合計計算時間は９２ナノ秒となるように、通常
各ビットにおいて２０ナノ秒より短い時間で計算が終了
するので、本従来例の除算器は従来の除算器に比べ除算
計算を格段に高速に処理することができる。

又、上述した除算器には従来の除算器のようにレジスタ
やシフタが含まれていないのでこれらの動作を制御する
ための制御回路を設ける必要が無いので回路構成が複雑
化することもない。

第２の実施例 第１図に示す加算部の内、第５図に示すように、入力デ
ータ端子■１に０のデータが供給され、キャリー入力デ
ータ及び除数Ｂのビットデータが供給される加算部１１
ないし１７．２２ないし２７．３３ないし３７．４４な
いし４７．５５ないし５７．６６．６７．７７について
、入力されるデータである、キャリー入力データ及び除
数Ｂのビットデータに対するキャリー出力データの論理
動作より上述した加算部１１等の構成は第６図に示すよ
うにＮＡＮＤゲートにインバータが接続されたＡＮＤ回
路にて構成することができる。このようにＡＮＤ回路に
て構成された加算部１１１ないし１１７．１２２ないし
１２７．１３３ないし１３７．１４４ないし１４７．１
５５ないし１５７．１６６．１６７．１７７にて構成さ
れる除算器を第４図に示す。尚、第４図に示す加算部１
１１ないし１１７は第１図に示す加算部１１ないし１７
に対応し、以下同様に加算部１２２ないし１２７は加算
部２２ないし２７に対応し、加算部１３３ないし１３７
は加算部３３ないし３７に対応し、加算部１４４ないし
１４７は加算部４４ないし４７に対応し、加算部１５５
ないし１５７は加算部５５ないし５７に対応し、加算部
１６６．１６７．１７７はそれぞれ加算部６６．６７．
７７に対応する。又、第４図に示すように加算部１１７
のキャリー出力端子１１７ｂは加算部１０の選択信号入
力端子１０ｆに接続され、加算部１２７のキャリー出力
端子１２７ｂは加算部２０及び２１の選択信号入力端子
２Ｏｆ、２１ｆに接続され、加算部１３７のキャリー出
力端子１３７ｂは加算部３０ないし３２の選択信号入力
端子３０ｆないし３２ｆに接続され、加算部１４７のキ
ャリー出力端子１４７ｂは加算部４０ないし４３の選択
信号入力端子４０ｆないし４３ｆに接続され、加算部１
５７のキャリー出力端子１５７ｂは加算部５０ないし５
４の選択信号入力端子５０ｆないし５４ｆに接続され、
加算部１６７のキャリー出力端子１６７ｂは加算部６０
ないし６５の選択信号入力端子６０ｆないし６５ｆに接
続され、加算部１７７のキャリー出力端子１７７ｂは加
算部７０ないし７６の選択信号入力端子７０ｆないし７
６ｆに接続される。

その他の構成は第１図に示す除算器の構成と同じである
。

このように構成される除算器は、第１図に示す除算器と
同様の動作を行うが、加算部１１２等における回路構成
が上述した第１の実施例における回路構成より単純化さ
れているので加算部１１２等における計算速度が第１の
実施例の除算器に比べ向上し、より除算速度を高速化す
ることができ、又、除算器全体の回路構成を縮小化する
ことができる。

第３の実施例 第７図に示す本発明の除算器の第３の実施例は、加算部
へ供給される入力データ及び出力データ並びにキャリー
入力データ及びキャリー出力データの極性を各ビット毎
に変えることで正論理演算を行う加算部と負論理演算を
行う加算部とで構成したものである。尚、本実施例では
、加算部に供給される入力データ■１と加算部から送出
される出力データＹとについてはすべての加算部につい
て正論理演算を行い、入力データＩ２とキャリー入力デ
ータＣｉについては偶数ビットを処理する加算部では正
論理演算を行い、奇数ビットを処理する加算部では負論
理演算を行い、キャリー出力データＣＯについては偶数
ビットを処理する加算部では正論理演算を行い、奇数ビ
ットを処理する加算部では負論理演算を行う。

第７図に示す本実施例の除算器に設けられる各加算部に
おける各端子の接続状態は、以下に説明する相異点を除
き第４図に示す除算器における接続状態と同一であり、
接続状態については説明を省略する。尚、上記相異点は
１段目に配列される加算部において、加算部１０に対応
する加算部２１０の入力データ端子２１０Ｃにはビット
データＢＯが供給されるインバータ３の出力側が接続さ
れ、加算部１１１に対応する加算部１１１１の入力デー
タ端子１１１１ｃにはインバータ３は接続されず、加算
部１１１２の入力データ端子１１１２ｃにはインバータ
３の出力側が接続される。以下同様にインバータ３の接
続された加算部と接続されない加算部とが交互に配列さ
れるという点である。

第７図において、第４図に示す加算部１０に対応し、第
８図に示す加算部２１０は正論理演算を行う素子であり
、第３図に示す構成と同様に構成されるが、加算部２１
０からは反転キャリー出力データが送出される。このよ
うな第８図に示す加算部としては、加算部２０に対応す
る加算部２２０、加算部３０及び３２に対応する加算部
２３０及び２３２、加算部４０及び４２に対応する加算
部２４０及び２４２、加算部５０．５２．５４に対応す
る加算部２５０．２５２．２５４、加算部６０゜６２、
６４に対応する加算部２６０．２６２．２６４、加算部
７０．７２．７４．７６に対応する加算部２７０．２７
２．２７４．２７６、加算部８０，８２．８４．８６に
対応する加算部２８０．２８２．２８４．２８６のそれ
ぞれが設けられる。

上述したような加算部２２０が送出する反転キャリー出
力データが供給され負論理動作を行う、第１０図に示す
加算部２２１は、負論理演算素子であり第１１図に示す
構成を有する。即ち、第１０図に示す加算部は、反転さ
れた入力データＩ２、反転されたキャリー入力データＣ
１、非反転入力データ１１よりキャリー出力データＣｏ
を送出する。このような第１０図に示す加算部としては
、加算部２１に対応する加算部２２１、加算部３１に対
応する加算部２３１、加算部４１及び４３に対応する加
算部２４１及び２４３、加算部５１゜５３に対応する加
算部２５１，２５３、加算部６１．６３．６５に対応す
る加算部２６１，２６３，２６５、加算部７１，７３．
７５に対応する加算部２７１、２７３．２７５、加算部
８１．８３．８５．８７に対応する加算部２８１．２８
３．２８５．２８７のそれぞれが設けられる。

第２の実施例にてＡＮＤ回路にて構成した加算部１１１
等についても正、負の論理演算回路が図示する行、列の
両方向に交互に配列される。即ち、加算部１１１に対応
し、第１４図に示すような加算部１１１１は負論理演算
を行う、第１５図に示すようにＮＯＲ回路から構成され
る素子であり、反転入力データ■２と反転キャリー入力
データＣｉが供給され非反転キャリー出力データＣｏを
送出する。第１４図に示す加算部としては、加算部１１
３、１１５．１１７に対応する加算部１１１３．１１１
５．１１１７、加算部１２３，１２５．１２７に対応す
る加算部１１２３．１１２５．１１２７、加算部１３３
．１３５．１３７に対応する加算部１１３３．１１３５
．１１３７、加算部１４５゜１４７に対応する加算部１
１４５．１１４７、加算部１５５、１５７に対応する加
算部１１５５．１１５７、加算部１６７に対応する加算
部１１６７、加算部１７７に対応する加算部１１７７が
設けられる。

一方、加算部１１２に対応し、第１２図に示すような加
算部１１１２は正論理演算を行う、第１３図に示すよう
にＮＡＮＤＡＮＤ回路成される素子であり、入力データ
Ｉ２とキャリー入力データＣ１が供給され反転キャリー
出力データＣｏを送出する。第１２図に示す加算部とし
ては、加算部１１２、１１４．１１６に対応する加算部
１１１２．１１１４．１１１６、加算部１２２，１２４
，１２６に対応する加算部１１２２．１１２４．１１２
６、加算部１３４，１３６に対応する加算部１１３４．
１１３６、加算部１４４．１４６に対応する加算部１１
４４．１１４６、加算部１５６に対応する加算部１１５
６、加算部１６６に対応する加算部１１６６が設けられ
る。

このように構成される本実施例の除算器は、基本的に上
述した除算器と同様の動作を行うが、第２の実施例に示
した除算器において第５図に示す加算部１１１等を構成
するＡＮＤ回路をＮＡＮＤＡＮＤ回路はＮＯＲ回路に置
き換えることで加算部においてキャリーデータの通過す
るゲート段数がインバータ１個分減少するので、本実施
例の除算器は第２の実施例に示す除算器よりさらに高速
に除算処理を実行することができ、又、回路構成素子が
減少することより除算器全体の回路規模を縮小すること
ができる。

尚、上述した第３の実施例において、第２の実施例に示
す除算器について正論理回路及び負論理回路を交互に設
けたが、第１の実施例に示す除算器について正論理、負
論理の回路を交互に設けても良い。

尚、上述したいずれの実施例においても、８ビツトから
なる除数及び被除数の除算を行う除算器を示しているが
、これに限るものではなく任意のビット数からなる除数
及び被除数の除算を実行する除算器を構成することがで
きる。但し、除数と被除数との構成ビット数は同じとす
る。

［発明の効果］ 以上詳述したように本発明によれば、第１及び第２のデ
ータのそれぞれの構成ビット数に相当する加算部を設け
たことより、除算演算が第１及び第２のデータのすべて
のビットデータに対して一回の演算で行うことができ、
従来の除算器に比べ除算演算処理時間を大幅に短縮する
ことができる。

又、加算部にはレジスタやシフタ等の動作制御を要する
素子を含んでいないので、徐算器全体として回路構成が
複雑化しない。

【図面の簡単な説明】

第１図は本発明の除算器における第１の実施例の構成を
示すブロック図、第２図は第１図に示す加算部の一単位
を示す図、第３図は第１図に示す加算部の構成を示す図
、第４図は本発明の除算器における第２の実施例の構成
を示すブロック図、第５図は第４図に示す加算部の内キ
ャリー入力データ、除数データ及びＯのデータが供給さ
れる加算部を示す図、第６図は第５図に示す加算部の回
路構成を示す論理回路図、第７図は本発明の除算器の第
３の実施例の構成を示すブロック図、第８図は第７図に
示す加算部の内正論理演算を行う加算部を示す図、第９
図は第８図に示す加算部の構成を示す図、第１０図は第
７図に示す加算部の自負論理演算を行う加算部を示す図
、第１１図は第１０図に示す加算部の構成を示す図、第
１２図は第７図に示す加算部の内第４図にてＡＮＤ回路
にて構成された加算部の内正論理演算を行うようにした
加算部を示す図、第１３図は第１２図に示す加算部の回
路図、第１４図は第７図に示す加算部の内第４図にてＡ
ＮＤ回路にて構成された加算部の自負論理演算を行うよ
うにした加算部を示す図、第１５図は第１４図に示す加
算部の回路図、第１６図は従来の除算器の構成を示すブ
ロック図である。 １０ないし１７．２０ないし２７．３０ないし３７．４
０ないし４７．５０ないし５７．６０ないし６７．７０
ないし７７．８０ないし８７・・・加算部。 特許出願人　株式会社　リ　コ　一 代　理　人　弁理士　青山葆　外１名 １Ｐ；８図　　　　　か・９図 第１ｏ図　　　　　　　　第１１図 第１２図　　　　　　　　７１３図 第１４１’２１　　　　　　　　　第１５図第１６図

Claims (3)

【特許請求の範囲】
1. （１）第１データを構成するビットデータと、第２デー
   タを構成するビットデータと、キャリー入力データとが
   供給されこれらデータの加算演算を行い次段へキャリー
   出力データ及び加算結果データを送出する加算器と、 上記加算器が送出する加算結果データあるいは上記第２
   データのビットデータのいずれかを選択信号にて選択す
   るマルチプレクサと、 を有する加算部を、第１及び第２のデータの各ビットデ
   ータがそれぞれ供給されるように第１及び第２データの
   構成ビット数に相当して複数備えたことを特徴とする除
   算器。
2. （２）上記加算器に供給される第２データが０である加
   算部をキャリーデータの生成のみを行う論理回路にて構
   成した、請求項１記載の除算器。
3. （３）上記加算器に供給される第１及び第２のデータ並
   びにキャリーデータの極性が各ビットデータ毎に変わる
   ように正論理演算を行う加算部と負論理演算を行う加算
   部とを備えた、請求項１あるいは２記載の除算器。