JPS6126137A - 2の補数表示並列乗除算方式 - Google Patents
2の補数表示並列乗除算方式Info
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- JPS6126137A JPS6126137A JP14795084A JP14795084A JPS6126137A JP S6126137 A JPS6126137 A JP S6126137A JP 14795084 A JP14795084 A JP 14795084A JP 14795084 A JP14795084 A JP 14795084A JP S6126137 A JPS6126137 A JP S6126137A
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- Japan
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- multiplication
- division
- array
- arithmetic
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5306—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products
- G06F7/5312—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products using carry save adders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- Physics & Mathematics (AREA)
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- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
LSI技術の進歩に伴って並列形の演算配列が提案され
ている。 しかし加減算は2の補数表示を扱うが、乗除
算とりわけ除算は符号と絶対値表示であり、2の補数を
扱うものはない。 この発明は並列形の乗除算を含む演
算配列において、2の補数表示の乗除算を効率的に実行
する演算方式およびその配列に関するものである。
ている。 しかし加減算は2の補数表示を扱うが、乗除
算とりわけ除算は符号と絶対値表示であり、2の補数を
扱うものはない。 この発明は並列形の乗除算を含む演
算配列において、2の補数表示の乗除算を効率的に実行
する演算方式およびその配列に関するものである。
この発明を図面をもとに説明する。 はじめに除算の原
理とその配列を示し、続いて乗算さらに乗除算の配列を
述べる。
理とその配列を示し、続いて乗算さらに乗除算の配列を
述べる。
2の補数表示の被除数り、#!数Vを次のように表す。
D= (d、 d、 −・・’ dv+ −1”
” d2TI−+ 1V = (vov!” ”
vt+−1)ここでd。、 Vo は符号ビット
でOならば正、1ならば負を表す。
” d2TI−+ 1V = (vov!” ”
vt+−1)ここでd。、 Vo は符号ビット
でOならば正、1ならば負を表す。
d0=vo ならばqJ=1、d、 ≠vo なら
ばqo′=0とおき Ro =D+ (12q6 ) V (
1)を行う、 そしてRo とVの符号が等しければ
商のビットをqo==l、異なればq。=Oとする。
ばqo′=0とおき Ro =D+ (12q6 ) V (
1)を行う、 そしてRo とVの符号が等しければ
商のビットをqo==l、異なればq。=Oとする。
同様にi=1.2、・・・・、n−1について、前の商
ビットqi−1の値に従って、 RH=2R;−1+ (1−2q1−1 ) V
(2)を行い、R1とVが同符号ならばq、=l、異符
号ならばq・ =0とする。
ビットqi−1の値に従って、 RH=2R;−1+ (1−2q1−1 ) V
(2)を行い、R1とVが同符号ならばq、=l、異符
号ならばq・ =0とする。
式(1)、(2)の計算のおけるRi 、Vの符号の判
定および商の決定は、最上位ビットからの桁上げc41
により、第1図のように行う、この図から qi =vo ■CQt が得られる。
定および商の決定は、最上位ビットからの桁上げc41
により、第1図のように行う、この図から qi =vo ■CQt が得られる。
つぎに、商および剰余の補正の方法を示す。
なお剰余は0かまたはその符号が被除数の符号に一致す
るように補正する。
るように補正する。
いま第n−1行まで割り切れないとするとき、第5行の
剰余RTlは RTl= 2 RTl−1+ (1−2Q□=、)V
(4)である。 この式に式(2)を順次代入する
とR,、=2ylCD+(、−29g)+丑、−1i=
1 となる。
剰余RTlは RTl= 2 RTl−1+ (1−2Q□=、)V
(4)である。 この式に式(2)を順次代入する
とR,、=2ylCD+(、−29g)+丑、−1i=
1 となる。
従って、式(4)より第n−1行の剰余は−η−1
R,、−2(D+f2 (1−q’ )−η+1
+ 2 q n + l ■)
(6)となる。 ゆえにDは 一η+1 −η+1 +2 −2 q□−1〕■ −η+1 +2 R,、” (7) となり、ここで2(q≦−1)は符号ビットより上の桁
になるので無視すると、Dは次のように表される。
(6)となる。 ゆえにDは 一η+1 −η+1 +2 −2 q□−1〕■ −η+1 +2 R,、” (7) となり、ここで2(q≦−1)は符号ビットより上の桁
になるので無視すると、Dは次のように表される。
一η千1
+ [2(R+ (1−q )
V) )η−丁 n
−+又は 一η+1 + (2(R711Q、rl−1v) ]
(9)これらの式はD=QV+Rであり、右辺第1項の
〔〕が商Q、第2項が剰余Rを示す。
V) )η−丁 n
−+又は 一η+1 + (2(R711Q、rl−1v) ]
(9)これらの式はD=QV+Rであり、右辺第1項の
〔〕が商Q、第2項が剰余Rを示す。
これらの式によって商および剰余の補正を決定すること
ができ、それを第2図に示す。
ができ、それを第2図に示す。
まず最終のn−1行まで割り切れない(後述の割切判定
りが0である)場合を述べる。
りが0である)場合を述べる。
例えば(正)/(正)で第n−1行の商ビットq’n
−1がOならば剰余Rは負であり、Dとη−1 Rfllは異符号である。 剰余Rを正にしてDの杓号
と合わせるには、式(8)から とする。 すなわちR□−1に十Vを加えて補正しなけ
ればならない。 これを第2図の第1行に示す、 h;
0の他の組合せについても同様に導ける。 これらを第
2図の奇数(3,5、・・・、15)行に示す。
−1がOならば剰余Rは負であり、Dとη−1 Rfllは異符号である。 剰余Rを正にしてDの杓号
と合わせるには、式(8)から とする。 すなわちR□−1に十Vを加えて補正しなけ
ればならない。 これを第2図の第1行に示す、 h;
0の他の組合せについても同様に導ける。 これらを第
2図の奇数(3,5、・・・、15)行に示す。
次に、途中の行α(0≦α< n −1)で割り切れる
(h=1である)場合を述べる。 行αで割り切れる時
C工=1、R9二〇となるが、除算配列では最終のn−
1行まで演算を続行し誤差を生ずるので補正が必要であ
る。(I)(正)/(正)ではC工=1により第1図か
ら93=1であり、式(2)によってi(a<15n−
1)に対してRH=−V<O,qr =Oとなる。 ゆ
えに式(8)から剰余は、Rn−1に+Vの補正が必要
である。 これを第2図の第2行に示す。 (■)の
(正)/(負)、(m)の(負)/(正)、(rV)の
(負)/(負)の場合も同様に導ける。
(h=1である)場合を述べる。 行αで割り切れる時
C工=1、R9二〇となるが、除算配列では最終のn−
1行まで演算を続行し誤差を生ずるので補正が必要であ
る。(I)(正)/(正)ではC工=1により第1図か
ら93=1であり、式(2)によってi(a<15n−
1)に対してRH=−V<O,qr =Oとなる。 ゆ
えに式(8)から剰余は、Rn−1に+Vの補正が必要
である。 これを第2図の第2行に示す。 (■)の
(正)/(負)、(m)の(負)/(正)、(rV)の
(負)/(負)の場合も同様に導ける。
これを第2図の第8.10.16行に示す。
最終のn−1行で割り切れる場合の補正も同様に容易に
決定できる。 これらを第2図の第4゜6.12.14
行に示す。
決定できる。 これらを第2図の第4゜6.12.14
行に示す。
第3図は、上で述べた引放し法による2の補数表力、除
算配列を示す。 演算部の各セルを同図(b)に示1−
0 第0行はd6 = vo ならば減勢、do
≠vo ならば加算を行う。 式(3)からQai
Φv、 によって商ピッl−q; が決定する。
算配列を示す。 演算部の各セルを同図(b)に示1−
0 第0行はd6 = vo ならば減勢、do
≠vo ならば加算を行う。 式(3)からQai
Φv、 によって商ピッl−q; が決定する。
ql−1ならば次の行では減算、ql−0ならば加算と
なる。 この配列はキャリーセーブ方弐髪採用している
ので第n−1行の剰余R1,1,、−I を求め行す
るのが加勢部であり、nビットのリップル形の加算器な
どで行う。
なる。 この配列はキャリーセーブ方弐髪採用している
ので第n−1行の剰余R1,1,、−I を求め行す
るのが加勢部であり、nビットのリップル形の加算器な
どで行う。
割切判定部は、前述のように最終のn−1行またはそれ
以仙に割り切れたか否かを判定する回路である。 最終
行で割り切れたときは剰余1i−4が0である。 途中
の行α(0≦α< n −1)で割り切れた場合は前述
のように”nl ば士■となっているので、工vを加
えて和が0となるかな@べろか又はこれと等価な働きを
する第4図の回路に用いればよいa 第4図のR′ は
一般的に次のように表される。
以仙に割り切れたか否かを判定する回路である。 最終
行で割り切れたときは剰余1i−4が0である。 途中
の行α(0≦α< n −1)で割り切れた場合は前述
のように”nl ば士■となっているので、工vを加
えて和が0となるかな@べろか又はこれと等価な働きを
する第4図の回路に用いればよいa 第4図のR′ は
一般的に次のように表される。
第4図の上位のR′は途中の行で割り切れるか否かの判
定である。 下位のR′は最終行の割切判定であり、こ
の場合には式(10)の G、。
定である。 下位のR′は最終行の割切判定であり、こ
の場合には式(10)の G、。
P・ (J=1、・・・・、n−1)のかわりに、n−
1(=3)行のセルのG、、P を入力する。
1(=3)行のセルのG、、P を入力する。
J J
途中又は最終行で割り切れたとき、割切判定出力りは1
となる。
となる。
商および剰余の補正回路は第2図の真理値表によって構
成すればよい。 第一5図に剰余補正の回路を示し、商
の補正は第3図の最左列におけるn個の半加算器などに
よって行う。
成すればよい。 第一5図に剰余補正の回路を示し、商
の補正は第3図の最左列におけるn個の半加算器などに
よって行う。
乗算は次のように行う。 被乗数D、乗数Vがであると
する。 ここでd。、vo はD、■の符号ビットであ
る。 このとき1)と■の積PIt、次のように表之れ
る。
する。 ここでd。、vo はD、■の符号ビットであ
る。 このとき1)と■の積PIt、次のように表之れ
る。
P = (do・v、 −d、 −Vo) 2”
”η−1n−1 十 d o 2 + v o
Z + (D V )
Dl 、 v*はそれぞれり、Vの第2項に対応する。
”η−1n−1 十 d o 2 + v o
Z + (D V )
Dl 、 v*はそれぞれり、Vの第2項に対応する。
D8、V’i:!D*、v’のiの補数であるよ ま
た( d’ovo do −vo )はdoと■
。
た( d’ovo do −vo )はdoと■
。
のORi算に等しい。 式(13)に対応するキャリー
セーブ方式の乗算配列を第6図に示す。
セーブ方式の乗算配列を第6図に示す。
前述の除%と乗算の配列を複合することにより第7図の
乗除算配列が得られる。 この配列は乗算と除算配列の
共通性をうまく利用して複合したものであり、制御人力
γが1ならば乗算を、0ならば除算を実行できる。
乗除算配列が得られる。 この配列は乗算と除算配列の
共通性をうまく利用して複合したものであり、制御人力
γが1ならば乗算を、0ならば除算を実行できる。
なお剰余補正部を第8図のように若干変更するだけで、
2の補数表示の四則演算配列へ容易に拡張することがで
きる。
2の補数表示の四則演算配列へ容易に拡張することがで
きる。
第1図は商の決定、第2図は商および剰余の補正のしか
たを示す。 第3図は引放し法による2の補数表示除算
配列であり、同図(a)はn=4の場合の配列、(b)
は演算セルを示す。 第4図は第3図の配列における割
切判定部、第5図は剰余補正部を示す。 第6図は2の
補数表示乗算配列、第7図は2の補数表示の乗除算配列
を示している。 第8図は四則演算を実行するために剰
余補正部を若干変更した回路を示す。 特許出願人 久津輪 敏部 図面の浄書(内容に変更なし) 11図 笛2図 第3図 第斗図 第■図 、1市乙図 手続補正書 (方式) 昭和同年11月128 1、 事件の表示 昭和59年持重願第1479
50号2、 発明の名称 2の補数表示並列乗除
算方式3、 補正をする者 事件との関係 特許出願人 住所(居所) 大阪府枚方市香里ケ丘12丁目6番4号
4、 代理人 住所(居所) 氏名(名称) 5、 補正命令の日付(発送日) 昭和59年10月3
0日6、 補正の対象 図面
たを示す。 第3図は引放し法による2の補数表示除算
配列であり、同図(a)はn=4の場合の配列、(b)
は演算セルを示す。 第4図は第3図の配列における割
切判定部、第5図は剰余補正部を示す。 第6図は2の
補数表示乗算配列、第7図は2の補数表示の乗除算配列
を示している。 第8図は四則演算を実行するために剰
余補正部を若干変更した回路を示す。 特許出願人 久津輪 敏部 図面の浄書(内容に変更なし) 11図 笛2図 第3図 第斗図 第■図 、1市乙図 手続補正書 (方式) 昭和同年11月128 1、 事件の表示 昭和59年持重願第1479
50号2、 発明の名称 2の補数表示並列乗除
算方式3、 補正をする者 事件との関係 特許出願人 住所(居所) 大阪府枚方市香里ケ丘12丁目6番4号
4、 代理人 住所(居所) 氏名(名称) 5、 補正命令の日付(発送日) 昭和59年10月3
0日6、 補正の対象 図面
Claims (1)
- 並列形の乗算、除算を含む演算配列において、2の補数
表示の乗除算を効率的に実行することを特徴とする演算
方式およびその配列。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14795084A JPS6126137A (ja) | 1984-07-16 | 1984-07-16 | 2の補数表示並列乗除算方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14795084A JPS6126137A (ja) | 1984-07-16 | 1984-07-16 | 2の補数表示並列乗除算方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6126137A true JPS6126137A (ja) | 1986-02-05 |
Family
ID=15441734
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14795084A Pending JPS6126137A (ja) | 1984-07-16 | 1984-07-16 | 2の補数表示並列乗除算方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6126137A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01114974A (ja) * | 1987-10-28 | 1989-05-08 | Sharp Corp | 文書作成・校正支援装置 |
JPH01114971A (ja) * | 1987-10-28 | 1989-05-08 | Sharp Corp | 文書作成・校正支援装置 |
JPH01114972A (ja) * | 1987-10-28 | 1989-05-08 | Sharp Corp | 文書作成・校正支援装置 |
JPH01169661A (ja) * | 1987-12-25 | 1989-07-04 | Sharp Corp | 文字処理装置 |
EP0414108A2 (de) * | 1989-08-23 | 1991-02-27 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Kombiniertes Array für Multiplikation und Division |
US5787031A (en) * | 1993-03-12 | 1998-07-28 | Nippondenso Co., Ltd. | Divider and multiplier/divider using said divider |
-
1984
- 1984-07-16 JP JP14795084A patent/JPS6126137A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01114974A (ja) * | 1987-10-28 | 1989-05-08 | Sharp Corp | 文書作成・校正支援装置 |
JPH01114971A (ja) * | 1987-10-28 | 1989-05-08 | Sharp Corp | 文書作成・校正支援装置 |
JPH01114972A (ja) * | 1987-10-28 | 1989-05-08 | Sharp Corp | 文書作成・校正支援装置 |
JPH01169661A (ja) * | 1987-12-25 | 1989-07-04 | Sharp Corp | 文字処理装置 |
EP0414108A2 (de) * | 1989-08-23 | 1991-02-27 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Kombiniertes Array für Multiplikation und Division |
US5787031A (en) * | 1993-03-12 | 1998-07-28 | Nippondenso Co., Ltd. | Divider and multiplier/divider using said divider |
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