SU907544A1 - Устройство дл делени чисел - Google Patents

Description

{5) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ

Изобретение относитс  к вычислительной технике и может быть использовано при построении цифровых вычислительных машин последовательного действи .

Известно устройство дл  делени  последовательного типа, которое содержит сдвиговые регистры, схему округлени , схему определени  знлка, сумматор, логические элементы и триггеры l.

Известно также двоичное устройство дл  делени , содержащее сдвиговые регистры с параллельной записью информации , два одноразр дных сумматора-вычислител  последовательного действи , блок анализа.знаков, блок анализа сходимости процесса, логические элементы 2.

Однако принцип работы таких устройств не позвол ет в полной мере использовать в нем динамические регистры с большой степенью интеграции, требует больших аппаратурных затрат.

Наиболее близким по технической сущности к изобретению  вл етс  устройство дл  делени  чисел последовательного типа, содержащее регистры делител , делимого, частотного, одноразр дный сумматор, триггер, два логических элемента И, логический элемент И-ИЛИ, причем выход регистра делител  соединен с его входом, выход регистра частного соединен с первым

10 входом логического элемента И-ИЛИ. В устройстве в каждом цикле определ етс  одна цифра частного, котора  записываетс  в реверсивный статический сдвиговый регистр. Цикл схемы устройства составл ет (п+2) такта fЗ. Недостатками данного устройства  вл етс  невысокое быстродействие и большие аппаратурные затраты, св занные с длиной регистров делимого и де20 лител , невозможностью использовани  в нем в полной мере динамических регистров с большей степенью интеграции . Цель изобретени  - повышение быст родействи . Поставленна  цель достигаетс  тем что в устройство дл  делени  введены четыре регистра, второй логический элемент И-ИЛИ, сумматор по модулю два, причем вход регистра делимого соединен с выходом суммы одноразр зного сумматора, выход переноса которого соединен с входом первого регистра и с первым входом первого логического элемента И, вход регистра частного соединен с выходом второго регистра, вход которого соединен с выходом первого логического элемента И-ИЛИ, выход регистра делимого соеди нен с первым входом второго логического элемента И, выход которого соед нен со входом третьего регистра, выход которого соединен с первым входом 20 одноразр дного сумматорй, выход реги стра делител  соединен с первым входом сумматора по модулю два, второй вход которого соединен с инверсным выходом триггера, с первым входом второго логического элемента И-ИЛИ и вторым входом первого логического элемента И-ИЛИ, а выход - с вторым входом одноразр дного сумматора, третий вход которого соединен с выходом второго логического элемента И-ИЛИ, вход синхронизации триггера соединен с первой тактовой шиной, вторым и тре тьим входами второго логического элемента И-ИЛИ, третьим и четвертым входами первого логического элемента ИИЛИ , четвертый вход второго логического элемента И-ИЛИ соединен с выходом первого регистра, информационный вход триггера соединен с выходом четвертого регистра, вход которого соединен с выходом первого логического элемента И, второй вход которого соединен с второй тактовой шиной и вторым входом второго логического элемен та И, первый вход первого, второй вход второго логических элементов И, третьи входы первого и второго логических элементов И выполнены инверсными , На фиг. 1 представлена функциональна  схема предлагаемого устройст ва; на фиг. 2 - вариант построени  регистра частного. . Устройство содержит п+1-разр дный. (п - разр дность мантисы, 1 - разр дность представлени  знака) регистр делител  1, сумматор 2 по модулю два одноразр дный сумматор 3 последовательного действи , п+1-разр дные регистры делимого k и частного 5, CDтриггер 6 управлени , первый 7, второй 8, третий 9 и четвертый 10 одноразр дные (динамические ) регистры, первый и второй элементы И-ИЛИ 11 и 12, первый и второй логические элементы И 13 и 1, первую и вторую тактовые шины 15 и 1б. Выход регистра 4 делимого соединен с его входом, выход регистра 5 частного соединен с первым входом логичес кого элемента И-ИЛИ 11, вход регистра k делимого соединен с выходом суммы одноразр дного сумматора 3, выход переноса которого соединен с входом регистра 9 и с первым входом логического элемента И 13, вход регистра 5 частного соединен с выходом регистра 7, вход которого соединен с выходом логического элемента И-ИЛИ 11, выход регистра делимого соединен с первы,входом логического элемента И 14, выход которого соединен с входом регистра 10, выходом соединенного с первым входом одноразр дного сумматора 3, выход регистра 1 делител  соединен с первым входом сумматора 2 по модулю два, второй вход которого соединен с инверсным выходом триггера 6, с первым входом .логического элемента И-ИЛИ 12 и вторым входом логического элемента И-ИЛИ 11, а выход с вторым входом одноразр дного сумматора 3, третий вход которого соединен с выходом логического элемента И-ИЛИ 12, вход синхронизации триггера 6 соединен с тактовой иииной 15, вторым и третьим входами логического элемента И-ИЛИ 12, третьим и четвертым входами логического элемента 11, четвертый вход логического элемента И-ИЛИ 12 соединен с выходом регистра Э, информационный вход триг гера 6 соединен с выходом регистра 8, вход которого соединен с выходом логического элемента И 13, вторым входом соединенного с тактовой шиной 1б и вторым входом Логического элемента И И, первый вход логическэго элемента И 13, второй вход логическо го элемента И 14, третьи входы логических элементов И-ИЛИ 11 и 12 выполнены , инверсными. Устройство работает следующим образом . Тактом будем называть временной интервал представлени  в машинном цикле i-ro разр да- числа последовательного кода младшими разр дами вперед. Таким образом, начало машинного цикла определ етс  тактом Т. , представл ющим самый младший разр д числа, конец цикла - тактом Т,,.. , представл ющим знаковый разр д числа . Началу каждого цикла соответству ет такое расположение информации в динамическом регистре, наход щемс  в режиме хранени , при котором 1-й раз р д числа находитс  в i-ом разр де регистра. В исходном состо нии в регистре k записан пр мой код делимого, в регистре 1 - пр мый код делител . Будем считать, что делимое меньше делител  8знаковых разр дах регистров 1 и h записаны нули. В регистрах 5, 7, 8, 9и 10 записана нулева  информаци , триггер 6 находитс  в нулевом состо нии . Деление осуществл етс  за п+1 цикл Цикл схемы устройства соответствует разр дности операндов и равен (n-f-1)му такту. В основу алгоритма делени  положен метод делени  без восста новлени  остатка. Рассмотрим работу устройства в 1цикле делени . В начале i-ro цикла (такт/|Т) а регистре находитс  (i-11-й остаток, в регистре 1 - дели тель, в младших разр дах регистра 5 i-2 цифр частного. Триггер 6 управлени  хранит знак (i-1)-го остатка. Формирование i-ro остатка осущест вл етс  следующим образом. В зависимости от знака предыдущег ( i-1)-го остатка на один из входов сумматора 3 подаетс  пр мой или дополнительный код делител . При единичном состо нии триггера 6 через сумматор 2 по модулю два выдаетс  пр мой код делител , при нулевом обратный код. Дополнительный код делител  формируетс  подачей на вход переноса сумматора 3 через Элемент И-ИЛИ 12 единицы младшего разр да в такте Т . Сдвинутый по отношению к делителю на один разр д влево (1-1)остаток подаетс  на второй вход сумматора . Сдвиг (i-l)-ro остатка в регистр А обеспечиваетс  коммутацией цепей циркул ции последнего через од поразр дный динамический регистр 10 на выход суммы S сумматора 3- В такте Ту выдача кода из регистра Ц блокируетс  элементом И 1. Знак 1-го остатка и значение очередной (п-1+1)-й цифры частного определ етс  переносом , вырабатываемым сумматором 3 в такте Т (в последнем такте цикла). При единичном переносе в (п+1)-м такте знак i-ro остатка полои ительный , при нулевом - отрицательный. Знак i-ro остатка формируетс  элементом И 13 по условию T(ti+.-l)- Р и записываетс  в такте Т следующего ( i-t-l)-ro цикла на триггер 6. Задержка записи знака на один такт осуществл етс  одноразр дным динамическим регистром 8. Запись полученной в i-м цикле (n-i+1)-й цифры частного в регистр 5 осуществл етс  в такте т, (i+1)-ro цикла с инверсного выхода триггера 6 через элемент И-ИЛИ 11 и одноразр дный динамический регистр 7. Коммутаци  цепей циркул ции регистра 5 через дополнительный регистр 7 обеспечивает сдвиг информации в каждом цикле на один разр д вправо. Таким образом, после выполнени  i-ro цикла в регистре находитс  остаток, на пр мом выходе триггера 6 - знак1-го остатка, на инверс ° выходе - i-  цифра частного. После выполнени  ( цикла на инверсном выходе триггера 6 формируетс  младша  дополнительна  цифра частного , котора  используетс  дл  округле результата. Старшие п разр дов частного (кроме знакового) записываютс  в старших п разр дах регистра 5Округление результата производитс  . на сумматоре 3 (не показан) за один цикл, и eio можно совмещать с циклом выдачи. Знак результата можно формировать с помощью сумматора 3 в цикле приема операндов и записывать в такте Т. первого цикла в регистр 5- Однако при этом усложн ютс  входные схемы сумматора, поэтому целесообразнее знак формировать на отдельном Т-триггере (не показан). Рассмотрим состо ни  узлов и регистров устройства при делении чисел 0,0101:0,1000 0,1010. Деление без округлени  осуществл етс  за п циклов. Старшие п-1 разр дов частного при этом, формируютс  на своих местах. В первом разр де регистра 5 всегда нуль (см. таблицу). Первый младший разр д частного соответствует инверсному выходу триггера 6. Поэтому формирование окончательного результата осуществл етс  таким же

образом, что и при округлении, с той лишь разницей, что на первый вход сумматора 3 поступает информаци  с первого разр да регистра 5. Такое формирование частного на регистре 5 и триггере 6 требует дополнительных затрат на коммутацию входов сумматора 3. Если деление производитс  всегда без округлени , весь результат удобнее форм.ировать на регистре 5. Кажда  (п-1+1)-  цифра частного может быть определена как перенос из (п+1)-го разр да при формировании i-ro остатка. Запись сформированной таким образом (п-1+1)-й цифры частного осуществл етс  в такте ) i-ro цикла через элемент И-ИЛИ 11.1 в первый разр д регистра 5. Мантиса частного при этом после выполнени  п-го цикла формируетс  в младших п разр дах регистра 5, который выполнен в виде двух подрегистров: одноразр дного регистра 5.1 и п-разр дного регистра 5.2.

Такое построение схемы формировани  результата делени  позвол ет осуществл ть выдачу непосредственно с регистра 5 и осободить в этом цикле сумматор.

Заметим, что в первом цикле делени  в регистре 5 всегда записана единица (в таблице обозначена 1 ) , котора  не  вл етс  одним из разр дов частного и не вли ет на конечный результат , так как при делении с округлением она сдвигаетс  в регистр 7, а при делении без округлени  на ее место при окончательном формировании частного записываетс  знак результата . Эту единицу можно использовать как маркерную дл  определени  конца операции делени , что позвол ет упростить блок управлени .

В изобретении регистры выполнены динамическими, разр дность (п+1) регистров делимого, делител  и мастного  вл етс  одинаковой, что  вл етс  существенным достоинством по сравнению с известным устройством, в котором используетс  два динамических регистра с разр дностью п+З и п+2 и реверсивный сдвиговый регистр частного с разр дностью п+3. Сложность одного разр да реверсивного сдвигового регистра примерно в 1,5 раза больше по сравнению с односторонним сдвиговым регистром. Таким образом, выигрыш в оборудовании по сравнению с

известным устройством составл ет величину 0,5 (n + .3)-J.p + 2.р, где 1,рсложность одного разр да одностороннего сдвигового регистра. Возможность построени  устройства полностью на динамических регистрах позвол ет еще в большой степени сократить стоимость, габарить и надежность устройства .

Цикл работы схем известных устройств составл ет п+2 или п+3 такта и не равен циклу хранени  в других регистрах, а также пам ти вычислительных машин, в состав которых оно

входит. Другими словами, цикл схемы известных устройств отличаетс  от машинного цикла. Это требует дополнительных аппаратурных затрат при построении блока управлени , в частности счетчика тактов.

В предлагаемом изобретении цикл устройства совпадает с машинным циклом , что дает возможность использовать общие дл  вычислительного устройства тактирующие сигналы I, ,

Деление в известном устройстве осуществл етс  за (п+2)хГп+1) тактов. В изобретении частное формируетс  за (п+1) тактов.

Таким образом, врем  выполнени  операции делени  в изобретении уменьшаетс  на один цикл по сравнению с известным УСТРОЙСТВОМ.

Claims (3)

1.Патент США 3816733, кл. G Об F 7/5, 197.

2.Авторское свидетельство СССР № , кл. С 06 F 7/39, 197.

3.Самофалов К. Г., Корнейчук В.И. Тарасенко В. П. Электронные цифровые вычислительные машины. Киев, Вища школа, 1976 (прототип).