RU2547625C2 - Многовходовой сумматор - Google Patents
Многовходовой сумматор Download PDFInfo
- Publication number
- RU2547625C2 RU2547625C2 RU2013129890/08A RU2013129890A RU2547625C2 RU 2547625 C2 RU2547625 C2 RU 2547625C2 RU 2013129890/08 A RU2013129890/08 A RU 2013129890/08A RU 2013129890 A RU2013129890 A RU 2013129890A RU 2547625 C2 RU2547625 C2 RU 2547625C2
- Authority
- RU
- Russia
- Prior art keywords
- adders
- inputs
- cascade
- adder
- groups
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относится к вычислительной технике, предназначено для суммирования двоичных чисел и может быть использовано в системах передачи и обработки информации для цифровой обработки сигналов, при решении комбинаторных задач. Техническим результатом являются уменьшение аппаратных затрат и расширение функциональных возможностей за счет суммирования массивов данных и контроля общей суммы данных с заданным порогом. Устройство содержит древовидную структуру сумматоров, элемент ИЛИ и компаратор, причем информационные входы данных многовходового сумматора объединены в М групп n-разрядных внешних входов устройства, (М-1) n-разрядных сумматоров древовидной структуры объединены в к каскадов (k=]log2M[большее целое), первый каскад содержит [М/2] (целая часть) сумматоров, второй каскад содержит [М/4] сумматоров,…, i-й каскад содержит [М/2i] сумматоров (i=3, 4,…, k-1),…, k-й каскад содержит один сумматор, сигналы переносов сумматоров каскадов и выход компаратора, который сравнивает вычисленную сумму массива входных данных с заданным порогом, объединяются по ИЛИ и формируют выходной сигнал превышения порога. 1 ил.
Description
Изобретение относится к вычислительной технике, предназначено для суммирования двоичных чисел и может быть использовано в системах передачи и обработки информации для цифровой обработки сигналов, при решении комбинаторных задач и в контрольной аппаратуре.
Известен сумматор с переменным модулем сложения (RU №2183347 С2, МПК G06F 7/50, заявлен 24.03.2000, опубликован 10.06.2002), содержащий два n-разрядных сумматора, компаратор, элемент ИЛИ, блок управляемых инверторов, шину n-разрядного модуля, причем первая группа входов компаратора подсоединена к выходам первого сумматора, а вторая группа входов компаратора подсоединена к входной шине модуля, входы элемента ИЛИ соединены соответственно с выходом переноса первого сумматора и выходом компаратора. Компаратор сравнивает образованную сумму с модулем сложения и в случае, когда полученная сумма равна или больше модуля, вычитает из суммы значение модуля и вырабатывает сигнал переноса.
Недостатком данного устройства является отсутствие средств для параллельного суммирования массива двоичных данных.
Известен многовходовой сумматор (SU №1679483 А1, МПК G06F 7/50, заявлен 23.03.1989, опубликовано 23.09.1991, Бюл. №35), имеющий информационные входы, тактовый вход, вход обнуления, вход режима работы, блоки четырехвходового одноразрядного суммирования, блок суммирования, накапливающий сумматор. В основу работы положен алгоритм быстрого вычисления разрядных сумм и их вычисление с учетом весовых коэффициентов.
Недостатком данного устройства является последовательное суммирование групп одноименных разрядов с накоплением суммы в буферном регистре.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип счетчик числа единиц в слове данных (Дж. Ф. Уэйкерли. Проектирование цифровых устройств. В 2-х томах. - М.: Постмаркет, 2002. - 1088 с., рис.6.15, с.606-609), содержащий древовидную структуру сумматоров - на первом уровне одноразрядные сумматоры, на втором - трехразрядные сумматоры, на третьем - четырехразрядные сумматоры и т.д.
Недостаком данного устройства является то, что проводится суммирование одноразрядных чисел.
К причинам, препятствующим достижению указанного ниже технического результата, относится отсутствие средств, обеспечивающих сравнение полученной суммы с заданным порогом суммы.
Техническим результатом изобретения является уменьшение аппаратных затрат и расширение функциональных возможностей за счет суммирования массивов данных и контроля общей суммы данных с заданным порогом.
Указанный технический результат при осуществлении изобретения достигается тем, что в многовходовой сумматор, содержащий древовидную структуру сумматоров, введены элемент ИЛИ и компаратор, причем информационные входы многовходового сумматора объединены в М групп n-разрядных внешних входов данных устройства, (М-1) n-разрядных сумматоров древовидной структуры объединены в к каскадов (k=]log2M[большее целое), причем первый каскад содержит [М/2] (целая часть) сумматоров, второй каскад содержит [М/4] сумматоров,…, i-й каскад содержит [М/2i] сумматоров (i=3, 4,…, k-1),…, k-й каскад содержит один сумматор, внешние нечетные входы данных устройства соединены с первыми группами входов соответствующих сумматоров первого каскада сумматоров, вторые группы входов которых соединены с внешними четными группами входов данных устройства, информационные выходы нечетных сумматоров i-го каскада (i=2, 2,…, k-1) соединены с первыми группами входов соответствующих сумматоров (i+1)-го каскада, вторые группы входов которых соединены с информационными выходами четных сумматоров i-го каскада, информационные выходы сумматора k-го каскада являются первыми выходами устройства и соединены со второй группой входов компаратора, первая группа входов которого соединена с внешней группой входов S устройства максимума суммы данных, выход компаратора соединен с первым входом элемента ИЛИ, другие входы которого соединены с выходами переносов всех (М-1) сумматоров, а выход элемента ИЛИ является вторым выходом устройства.
На фиг. 1 приведена схема предлагаемого многовходового сумматора для М=16 групп n-разрядных входов устройства.
На фиг. 1 приняты следующие обозначения: сумматоры первого каскада 11, 12, …, 18 (индекс указывает номер сумматора в каскаде), сумматоры второго каскада 21, 22, 23, 24. сумматоры третьего каскада 31 32, сумматор четвертого каскада 41, компаратор 5, элемент ИЛИ 6, вход 7 порога максимальной суммы S, первые выходы 8 суммы, второй выход 9 превышения заданного порога.
Многовходовой сумматор содержит М групп n-разрядных внешних входов данных устройства D1-D16 (на фиг. 1 М=16). В состав многовходового сумматора включены (М-1) n-разрядных сумматоров, образующих древовидную структуру, при этом сумматоры объединены в k каскадов (k=]log2M[большее целое). На фиг.1 количество каскадов k=4 (]log2l6[). Первый каскад содержит восемь сумматоров 11, 12, …, 18, второй каскад содержит четыре сумматора 21, 22, 23, 24, третий каскад содержит два сумматора 31, 32, четвертый каскад содержит один сумматор 41. Внешние входы устройства D1-D16 подсоединены к соответствующим входам сумматоров первого каскада 11, 12, …, 18. Выходы сумматоров первого каскада 11, 12, …, 18 соединены с соответствующими входами сумматоров второго каскада 21, 22, 23, 24, выходы которых соединены с входами сумматоров третьего каскада 31, 32, выходы которых соединены с входами сумматора четвертого каскада 41.
Выходы сумматора четвертого каскада 41 являются первыми выходами устройства 8. Первая группа входов компаратора 5 соединена с внешней группой входов 7 устройства максимума суммы данных S, а вторая группа входов соединена с выходами сумматора четвертого каскада 41.
Выход компаратора 5 соединен с первым входом элемента ИЛИ 6, другие входы которого соединены с выходами переносов СО всех (M-1) сумматоров. Выход элемента ИЛИ 6 является вторым выходом 9 устройства превышения заданного порога S.
Предлагаемый многовходовой сумматор работает следующим образом.
На М групп n-разрядных внешних входов устройства D1-D16 подается массив входных данных. Входные данные попарно складываются на сумматорах первого каскада 11, 12, …, 18, на выходах которых формируются значения суммы и единичные сигналы переноса CO=1, при превышении n-разрядной суммы. Далее значения сумм первого каскада складываются на сумматорах второго каскада 21, 22, 23, 24 на выходах которых формируются значения суммы и сигналы переноса CO=1, при превышении n-разрядной суммы. Далее аналогично вычисляются суммы и формируются сигналы переноса CO=1 для третьего и четвертого каскадов.
В результате суммирования на выходе сумматора 41 четвертого каскада будет получена сумма массива входных данных, которая передается на группу первых выходов 8. Кроме того, данная сумма на компараторе 5 сравнивается с заданным на входе 7 порогом максимальной суммы S. Если сумма массива превышает порог S, то на выходе компаратора 5 формируется единичный сигнал.
Единичные сигналы переносов CO=1 сумматоров всех и сигнал превышения порога S с компаратора 5 поступают на элемент ИЛИ 6 и с его выхода передаются на второй выход устройства 9.
В предлагаемом устройстве каждый из элементов массива входных данных D1-D16 имеет разрядность n. При этом порог суммы S также имеет разрядность n. Введение проверки сигналов переносов сумматоров позволило ввести у всех сумматоров единую разрядность n.
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый многовходовой сумматор имеет древовидную структуру, обладает регулярностью структуры и связей и соответствует заявляемому техническому результату - уменьшение аппаратных затрат и расширение функциональных возможностей за счет суммирования массивов данных и контроля общей суммы данных с заданным порогом.
Claims (1)
- Многовходовой сумматор, содержащий древовидную структуру сумматоров, отличающийся тем, что в него дополнительно введены элемент ИЛИ и компаратор, причем информационные входы многовходового сумматора объединены в М групп n-разрядных внешних входов данных устройства, (М-1) n-разрядных сумматоров древовидной структуры объединены в к каскадов (k=]log2M[большее целое), причем первый каскад содержит [М/2] (целая часть) сумматоров, второй каскад содержит [М/4] сумматоров,…, i-й каскад содержит [М/2i] сумматоров (i=3, 4,…, k-1),…, k-й каскад содержит один сумматор, внешние нечетные входы данных устройства соединены с первыми группами входов соответствующих сумматоров первого каскада сумматоров, вторые группы входов которых соединены с внешними четными группами входов данных устройства, информационные выходы нечетных сумматоров i-го каскада (i=l, 2,…, k-1) соединены с первыми группами входов соответствующих сумматоров (i+1)-го каскада, вторые группы входов которых соединены с информационными выходами четных сумматоров i-го каскада, информационные выходы сумматора k-го каскада являются первыми выходами устройства и соединены со второй группой входов компаратора, первая группа входов которого соединена с внешней группой входов S устройства максимума суммы данных, выход компаратора соединен с первым входом элемента ИЛИ, другие входы которого соединены с выходами переносов всех (М-1) сумматоров, а выход элемента ИЛИ является вторым выходом устройства.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2013129890/08A RU2547625C2 (ru) | 2013-06-28 | 2013-06-28 | Многовходовой сумматор |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2013129890/08A RU2547625C2 (ru) | 2013-06-28 | 2013-06-28 | Многовходовой сумматор |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2013129890A RU2013129890A (ru) | 2015-01-10 |
| RU2547625C2 true RU2547625C2 (ru) | 2015-04-10 |
Family
ID=53278894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2013129890/08A RU2547625C2 (ru) | 2013-06-28 | 2013-06-28 | Многовходовой сумматор |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2547625C2 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2614370C1 (ru) * | 2015-10-12 | 2017-03-24 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Многовходовой сумматор по модулю два |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1679483A1 (ru) * | 1989-03-23 | 1991-09-23 | Научно-исследовательский институт многопроцессорных вычислительных систем при Таганрогском радиотехническом институте им.В.Д.Калмыкова | Многовходовой сумматор |
| RU2047216C1 (ru) * | 1992-10-12 | 1995-10-27 | Леонид Болеславович Авгуль | Многовходовый одноразрядный сумматор |
| EP0741354A2 (en) * | 1995-04-11 | 1996-11-06 | Canon Kabushiki Kaisha | Multi-operand adder using parallel counters |
| WO2000049494A1 (en) * | 1999-02-17 | 2000-08-24 | Analog Devices, Inc. | Fast multi-format adder |
-
2013
- 2013-06-28 RU RU2013129890/08A patent/RU2547625C2/ru not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1679483A1 (ru) * | 1989-03-23 | 1991-09-23 | Научно-исследовательский институт многопроцессорных вычислительных систем при Таганрогском радиотехническом институте им.В.Д.Калмыкова | Многовходовой сумматор |
| RU2047216C1 (ru) * | 1992-10-12 | 1995-10-27 | Леонид Болеславович Авгуль | Многовходовый одноразрядный сумматор |
| EP0741354A2 (en) * | 1995-04-11 | 1996-11-06 | Canon Kabushiki Kaisha | Multi-operand adder using parallel counters |
| WO2000049494A1 (en) * | 1999-02-17 | 2000-08-24 | Analog Devices, Inc. | Fast multi-format adder |
Non-Patent Citations (1)
| Title |
|---|
| УЭЙКЕРЛИ ДЖ. ПРОЕКТИРОВАНИЕ ЦИФРОВЫХ УСТРОЙСТВ.М., ПОСТМАРКЕТ, 2002, т.2, с.607, рис. 6.15. * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2614370C1 (ru) * | 2015-10-12 | 2017-03-24 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Многовходовой сумматор по модулю два |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2013129890A (ru) | 2015-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Ram et al. | Area efficient modified vedic multiplier | |
| Asif et al. | Design of an algorithmic Wallace multiplier using high speed counters | |
| Bansal et al. | High speed vedic multiplier designs-A review | |
| JP4290202B2 (ja) | ブース乗算の装置および方法 | |
| Gokhale et al. | Design of Vedic-multiplier using area-efficient Carry Select Adder | |
| Low et al. | A new approach to the design of efficient residue generators for arbitrary moduli | |
| Kesava et al. | Low power and area efficient Wallace tree multiplier using carry select adder with binary to excess-1 converter | |
| Asif et al. | Analysis of different architectures of counter based Wallace multipliers | |
| CN110673823B (zh) | 乘法器、数据处理方法及芯片 | |
| RU2547625C2 (ru) | Многовходовой сумматор | |
| Yamamoto et al. | A systematic methodology for design and analysis of approximate array multipliers | |
| Mohanty et al. | Design and performance analysis of fixed-point jacobi svd algorithm on reconfigurable system | |
| CN111258544B (zh) | 乘法器、数据处理方法、芯片及电子设备 | |
| Raju et al. | Design and implementation of low power and high performance Vedic multiplier | |
| RU2617329C1 (ru) | Счетчик групповой структуры с переменным модулем | |
| RU2672626C1 (ru) | Устройство для определения количества нулей и единиц по группам в двоичном числе | |
| CN113743046B (zh) | 存算一体版图结构和数据拆分存算一体版图结构 | |
| Basiri et al. | Multiplication acceleration through quarter precision Wallace tree multiplier | |
| KR100513160B1 (ko) | 감소된 면적을 갖는 캐리 예측 가산기 | |
| RU2477513C1 (ru) | Ячейка однородной вычислительной среды, однородная вычислительная среда и устройство для конвейерных арифметических вычислений по заданному модулю | |
| CN109388372B (zh) | 一种基于最小模块的三值光学处理器msd乘法计算方法 | |
| RU2505849C2 (ru) | Генератор сигналов, изменяющихся по булевым функциям | |
| Piestrak et al. | Architecture of efficient RNS-based digital signal processor with very low-level pipelining | |
| CN113031911A (zh) | 乘法器、数据处理方法、装置及芯片 | |
| CN113031915A (zh) | 乘法器、数据处理方法、装置及芯片 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20190629 |