CN112926287B - 一种基于树状压缩的十进制至二进制数转换器 - Google Patents

一种基于树状压缩的十进制至二进制数转换器 Download PDF

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Abstract

本发明公开了一种基于树状压缩的十进制至二进制数转换器，属于计算、推算或计数的技术领域，尤其涉及一种高性能并行十进制至二进制数转换器。该转换器包括二进制数阵列产生模块、二进制数阵列压缩模块和超前进位加法器模块。本发明以5‑digit十进制数输入为例对转换电路进行阐述。本发明采用并行方式可将任意位BCD‑8421十进制数转换为二进制数，由于采用二进制数阵列压缩，有效地减少了转换电路的复杂度和延时。

Description

一种基于树状压缩的十进制至二进制数转换器
技术领域
本发明公开了一种基于树形并行压缩的十进制至二进制数转换器，涉及数字系统设计技术，尤其涉及一种实现任意位十进制至二进制数快速转换的转换器，属于计算、推算或计数的技术领域。
背景技术
十进制运算在财务分析、银行、税收计算、货币转换、保险和会计等商业应用中非常重要，如何通过硬件实现十进制浮点算法一直是人们研究的方向之一。由于二进制数据在计算机中能够更有效的存储和进行快速运算，目前的浮点运算大部分仍然以二进制数为基础。2008年发行的IEEE 754的修订版本(IEEE754-2008)已经包括了十进制浮点算术运算的格式和规范。2019年IEEE给出了最新版的二进制和十进制浮点算术的草拟标准(IEEE754-2008标准的修订)。因此，十进制至二进制数转换器不仅是数字系统设计的重要器件，在计算机算术运算系统中，实现十进制与二进制数之间的快速有效的转换，具有重要的意义。
在早期的研究中，学者们提出一种十进制至二进制数转换模型，并在此基础上通过多个模型迭代方式可以实现任意位的十进制至二进制数转换。该方法采用串行方式进行十进制数至二进制数之间的转换，因此随着位数的增加，延时也线性增大。
发明内容
本发明的发明目的是针对上述背景技术的不足，首次提出一种高速并行压缩的十进制至二进制数转换器，该方法可以扩展到任意位BCD-8421十进制数，通过结构简单且规则的全加器、半加器将二进制数阵列压缩至2行二进制数，由于每一级压缩延时为一个加法器延时，解决了现有十进制转二进制数方法仍然不能满足快速转换应用需求的技术问题，实现了有效提高转换速度的发明目的。
本发明为实现上述发明目的采用如下技术方案：
本发明提出的并行压缩的十进制至二进制转换结构由二进制数阵列产生模块、二进制数阵列压缩模块和超前进位加法器三个模块构成,通过树状并行压缩将BCD-8421十进制数转换至二进制数，实现十进制数至二进制数的高速并行转换。本发明以5-digit十进制数输入为例对电路结构进行详细说明。二进制数阵列产生模块将十进制数按位权分解生成七行二进制数阵列。二进制数阵列压缩模块由4级压缩模块构成，包括：由17个全加器和5个半加器构成的第一压缩级，由10个全加器和4个半加器构成的第二压缩级，由8个全加器和5个半加器构成的第三压缩级，由3个全加器、9个半加器以及1个或门构成的第四压缩级。定义5-digit十进制数D(D＝D4D3D2D1D0)，其中， 分别对应第i-digit的8,4,2,1位权(也就是第i-digit的第3,2,1,0位)。
二进制数阵列产生模块将5-digit十进制数按位权分解成对应的二进制数并产生第一二进制数阵列。例如，第5-digit十进制数D4中(位权是80000)分解成216，213，212，211和27(216+213+212+211+27＝80000)；将第5-digit十进制数D4中/>(位权是40000)分解成215，212，211，210，26(215+212+211+210+26)；将第5-digit十进制数D4中/>(位权是20000)分解成214，211，210，29，25；将第5-digit十进制数D4中/>(位权是10000)分解成213，210，29，28，24。以此类推，得到第4-digit至0-digit十进制数按位权分解的二进制数阵列，最后得到第一二进制阵列。
二进制数阵列产生模块中，第一压缩级对7行17列的第一二进制数阵列进行压缩，压缩结果为5行17列的第二二进制数阵列；第二压缩级对第二二进制数阵列进行压缩，压缩结果为4行17列的第三二进制数阵列；第三压缩级对第三二进制数阵列进行压缩，压缩结果为3行17列的第四二进制数阵列；第四压缩级对第四二进制数阵列进行压缩，压缩结果为2行17列的规则二进制数。
压缩过程采用华莱士树结构实现快速压缩，压缩过程分为3个阶段：首先将排列在第一二进制阵列上同一列的3个或2个1-bit二进制数作为一组进行压缩，将产生的中间位和以及中间进位移至第二二进制数阵列；然后对排列在第二二进制阵列同一列上的的中间位和以及中间进位进行3个一组或2个一组的压缩，重复进行直至只剩2行部分积；最后对2行部分积组成的第五二进制阵列，通过超前进位加法器相加得到最终的17-bit二进制数。
本发明采用上述技术方案，具有以下有益效果：
(1)本发明针对十进制至二进制转换，首次提出了采用并行压缩的转换结构，该电路结构由四级压缩构成，每一级压缩通过简单规则的加法器实现且消耗延时仅为1个加法器延时，极大地提高了转换速度。
(2)本发明实现了5-digit并行十进制至二进制转换，借助这种思想可以实现任意位十进制至二进制的快速有效转换。
附图说明
图1为5digit十进制至二进制转换的二进制数阵列产生和压缩图。
具体实施方式
下面结合附图对发明的技术方案进行详细说明。
本发明公开的基于树状压缩的并行十进制至二进制转换器如图1所示，包括：二进制数阵列产生模块、二进制数阵列压缩模块和超前进位加法器三个模块。本发明采用全加器和半加器构成的四级压缩结构对二进制数阵列进行压缩，可以有效地简化十进制至二进制转换系统并且降低系统的延时。
第一压缩级包括第一至第十七共十七个全加器和第一至第五共五个半加器，对7行二进制数阵列进行压缩，压缩结果是第二阵列。第一全加器逻辑表达式如下表示：
其中，位和位于第二二进制阵列第(2-2)行和二进制b2列；进位/>位于第二阵列第(2-3)行和二进制b3列；第二全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(2-1)行和b3列，/>位于第(2-1)行和b4列；第三全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(2-3)行和b4列，/>位于第(2-3)行和b5列；第四全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(2-1)行和b5列，/>位于第(2-1)行和b6列；第五全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(2-2)行和b5列，/>位于第(2-2)行和b6列；第六全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(2-3)行和b6列，/>位于第(2-3)行和b7列；第七全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(2-4)行和b6列，/>位于第(2-4)行和b7列；第八全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(2-1)行和b7列，/>位于第(2-1)行和b8列；第九全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(2-2)行和b7列，/>位于第(2-2)行和b8列；第十全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(2-3)行和b8列，/>位于第(2-3)行和b9列；第十一全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(2-4)行和b8列，/>位于第(2-4)行和b9列；第十二全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(2-1)行和b9列，/>位于第(2-1)行和b10列；第十三全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(2-2)行和b9列，/>位于第(2-2)行和二进制b10列；第十四全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(2-3)行和b10列，/>位于第(2-3)行和b11列；第十五全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(2-4)行和b10列，/>位于第(2-4)行和b11列；第十六全加器的输入是/>输出是位和/>以及进位/>(位权212)，其中，/>位于第(2-1)行和b11列，/>位于第(2-1)行和b12列；第十七全加器的输入是输出是位和/>以及进位/>其中，/>位于第(2-3)行和b12列，/>位于第(2-2)行和b13列。
第一半加器的输入是和/>输出是位和/>以及进位/>其中，/>位于第(2-1)行和二进制b1列，/>位于第(2-1)行和b2列；第二半加器的输入是/>和/>输出是位和/>以及进位/>其中，/>位于第(2-2)行和b3列，/>位于第(2-2)行和b4列；第三半加器的输入是和/>输出是位和/>以及进位/>其中，/>位于第(2-4)行和b4列，/>位于第(2-4)行和b5列；第四半加器的输入是/>和/>输出是位和/>以及进位/>其中，/>位于第(2-2)行和b11列，/>位于第(2-2)行和b12列；第五半加器的输入是/>和/>输出是位和/>以及进位其中，/>位于第(2-1)行和b13列，/>位于第(2-2)行和b14列。
第一个半加器逻辑表达式如下所示：
第一阵列中没有被压缩的变量移至相同位权的第二阵列。
第二压缩级包括第十八至第二十七共十个全加器和第六至第九共四个半加器，对第二阵列5行二进制数阵列进行压缩，压缩结果是第三阵列。
第十八全加器的输入是输出是位和/>以及进位/>其中，/>位于第(3-2)行和b3列，/>位于第(3-2)行和b4列；第十九全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(3-1)行和b4列，/>位于第三阵列第1行(3-1)和二进制b5列；第二十全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(3-2)行和b5列，/>位于第(3-3)行和b6列；第二十一全加器的输入是/>输出是位和/>以及进位其中，/>位于第(3-1)行和b6列，/>位于第(3-1)行和b7列；第二十二全加器的输入是输出是位和/>以及进位/>其中/>位于第(3-3)行和b7列，/>位于第(3-2)行和b8列；第二十三全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(3-1)行和b8列，/>位于第(3-1)行和b9列；第二十四全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(3-2)行和b9列，/>位于第(3-2)行和b10列；第二十五全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(3-1)行和b10列，/>位于第(3-1)行和b11列；第二十六全加器的输入是/>输出是位和/>以及进位其中，/>位于第(3-2)行和b11列，/>位于第(3-2)行和b12列；第二十七全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(3-1)行和b12列，/>位于第(3-2)行和b13列。
第六半加器的输入是和/>输出是位和/>以及进位/>其中，/>位于第(3-1)行和b2列，/>位于第(3-1)行和b3列；第七半加器的输入是/>和/>输出是位和/>以及进位其中，/>位于第(3-2)行和b6列，/>位于第(3-2)行和b7列；第八半加器的输入是/>和输出是位和/>以及进位/>其中，/>位于第(3-1)行和b13列，/>位于第(3-2)行和b14列；第九半加器的输入是/>和/>输出是位和/>以及进位/>其中，/>位于第(3-1)行和b14列，/>位于第(3-2)行和b15列。
第二阵列中没有被压缩的变量移至相同位权的第三阵列。
第三压缩级包括第二十八至第三十五共八个全加器和第十至第十四共五个半加器，对第三阵列4行二进制数阵列进行压缩，压缩结果是第四阵列。
第二十八全加器的输入是输出是位和/>以及进位/>其中，/>位于第(4-2)行和b4列，/>位于第(4-2)行和b5列；第二十九全加器的输入是/>输出是位和以及进位/>其中，/>位于第(4-1)行和b5列，/>位于第(4-1)行和b6列；第三十全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(4-2)行和b6列，/>位于第(4-2)行和b7列；第三十一全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(4-1)行和b7列，/>位于第(4-1)行和b8列；第三十二全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(4-2)行和b8列，/>位于第(4-2)行和b9列；第三十三全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(4-1)行和b9列，/>位于第(4-1)行和b10列；第三十四全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(4-2)行和b10列，/>位于第(4-2)行和b11列；第三十五全加器的输入是输出是位和/>以及进位/>其中，/>位于第(4-1)行和b11列，/>位于第(4-1)行和b12列。
第十半加器的输入是和/>输出是位和/>以及进位/>其中，/>位于第(4-1)行和b3列，/>位于第(4-1)行和b4列；第十一半加器的输入是/>和/>输出是位和/>以及进位/>其中，/>位于第(4-2)行和b12列，/>位于第(4-2)行和b13列；第十二半加器的输入是/>和/>输出是位和/>以及进位/>其中，/>位于第(4-1)行和b13列，/>位于第(4-1)行和b14列；第十三半加器的输入是/>和/>输出是位和/>以及进位/>其中，/>位于第(4-2)行和b14列，/>位于第(4-2)行和b15列；第十四半加器的输入是/>和/>输出是位和/>以及进位/>其中，/>位于第(4-1)行和b15列，/>位于第(4-1)行和b16列。
第三阵列中没有被压缩的变量移至相同位权的第四阵列。
第四压缩级包括第三十六至第三十八共三个全加器，第十五至第二十三共九个半加器和第一或门，对第四阵列3行二进制数阵列进行压缩，生成2行二进制数。
第三十六全加器的输入是输出是位和/>以及进位/>其中，/>位于第(5-2)行和b7列，/>位于第(5-2)行和二进制b8列；第三十七全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(5-1)行和b8列，/>位于第(5-1)行和b9列；第三十八全加器的输入是/>输出是位和/>以及进位/>其中，/>位于第(5-2)行和b9列，位于第(5-2)行和b10列。
第十五半加器的输入是和/>输出是位和/>以及进位/>其中，/>位于第(5-1)行和b4列，/>位于第(5-1)行和b5列；第十六半加器的输入是/>和/>输出是位和/>以及进位/>其中，/>位于第(5-2)行和b5列，/>位于第(5-2)行和b6列；第十七半加器的输入是和/>输出是位和/>以及进位/>其中，/>位于第(5-1)行和b6列，/>位于第(5-1)行和b7列；第十八半加器的输入是/>和/>输出是位和/>以及进位/>其中，/>位于第(5-1)行和b10列，/>位于第(5-1)行和b11列；第十九半加器的输入是/>和/>输出是位和/>以及进位/>其中，/>位于第(5-2)行和b11列，/>位于第(5-2)行和b12列；第二十半加器的输入是/>和/>输出是位和/>以及进位/>其中，/>位于第(5-1)行和b12列，/>位于第(5-1)行和b13列；第二十一半加器的输入是/>和/>输出是位和/>以及进位/>其中，/>位于第(5-2)行和b13列，/>位于第五阵列第2行(5-2)和二进制b14列；第二十二半加器的输入是/>和/>输出是位和/>以及进位/>其中，/>位于第(5-1)行和b14列，/>位于第(5-1)行和b15列；第二十三半加器的输入是/>和/>输出是位和/>以及进位/>其中，/>位于第(5-2)行和b15列，/>位于第(5-2)行和b16列；第一或门的输入是/>和/>输出是/>其中，/>位于第(5-1)行和b16列。
第四阵列中没有被压缩的变量移至相同位权的第五阵列。
压缩模块产生的2行二进制数通过超前进位加法器可以快速相加得到最终的二进制数转换结果。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (5)

1.一种基于树状压缩的十进制至二进制数转换器，其特征在于，包括：
二进制数阵列产生模块，对输入的5-digit十进制数D4D3D2D1D0按位权分解产生7行17列的第一二进制阵列， 为第i-digit的第3,2,1,0位，所述第一二进制阵列第bn列的位权为2n,0≤n≤16；
二进制数阵列压缩模块，对输入的第一二进制阵列进行第一级压缩得到5行的第二二进制阵列，对第二二进制阵列进行第二级压缩得到4行的第三二进制阵列，对第三二进制阵列进行第三级压缩得到3行的第四二进制阵列，对第四二进制阵列进行第四级压缩得到2行的第五二进制阵列；及，
超前进位加法器，对输入的第五二进制阵列的2行二进制数相加，输出1行17bit的最终二进制数。
2.根据权利要求1所述一种基于树状压缩的十进制至二进制数转换器，其特征在于，第一压缩级对输入的第一二进制阵列进行第一级压缩得到5行的第二二进制阵列，所述第一压缩级包括：
第一全加器，对排列在第一二进制阵列第b2列上的进行全加操作，输出排列在第二二进制阵列第2行(2-2)第b2列上的位和/>以及排列在第二二进制阵列第3行(2-3)第b3列上的进位/>
第二全加器，对排列在第一二进制阵列第b3列上的进行全加操作，输出排列在第二二进制阵列第1行(2-1)第b3列上的位和/>以及排列在第二二进制阵列第1行(2-1)第b4列上的进位/>
第三全加器，对排列在第一二进制阵列第b4列上的进行全加操作，输出排列在第二二进制阵列第3行(2-3)第b4列上的位和/>以及排列在第二二进制阵列第3行(2-3)第b5列上的进位/>
第四全加器，对排列在第一二进制阵列第b5列上的进行全加操作，输出排列在第二二进制阵列第1行(2-1)第b5列上的位和/>以及排列在第二二进制阵列第1行(2-1)第b6列上的进位/>
第五全加器，对排列在第一二进制阵列第b5列上的进行全加操作，输出排列在第二二进制阵列第2行(2-2)第b5列上的位和/>以及排列在第二二进制阵列第2行(2-2)第b6列上的进位/>
第六全加器，对排列在第一二进制阵列第b6列上的进行全加操作，输出排列在第二二进制阵列第3行(2-3)第b6列上的位和/>以及排列在第二二进制阵列第3行(2-3)第b7列上的进位/>
第七全加器，对排列在第一二进制阵列第b6列上的进行全加操作，输出排列在第二二进制阵列第4行(2-4)第b6列上的位和/>以及排列在第二二进制阵列第4行(2-4)第b7列上的进位/>
第八全加器，对排列在第一二进制阵列第b7列上的进行全加操作，输出排列在第二二进制阵列第1行(2-1)第b7列上的位和/>以及排列在第二二进制阵列第1行(2-1)第b8列上的进位/>
第九全加器，对排列在第一二进制阵列第b7列上的进行全加操作，输出排列在第二二进制阵列第2行(2-2)第b7列上的位和/>以及排列在第二二进制阵列第2行(2-2)第b8列上的进位/>
第十全加器，对排列在第一二进制阵列第b8列上的进行全加操作，输出排列在第二二进制阵列第3行(2-3)第b8列上的位和/>以及排列在第二二进制阵列第3行(2-3)第b9列上的进位/>
第十一全加器，对排列在第一二进制阵列第b8列上的进行全加操作，输出排列在第二二进制阵列第4行(2-4)第b8列上的位和/>以及排列在第二二进制阵列第4行(2-4)第b9列上的进位/>
第十二全加器，对排列在第一二进制阵列第b9列上的进行全加操作，输出排列在第二二进制阵列第1行(2-1)第b9列上的位和/>以及排列在第二二进制阵列第1行(2-1)第b10列上的进位/>
第十三全加器，对排列在第一二进制阵列第b9列上的进行全加操作，输出排列在第二二进制阵列第2行(2-2)第b9列上的位和/>以及排列在第二二进制阵列第2行(2-2)第b10列上的进位/>
第十四全加器，对排列在第一二进制阵列第b10列上的进行全加操作，输出排列在第二二进制阵列第3行(2-3)第b10列上的位和/>以及排列在第二二进制阵列第3行(2-3)第b11列上的进位/>
第十五全加器，对排列在第一二进制阵列第b10列上的进行全加操作，输出排列在第二二进制阵列第4行(2-4)第b10列上的位和/>以及排列在第二二进制阵列第4行(2-4)第b11列上的进位/>
第十六全加器，对排列在第一二进制阵列第b11列上的进行全加操作，输出排列在第二二进制阵列第1行(2-1)第b11列上的位和/>以及排列在第二二进制阵列第1行(2-1)第b12列上的进位/>
第十七全加器，对排列在第一二进制阵列第b12列上的进行全加操作，输出排列在第二二进制阵列第3行(2-3)第b12列上的位和/>以及排列在第二二进制阵列第2行(2-2)第b13列上的进位/>
第一半加器，对排列在第一二进制阵列第b1列上的和/>进行半加操作，输出排列在第二二进制阵列第1行(2-1)第b1列上的位和/>以及排列在第二二进制阵列第1行(2-1)第b2列上的进位/>
第二半加器，对排列在第一二进制阵列第b3列上的和/>进行半加操作，输出排列在第二二进制阵列第2行(2-2)第b3列上的位和/>以及排列在第二二进制阵列第2行(2-2)第b4列上的进位/>
第三半加器，对排列在第一二进制阵列第b4列上的和/>进行半加操作，输出排列在第二二进制阵列第4行(2-4)第b4列上的位和/>以及排列在第二二进制阵列第4行(2-4)第b5列上的进位/>
第四半加器，对排列在第一二进制阵列第b11列上的和/>进行半加操作，输出排列在第二二进制阵列第2行(2-2)第b11列上的位和/>以及排列在第二二进制阵列第2行(2-2)第b12列上的进位/>及，
第五半加器，对排列在第一二进制阵列第b13列上的和/>进行半加操作，输出排列在第二二进制阵列第1行(2-1)第b13列上的位和/>以及排列在第二二进制阵列第2行(2-2)第b14列上的进位/>
3.根据权利要求2所述一种基于树状压缩的十进制至二进制数转换器，其特征在于，第二压缩级对第二二进制阵列进行第二级压缩得到4行的第三二进制阵列，所述第二压缩级包括：
第十八全加器，对排列在第二二进制阵列第b3列上的进行全加操作，输出排列在第三二进制阵列第2行(3-2)第b3列上的位和/>以及排列在第三二进制阵列第2行(3-2)第b4列上的进位/>
第十九全加器，对排列在第二二进制阵列第b4列上的进行全加操作，输出排列在第三二进制阵列第1行(3-1)第b4列上的位和/>以及排列在第三二进制阵列第1行(3-1)第b5列上的进位/>
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第九半加器，对排列在第二二进制阵列第b14列上的和/>进行半加操作，输出排列在第三二进制阵列第1行(3-1)第b14列上的位和/>以及排列在第三二进制阵列第2行(3-2)第b15列上的进位/>
4.根据权利要求3所述一种基于树状压缩的十进制至二进制数转换器，其特征在于，第三压缩级对第三二进制阵列进行第三级压缩得到3行的第四二进制阵列，所述第三压缩级包括：
第二十八全加器，对排列在第三二进制阵列第b4列上的进行全加操作，输出排列在第四二进制阵列第2行(4-2)第b4列上的位和/>以及排列在第四二进制阵列第2行(4-2)第b5列上的进位/>
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5.根据权利要求4所述一种基于树状压缩的十进制至二进制数转换器，其特征在于，第四压缩级对第四二进制阵列进行第四级压缩得到2行的第五二进制阵列，所述第四压缩级包括：
第三十六全加器，对排列在第四二进制阵列第b7列上的进行全加操作，输出排列在第五二进制阵列第2行(5-2)第b7列上的位和/>以及排列在第五二进制阵列第2行(5-2)第b8列上的进位/>
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第一或门，对排列在第四二进制阵列第b16列上的和/>进行或操作，输出排列在第五二进制阵列第1行(5-1)第b16列上的/>
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