CN106168941B

CN106168941B - 一种支持复数乘法的fft蝶形运算硬件实现电路

Info

Publication number: CN106168941B
Application number: CN201610503293.4A
Authority: CN
Inventors: 雷元武; 高泽龙; 彭元喜; 刘宗林; 鲁建壮; 陈海燕; 孙书为; 陈小文; 吴虎成; 罗恒; 许邦建
Original assignee: National University of Defense Technology
Current assignee: National University of Defense Technology
Priority date: 2016-06-30
Filing date: 2016-06-30
Publication date: 2019-06-14
Anticipated expiration: 2036-06-30
Also published as: CN106168941A

Abstract

本发明公开了一种支持复数乘法的FFT蝶形运算硬件实现电路，其包括：实部计算模块，用来完成复数乘法中实部的计算和蝶形运算中X和Y的实部的计算；虚部计算模块，用来完成复数乘法中虚部的计算和蝶形运算中X和Y的虚部的计算。本发明具有能够降低硬件开销、减少计算延时、提高计算精度等优点。

Description

一种支持复数乘法的FFT蝶形运算硬件实现电路

技术领域

本发明主要涉及到数字信号处理领域，特指一种支持复数乘法的FFT蝶形运算硬件实现电路。

背景技术

在现代雷达、通信、图像处理等领域，数字信号处理系统需要大量高速、高精度的实时FFT运算。目前，数字信号处理领域主要有两种方式实现FFT——DSP或者FFT专用集成芯片。DSP编程实现方式开发时间短，但是功耗较大。在某些特殊场合，要求的信号处理速度极高，对FFT算法的性能、功耗和效率都提出更高要求，使用通用的数字信号处理器DSP芯片很难满足上述需求。FFT专用集成芯片具有速度快、功耗低、延时短等的优点。因此，在一些DSP芯片上集成了专用于FFT算法的硬件单元，这种芯片将相应的FFT处理算法使用定制专用逻辑实现，无需进行编程，例如TI C55X系列DSP芯片包含一个紧耦合FFT加速器(称为HWAFFT)，通过使用加速器指令实现FFT加速器与C55X DSP通讯，支持32位定点格式8点到1024点的实数和复数FFT计算。蝶形运算作为FFT运算的重要组成部分，提高该模块的效率对整个FFT处理器效率的提升大有帮助。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种能够降低硬件开销、减少计算延时、提高计算精度的支持复数乘法的FFT蝶形运算硬件实现电路。

为解决上述技术问题，本发明采用以下技术方案：

一种支持复数乘法的FFT蝶形运算硬件实现电路，其包括：

实部计算模块，用来完成复数乘法中实部的计算和蝶形运算中X和Y的实部的计算；

虚部计算模块，用来完成复数乘法中虚部的计算和蝶形运算中X和Y的虚部的计算。

作为本发明的进一步改进：所述实部计算模块和虚部计算模块均采用一种蝶形计算模块，所述蝶形计算模块包括2个乘法运算和3个加/减法运算。

作为本发明的进一步改进：所述蝶形计算模块用来执行并实现如下计算：

作为本发明的进一步改进：所述实部计算模块的蝶形计算模块用来执行并实现如下计算：

作为本发明的进一步改进：所述虚部计算模块的蝶形计算模块用来执行并实现如下计算：

作为本发明的进一步改进：所述FFT蝶形运算硬件实现电路中通过Sel选择信号区分实部Sel＝1和虚部Sel＝0计算模块。

作为本发明的进一步改进：还包括定点乘法模块，用来完成两个24位定点无符号数据的乘法操作；首先通过booth编码得到13个部分积，然后采用面积和功耗相对较优的CSA压缩器进行压缩相加，每一级相加的结果进行下一级的压缩时都要进行符号位的扩展与移位，整体分为三级流水进行压缩。

与现有技术相比，本发明的优点在于：

本发明的FFT蝶形运算硬件实现电路，为能够支持复数乘法的FFT加速器蝶形运算部件，它采用复数乘法与蝶形运算的复用结构，从而减少了中间的规格化操作，降低了硬件开销，减少了计算延时，提高了计算精度。

附图说明

图1是支持复数乘法的时域抽取基2-FFT蝶形运算操作示意图。

图2是本发明在具体应用实例中所采用的蝶形计算模块功能示意图。

图3是本发明在具体应用实例中蝶形部件的实部和虚部计算模块组织结构图。

图4是本发明在具体应用实例中蝶形计算模块结构图。

图5是本发明在具体应用实例中采用基于Booth编码的24*24定点乘法结构示意图。

具体实施方式

以下将结合说明书附图和具体实施例对本发明做进一步详细说明。

对于大规模FFT计算通常采用Cooly-Tukey FFT算法实现，Cooly-Tukey FFT算法采用分而治之的思想，使用二维FFT模拟实现规模较大的一维FFT(N)。对于N＝N₁*N₂点的FFT可以用N₂个N₁点和N₁个N₂点的FFT算法来实现，迭代公式如下：

其中0≤k₁<N₁，0≤k₂<N₂。

它的计算步骤可以分为如下：

步骤1，列方向FFT：进行N₂次的N₁点FFT运算，即执行N₂次如下公式：

步骤2，补偿旋转因子：步骤1的结果乘以补偿旋转因子

步骤3，行方向FFT：在步骤2的基础上，进行N₁次的N₂点FFT运算，即执行N₁次如下公式：

步骤1和3为FFT运算，计算过程中仅包含蝶形运算，而步骤2的旋转因子补偿过程的操作为复数乘法，而且步骤1、2、3串行执行，因此本发明设计的支持复数乘法的蝶形运算能够复用逻辑实现蝶形运算和复数乘法操作，降低面积开销。

在基2FFT蝶形运算和复数乘法中，时域抽取基2-FFT蝶形运算表达式如下：

假定X＝X(k)＝Xr+i*Xi，Y＝X(k+B)＝Yr+i*Yi，X′＝X(k)′＝Xr′+i*Xi′，Y′＝X(k+B)′＝Yr′+i*Yi′，其中X、Y、W均为复数，Xr、Xi、Yr、Yi、Xr′、Xi′、Yr′、Yi′、Wr、Wi分别表示这些复数的实部和虚部，则：

蝶形运算需要用到4个乘法分别实现：T1＝Yr*Wr、T2＝Yi*Wi、T3＝Yr*Wi、T4＝Yi*Wr，用到6个加减法分别实现：T5＝T1-T2、T6＝T3+T4、Xr′＝T7＝Xr+T5、Xi′＝T8＝Xi+T6、Yr′＝T9＝Xr-T5、Yi′＝T10＝Xi-T6。

旋转因子补偿计算就是浮点复数乘法运算，实现C＝Y*W，其中C、Y、W均为复数，Cr、Ci、Yr、Yi、Wr、Wi分别表示这些复数的实部和虚部，则：

旋转因子补偿计算需要用到4个乘法分别实现：T1＝Yr*Wr、T2＝Yi*Wi、T3＝Yr*Wi、T4＝Yi*Wr，用到2个加减法分别实现：Cr＝T5＝T1-T2、Ci＝T6＝T3+T4。

上述分析可知：可以定制一个含有4个乘法和6个加减法单元同时完成蝶形运算操作T1～T10和因子补偿计算中的T1～T6。

如图1所示，为支持复数乘法的时域抽取基2-FFT蝶形运算数据流图，其中操作1～操作6中的4个乘法运算和2个加法运算完成复数乘法操作，操作1～操作10中的4个乘法运算和2个加法运算完成时域抽取基2-FFT蝶形运算。从图1可以看出，复数乘法和蝶形运算复用操作1～操作6。

本发明的支持复数乘法的FFT蝶形运算硬件实现电路，包括实部计算模块和虚部计算模块，其中：

实部计算模块，用来完成复数乘法中实部的计算(即Cr＝Yr*Wr-Yi*Wi)和蝶形运算中X和Y的实部的计算，即

虚部计算模块，用来完成复数乘法中虚部的计算(即Ci＝Yr*Wi+Yi*Wr)和蝶形运算中X和Y的虚部的计算，即

上述实部计算模块和虚部计算模块均采用一个蝶形计算模块，如图2所示，为该蝶形计算模块的数据流图。该蝶形计算模块用来执行并实现如下公式：

上述蝶形计算模块由2个乘法运算和3个加/减法运算组成。

如图3所示，即为基于上述蝶形计算模块实现的蝶形运算单元的示意图。采用对蝶形计算模块的不同实例化以实现实部计算模块和虚部计算模块通过Sel选择信号区分实部(Sel＝1)和虚部(Sel＝0)计算模块。

如图4所示，为本发明在具体应用实例中蝶形计算模块的具体实现结构图，通过如下步骤完成蝶形运算和复数乘法运算：

S1：操作数分离和异常判断处理。

首先对输入的五个IEEE-754标准的单精度浮点数据(X、A、B、C、D)的符号位(SX、SA、SB、SC、SD)、指数(EX、EA、EB、EC、ED)和尾数(MX、MA、MB、MC、MD)进行分离。同时对操作数进行异常的判断，检测是否出现NaN(无效数，指数部分位最大的8’hff，尾数部分为非0的数)、INF(无穷大数指数部分为最大的8’hff，尾数位部分为0)和DEN(非规格化数据，指数位为0，尾数不为0，本发明将非规格化数据视同为0)。

S2：尾数乘法运算。

采用基于Booth编码的乘法器结构实现复数乘法中两个尾数的定点乘法，即MAB＝MA*MB，MCD＝MC*MD；采用Booth编码，将24位尾数编码成13组，然后，经过6个(3级)4-2压缩逻辑得到47位的sum和Carry，最后，使用48位定点加法器得到定点乘法器的结果。

S3：复数乘法大小比较、对阶移位和尾数加法。

复数乘法(A*B+C*D)中的加法运算，首先需要比较AB与CD的大小(其中AB＝(-1)^{SA^SB}*(MA*MB)*2^EA+EB，CD＝(-1)^{SC^SD}*(MC*MD)*2^EC+ED)，对较小的乘积的尾数进行移位对阶。如果EA+EB>EC+ED或者EA+EB＝EC+ED且MAB≥MCD，则Big_1＝MA*MB，Small_1＝MC*MD，对CD的尾数MCD左移(NSC＝EA+EB-EC-ED)位，复数乘法结果符号位为STCout＝SA^SB，复数乘法结果指数为ETCout＝EA+EB；否则Big_1＝MC*MD，Small_1＝MA*MB，对AB的尾数MAB左移(NSC＝EC+ED-EA-EB)位，复数乘法结果符号位为STCout＝SC^SD^Sel，复数乘法结果指数为ETCout＝EC+ED。然后再对移位后的尾数进行加法操作，得到复数乘法结果的尾数MTCout＝Big_1+(Small_1>>NSC)。

S4：复数乘法结果规格化。

首先根据步骤S1的例外判读，如果复数乘法结果为特殊值，则直接以特殊值输出；否则，确定尾数MTCout的首0个数为NZC，然后再对尾数MTCout向右移NZC位，截取其中高24位为复数乘法尾数MCout，复数乘法指数位ECout＝ETCout-NZC，复数乘法结果的符号为STCout。

S5：蝶形计算大小比较、对阶移位和尾数加法。

在步骤S4复数乘法结果规格化过程的同时，对步骤S3计算出而未经过规格化的尾数(MTCout)和指数(ETCout)直接进行蝶形加减法计算，降低整个设计的延时、减少规格化次数、提高计算精度。类似于步骤S3的复数乘法计算，蝶形加减法计算也需要进行大小比较、对阶移位和尾数加法。

由于1≤Mx<2，(x＝A，B，C，D)，因此1≤Big_1<4、1≤Small_1<4、2≤MTCout<8。首先，根据MTCout的最高位修正MTCout和ETCout。

●MTCout的最高位为1时，表明4≤MTCout<8，MTCout向右移2位且ETCout＝ETCout+2；

●MTCout的最高位为0，表明2≤MTCout<4，MTCout向右移1位且ETCout＝ETCout+1；

比较修正后的MTCout、ETCout与X的大小，对较小项的尾数进行移位对阶。如果ETCout>EX或者ETCout＝EX且MTCout≥MX，则Big_2＝MTCout，Small_2＝MX，对X的尾数MX左移(NSB＝ETCout-EX)位，蝶形计算结果X符号位为SXout＝STCout，指数为ETXout＝ETCout，蝶形计算结果Y符号位为SYout＝～STCout，指数为ETCout＝ETYout；否则Big_2＝MX，Small_2＝MTCout，对MTCout左移(NSB＝EX-ETCout)位，蝶形计算结果X符号位为SXout＝SX，指数为ETXout＝EX，蝶形计算结果Y符号位为SYout＝SX，指数为ETYout＝EX；

然后再对移位后的尾数同时进行加法和减法操作，得到蝶形运算结果的尾数MTXout＝Big_2+(Small_2>>NSB)和MTYout＝Big_2-(Small_2>>NSB)。

S6：蝶形计算结果规格化。

与步骤S4复数乘法规格化过程类似，首先根据步骤S1的例外判读，如果蝶形计算结果为特殊值，则直接以特殊值输出；否则，确定尾数MXCout的首0个数为NZBX，然后再对尾数MTXout向右移NZBX位，截取其中高24位为蝶形计算结果X尾数MXout，蝶形计算结果X指数位EXout＝ETXout-NZBX，蝶形计算结果X的符号为STXout。同时，确定尾数MYCout的首0个数为NZBY，然后再对尾数MTYout向右移NZBY位，截取其中高24位为蝶形计算结果Y尾数MYout，蝶形计算结果Y指数位EYout＝ETYout-NZBY，蝶形计算结果Y的符号为STYout。

如图5所示，为在具体应用实例中基于Booth编码的24*24定点乘法结构示意图。该模块用来完成两个24位定点无符号数据的乘法操作。首先通过booth编码得到13个部分积，然后采用面积和功耗相对较优的CSA压缩器进行压缩相加，每一级相加的结果进行下一级的压缩时都要进行符号位的扩展与移位，整体分为三级流水进行压缩。除第二级与第13个部分积的相加采用CSA3-2压缩外其他均采用CSA4-2的压缩，这样降低压缩级数，减少定点乘法的计算延时。

以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。

Claims

1.一种支持复数乘法的FFT蝶形运算硬件实现电路，其特征在于，包括：

实部计算模块，用来完成复数乘法中实部的计算和蝶形运算中实部的计算；虚部计算模块，用来完成复数乘法中虚部的计算和蝶形运算中虚部的计算；

所述实部计算模块和虚部计算模块均采用一种蝶形计算模块，所述蝶形计算模块用来执行并实现如下计算：

其中，X、A、B、C、D为输入的五个单精度浮点数据，sel＝1或sel＝0；

所述蝶形计算模块完成蝶形运算和复数乘法运算的步骤包括：

S1：操作数分离和异常判断处理：对输入数据的符号位、指数和尾数进行分离，同时对操作数进行异常的判断；

S2：尾数乘法运算：实现复数乘法中两个尾数的定点乘法；

S3：复数乘法大小比较、对阶移位和尾数加法：复数乘法(A*B+C*D)中的加法运算，首先比较AB与CD的大小，对较小的乘积的尾数进行移位对阶，然后再对移位后的尾数进行加法操作，得到复数乘法结果的尾数MCout；

S4：复数乘法结果规格化：根据步骤S1的例外判读，如果复数乘法结果为特殊值，则直接以特殊值输出；否则确定所述尾数MTCout的首0个数，再对尾数MTCout向右移，截取其中高位为复数乘法尾数MCout，得到复数乘法指数位ETCout、复数乘法结果的符号位STCout；

S5：蝶形计算大小比较、对阶移位和尾数加法：修正所述尾数MTCout和复数乘法指数位ETCout；比较修正后的尾数MTCout、复数乘法指数位ETCout与X的大小，对较小项的尾数进行移位对阶；然后再对移位后的尾数同时进行加法和减法操作，得到蝶形运算结果的尾数MTXout；

S6：蝶形计算结果规格化：根据步骤S1的例外判读，如果蝶形计算结果为特殊值，则直接以特殊值输出；否则确定所述尾数MXCout的首0个数，后再对尾数MTXout向右移，截取其中高位为蝶形计算结果Xout的尾数MXout，得到蝶形计算结果Xout的指数位和蝶形计算结果Xout的符号位STXout；

在步骤S4复数乘法结果规格化过程的同时，对步骤S3计算出而未经过规格化的尾数和指数直接进行蝶形加减法计算，进行蝶形加减法计算时，进行大小比较、对阶移位和尾数加法，得到蝶形运算结果。

2.根据权利要求1所述的支持复数乘法的FFT蝶形运算硬件实现电路，其特征在于，所述蝶形计算模块包括2个乘法运算和3个加/减法运算。

3.根据权利要求2所述的支持复数乘法的FFT蝶形运算硬件实现电路，其特征在于，所述实部计算模块的蝶形计算模块用来执行并实现如下计算：

其中，X₀＝X(k)＝Xr+i*Xi，Y＝X(k+B)＝Yr+i*Yi，X₀'＝X(k)'＝Xr'+i*Xi'，Y'＝X(k+B)'＝Yr'+i*Yi'，X₀、Y、W均为复数，Xr、Xi、Yr、Yi、Xr'、Xi'、Yr'、Yi'、Wr、Wi分别表示X₀、Y、W的实部和虚部。

4.根据权利要求2所述的支持复数乘法的FFT蝶形运算硬件实现电路，其特征在于，所述虚部计算模块的蝶形计算模块用来执行并实现如下计算：

5.根据权利要求2所述的支持复数乘法的FFT蝶形运算硬件实现电路，其特征在于，所述FFT蝶形运算硬件实现电路中通过Sel选择信号区分实部Sel＝1和虚部Sel＝0计算模块。

6.根据权利要求1～5中任意一项所述的支持复数乘法的FFT蝶形运算硬件实现电路，其特征在于，还包括定点乘法模块，用来完成两个24位定点无符号数据的乘法操作；首先通过booth编码得到13个部分积，然后采用面积和功耗相对较优的CSA压缩器进行压缩相加，每一级相加的结果进行下一级的压缩时都要进行符号位的扩展与移位，整体分为三级流水进行压缩。