CN112564692A - 一种基于单极型晶体管的加法器电路、芯片及设计方法 - Google Patents

Abstract

本发明公开了一种基于单极型晶体管的加法器电路、芯片及设计方法，其中加法器电路包括：第一输入端，用于输入第一数值信号；第二输入端，用于输入第二数值信号；进位运算模块，以所述第一数值信号和所述第二数值信号为输入信号，所述输入信号经过所述进位运算模块的逻辑电路，直接输出最终输出的进位信号；求和运算模块，用于根据所述第一数值信号和所述第二数值信号计算求和结果；所述逻辑电路采用单极型晶体管制成。本发明直接从最终进位输出端的逻辑表达式出发，将输出结果拆分为最底层的表达式，进位结果在数据输入时就直接进行计算，极大地加快了加法器的运算效率，可广泛应用于半导体集成电路领域。

Description

一种基于单极型晶体管的加法器电路、芯片及设计方法

技术领域

本发明涉及半导体集成电路领域，尤其涉及一种基于单极型晶体管的加法器电路、芯片及设计方法。

背景技术

与传统的硅互补氧化物半导体(CMOS)技术相比，薄膜晶体管(TFT)技术具有吸引人的特性，包括柔韧性，透明性，重量轻，超薄尺寸，可拉伸性以及大面积低成本制造的能力。尽管薄膜技术有很多优势，但缺少高性能的互补器件在大多数情况下对电路设计提出了挑战。例如，a-Si TFT技术，氧化物TFT技术主要器件类型为n型晶体管；而有机TFT技术，碳纳米管技术主要器件类型则为p型晶体管。因此，通常情况下，薄膜晶体管电路仅能基于单极型晶体管实现，这意味着传统CMOS电路设计技术不再适用，相比成熟的CMOS集成电路设计技术，薄膜晶体管集成电路的设计面临很多挑战。本发明虽仅以纯n型电路为例进行讨论，对于纯p型电路，只需将电路上下翻转即可，因此不再做详述。

加法器是用于对二进制数进行算术运算的一种逻辑电路，其根据输入信号进行加法运算，输出和与进位的结果。由二进制数的运算原理可知，减法、乘法和积分等复杂运算均可转化为加法运算，因此加法运算是数字运算电路的核心与基础。作为一种基本的逻辑运算电路，加法器被广泛应用于集成微处理器、数字信号处理单元和各种运算部件之中，其速度与功耗等性能直接影响到了整个电路系统。目前，TFT电路已经能够实现8位宽度的异步柔性微处理器。随着TFT工艺技术的发展与电路研究的深入，要想在未来实现更复杂的电路系统，就必须仔细对各个组成模块进行细致的优化。因此，作为运算电路的核心部件，加法器的设计与优化就显得非常有必要性，值得我们深入研究。

现有的加法器在输出运算结果的进位时，需要依次等待各级进位结果，如图2所示，将第j级的进位输入端与第j-1级的进位输出端相连，而将第j级的进位输出端连接到第j+1级的进位输入端，一共使K个全加器依该规则级联即可构成K位的加法器。虽然这种电路结构直观简单，但却不具有普及使用的价值，这是因为进位链路的传输延时较大，随着加法器位数的增加，传输延时将会迅速增大，这不利于大规模复杂的集成系统的应用。

发明内容

为至少一定程度上解决现有技术中存在的技术问题之一，本发明的目的在于提供一种基于单极型晶体管的加法器电路、芯片及设计方法。

本发明所采用的技术方案是：

一种基于单极型晶体管的加法器电路，包括：

第一输入端，用于输入第一数值信号；

第二输入端，用于输入第二数值信号；

进位运算模块，以所述第一数值信号和所述第二数值信号为输入信号，所述输入信号经过所述进位运算模块的逻辑电路，直接输出最终输出的进位信号；

求和运算模块，用于根据所述第一数值信号和所述第二数值信号计算求和结果；

所述逻辑电路采用单极型晶体管制成。

进一步，所述逻辑电路包括与门电路、或门电路以及异或门电路，所述与门电路、所述或门电路和所述异或门电路均包括有伪CMOS反相器。

进一步，所述伪CMOS反相器包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；

所述第一晶体管的栅极和漏极均连接至偏置电压，所述第一晶体管的源极与所述第二晶体管的漏极连接，所述第二晶体管的源极接地，所述第二晶体管的栅极作为所述伪CMOS反相器的输入端，所述第二晶体管的栅极与所述第四晶体管的栅极连接，所述第四晶体管的漏极与所述第三晶体管的源极连接，所述第四晶体管的漏极作为所述伪CMOS反相器的输出端，所述第四晶体管的源极接地，所述第三晶体管的漏极连接至电源电压，所述第三晶体管的栅极与所述第一晶体管的源极连接；

所述偏置电压高于所述电源电压。

进一步，所述与门电路还包括第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；

所述第五晶体管的栅极和漏极均连接至偏置电压，所述第五晶体管的源极依次通过所述第六晶体管和所述第七晶体管接地，所述第五晶体管的源极与所述第八晶体管的栅极连接，所述第八晶体管的漏极连接至电源电压，所述第八晶体管的源极依次通过所述第九晶体管和所述第十晶体管接地，所述第六晶体管的栅极和所述第九晶体管的栅极均连接至第一信号输入端，所述第七晶体管的栅极和所述第十晶体管的栅极均连接至第二信号输入端；

所述第八晶体管的源极与所述伪CMOS反相器的输入端连接，所述伪CMOS反相器的输出端作为所述与门电路的输出端。

进一步，所述或门电路还包括第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管；

所述第十一晶体管的栅极和漏极均连接至偏置电压，所述第十一晶体管的源极分别与所述第十二晶体管的漏极、所述第十三晶体管的漏极以及所述第十四晶体管的栅极连接，所述第十四晶体管的漏极连接至电源电压，所述第十四晶体管的源极分别与所述第十五晶体管的漏极、所述第十六晶体管的漏极以及所述伪CMOS反相的输入端连接，所述第十二晶体管的源极、所述第十三晶体管的源极、所述第十五晶体管的源极和所述第十六晶体管的源极均接地；

所述第十二晶体管的栅极与所述第十六晶体管的栅极均连接至第一信号输入端，所述第十三晶体管的栅极与所述第十五晶体管的栅极均连接至第二信号输入端，所述伪CMOS反相的输出端作为所述或门电路的输出端。

本发明所采用的另一技术方案是：

一种芯片，包括加法器，所述加法器采用如上所述的一种基于单极型晶体管的加法器电路来实现。

本发明所采用的另一技术方案是：

一种设计方法，应用于如上所述的一种基于单极型晶体管的加法器电路，包括以下步骤：

获取加法器的进位输出端的逻辑表达式以及加法器的各求和运算位的逻辑表达式，所述逻辑表达式为基于输入的数字信号获得的表达式；

根据获得的逻辑表达式设计进位运算模块及求和运算模块的逻辑电路。

本发明的有益效果是：本发明直接从最终进位输出端的逻辑表达式出发，将输出结果拆分为最底层的表达式，进位结果在数据输入时就直接进行计算，极大地加快了加法器的运算效率；消除了传统加法器需要逐级进位的缺陷，减小了延时。

附图说明

为了更清楚地说明本发明实施例或者现有技术中的技术方案，下面对本发明实施例或者现有技术中的相关技术方案附图作以下介绍，应当理解的是，下面介绍中的附图仅仅为了方便清晰表述本发明的技术方案中的部分实施例，对于本领域的技术人员而言，在无需付出创造性劳动的前提下，还可以根据这些附图获取到其他附图。

图1是本发明实施例中基于单极型晶体管的4位加法器的逻辑电路图；

图2是本发明实施例中传统的加法器的电路结构图；

图3是本发明实施例中伪CMOS反相器的电子电路图；

图4是本发明实施例中与门电路的电子电路图；

图5是本发明实施例中或门电路的电子电路图；

图6是本发明实施例中异或门电路的电子电路图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。对于以下实施例中的步骤编号，其仅为了便于阐述说明而设置，对步骤之间的顺序不做任何限定，实施例中的各步骤的执行顺序均可根据本领域技术人员的理解来进行适应性调整。

在本发明的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。

本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。

参见图1，本实施例提供一种基于单极型晶体管的加法器电路，包括：

第一输入端，用于输入第一数值信号；

第二输入端，用于输入第二数值信号；

进位运算模块，以第一数值信号和第二数值信号为输入信号，输入信号经过进位运算模块的逻辑电路，直接输出最终输出的进位信号；

求和运算模块，用于根据第一数值信号和第二数值信号计算求和结果；

逻辑电路采用单极型晶体管制成。

如图1所示，最终进位输出端C3的逻辑表达式直接与输入信号A和B有关，而与中间进位信号无关，因此能够一步计算到位，极大地提高运算效率。其中，第一输入端输入第一数值信号(如图1中A)，第二输入端输入第二数值信号(如图1中B)，由于图1的加法器是一个4位加法器，因此第一数值信号A包括A0-A3，第二数值信号B包括B0-B3；逻辑电路为基于逻辑表达式搭建的数字电路，图1中4位加法器的进位运算模块对应的表达式为：C₃＝G₃+P₃C₂＝G₃+P₃G₂+P₃P₂G₁+P₃P₂P₁G₀。求和运算模块用于根据第一数值信号A和第一数值信号B求解输出的各位结果，比如图1中的4为加法器，输出一个4位的结果S0-S3，求和运算模块也是基于其逻辑表达式进行搭建的数字电路。其中，进位运算模块和求和运算模块共用逻辑门，如图1所示。

参见图3，进一步作为可选的实施方式，逻辑电路包括与门电路、或门电路以及异或门电路，与门电路、或门电路和异或门电路均包括有伪CMOS反相器。

进一步作为可选的实施方式，伪CMOS反相器包括第一晶体管M1、第二晶体管M2、第二晶体管M3和第四晶体管M4；

第一晶体管M1的栅极和漏极均连接至偏置电压，第一晶体管M1的源极与第二晶体管M2的漏极连接，第二晶体管M2的源极接地，第二晶体管M2的栅极作为伪CMOS反相器的输入端，第二晶体管M2的栅极与第四晶体管M4的栅极连接，第四晶体管M4的漏极与第二晶体管M3的源极连接，第四晶体管M4的漏极作为伪CMOS反相器的输出端，第四晶体管M4的源极接地，第二晶体管M3的漏极连接至电源电压，第二晶体管M3的栅极与第一晶体管M1的源极连接；

偏置电压高于电源电压。

参见图4，进一步作为可选的实施方式，与门电路还包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9和第十晶体管M10；

第五晶体管M5的栅极和漏极均连接至偏置电压，第五晶体管M5的源极依次通过第六晶体管M6和第七晶体管M7接地，第五晶体管M5的源极与第八晶体管M8的栅极连接，第八晶体管M8的漏极连接至电源电压，第八晶体管M8的源极依次通过第九晶体管M9和第十晶体管M10接地，第六晶体管M6的栅极和第九晶体管M9的栅极均连接至第一信号输入端，第七晶体管M7的栅极和第十晶体管M10的栅极均连接至第二信号输入端；

第八晶体管M8的源极与伪CMOS反相器的输入端连接，伪CMOS反相器的输出端作为与门电路的输出端。

参见图5，进一步作为可选的实施方式，或门电路还包括第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第十六晶体管M16；

第十一晶体管M11的栅极和漏极均连接至偏置电压，第十一晶体管M11的源极分别与第十二晶体管M12的漏极、第十三晶体管M13的漏极以及第十四晶体管M14的栅极连接，第十四晶体管M14的漏极连接至电源电压，第十四晶体管M14的源极分别与第十五晶体管M15的漏极、第十六晶体管M16的漏极以及伪CMOS反相的输入端连接，第十二晶体管M12的源极、第十三晶体管M13的源极、第十五晶体管M15的源极和第十六晶体管M16的源极均接地；

第十二晶体管M12的栅极与第十六晶体管M16的栅极均连接至第一信号输入端，第十三晶体管M13的栅极与第十五晶体管M15的栅极均连接至第二信号输入端，伪CMOS反相的输出端作为或门电路的输出端。

参见图6，图6为异或门电路的电路结构，异或门电路可通过上述的反相器和或非门的结构来实现。

以下结合一个4位的加法器对上述的加法器电路进行详细的解释说明。

一个全加器可以使用如下逻辑表达式来表示：

C₀(G，P)＝G+PC_i (1)

其中

G＝AB (3)

表达式中的A、B为待求和的全加器输入信号，Ci作为进位输入信号，S是求得结果的和，Co则为结果的进位输出。

本实施例的基本思想在于直接从最终进位输出端的逻辑表达式出发，将输出结果拆分为最底层的表达式，再根据该逻辑表达式设计电路。

以4位加法器为例，由式(1)可得各级的进位信号表达式，将前级的变量代入后级展开可得：

C₀＝G₀ (6)

C₁＝G₁+P₁C₀＝G₁+P₁G₀ (7)

C₂＝G₂+P₂C₁＝G₂+P₂G₁+P₂P₁G₀ (8)

C₃＝G₃+P₃C₂＝G₃+P₃G₂+P₃P₂G₁+P₃P₂P₁G₀ (9)

从式中可以看到，C3的表达式仅与各级的输入信号A、B有关，而与中间进位信号无关。因此，我们可以根据C3表达式直接设计一个4位的加法器电路。图1展示了这种电路的结构图，该结构中各级全加器不需要等待上一级的进位输入，进位结果在数据输入时就直接进行计算，显然这是一种更快速有效的加法器设计方案。该设计方案消除了传统行波进位加法器需要逐级进位的缺陷，减小了延时。理论上，本实施例的加法器的延时将变得与位数K没有关系。

下面介绍图1中各种逻辑门的具体实现。

由于本发明基于单极型晶体管实现，因此无法采用传统的互补CMOS逻辑门。与传统CMOS设计不同，图1电路结构中使用的一系列门电路皆采用伪CMOS逻辑且仅由n型晶体管构成。图3给出了伪CMOS逻辑反相器结构。伪CMOS反相器的其核心思想就是模拟CMOS反相器的工作状态，使工作时输出级仅有一个晶体管开启而另一个关闭，以获得与CMOS反相器相似的性能。伪CMOS反相器的工作原理如下：

当输入一个高电平信号“1”时，M2与M4同时开启。在输入级，M1和M2的分压将会拉低M3的栅极电压，因此M3将会关闭(实际上是保持微导通大电阻的状态)。在输出级，M3关闭，M4开启，因此输出信号为低电平“0”。

当输入一个低电平信号“0”时，M2与M4同时关闭。在输入级，M1导通而M2关闭将会拉高M3的栅极电压，因此M3将会导通。在输出级，M3导通，M4关闭，因此输出信号为高电平“1”。

伪CMOS反相器的输出级模拟了CMOS电路的互补工作状态，因此M3和M4管的尺寸可以保持一致(考虑到两者迁移率相等，不像CMOS的P管迁移率低于N管)，以保证高低电平输出驱动能力相等。M1的尺寸应该设计得相对较小，因为M1是始终开启的晶体管，尺寸过大会使得静态功耗偏高。M2的尺寸应该比M1大，以保证在输入高电平时能成功将M3的栅极电压拉低。

通常，输入级的电源电压还可以被替换为额外的电源电压VSS(即偏置电压)，VSS设置得比VDD稍大。这样一来，在输入信号为低电平时，M1能将输出级的上拉管M3的栅极电压抬升得更高，使输出的高电平被抬高，上拉时间变快，输出摆幅增大。通过引入额外的电源电压VSS，在流片后可根据电路特性进行调节，使输出能得到期望的性能效果，这也是伪CMOS反相器的优势之一。

对伪CMOS反相器的下拉晶体管(M2和M4)并联扩展可得到多输入或非门，串联扩展则可得到多输入与非门。由于数字逻辑门输出都自带“非”运算，因此与门和或门需要再级联一个反相器。图4给出了2输入或门的结构。图5给出了2输入与门的结构。图6给出了异或门的结构。

综上所述，本实施例的加法器电路相对于现有技术，至少具有如下有益效果：

(1)本实施例的加法器电路的基本思想在于直接从最终进位输出端的逻辑表达式出发，将输出结果拆分为最底层的表达式，再根据该逻辑表达式设计电路。

(2)本实施例的电路结构中使用的一系列门电路仅由单极型晶体管构成，采用伪CMOS逻辑结构。

(3)本实施例电路仅由单极型晶体管组成，因此适用于柔性电子技术(如薄膜晶体管，碳纳米管等)。

本实施例还提供了一种芯片，该芯片包括加法器，该加法器采用上所述的一种基于单极型晶体管的加法器电路来实现。

本实施例的一种芯片包含有与上述的加法器电路，因此该芯片具有加法器电路对应的功能和有益效果。

本实施例还提供了一种设计方法，包括以下步骤：

S1、获取加法器的进位输出端的逻辑表达式以及加法器的各求和运算位的逻辑表达式，所述逻辑表达式为基于输入的数字信号获得的表达式；

S2、根据获得的逻辑表达式设计进位运算模块及求和运算模块的逻辑电路。

其中，进位输出端为最终输出的进位端，如图1的C3，求和运算位为求和结果中各输出位，比如图1中4位加法器中4个求和输出位S0-S3。本实施例的设计方法，与上述的一种基于单极型晶体管的加法器电路具有对应的关系，因此具有加法器电路对应的功能和有益效果。

在一些可选择的实施例中，在方框图中提到的功能/操作可以不按照操作示图提到的顺序发生。例如，取决于所涉及的功能/操作，连续示出的两个方框实际上可以被大体上同时地执行或所述方框有时能以相反顺序被执行。此外，在本发明的流程图中所呈现和描述的实施例以示例的方式被提供，目的在于提供对技术更全面的理解。所公开的方法不限于本文所呈现的操作和逻辑流程。可选择的实施例是可预期的，其中各种操作的顺序被改变以及其中被描述为较大操作的一部分的子操作被独立地执行。

此外，虽然在功能性模块的背景下描述了本发明，但应当理解的是，除非另有相反说明，所述的功能和/或特征中的一个或多个可以被集成在单个物理装置和/或软件模块中，或者一个或多个功能和/或特征可以在单独的物理装置或软件模块中被实现。还可以理解的是，有关每个模块的实际实现的详细讨论对于理解本发明是不必要的。更确切地说，考虑到在本文中公开的装置中各种功能模块的属性、功能和内部关系的情况下，在工程师的常规技术内将会了解该模块的实际实现。因此，本领域技术人员运用普通技术就能够在无需过度试验的情况下实现在权利要求书中所阐明的本发明。还可以理解的是，所公开的特定概念仅仅是说明性的，并不意在限制本发明的范围，本发明的范围由所附权利要求书及其等同方案的全部范围来决定。

所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，“计算机可读介质”可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。

计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式光盘只读存储器(CDROM)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。

在本说明书的上述描述中，参考术语“一个实施方式/实施例”、“另一实施方式/实施例”或“某些实施方式/实施例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

尽管已经示出和描述了本发明的实施方式，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

以上是对本发明的较佳实施进行了具体说明，但本发明并不限于上述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (7)

1.一种基于单极型晶体管的加法器电路，其特征在于，包括：

第一输入端，用于输入第一数值信号；

第二输入端，用于输入第二数值信号；

进位运算模块，以所述第一数值信号和所述第二数值信号为输入信号，所述输入信号经过所述进位运算模块的逻辑电路，直接输出最终输出的进位信号；

求和运算模块，用于根据所述第一数值信号和所述第二数值信号计算求和结果；

所述逻辑电路采用单极型晶体管制成。

2.根据权利要求1所述的一种基于单极型晶体管的加法器电路，其特征在于，所述逻辑电路包括与门电路、或门电路以及异或门电路，所述与门电路、所述或门电路和所述异或门电路均包括有伪CMOS反相器。

3.根据权利要求2所述的一种基于单极型晶体管的加法器电路，其特征在于，所述伪CMOS反相器包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；

所述第一晶体管的栅极和漏极均连接至偏置电压，所述第一晶体管的源极与所述第二晶体管的漏极连接，所述第二晶体管的源极接地，所述第二晶体管的栅极作为所述伪CMOS反相器的输入端，所述第二晶体管的栅极与所述第四晶体管的栅极连接，所述第四晶体管的漏极与所述第三晶体管的源极连接，所述第四晶体管的漏极作为所述伪CMOS反相器的输出端，所述第四晶体管的源极接地，所述第三晶体管的漏极连接至电源电压，所述第三晶体管的栅极与所述第一晶体管的源极连接；

所述偏置电压高于所述电源电压。

4.根据权利要求3所述的一种基于单极型晶体管的加法器电路，其特征在于，所述与门电路还包括第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；

所述第五晶体管的栅极和漏极均连接至偏置电压，所述第五晶体管的源极依次通过所述第六晶体管和所述第七晶体管接地，所述第五晶体管的源极与所述第八晶体管的栅极连接，所述第八晶体管的漏极连接至电源电压，所述第八晶体管的源极依次通过所述第九晶体管和所述第十晶体管接地，所述第六晶体管的栅极和所述第九晶体管的栅极均连接至第一信号输入端，所述第七晶体管的栅极和所述第十晶体管的栅极均连接至第二信号输入端；

所述第八晶体管的源极与所述伪CMOS反相器的输入端连接，所述伪CMOS反相器的输出端作为所述与门电路的输出端。

5.根据权利要求4所述的一种基于单极型晶体管的加法器电路，其特征在于，所述或门电路还包括第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管；

所述第十一晶体管的栅极和漏极均连接至偏置电压，所述第十一晶体管的源极分别与所述第十二晶体管的漏极、所述第十三晶体管的漏极以及所述第十四晶体管的栅极连接，所述第十四晶体管的漏极连接至电源电压，所述第十四晶体管的源极分别与所述第十五晶体管的漏极、所述第十六晶体管的漏极以及所述伪CMOS反相的输入端连接，所述第十二晶体管的源极、所述第十三晶体管的源极、所述第十五晶体管的源极和所述第十六晶体管的源极均接地；

所述第十二晶体管的栅极与所述第十六晶体管的栅极均连接至第一信号输入端，所述第十三晶体管的栅极与所述第十五晶体管的栅极均连接至第二信号输入端，所述伪CMOS反相的输出端作为所述或门电路的输出端。

6.一种芯片，其特征在于，包括加法器，所述加法器采用如权利要1-5任一项所述的一种基于单极型晶体管的加法器电路来实现。

7.一种设计方法，应用于如权利要1-5任一项所述的一种基于单极型晶体管的加法器电路，其特征在于，包括以下步骤：

获取加法器的进位输出端的逻辑表达式以及加法器的各求和运算位的逻辑表达式，所述逻辑表达式为基于输入的数字信号获得的表达式；

根据获得的逻辑表达式设计进位运算模块及求和运算模块的逻辑电路。

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