JP7371255B2 - 乗算器及びオペレータ回路 - Google Patents

乗算器及びオペレータ回路 Download PDF

Info

Publication number
JP7371255B2
JP7371255B2 JP2022529732A JP2022529732A JP7371255B2 JP 7371255 B2 JP7371255 B2 JP 7371255B2 JP 2022529732 A JP2022529732 A JP 2022529732A JP 2022529732 A JP2022529732 A JP 2022529732A JP 7371255 B2 JP7371255 B2 JP 7371255B2
Authority
JP
Japan
Prior art keywords
inverting
transistor
bit
bits
encoder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022529732A
Other languages
English (en)
Other versions
JP2023503119A (ja
Inventor
ファン，トワンバオ
ジアーン，ユエシーン
シー，シヤオシャン
ワーン，ゥローンジュイン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Publication of JP2023503119A publication Critical patent/JP2023503119A/ja
Application granted granted Critical
Publication of JP7371255B2 publication Critical patent/JP7371255B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3066—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction by means of a mask or a bit-map
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
    • G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/31—Design entry, e.g. editors specifically adapted for circuit design
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/3001—Arithmetic instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/60—General implementation details not specific to a particular type of compression
    • H03M7/6011—Encoder aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Evolutionary Computation (AREA)
  • Biomedical Technology (AREA)
  • Health & Medical Sciences (AREA)
  • Biophysics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Geometry (AREA)
  • Computational Linguistics (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Mathematical Physics (AREA)
  • Data Mining & Analysis (AREA)
  • Artificial Intelligence (AREA)
  • Neurology (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Complex Calculations (AREA)

Description

本願は、電子技術の分野に関連し、特に、乗算器及びオペレータ（operator：演算子、演算処理）回路に関連する。
人工知能（AI）技術の継続的な開発及び成熟に伴い、ＡＩ技術は、サーバ及び端末等の通信装置において徐々に普及している。ＡＩ技術は、通信装置内の中央処理装置（CPU）、ニューラルネットワーク処理装置（NPU）、グラフィックス処理装置（GPU）、又はデジタル信号プロセッサ（DSP）等のプロセッサの計算能力に対して高い要件を与える。プロセッサのコアコンピューティングユニットとして、乗算器は、益々重要な役割を果たす。
既存の乗算器のアーキテクチャは、標準的なエンコーダ及び標準的な加算器に基づいて設計される。図１に示されるように、特定の設計実施態様は、３つのステップ：（１）Ｒａｄｉｘ（基数）－４ブースのアルゴリズムを使用して、Ｒａｄｉｘ－４ブースエンコーダで第１の値及び第２の値を符号化して、部分積を取得する；（２）ウォレス（Wallace）ツリーを使用して部分積を圧縮する；（３）圧縮によって得られた２つの部分積を合計して、乗算演算の結果を取得する；に要約され得る。図１は、第１の値と第２の値との両方が１６ビットの２進数であり、乗算演算の結果が３２ビットの２進数である例を示しており、ここで、ａ［１５：０］は第１の値を示し、ｂ［１５：０］は第２の値を示し、ｙ［３１：０］は乗算演算の結果を示す。しかしながら、Ｒａｄｉｘ－４ブースアルゴリズム及びウォレスツリーに基づいて実装された前述の乗算器では、多くの標準的なエンコーダ及び標準的な加算器が使用される。標準的なエンコーダ及び標準的な加算器には、金属酸化物半導体（MOS）トランジスタが大数あり、トランジスタの面積が大きい。その結果、乗算器の面積が大きくなる。つまり、既存の乗算器の設計実施多様は複雑である。従って、実装がより容易な乗算器を設計することが期待される。
本願は、乗算器の実装の難しさを軽減するための、乗算器及びオペレータ回路を提供する。前述の目的を達成するために、本願では次の技術的解決策が使用される。
第１の態様によれば、乗算器が提供され、この乗算器は、Ｍビットの第１の値とＮビットの第２の値との乗算を行うように構成され、ここで、Ｍ及びＮは１より大きい整数である。乗算器には、Ｐ個のエンコーダグループ及びＷ個のレイヤの反転コンプレッサが含まれる。Ｐ個のエンコーダグループの各グループにはＮ個のエンコーダが含まれ、Ｗは正の整数であり、Ｐは１より大きい整数である。各エンコーダグループは非反転符号化演算子又は反転符号化演算子を使用して、各エンコーダグループに対応するグループ選択信号及びシンボル制御入力信号と、第２の値のビットの一部とを符号化して、１つの部分積を取得するように構成される。グループ選択信号及びシンボル制御入力信号は、第１の値のビットの一部に基づいて生成され、Ｐ個のエンコーダグループは符号化を行ってＰ個の部分積を取得する。Ｗ個のレイヤの反転コンプレッサは、反転圧縮演算子を使用してＰ個の部分積を圧縮して、２つの累積値を取得するように構成され、ここで、２つの累積値の合計は、第１の値と第２の値との積である。前述の技術的解決策では、Ｐ個のエンコーダグループは、非反転符号化演算子又は反転符号化演算子を使用して符号化を行い、Ｗ個のレイヤの反転コンプレッサは、反転圧縮演算子を使用して圧縮を行う。この実施態様の解決策は簡素である。例えば、この解決策には、面積が小さく、消費電力が少ないという利点があるため、乗算器の面積が小さく、消費電力が少なくなる。
第１の態様の可能な実施態様において、Ｎ個のエンコーダの各エンコーダは、第２の値の第１ビット及び第２ビットに対応し、グループ選択信号は、第１信号及び第２信号を含む。各エンコーダは、非反転符号化演算子又は反転符号化演算子を使用して、第１ビット、第２ビット、グループ選択信号、及びシンボル制御入力信号を符号化して、１つの部分積で１つの出力ビットを取得するように特に構成される。第１ビット及び第２ビットは、第２の値における隣接する２つのビット、又は第２の値における同じビットであり得る。前述の可能な実施態様において、エンコーダの符号化方法が提供され、符号化方法の実施態様の解決策は簡素である。例えば、エンコーダの面積を減らすことができる。
第１の態様の可能な実施態様において、エンコーダが非反転符号化演算子を使用する場合に、エンコーダは、非反転エンコーダであり、且つ以下の符号化演算を行うように特に構成され、その符号化演算には、第１信号と第１ビットとの両方が１であるか、又は第２信号と第２ビットとの両方が１である場合に、エンコーダが取得する出力ビットは、シンボル制御入力信号の反転であること；又は、第１信号及び第１ビットの少なくとも一方が０であり、且つ第２信号及び第２ビットの少なくとも一方が０である場合に、エンコーダが取得する出力ビットは、シンボル制御入力信号であること；が含まれる。前述の可能な実施態様において、非反転エンコーダが提供され、非反転エンコーダの実施態様の解決策は、簡素であり、例えば、面積が小さく、消費電力が少ない。
第１の態様の可能な実施態様において、エンコーダが反転符号化演算子を使用する場合に、エンコーダは、反転エンコーダであり、且つ以下の符号化演算を行うように特に構成され、その符号化演算には、第１信号と第１ビットとの両方が１である場合、又は、第２信号と第２ビットとの両方が１である場合に、エンコーダが取得する出力ビットは、シンボル制御入力信号であること；又は、第１信号及び第１ビットの少なくとも一方が０であり、且つ第２信号及び第２ビットの少なくとも一方が０である場合に、エンコーダが取得する出力ビットは、シンボル制御入力信号の反転であること；が含まれる。前述の可能な実施態様において、反転エンコーダが提供され、反転エンコーダの実施態様の解決策は、簡素であり、例えば、面積が小さく、消費電力が少ない。
第１の態様の可能な実施態様において、Ｗは１であり、Ｗ個のレイヤの反転コンプレッサは、第１レイヤの反転コンプレッサを含む。第１レイヤの反転コンプレッサは、反転圧縮演算子を低い桁の重みから高い桁の重みまで順序に使用して、各桁の重みに対応する残りのビット数が３未満になるまで、Ｐ個の部分積のマトリックス内の各桁の重みを圧縮して、第１の圧縮マトリックスを取得するように構成される。第１の圧縮マトリックスには２つの行が含まれ、各行は１つの累積値に対応する。各桁の重みに対する圧縮は、３ビット毎に桁の重みに対して実行される。そして、Ｐ個の部分積のマトリックスでは、各行には１つの部分積が含まれ、各列には、Ｐ個の部分積の同じ桁の重み（same digit bit）に対応する複数のビットが含まれる。前述の可能な実施態様において、提供する反転コンプレッサは、高い圧縮効率を有する。
第１の態様の可能な実施態様において、Ｗは１より大きい整数であり、Ｗ個のレイヤの反転コンプレッサには、第１レイヤの反転コンプレッサ～Ｗ番目のレイヤの反転コンプレッサまでが含まれる。第１レイヤの反転コンプレッサは、反転圧縮演算子を低い桁の重みから高い桁の重みまで順序に使用して、各桁の重みに対応する残りのビット数が３未満になるまで、Ｐ個の部分積のマトリックス内の各桁の重みを圧縮して、第１の圧縮マトリックスを取得するように構成される。ｉ番目のレイヤの反転コンプレッサは、反転圧縮演算子を低い桁の重みから高い桁の重みまで順番に使用して、各桁の重みに対応する残りのビット数が３未満になるまで、（ｉ－１）番目の圧縮マトリックス内の各桁の重みを圧縮して、ｉ番目の圧縮マトリックスを取得するように構成され、ここで、ｉの値の範囲が２～Ｗである。Ｗ番目の圧縮マトリックスには２つの行が含まれ、各行は１つの累積値に対応する。各レイヤの反転コンプレッサによる各桁の重みに対する圧縮は、桁の重みの３ビットに対して実行される。Ｐ個の部分積のマトリックスでは、各行には１つの部分積が含まれ、各列には、Ｐ個の部分積の同じ桁の重みに対応する複数のビットが含まれる。前述の可能な実施態様において、提供するＷ個のレイヤの反転コンプレッサは、高い圧縮効率を有する。
第１の態様の可能な実施態様において、各桁の重みの３ビット毎に、各反転コンプレッサは、以下の圧縮を行うように特に構成され、その圧縮には、３ビットが全て０である場合に、出力キャリービットは１であり、現在の出力合計ビットは１であること；又は、３ビットが全て１である場合に、出力キャリービットは０であり、現在の出力合計ビットは０であること；又は、３ビットのうちの１ビットが１であり、他の２ビットが０である場合に、出力キャリービットは１であり、現在の出力合計ビットは０であること；又は、３ビットのうちの２ビットが１であり、他のビットが０である場合に、出力キャリービットは０であり、現在の出力合計ビットは１であること；が含まれる。前述の可能な実施態様は、反転コンプレッサの簡素で効果的な圧縮方法を提供する。
第１の態様の可能な実施態様において、エンコーダによって使用される同じ桁の重みに対応する符号化演算子の位相（phase）は、反転コンプレッサによって出力される現在の出力合計ビット又は出力キャリービットの位相に関連する。同じ桁の重みに対応するエンコーダは、同じ桁の重みに対応する出力ビットを取得するために符号化を行うエンコーダであり、同じ桁の重みに対応する反転コンプレッサは、同じ桁の重みの３ビットを圧縮する反転コンプレッサである。前述の可能な実施態様は、エンコーダによって使用される符号化演算子の位相を決定するための高速で効果的な方法を提供する。
第１の態様の可能な実施態様において、乗算器は、１つ又は複数のインバータをさらに含み、このインバータは、Ｗ個のレイヤの反転コンプレッサ内の１つ又は複数の反転コンプレッサによって出力される現在の出力合計ビット及び出力キャリービットの位相を反転するか、或いは１つ又は複数の反転コンプレッサに入力された３ビットのうちの少なくとも１ビットの位相を反転するように構成される。前述の可能な実施態様は、圧縮結果の精度を保証し、Ｗ個のレイヤの反転コンプレッサの圧縮効率を向上させることができる。
第１の態様の可能な実施態様において、乗算器は、プリコーダをさらに含み、このプリコーダは、第１の値を受け取り、第１の値のビットの一部に基づいてグループ選択信号及びシンボル制御入力信号を生成するように構成される。
第１の態様の可能な実施態様において、乗算器は、加算器をさらに含み、この加算器は、２つの累積値を受け取り、２つの累積値を合計（sum up）して積（product）を得るように構成される。
第２の態様によれば、オペレータ回路が提供され、このオペレータ回路には、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ、第８トランジスタ、第９トランジスタ、第１０トランジスタ、第１１トランジスタ、第１２トランジスタ、第１３トランジスタ、第１４トランジスタ、及び第１５トランジスタが含まれる。第１トランジスタ及び第２トランジスタは、電源端子と第１ノードとの間で並列に結合され、第３トランジスタ及び第４トランジスタは、第１ノードと第２ノードとの間で並列に結合され、第５トランジスタ及び第７トランジスタは、第２ノードと接地端子との間に直列に結合され、そして第６トランジスタ及び第８トランジスタは、第２ノードと接地端子との間に直列に結合される。第３トランジスタ及び第５トランジスタの制御端子は、第１入力を受け取るように構成され、第１トランジスタ及び第６トランジスタの制御端子は、第２入力を受け取るように構成され、第４トランジスタ及び第７トランジスタの制御端子は、第３入力を受け取るように構成され、そして第２トランジスタ及び第８トランジスタの制御端子は、第４入力を受け取るように構成される。第９トランジスタは、第５入力の反転と出力端子との間に結合され、第９トランジスタの制御端子は、第２ノードに結合される。第１０トランジスタは、第２ノードと出力端子との間に結合され、第１０トランジスタの制御端子は、第５入力の反転に結合される。第１１トランジスタ及び第１３トランジスタは、出力端子と接地端子の間に直列に結合される。第１１トランジスタの制御端子は、第２ノードに結合される。第１３トランジスタの制御端子は、第５入力の反転を受け取るように構成される。第１２トランジスタは、出力端子と第２ノードとの間に結合され、第１２トランジスタの制御端子は、第５入力を受け取るように構成される。第１４トランジスタ及び第１５トランジスタは、電源端子と接地端子との間に直列に結合され、第１４トランジスタと第１５トランジスタとの間の直列結合ノードは、第５入力の反転に結合される。第１４トランジスタ及び第１５トランジスタの制御端子は、第５入力を受け取るように構成される。前述の技術的解決策では、非反転符号化オペレータ回路が提供される。非反転符号化オペレータ回路は、トランジスタの数が少なく、占有面積が小さく、実装が簡素である。従って、オペレータ回路を乗算器に適用すると、乗算器の面積を減らすことができる。
第２の態様の可能な実施態様において、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第９トランジスタ、第１０トランジスタ、及び第１４トランジスタは、Ｐ型ＭＯＳ（ＰＭＯＳ）トランジスタである。第５トランジスタ、第６トランジスタ、第７トランジスタ、第８トランジスタ、第１１トランジスタ、第１２トランジスタ、第１３トランジスタ、及び第１５トランジスタは、Ｎ型ＭＯＳ（ＮＭＯＳ）トランジスタである。前述の可能な実施態様において、提供するオペレータ回路がデータを符号化するときに、トランジスタのトグルレートは小さい。従って、オペレータ回路を乗算器に適用すると、乗算器の消費電力を低減することができる。
第３の態様によれば、オペレータ回路が提供され、このオペレータ回路には、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ、第８トランジスタ、第９トランジスタ、第１０トランジスタ、第１１トランジスタ、第１２トランジスタ、第１３トランジスタ、第１４トランジスタ、及び第１５トランジスタが含まれる。第１トランジスタ及び第２トランジスタは、電源端子と第１ノードとの間で並列に結合され、第３トランジスタ及び第４トランジスタは、第１ノードと第２ノードとの間で並列に結合され、第５トランジスタ及び第７トランジスタは、第２ノードと接地端子との間に直列に結合され、そして第６トランジスタ及び第８トランジスタは、第２ノードと接地端子との間に直列に結合される。第３トランジスタ及び第５トランジスタの制御端子は、第１入力を受け取るように構成され、第１トランジスタ及び第６トランジスタの制御端子は、第２入力を受け取るように構成され、第４トランジスタ及び第７トランジスタの制御端子は、第３入力を受け取るように構成され、そして第２トランジスタ及び第８トランジスタの制御端子は、第４入力を受け取るように構成される。第９トランジスタ及び第１０トランジスタは、電源端子と出力端子の間に直列に結合され、第９トランジスタの制御端子は第５入力の反転に結合され、第１０トランジスタの制御端子は、第２ノードに結合される。第１１トランジスタは第２ノードと出力端子との間に結合され、第１１トランジスタの制御端子は第５入力に結合される。第１２トランジスタは、出力端子と第５入力の反転との間に結合され、第１２トランジスタの制御端子は、第２ノードに結合される。第１３トランジスタは、出力端子と第２ノードとの間に結合され、第１３トランジスタの制御端子は第５入力の反転に結合される。第１４トランジスタ及び第１５トランジスタは、電源端子と接地端子との間に直列に結合され、第１４トランジスタと第１５トランジスタとの間の直列結合ノードは、第５入力の反転に結合される。第１４トランジスタ及び第１５トランジスタの制御端子は、第５入力を受け取るように構成される。前述の技術的解決策では、反転符号化オペレータ回路が提供される。反転符号化オペレータ回路は、トランジスタの数が少なく、占有面積が小さく、実装が簡素である。従って、オペレータ回路を乗算器に適用すると、乗算器の面積を減らすことができる。
第３の態様の可能な実施態様において、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第９トランジスタ、第１０トランジスタ、第１１トランジスタ、及び第１４トランジスタは、ＰＭＯＳトランジスタである。第５トランジスタ、第６トランジスタ、第７トランジスタ、第８トランジスタ、第１２トランジスタ、第１３トランジスタ、及び第１５トランジスタは、ＮＭＯＳトランジスタである。前述の可能な実施態様において、提供するオペレータ回路がデータを符号化するときに、トランジスタのトグルレートは小さい。従って、オペレータ回路を乗算器に適用すると、乗算器の消費電力を低減することができる。
第４の態様によれば、オペレータ回路が提供され、このオペレータ回路には、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ、第８トランジスタ、第９トランジスタ、第１０トランジスタ、第１１トランジスタ、第１２トランジスタ、第１３トランジスタ、第１４トランジスタ、第１５トランジスタ、第１６トランジスタ、第１７トランジスタ、第１８トランジスタ、第１９トランジスタ、第２０トランジスタ、第２１トランジスタ、及び第２２トランジスタが含まれる。第１トランジスタ及び第２トランジスタは、電源端子と第１ノードとの間で並列に結合され、第３トランジスタは、第１ノードと第１出力端子との間に結合され、第４トランジスタは、第１出力端子と第２ノードとの間に結合される。第５トランジスタ及び第６トランジスタは、第２ノードと接地端子との間で並列に結合され、第７トランジスタは電源端子と第３ノードとの間に結合され、第８トランジスタは第３ノードと第１出力端子との間に結合され、そして第９トランジスタは第１出力端子と第４ノードとの間に結合される。第１０トランジスタは第４ノードと接地端子との間に結合され、第１１トランジスタ及び第１２トランジスタは、第３ノードと第２出力端子との間に直列に結合され、第１３トランジスタ及び第１４トランジスタは、第２出力端子と第４ノードとの間に直列に結合される。第１５トランジスタ、第１６トランジスタ、及び第１７トランジスタは、電源端子と第５ノードとの間で並列に結合され、第１８トランジスタは第５ノードと第２出力端子との間に結合され、第１９トランジスタは第２出力端子と第６ノードとの間に結合され、そして第２０トランジスタ、第２１トランジスタ、及び第２２トランジスタは、第６ノードと接地端子との間で並列に結合される。第３トランジスタ、第４トランジスタ、第１２トランジスタ、第１３トランジスタ、第１５トランジスタ、及び第２０トランジスタの制御端子は、第１入力を受け取るように構成される。第１トランジスタ、第５トランジスタ、第７トランジスタ、第１０トランジスタ、第１６トランジスタ、及び第２１トランジスタの制御端子は、第２入力を受け取るように構成される。第２トランジスタ、第６トランジスタ、第８トランジスタ、第９トランジスタ、第１１トランジスタ、第１４トランジスタ、第１７トランジスタ、及び第２２トランジスタの制御端子は、第３入力を受け取るように構成される。第１８トランジスタ及び第１９トランジスタの制御端子は、第１出力端子に結合される。前述の技術的解決策では、反転圧縮オペレータ回路が提供される。反転圧縮オペレータ回路は、トランジスタの数が少なく、占有面積が小さく、実装が簡素である。従って、オペレータ回路を乗算器に適用すると、乗算器の面積を減らすことができる。
第４の態様の可能な実施態様において、第１トランジスタ、第２トランジスタ、第３トランジスタ、第７トランジスタ、第８トランジスタ、第１１トランジスタ、第１２トランジスタ、第１５トランジスタ、第１６トランジスタ、第１７トランジスタ、及び第１８トランジスタは、ＰＭＯＳトランジスタである。第４トランジスタ、第５トランジスタ、第６トランジスタ、第９トランジスタ、第１０トランジスタ、第１３トランジスタ、第１４トランジスタ、第１９トランジスタ、第２０トランジスタ、第２１トランジスタ、及び第２２トランジスタは、ＮＭＯＳトランジスタである。前述の可能な実施態様において、提供するオペレータ回路がデータを圧縮するときに、トランジスタのトグルレートは小さい。従って、オペレータ回路を乗算器に適用すると、乗算器の消費電力を低減することができる。
第５の態様によれば、乗算器又はオペレータ回路を含むプロセッサが提供される。乗算器は、第１の態様又は第１の態様の可能な実施態様のいずれか１つで提供される乗算器であり、オペレータ回路は、第２の態様～第４の態様又は第２の態様～第４の態様の可能な実施態様のいずれか１つで提供されるオペレータ回路である。オプションで、プロセッサは、ニューラルネットワーク処理装置を含む。
第６の態様によれば、乗算器又はオペレータ回路を含むチップが提供される。乗算器は、第１の態様又は第１の態様の可能な実施態様のいずれか１つで提供される乗算器であり、オペレータ回路は、第２の態様～第４の態様又は第２の態様～第４の態様の可能な実施態様のいずれか１つで提供されるオペレータ回路である。
上記で提供する任意のプロセッサ又はチップは、上記で提供する乗算器又はオペレータ回路を含むことが理解され得る。従って、プロセッサ又はチップによって達成できる有利な効果については、上記の乗算器又はオペレータ回路の有利な効果を参照されたい。詳細については、ここでは再び説明しない。
従来技術による乗算器のアーキテクチャの図である。 本願の一実施形態による通信装置の構造の概略図である。 本願の一実施形態による乗算器の構造の概略図である。 本願の一実施形態による非反転エンコーダの論理ブロック図である。 本願の一実施形態による反転エンコーダの論理ブロック図である。 本願の一実施形態によるＷ個のレイヤの反転コンプレッサの圧縮例の図である。 本願の一実施形態によるＷ個のレイヤの反転コンプレッサの圧縮例の図である。 本願の一実施形態によるＷ個のレイヤの反転コンプレッサの圧縮例の図である。 本願の一実施形態によるＷ個のレイヤの反転コンプレッサの圧縮例の図である。 本願の一実施形態による反転コンプレッサの論理ブロック図である。 本願の一実施形態によるプリコーダ及びエンコーダの例示的な図である。 本願の一実施形態によるプリコーダ及びエンコーダの例示的な図である。 本願の一実施形態によるプリコーダ及びエンコーダの例示的な図である。 本願の一実施形態によるプリコーダ及びエンコーダの例示的な図である。 本願の一実施形態によるプリコーダ及びエンコーダの例示的な図である。 本願の一実施形態によるプリコーダ及びエンコーダの例示的な図である。 本願の一実施形態によるＷ個のレイヤの反転コンプレッサの別の圧縮例の図である。 本願の一実施形態による非反転エンコーダの回路図である。 本願の一実施形態による反転エンコーダの回路図である。 本願の一実施形態による反転コンプレッサの回路図である。
本願において、「少なくとも１つ」は１つ又は複数を意味し、「複数」は２つ以上を意味する。「及び／又は」という用語は、関連するオブジェクトを説明するための関連性の関係を説明し、３つの関係が存在し得ることを表す。例えば、Ａ及び／又はＢは、次の場合：Ａのみが存在する、ＡとＢとの両方が存在する、及びＢのみが存在することを示し得、ここで、Ａ及びＢは単数形又は複数形であり得る。以下のアイテム（ピース）のうちの少なくとも１つ又はその類似の表現は、単一のアイテム（ピース）又は複数のアイテム（ピース）の任意の組合せを含む、これらのアイテムの任意の組合せを示す。例えば、ａ、ｂ、又はｃの少なくとも１つ（ピース）は、ａ；ｂ；ｃ；ａ及びｂ；ａ及びｃ；ｂ及びｃ；又はａ、ｂ及びｃを示し得、ここで、ａ、ｂ及びｃは単数形又は複数形であり得る。さらに、本願の実施形態では、「第１」及び「第２」等の単語は、基本的に類似した名前、機能、又は目的を有するオブジェクトを区別するために使用される。当業者は、「第１」及び「第２」等の単語が、数量又は実行順序を制限しないことを理解し得る。「結合」という用語は、ワイヤ又は接続端を介した直接接続又は別の装置を介した間接接続を含む、電気的接続を示すために使用される。従って、「結合」は、広範な意味での電子通信接続と見なすべきである。
図２は、本願の一実施形態による通信装置の構造の概略図である。通信装置は、端末、サーバ等であり得る。図２に示されるように、通信装置は、メモリ２０１、プロセッサ２０２、通信インターフェイス２０３、及びバス２０４を含み得る。メモリ２０１、プロセッサ２０２、及び通信インターフェイス２０３は、バス２０４を介して互いに接続される。メモリ２０１は、データ、ソフトウェアプログラム、及びモジュールを記憶するように構成され、且つ主にプログラム記憶領域及びデータ記憶領域を含む。プログラム記憶領域は、オペレーティングシステム、少なくとも１つの機能に必要なアプリケーションプログラム等を記憶することができる。データ記憶領域は、装置の使用中に作成されたデータ等を記憶することができる。プロセッサ２０２は、通信装置の動作を制御及び管理するように構成され、例えば、メモリ２０１に記憶したソフトウェアプログラム及び／又はモジュールを起動又は実行することによって、及びメモリ２０１に記憶しれたデータを呼び出すことによって、装置の様々な機能を実行し、データを処理するように構成される。通信インターフェイス２０３は、装置の通信をサポートするように構成される。
プロセッサ２０２は、中央処理装置（CPU）、ネットワーク処理装置（NPU）、グラフィックス処理装置（GPU）、デジタル信号プロセッサ（DSP）、汎用プロセッサ等を含むが、これらに限定されるものではない。プロセッサ２０２は、１つ又は複数の乗算器を含み、例えば、乗算器マトリックスを含む。乗算器は、プロセッサ２０２において乗算演算を行う構成要素である。
バス２０４は、周辺機器相互接続（PCI）バス、拡張業界標準アーキテクチャ（EISA）バス等であり得る。バスは、アドレスバス、データバス、制御バス等に分類することができる。表現を容易にするために、図２のバスを表すために１本の太い線のみが使用されているが、これはバスが１つしかない、又はバスの種類が１つしかないという意味ではない。
技術的解決策をさらに説明するために、図３は、本願の一実施形態による乗算器の構造の概略図である。乗算器は、Ｍビットの第１の値とＮビットの第２の値との乗算を行うように構成され、ここで、Ｍ及びＮは１より大きい整数である。図３を参照すると、乗算器は、Ｐ個のプリコーダ３０８、Ｐ個のエンコーダグループ３０２、Ｗ個のレイヤの反転コンプレッサ３０３、及び加算器３０４を含む。Ｐ個のエンコーダグループ３０２内の各エンコーダグループ３０２１は、Ｎ個のエンコーダを含み、Ｗは正の整数であり、Ｐは１より大きい整数である。従来の設計と比較して、乗算器は実装が容易であり、この乗算器について以下で詳細に説明する。
Ｐ個のプリコーダ３１０内の各プリコーダ３０１１は、第１の値のビットの一部に基づいて、グループ選択信号及びシンボル制御入力信号を生成するように構成され、それによって、Ｐ個のプリコーダ３１０は、それに応じてＰ個のグループ選択信号及びＰ個のシンボル制御入力信号を生成する。Ｐ個のグループ選択信号及びＰ個のシンボル制御入力信号は、Ｐ個のエンコーダグループと１対１で対応している。つまり、１つのグループ選択信号及び１つのシンボル制御入力信号は１つのエンコーダグループに対応する。グループ選択信号は、第１の値における隣接する２つ又は３つのビットに基づいて生成され得る。シンボル制御入力信号は、第１の値における１ビットであってもよく、或いは第１の値における隣接する２つ又は３つのビットに基づいて生成してもよい。
例えば、第１の値が、４ビットの２進数であり且つａ［３：０］として示され、Ｐが２に等しい場合に、２つのプリコーダは、ａ［３：０］に基づいて、２つのグループ選択信号及び２つのシンボル制御入力信号を生成し得る。２つのグループ選択信号において、第１のグループ選択信号は、ａ［０］及びａ［１］に基づいて生成され得、第２のグループ選択信号は、ａ［１］～ａ［３］に基づいて生成され得る。２つのシンボル制御入力信号において、第１のシンボル制御入力信号はａ［１］であり得、第２のシンボル制御入力信号はａ［３］であり得る。ａ［ｉ］は、ａ［３：０］における右から左へのｉ番目のビットを示し、ｉの値の範囲は０～３である。
各エンコーダグループ３０２１は、非反転符号化演算子又は反転符号化演算子を使用して、エンコーダグループに対応するグループ選択信号及びシンボル制御入力信号、並びに第２の値を符号化して、１つの部分積を取得するように構成される。Ｐ個のエンコーダグループは、符号化を行ってＰ個の部分積を取得する。
各エンコーダグループ３０２１は、Ｎ個のエンコーダを含み、Ｎ個のエンコーダの各エンコーダは、第２の値における第１ビット及び第２ビットに対応し、グループ選択信号は、第１信号及び第２信号を含む。各エンコーダは、非反転符号化演算子又は反転符号化演算子を使用して、第１ビット、第２ビット、グループ選択信号、及びシンボル制御入力信号を符号化して、１つの部分積で１つの出力ビットを取得するように特に構成される。各エンコーダグループ３０２１のＮ個のエンコーダはそれぞれ符号化を行って、１つの部分積でＮ個の出力ビットを取得する、つまり、部分積を取得する。第１ビット及び第２ビットは、第２の値における隣接する２つのビット、又は第２の値における同じビットであり得る。以下の実施形態は、これを詳細に説明し得る。
例えば、第２の値が、３ビットの２進数であり且つｂ［２：０］として示され、Ｎが３に等しい場合に、各エンコーダグループ３０２１には、３つのエンコーダが含まれる。３つのエンコーダのうち、第１エンコーダはｂ［２：０］における隣接する２つのビットｂ［０］及びｂ［１］に対応し、第２エンコーダはｂ［２：０］における隣接する２つのビットｂ［１］及びｂ［２］に対応し、第３エンコーダに対応する第１ビットと第２ビットとの両方がｂ［２：０］におけるｂ［２］である。つまり、１つのビットｂ［２］のみが最後の第３エンコーダに第１ビットと第２ビットとの両方として入力される。ｂ［ｉ］は、ｂ［２：０］における右から左へのｉ番目のビットを示す。
第１の値がａ［３：０］であり、第２の値がｂ［２：０］である前述の例を例として使用する。第１の符号化グループ内の第１のエンコーダが第２の値ｂ［２：０］における隣接する２つのビットｂ［０］及びｂ［１］に対応する場合に、対応するグループ選択信号は、ａ［０］及びａ［１］に基づいて生成された第１のグループ選択信号（Ａ及びＢとして示される）であり、対応するシンボル制御入力信号がａ［１］である場合に、第１のエンコーダは、非反転符号化演算子又は反転符号化演算子を使用して、ｂ［０］、ｂ［１］、Ａ、Ｂ、及びａ［１］を符号化して、第１の部分積で１つの出力ビットを取得するように特に構成され得る。
具体的には、エンコーダが非反転符号化演算子を使用する場合に、そのエンコーダは、非反転エンコーダと呼ばれ得る。エンコーダが反転符号化演算子を使用する場合に、そのエンコーダは、反転エンコーダと呼ばれ得る。以下では、非反転エンコーダ及び反転エンコーダについて個別に詳しく説明する。
非反転エンコーダは、以下の符号化演算を行うように特に構成され、その符号化演算には、第１信号と第１ビットとの両方が１である場合、又は第２信号と第２ビットとの両方が１である場合に、非反転エンコーダが取得する出力ビットは、シンボル制御入力信号の反転であること；又は、第１信号及び第１ビットの少なくとも一方が０であり、且つ第２信号及び第２ビットの少なくとも一方が０である場合に、非反転エンコーダが取得する出力ビットは、シンボル制御入力信号であること；が含まれる。
図４は、本願の一実施形態による非反転エンコーダの論理ブロック図である。論理ブロック図には、符号化ゲートユニット、反転ユニット、及びスイッチ制御ユニットが含まれている。符号化ゲートユニットの機能は次の通りである。Ａ及びＳｅｌ＿Ａが両方とも１である場合、又はＢ及びＳｅｌ＿Ｂが両方とも１である場合に、１を出力する；それ以外の場合は、０を出力する。反転ユニットの機能は、符号化ゲートユニットの出力に対して反転を行うことである。スイッチ制御ユニットの機能は、反転ユニットの出力が１である場合に、Ｓを出力し、反転ユニットの出力が０である場合に、／Ｓを出力する。図４では、Ａは第１信号を表し、Ｂは第２信号を表し、Ｓｅｌ＿Ａは第１ビットを表し、Ｓｅｌ＿Ｂは第２ビットを表し、Ｓはシンボル制御入力信号を表し、／Ｓはシンボル制御入力信号の反転を表し、ＯＵＴは出力ビットを表す。
換言すると、非反転エンコーダは、以下の表１に示される論理表に基づいて符号化を特に実行することができ、ここで、表１のｘは、「０」又は「１」のいずれか１つを表し、Ａ、Ｂ、Ｓｅｌ＿Ａ、Ｓｅｌ＿Ｂ、Ｓ、及びＯＵＴは、図４のＡ、Ｂ、Ｓｅｌ＿Ａ、Ｓｅｌ＿Ｂ、Ｓ、及びＯＵＴと一致している。
Figure 0007371255000001
反転エンコーダは、以下の符号化演算を行うように特に構成され、その符号化演算には、第１信号と第１ビットとの両方が１である場合、又は第２信号と第２ビットとの両方が１である場合に、反転エンコーダが取得する出力ビットは、シンボル制御入力信号であること；又は、第１信号及び第１ビットの少なくとも一方が０であり、且つ第２信号及び第２ビットの少なくとも一方が０である場合に、反転エンコーダが取得する出力ビットは、シンボル制御入力信号の反転であること；が含まれる。
図５は、本願の一実施形態による反転エンコーダの論理ブロック図である。論理ブロック図には、符号化ゲートユニット、反転ユニット、及びスイッチ制御ユニットが含まれている。符号化ゲートユニットの機能は次の通りである。Ａ及びＳｅｌ＿Ａが両方とも１である場合、又はＢ及びＳｅｌ＿Ｂが両方とも１である場合に、１を出力する；それ以外の場合は、０を出力する。反転ユニットの機能は、符号化ゲートユニットの出力に対して反転を行うことである。スイッチ制御ユニットの機能は、反転ユニットの出力が０である場合に、Ｓを出力し、反転ユニットの出力が１である場合に、／Ｓを出力する。図５では、Ａは第１信号を表し、Ｂは第２信号を表し、Ｓｅｌ＿Ａは第１ビットを表し、Ｓｅｌ＿Ｂは第２ビットを表し、Ｓはシンボル制御入力信号を表し、／Ｓはシンボル制御入力信号の反転を表し、ＯＵＴは出力ビットを表す。
換言すると、反転エンコーダは、以下の表２に示される論理表に基づいて符号化を特に実行することができ、ここで、表２のｘは、「０」又は「１」のいずれか１つを表し、Ａ、Ｂ、Ｓｅｌ＿Ａ、Ｓｅｌ＿Ｂ、Ｓ、及びＯＵＴは、図５のＡ、Ｂ、Ｓｅｌ＿Ａ、Ｓｅｌ＿Ｂ、Ｓ、及びＯＵＴと一致している。
Figure 0007371255000002
Ｗ個のレイヤの反転コンプレッサ３０３は、反転圧縮演算子を使用して、Ｐ個の部分積を圧縮して、２つの累積値を取得するように構成される。
具体的には、Ｗが１である場合に、Ｗ個のレイヤの反転コンプレッサ３０３は、第１レイヤの反転コンプレッサを含み、この第１レイヤの反転コンプレッサは、反転圧縮演算子を低い桁の重みから高い桁の重みまで順番に使用して、各桁の重みに対応する残りのビット数が３未満になるまで、Ｐ個の部分積のマトリックス内の各桁の重みを圧縮して、２つの行を含む第１の圧縮マトリックスを取得するように構成され、ここで、各行は１つの累積値に対応する。具体的には、Ｗが１より大きい整数である場合に、Ｗ個のレイヤの反転コンプレッサ３０３は、第１レイヤの反転コンプレッサからＷ番目のレイヤの反転コンプレッサまでを含む。第１レイヤの反転コンプレッサは、反転圧縮演算子を低い桁の重みから高い桁の重みまで順序に使用して、各桁の重みに対応する残りのビット数が３未満になるまで、Ｐ個の部分積のマトリックス内の各桁の重みを圧縮して、第１の圧縮マトリックスを取得するように構成される。ｉ番目のレイヤの反転コンプレッサは、反転圧縮演算子を低い桁の重みから高い桁の重みまで順番に使用して、各桁の重みに対応する残りのビット数が３未満になるまで、（ｉ－１）番目の圧縮マトリックス内の各桁の重みを圧縮して、ｉ番目の圧縮マトリックスを取得するように構成され、ここで、ｉの値の範囲が２～Ｗである。Ｗ番目の圧縮マトリックスには２つの行が含まれ、各行は１つの累積値に対応する。
各レイヤの反転コンプレッサによる各桁の重みに対する圧縮は、桁の重みの３ビットに対して実行され、そのレイヤの反転コンプレッサによる圧縮によって得られる出力キャリービット及び現在の合計ビットは圧縮されない。Ｐ個の部分積のマトリックスでは、各行には１つの部分積が含まれ、各列にはＰ個の部分積の同じ桁の重みに対応する複数のビットが含まれ、各桁の重みに対する圧縮が桁の重みの３ビットに対して実行される。
例えば、Ｐ個のエンコーダグループが符号化を行って８つの部分積を取得し、各部分積には１６ビットが含まれると仮定する。この場合に、８つの部分積のマトリックスが図６（ａ）に示され得、ここでＰＰ［１］～ＰＰ［８］は８つの部分積を表し、２０、２１、２ ２ 、．．．、及び２３２は異なる桁の重みを示す。桁の重みは、Ｗ個のレイヤの反転コンプレッサの出力結果に関するものである。１０進法の１ビット、１０ビット、又は１００ビットと同様に、桁の重みは、出力結果のバイナリ値の１ビットを示すために使用される。例えば、Ｗ個のレイヤの反転コンプレッサの出力結果が３２ビットのバイナリ値である場合に、出力結果には３２桁の重みが含まれる。桁の重みとは反対に、ビットは０又は１に対応し、１つのバイナリ情報を示す。Ｗ個のレイヤの反転コンプレッサの出力結果では、１桁の重みが１ビットであると考えることができる。
理解を容易にするために、図６（ａ）から変換した図６（ｂ）に示されるように、Ｗ個のレイヤの反転コンプレッサ３０３の各レイヤの圧縮プロセスを、例を用いて説明する。具体的には、出力結果には３２桁の重みが含まれ、第１レイヤの反転コンプレッサは、３ビット毎に圧縮し、マトリックス内の２４～２２９の各桁の重みに対応するビット数が３未満のビットを予約し、２４～２２９以外の他の桁の重みに対応するビット数が３未満になるビットを予約するように特に構成される。図６（ｂ）の中実（solid）の各長方形ボックスは、第１レイヤの反転コンプレッサにおける１つの反転コンプレッサを表すために使用され得る。第１レイヤの反転コンプレッサによる圧縮によって得られた第１の圧縮マトリックスが図６（ｃ）に示される。この図では、
Figure 0007371255000003
 は、第１レイヤの反転コンプレッサによって出力された現在の出力合計ビットを示し、
Figure 0007371255000004
 は、第１レイヤの反転コンプレッサによって出力された出力キャリービットを示す。第２レイヤの反転コンプレッサは、３ビット毎に圧縮し、第１の圧縮マトリックス内の２６～２２３及び２２６の各桁の重みに対応するビット数が３未満のビットを予約し、２６～２２３及び２２６以外の他の桁の重みに対応するビット数が３未満のビットを予約するように特に構成される。図６（ｃ）の長方形ボックスは、第２レイヤの反転コンプレッサにおける１つの反転コンプレッサを表すために使用され得る。第２レイヤの反転コンプレッサによる圧縮によって得られた第２の圧縮マトリックスが図６（ｄ）に示される。図では、
Figure 0007371255000005
 は、第２レイヤの反転コンプレッサによって出力された現在の出力合計ビットを示し、
Figure 0007371255000006
 は、第２レイヤの反転コンプレッサによって出力された出力キャリービットを示している。第３レイヤの反転コンプレッサからＷ番目のレイヤの反転コンプレッサへの後続の特定の圧縮プロセスは、第１レイヤの反転コンプレッサ及び第２レイヤの反転コンプレッサの特定の圧縮プロセスと同様である。本願のこの実施形態では、詳細について、ここでは再び説明しない。
各桁の重みの３ビット毎に、各反転コンプレッサは、以下の圧縮を行うように特に構成される：３ビットが全て０である場合に、出力キャリービットは１であり、現在の出力合計ビットは１である；３ビットが全て１である場合に、出力キャリービットは０であり、現在の出力合計ビットは０である；３ビットのうちの１ビットが１であり、他の２ビットが０である場合に、出力キャリービットは１であり、現在の出力合計ビットは０である；又は、３ビットのうちの２ビットが１であり、他のビットが０である場合に、出力キャリービットは０であり、現在の出力合計ビットは１である。
出力キャリービットは、圧縮した現在の桁の重みの次の桁の重みを指す出力ビットであり、現在の出力合計ビットは、圧縮した現在の桁の重みの圧縮によって得られる出力ビットである。例えば、圧縮した現在の桁の重みが２５であり、圧縮した現在の桁の重みの次の桁の重みが２６であると仮定する。２５の３ビットが全て０である場合に、１つの１は２５に対する圧縮によって生成され、１つの１は２６に対して生成される。
図７は、本願の一実施形態による反転コンプレッサの論理ブロック図である。論理ブロック図には、反転キャリー出力ユニット及び反転合計出力ユニットが含まれている。反転キャリー出力ユニットの機能は次の通りである。Ａｉ、Ｂｉ、及びＣｉのうちの少なくとも２つが有効である場合に（１又は０が有効であり得る）、出力は無効である（１が有効である場合に、０は無効である。又は、０が有効である場合に、１は無効である）；それ以外の場合に、出力は有効である。反転合計出力ユニットの機能は次の通りである。Ａｉ、Ｂｉ、及びＣｉのうちの２つが無効であるか、又は全てが無効である場合に、出力は有効である；それ以外の場合に、出力は無効である。反転合計出力ユニットへのｎＣｉｐ１入力が有効である場合に、それは、Ａｉ、Ｂｉ、及びＣｉのうちの２つが無効であるか、Ａｉ、Ｂｉ、及びＣｉの全てが無効であるかを区別するために使用することができる。図７のＡｉ、Ｂｉ、及びＣｉは３つの入力ビットを表し、ｎＣｉｐ１は出力キャリービットを表し、ｎＳｉは現在の出力合計ビットを表す。換言すると、各レイヤの反転コンプレッサは、以下の表３に示される論理表に基づいて圧縮を特に実行することができ、ここで、表３のＡｉ、Ｂｉ、及びＣｉは３つの入力ビットを表し、ｎＣｉｐ１は出力キャリービットを表し、ｎＳｉは現在の出力合計ビットを表す。
Figure 0007371255000007
さらに、乗算器は、１つ又は複数のインバータをさらに含むことができ、このインバータは、Ｗ個のレイヤの反転コンプレッサ３０３内の１つ又は複数の反転コンプレッサによって出力される現在の出力合計ビット及び出力キャリービットの位相を反転する、又は１つ又は複数の反転コンプレッサに入力された３ビットのうちの少なくとも１ビットの位相を反転するように構成される。
Ｗ個のレイヤの反転コンプレッサ３０３は、複数レイヤの反転コンプレッサを含み得、複数レイヤの反転コンプレッサの各レイヤは、少なくとも１つの反転コンプレッサを含み得る。各反転コンプレッサの出力位相は要件に基づいて設定することができ、各反転コンプレッサの出力位相は入力位相と反対であるため、各反転コンプレッサの入力位相も設定される。
反転コンプレッサの出力位相は、反転コンプレッサによって出力される現在の出力合計ビット及び出力キャリービットの位相、並びに現在の出力合計ビット及び出力キャリービットの位相が、同じである、つまり、両方とも正又は負であり得ることに留意されたい。反転コンプレッサの入力位相は、反転コンプレッサに入力される３ビットの構成された位相であり得、そして３ビットの構成された位相は同じである、すなわち、全て正又は負である。
Ｗ個のレイヤの反転コンプレッサ３０３内の１つ又は複数の反転コンプレッサの出力位相が構成された出力位相と異なる場合に、１つ又は複数のインバータは、１つ又は複数の反転コンプレッサによって出力される現在の出力合計ビット及び出力キャリービットの位相を反転するように構成され、それによって、位相が構成された出力位相と一致する。同様に、１つ又は複数の反転コンプレッサに入力される３ビットのうちの少なくとも１ビットの位相が構成された入力位相と異なる場合に、１つ又は複数のインバータは、１つ又は複数の反転コンプレッサに入力される３ビットのうちの少なくとも１ビットの位相を反転するように構成され、それによって、位相が構成された入力位相と一致する。
可能な実施態様において、各レイヤの反転コンプレッサに含まれる少なくとも１つの反転コンプレッサの出力位相は、以下の方法で設定され得る：最後のレイヤの反転コンプレッサの出力位相が正に設定され、第２から最後のレイヤの反転コンプレッサの出力位相が負に設定され、第３から最後のレイヤの反転コンプレッサの出力位相が正に設定され、．．．等、第１レイヤの出力位相が設定されるまで続く。本明細書の第１レイヤの反転コンプレッサは、各桁の重みに対応する複数のビットを上から下の順序で圧縮する最上位レイヤの反転コンプレッサを指し得、第２レイヤの反転コンプレッサは、次の上位レイヤの反転コンプレッサを指し得、．．．等である。例えば、Ｗ個のレイヤの反転コンプレッサ３０３が４つのレイヤの反転コンプレッサを含む場合に、出力位相は、以下の方法で設定され得る。第４レイヤの反転コンプレッサの出力位相が正に設定され、第３レイヤの反転コンプレッサの出力位相が負に設定され、第２レイヤの反転コンプレッサの出力位相が正に設定され、第１レイヤの反転コンプレッサの出力位相が負に設定される。
オプションで、反転コンプレッサの出力位相が構成された出力位相と一致しない場合、又は反転コンプレッサの入力位相が構成された入力位相と一致しない場合に、少なくとも３つのインバータが、構成された出力位相及び構成された入力位相の要件を満たすために反転を行う必要があり、反転コンプレッサの出力位相の設定は、必要なインバータの数を減らすために部分的に調整され得る。例えば、反転コンプレッサの設定された出力位相が正である場合（この場合に、反転コンプレッサの入力位相は負である）であって、反転コンプレッサの出力位相が正である場合に、反転コンプレッサに入力される３ビットの位相も正であり、反転コンプレッサは、３ビットの位相を反転するために３つのインバータを必要とし、これにより、構成された出力位相及び構成された入力位相の要件を満たすことができる。この場合に、反転コンプレッサの出力位相を負にリセットすることにより（この場合に、反転コンプレッサの入力位相は正である）、反転コンプレッサは２つの出力ビット（つまり、現在の出力合計ビット及び出力キャリービット）の出力位相を反転するために２つのインバータのみを必要とし、これにより、構成された出力位相及び構成された入力位相の要件を満たすことができる。
さらに、Ｐ個のエンコーダグループ３０２内の少なくとも１つのエンコーダによって使用される符号化演算子の位相は、Ｗ個のレイヤの反転コンプレッサ３０３内の少なくとも１つのレイヤの反転コンプレッサによって出力される現在の出力合計ビット又は出力キャリービットの位相に関連している。オプションで、少なくとも１つのエンコーダのそれぞれによって使用される符号化演算子の位相は、そのエンコーダに接続された反転コンプレッサの入力位相と同じになるように設定される。各エンコーダで使用される符号化演算子の位相は、正又は負の場合がある。エンコーダが使用する符号化演算子の位相が正である場合（つまり、非反転符号化演算子が使用される場合）に、エンコーダは非反転エンコーダであり得る。エンコーダが使用する符号化演算子の位相が負である場合（つまり、反転符号化演算子が使用される場合）に、エンコーダは反転エンコーダであり得る。
加算器３０４は、２つの累積値を受け取り、２つの累積値を合計（sum up）して積（product）を得るように構成される。Ｗ個のレイヤの反転コンプレッサ３０３がＰ個の部分積を圧縮して２つの累積値を取得した後に、Ｗ個のレイヤの反転コンプレッサ３０３は２つの累積値を加算器３０４に送信することができる。２つの累積値を受信すると、加算器３０４は、２つの累積値を合計して、第１の値と第２の値との積を取得する。
理解を容易にするために、以下では、第１の値がａ［１０：０］であり、第２の値がｂ［１２：０］である例を使用して、本願における乗算器を説明する。図８Ａ～図８Ｆに示されるように、乗算器は、６つのプリコーダ、６つのエンコーダグループ、及び３つのレイヤの反転コンプレッサを含み得る。
具体的には、第１のプリコーダは、ａ［０］及びａ［１］に基づいて、グループ選択信号Ｓ０及びＳ１と、シンボル制御入力信号ａ［１］とを生成するように構成される。第２のプリコーダは、ａ［１］、ａ［２］、及びａ［３］に基づいて、グループ選択信号Ｓ２及びＳ３と、シンボル制御入力信号ａ［３］とを生成するように構成される。第３のプリコーダは、ａ［３］、ａ［４］、及びａ［５］に基づいて、グループ選択信号Ｓ４及びＳ５と、シンボル制御入力信号ａ［５］とを生成するように構成される。第４のプリコーダは、ａ［５］、ａ［６］、及びａ［７］に基づいて、グループ選択信号Ｓ６及びＳ７と、シンボル制御入力信号ａ［７］とを生成するように構成される。第５のプリコーダは、ａ［７］、ａ［８］、及びａ［９］に基づいて、グループ選択信号Ｓ８及びＳ９と、シンボル制御入力信号ａ［９］とを生成するように構成される。第６のプリコーダは、ａ［９］及びａ［１０］に基づいて、グループ選択信号Ｓ１０と、シンボル制御入力信号Ｓ＿１１とを生成するように構成される。対応して、第１のエンコーダグループは、ｂ［１２：０］、Ｓ０、Ｓ１、及びａ［１］を符号化して、第１の部分積ＰＰ［１］を取得するように構成される。第２のエンコーダグループは、ｂ［１２：０］、Ｓ２、Ｓ３、及びａ［３］を符号化して、第２の部分積ＰＰ［２］を取得するように構成される。第３のエンコーダグループは、ｂ［１２：０］、Ｓ４、Ｓ５、及びａ［５］を符号化して、第３の部分積ＰＰ［３］を取得するように構成される。第４のエンコーダグループは、ｂ［１２：０］、Ｓ６、Ｓ７、及びａ［７］を符号化して、第４の部分積ＰＰ［４］を取得するように構成される。第５のエンコーダグループは、ｂ［１２：０］、Ｓ８、Ｓ９、及びａ［９］を符号化して、第５の部分積ＰＰ［５］を取得するように構成される。第６のエンコーダグループは、ｂ［１２：０］、Ｓ１０、及びＳ＿１１を符号化して、第６の部分積ＰＰ［６］を取得するように構成される。各エンコーダグループの各エンコーダは、ｂ［１２：０］の１ビット又は２ビット、対応するグループ選択信号、及び対応するシンボル制御入力信号を符号化するように個別に構成される。詳細については、図８Ａ～図８Ｆを参照されたい。最後に、６つの部分積ＰＰ［１］～ＰＰ［６］に対応するマトリックスが図９に示され得る。乗算器内のＷ個のレイヤの反転コンプレッサ３０３の関連する説明によれば、図９に示されるマトリックスは、３つのレイヤの反転コンプレッサによって圧縮され得る。詳細な圧縮プロセスは、図６（ａ）～図６（ｄ）の関連する説明と同様であり、本願のこの実施形態では、詳細について、ここでは再び説明しない。
本願のこの実施形態で提供される乗算器において、Ｐ個のプリコーダは、異なる構造を有するプリコーダを含み得る。例えば、図８Ａ～図８Ｆでは、第１のプリコーダは、ＮＯＴゲート及びＡＮＤゲートを含み、第２のプリコーダ～第５のプリコーダはそれぞれ、ＸＯＲゲート、ＸＮＯＲゲート、及びＮＯＲゲートを含み、第６のプリコーダは、ＸＯＲゲート及びＡＮＤゲートを含む。さらに、本願のこの実施形態では、第１のエンコーダは、同じエンコーダグループ内の別のエンコーダの構造とは異なる構造を有し得、異なるグループ内のエンコーダの構造もまた異なり得る。例えば、図８Ａ～図８Ｅの第１のグループ～第５のエンコーダグループにおいて、第１のエンコーダは、ＡＮＤゲート及びＸＯＲゲートを含み、第２エンコーダ～第１３のエンコーダはそれぞれ、非反転エンコーダ又は反転エンコーダである。図８Ｆの第６のエンコーダグループ内の各エンコーダは、ＡＮＤゲート及びＸＮＯＲゲートを含む。
図８Ａ～図８ＦのＰＰ［１］＿ｉ（ｉの値は１～１４の範囲である）は第１の部分積ＰＰ［１］のｉ番目のビットを表し、Ａは第１信号を表し、Ｂは第２信号を表し、Ｓｅｌ＿Ａは第１ビットを表し、Ｓｅｌ＿Ｂは第２ビットを表し、Ｓはシンボル制御入力信号を表し、ＯＵＴは出力ビットを表すことに留意されたい。
図１０は、本願の一実施形態による非反転符号化オペレータ回路の構造の概略図である。非反転符号化オペレータ回路は、非反転エンコーダとも呼ばれ得る。非反転エンコーダには、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、第４トランジスタＭ４、第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７、第８トランジスタＭ８、第９トランジスタＭ９、第１０トランジスタＭ１０、第１１トランジスタＭ１１、第１２トランジスタＭ１２、第１３トランジスタＭ１３、第１４トランジスタＭ１４、及び第１５トランジスタＭ１５が含まれる。
第１トランジスタＭ１及び第２トランジスタＭ２は、電源端子と第１ノード（１）（左記の（１）は、「丸１」を表す、以下同様）との間で並列に結合され、第３トランジスタＭ３及び第４トランジスタＭ４は、第１ノード（１）と第２ノード（２）（左記の（２）は「丸２」を表す、以下同様）との間で並列に結合され、第５トランジスタＭ５及び第７トランジスタＭ７は、第２ノード（２）と接地端子との間に直列に結合され、そして第６トランジスタＭ６及び第８トランジスタＭ８は、第２ノード（２）と接地端子との間に直列に結合される。第３トランジスタＭ３及び第５トランジスタＭ５の制御端子は、第１入力Ａを受け取るように構成され、第１トランジスタＭ１及び第６トランジスタＭ６の制御端子は、第２入力Ｓｅｌ＿Ａを受け取るように構成され、第４トランジスタＭ４及び第７トランジスタＭ７の制御端子は、第３入力Ｂを受け取るように構成され、そして第２トランジスタＭ２及び第８トランジスタＭ８の制御端子は、第４入力Ｓｅｌ＿Ｂを受け取るように構成される。
第９トランジスタＭ９は、第５入力Ｓの反転／Ｓと出力端子ＯＵＴとの間に結合され、第９トランジスタＭ９の制御端子は第２ノード（２）に結合され、第２ノード（２）の信号は／Ｙである。第１０トランジスタＭ１０は、第２ノード（２）と出力端子ＯＵＴとの間に結合され、第１０トランジスタＭ１０の制御端子は、第５入力Ｓの反転／Ｓに結合される。第１１トランジスタＭ１１及び第１３トランジスタＭ１３は、出力端子ＯＵＴと接地端子との間に直列に結合される。第１１トランジスタＭ１１の制御端子は第２ノード（２）に結合される。第１３トランジスタＭ１３の制御端子は、第５入力Ｓの反転／Ｓを受け取るように構成される。第１２トランジスタＭ１２は、出力端子ＯＵＴと第２ノード（２）との間に結合され、第１２トランジスタＭ１２の制御端子は、第５入力Ｓを受け取るように構成される。第１４トランジスタＭ１４及び第１５トランジスタＭ１５は、電源端子と接地端子との間に直列に結合され、第１４トランジスタＭ１４と第１５トランジスタＭ１５との間の直列結合ノードは、第５入力Ｓの反転／Ｓに結合される。第１４トランジスタＭ１４及び第１５トランジスタＭ１５の制御端子は、第５入力Ｓを受け取るように構成される。
本願のこの実施形態では、第１入力Ａ～第５入力Ｓはそれぞれ、乗算器の前述の実施形態における非反転エンコーダの関連する説明における第１信号、第１ビット、第２信号、第２ビット、及びシンボル制御入力信号であり得る。
オプションで、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、第４トランジスタＭ４、第９トランジスタＭ９、第１０トランジスタＭ１０、及び第１４トランジスタＭ１４は、ＰＭＯＳトランジスタである。第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７、第８トランジスタＭ８、第１１トランジスタＭ１１、第１２トランジスタＭ１２、第１３トランジスタＭ１３、及び第１５トランジスタＭ１５は、ＮＭＯＳトランジスタである。対応して、制御端子は、対応するＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのゲートを特に指す場合がある。
前述の例における第１トランジスタＭ１～第１５トランジスタＭ１５は、ＭＯＳトランジスタであり得るか、又はバイポーラ接合トランジスタによって置き換えられ得ることに留意されたい。図１０に示されるトランジスタの種類は、単なる例であり、本願の実施形態に対する制限を構成するものではない。
図１１は、本願の一実施形態による反転符号化オペレータ回路の構造の概略図である。反転符号化オペレータ回路は、反転エンコーダとも呼ばれ得る。反転エンコーダには、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、第４トランジスタＭ４、第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７、第８トランジスタＭ８、第９トランジスタＭ９、第１０トランジスタＭ１０、第１１トランジスタＭ１１、第１２トランジスタＭ１２、第１３トランジスタＭ１３、第１４トランジスタＭ１４、及び第１５トランジスタＭ１５が含まれる。
第１トランジスタＭ１及び第２トランジスタＭ２は、電源端子と第１ノード（１）との間で並列に結合され、第３トランジスタＭ３及び第４トランジスタＭ４は、第１ノード（１）と第２ノード（２）との間で並列に結合され、第５トランジスタＭ５及び第７トランジスタＭ７は、第２ノード（２）と接地端子との間に直列に結合され、そして第６トランジスタＭ６及び第８トランジスタＭ８は、第２ノード（２）と接地端子との間に直列に結合される。第３トランジスタＭ３及び第５トランジスタＭ５の制御端子は、第１入力Ａを受け取るように構成され、第１トランジスタＭ１及び第６トランジスタＭ６の制御端子は、第２入力Ｓｅｌ＿Ａを受け取るように構成され、第４トランジスタＭ４及び第７トランジスタＭ７の制御端子は、第３入力Ｂを受け取るように構成され、そして第２トランジスタＭ２及び第８トランジスタＭ８の制御端子は、第４入力Ｓｅｌ＿Ｂを受け取るように構成される。
第９トランジスタＭ９及び第１０トランジスタＭ１０は、電源端子と出力端子ＯＵＴとの間に直列に結合され、第９トランジスタＭ９の制御端子は第５入力Ｓの反転／Ｓに結合され、第１０トランジスタＭ１０の制御端子は第２ノード（２）に結合され、そして第２ノード（２）の信号は／Ｙである。第１１トランジスタＭ１１は、第２ノード（２）と出力端子ＯＵＴとの間に結合され、第１１トランジスタＭ１１の制御端子は第５入力Ｓに結合される。第１２トランジスタＭ１２は、出力端子ＯＵＴと第５入力Ｓの反転／Ｓとの間に結合され、第１２トランジスタＭ１２の制御端子は、第２ノード（２）に結合される。第１３トランジスタＭ１３は、出力端子ＯＵＴと第２ノード（２）の間に結合され、第１３トランジスタＭ１３の制御端子は、第５入力Ｓの反転／Ｓに結合される。第１４トランジスタＭ１４及び第１５トランジスタＭ１５は、電源端子と接地端子の間で直列に結合され、第１４トランジスタＭ１４と第１５トランジスタＭ１５との間の直列結合ノードは、第５入力Ｓの反転／Ｓに結合される。第１４トランジスタＭ１４及び第１５トランジスタＭ１５の制御端子は、第５入力Ｓを受け取るように構成される。
本願のこの実施形態では、第１入力Ａ～第５入力Ｓはそれぞれ、乗算器の前述の実施形態における反転エンコーダの関連する説明における第１信号、第１ビット、第２信号、第２ビット、及びシンボル制御入力信号であり得る。
オプションで、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、第４トランジスタＭ４、第９トランジスタＭ９、第１０トランジスタＭ１０、第１１トランジスタＭ１１、及び第１４トランジスタＭ１４は、ＰＭＯＳトランジスタである。第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７、第８トランジスタＭ８、第１２トランジスタＭ１２、第１３トランジスタＭ１３、及び第１５トランジスタＭ１５は、ＮＭＯＳトランジスタである。対応して、制御端子は、対応するＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのゲートを特に指す場合がある。
前述の例における第１トランジスタＭ１～第１５トランジスタＭ１５は、ＭＯＳトランジスタであり得るか、又はバイポーラ接合トランジスタによって置き換えられ得ることに留意されたい。図１１に示されるトランジスタの種類は、単なる例であり、本願の実施形態に対する制限を構成するものではない。
図１２は、本願の一実施形態による反転圧縮オペレータ回路の構造の概略図である。反転圧縮オペレータ回路は、反転コンプレッサとも呼ばれ得る。反転コンプレッサには、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、第４トランジスタＭ４、第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７、第８トランジスタＭ８、第９トランジスタＭ９、第１０トランジスタＭ１０、第１１トランジスタＭ１１、第１２トランジスタＭ１２、第１３トランジスタＭ１３、第１４トランジスタＭ１４、第１５トランジスタＭ１５、第１６トランジスタＭ１６、第１７トランジスタＭ１７、第１８トランジスタＭ１８、第１９トランジスタＭ１９、第２０トランジスタＭ２０、第２１トランジスタＭ２１、及び第２２トランジスタＭ２２が含まれる。
第１トランジスタＭ１及び第２トランジスタＭ２は、電源端子と第１ノード（１）との間で並列に結合され、第３トランジスタＭ３は、第１ノード（１）と第１出力端子ｎＣｉｐ１との間に結合され、第４トランジスタＭ４は、第１出力端子ｎＣｉｐ１と第２ノード（２）との間に結合される。第５トランジスタＭ５及び第６トランジスタＭ６は、第２ノード（２）と接地端子との間で並列に結合され、第７トランジスタＭ７は、電源端子と第３ノード（３）（左記は、「丸３」を表す、以下同様）との間に結合され、第８トランジスタＭ８は、第３ノード（３）と第１出力端子ｎＣｉｐ１との間に結合され、そして第９トランジスタＭ９は、第１出力端子ｎＣｉｐ１と第４ノード（４）（左記は、「丸４」を表す、以下同様）との間に結合される。第１０トランジスタＭ１０は第４ノード（４）と接地端子との間に結合され、第１１トランジスタＭ１１及び第１２トランジスタＭ１２は、第３ノード（３）と第２出力端子ｎＳｉとの間に直列に結合され、そして第１３トランジスタＭ１３及び第１４トランジスタＭ１４は、第２出力端子ｎＳｉと第４ノード（４）との間に直列に結合される。第１５トランジスタＭ１５、第１６トランジスタＭ１６、及び第１７トランジスタＭ１７は、電源端子と第５ノード（５）（左記は、「丸５」を表す、以下同様）との間で並列に結合され、第１８トランジスタＭ１８は、第５ノード（５）と第２出力端子ｎＳｉとの間に結合され、第１９トランジスタＭ１９は、第２出力端子ｎＳｉと第６のノード（６）（左記は、「丸６」を表す、以下同様）との間に結合され、そして第２０トランジスタＭ２０、第２１トランジスタＭ２１、及び第２２トランジスタＭ２２は、第６のノード（６）及び接地端子との間で並列に結合される。
第３トランジスタＭ３、第４トランジスタＭ４、第１２トランジスタＭ１２、第１３トランジスタＭ１３、第１５トランジスタＭ１５、及び第２０トランジスタＭ２０の制御端子は、第１入力Ａｉを受け取るように構成される。第１トランジスタＭ１、第５トランジスタＭ５、第７トランジスタＭ７、第１０トランジスタＭ１０、第１６トランジスタＭ１６、及び第２１トランジスタＭ２１の制御端子は、第２入力Ｂｉを受け取るように構成される。第２トランジスタＭ２、第６トランジスタＭ６、第８トランジスタＭ８、第９トランジスタＭ９、第１１トランジスタＭ１１、第１４トランジスタＭ１４、第１７トランジスタＭ１７、及び第２２トランジスタＭ２２の制御端子は、第３の入力Ｃｉを受け取るように構成される。第１８トランジスタＭ１８及び第１９トランジスタＭ１９の制御端子は、第１出力端子ｎＣｉｐ１に結合される。
本願のこの実施形態では、第１入力Ａｉ、第２入力Ｂｉ、及び第３入力Ｃｉは、乗算器の前述の実施形態における反転コンプレッサの関連する説明における３ビットであり得る。第１出力端子ｎＣｉｐ１は、反転コンプレッサの出力キャリービットを出力するように構成され、第２出力端子ｎＳｉは、反転コンプレッサの現在の出力合計ビットを出力するように構成される。
オプションで、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、第７トランジスタＭ７、第８トランジスタＭ８、第１１トランジスタＭ１１、第１２トランジスタＭ１２、第１５トランジスタＭ１５、第１６トランジスタＭ１６、第１７トランジスタＭ１７、及び第１８トランジスタＭ１８は、ＰＭＯＳトランジスタである。第４トランジスタＭ４、第５トランジスタＭ５、第６トランジスタＭ６、第９トランジスタＭ９、第１０トランジスタＭ１０、第１３トランジスタＭ１３、第１４トランジスタＭ１４、第１９トランジスタＭ１９、第２０トランジスタＭ２０、第２１トランジスタＭ２１、及び第２２トランジスタＭ２２は、ＮＭＯＳトランジスタである。対応して、制御端子は、対応するＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのゲートを特に指す場合がある。
前述の例における第１トランジスタＭ１～第２２トランジスタＭ２２は、ＭＯＳトランジスタであり得るか、又はバイポーラ接合トランジスタによって置き換えられ得ることに留意されたい。図１２に示されるトランジスタの種類は、単なる例であり、本願の実施形態に対する制限を構成するものではない。
本願のこの実施形態では、上記で提供した非反転エンコーダ、反転エンコーダ、及び反転コンプレッサを使用する乗算器を、標準的なエンコーダ及び標準的な加算器を使用する既存の乗算器と比較する。詳細を表４及び表５に示す。本願の一実施形態では、この実施形態は、以下の特定のパラメータ値に限定されない。
Figure 0007371255000008
表４から、標準的な各エンコーダは、２２個のトランジスタを使用し、０．２７３６の面積を占有し、面積比率は１．１８であり、各非反転エンコーダ又は反転エンコーダは、１５個のトランジスタを使用し、０．２３２５６の面積を占有し、面積比率は１であることが分かり得る。標準的な各加算器は２８個のトランジスタを使用し、０．２７３６の面積を占有し、面積比率は１．１０であり、各反転コンプレッサは、２４個のトランジスタを使用し、０．２４８１６の面積を占有し、面積比率は１である。従って、本願の実施形態で提供される乗算器の面積は、より小さい。
Figure 0007371255000009
表５から、標準的なエンコーダは、１ビットのデータ毎に符号化するために４回トグルし、静的電力消費は０．４４５２２であり、静的電力消費比率は１．１８であり、動的電力消費比率は１．０９であることが分かり得る。非反転エンコーダ又は反転エンコーダは、１ビットのデータ毎に符号化するために３回トグルし、静的消費電力は０．４０８４であり、静的消費電力の比率と動的消費電力の比率は両方とも１である。標準的な加算器は、１ビットのデータ毎に圧縮するために４回トグルし、静的消費電力は０．５７６８５であり、静的消費電力は１．１０であり、動的消費電力は１．８０である。反転コンプレッサは、１ビットのデータ毎に圧縮するために２回トグルし、静的電力消費は０．３２１２２であり、静的電力消費比率及び動的電力消費比率は両方とも１である。従って、本願の実施形態で提供される乗算器の電力消費は、より低い。
本願の実施形態で提供される乗算器のエンコーダは、非反転符号化演算子又は反転符号化演算子を使用して符号化を行う。すなわち、乗算器は、非反転エンコーダ又は反転エンコーダを使用して符号化を行う。また、コンプレッサは、反転コンプレッサを使用して圧縮を行う。乗算器の実施態様の解決策は簡素である。例えば、乗算器内のＭＯＳトランジスタの数を減らして、乗算器の面積を減らすことができる。さらに、乗算器が１ビットのデータ毎に符号化又は圧縮する場合に、対応するエンコーダ又はコンプレッサのトグル時間の量が少ないため、乗算器の消費電力は低くなる。
最後に、前述の説明は、本願の実施形態の単なる特定の実施態様であり、本願の保護範囲を制限することを意図するものではないことに留意されたい。本願で開示する技術的範囲内の変更又は交換は、本願の保護範囲内に含まれるものとする。従って、本願の保護範囲は、特許請求の範囲の保護範囲に従うものとする。

Claims (14)

  1. Ｍビットの第１の値とＮビットの第２の値との乗算を行うように構成された乗算器であって、Ｍ及びＮは１より大きい整数であり、乗算器には、Ｐ個のエンコーダグループ及びＷ個のレイヤの反転コンプレッサが含まれ、前記Ｐ個のエンコーダグループの各グループにはＮ個のエンコーダが含まれ、Ｗは正の整数であり、Ｐは１より大きい整数であり、
    前記各エンコーダグループは、非反転符号化演算子又は反転符号化演算子を使用して、前記各エンコーダグループに対応するグループ選択信号及びシンボル制御入力信号と、前記第２の値のビットの一部とを符号化して、１つの部分積を取得するように構成され、前記グループ選択信号及び前記シンボル制御入力信号は、前記第１の値のビットの一部に基づいて生成され、前記Ｐ個のエンコーダグループは符号化を行ってＰ個の部分積を取得し、
    前記Ｗ個のレイヤの反転コンプレッサは、反転圧縮演算子を使用して前記Ｐ個の部分積を圧縮して、２つの累積値を取得するように構成され、該２つの累積値の合計は、前記第１の値と前記第２の値との積である、
    乗算器。
  2. 前記Ｎ個のエンコーダの各エンコーダは、前記第２の値の第１ビット及び第２ビットに対応し、前記グループ選択信号は、第１信号及び第２信号を含み、前記各エンコーダは、前記非反転符号化演算子又は前記反転符号化演算子を使用して、前記第１ビット、前記第２ビット、前記グループ選択信号、及び前記シンボル制御入力信号を符号化して、１つの部分積で１つの出力ビットを取得するように特に構成される、請求項１に記載の乗算器。
  3. エンコーダが非反転符号化演算子を使用する場合に、前記エンコーダは、非反転エンコーダであり、且つ以下の符号化演算を行うように特に構成され、該符号化演算には、
    前記第１信号と前記第１ビットとの両方が１である場合、又は前記第２信号と前記第２ビットとの両方が１である場合に、前記エンコーダが取得する前記出力ビットが、前記シンボル制御入力信号の反転であること、又は
    前記第１信号及び前記第１ビットの少なくとも一方が０であり、且つ前記第２信号及び前記第２ビットの少なくとも一方が０である場合に、前記エンコーダが取得する前記出力ビットは、前記シンボル制御入力信号であること、が含まれる、請求項２に記載の乗算器。
  4. エンコーダが反転符号化演算子を使用する場合に、前記エンコーダは、反転エンコーダであり、且つ以下の符号化演算を行うように特に構成され、該符号化演算には、
    前記第１信号と前記第１ビットとの両方が１である場合、又は前記第２信号と前記第２ビットとの両方が１である場合に、前記エンコーダが取得する前記出力ビットが、前記シンボル制御入力信号であること、又は
    前記第１信号及び前記第１ビットの少なくとも一方が０であり、且つ前記第２信号及び前記第２ビットの少なくとも一方が０である場合に、前記エンコーダが取得する前記出力ビットが、前記シンボル制御入力信号の反転であること、が含まれる、請求項２に記載の乗算器。
  5. Ｗは１であり、前記Ｗ個のレイヤの反転コンプレッサは、第１レイヤの反転コンプレッサを含み、
    前記第１レイヤの反転コンプレッサは、前記反転圧縮演算子を低い桁の重みから高い桁の重みまで順番に使用して、前記各桁の重みに対応する残りのビット数が３未満になるまで、前記Ｐ個の部分積のマトリックス内の各桁の重みを圧縮して、２つの行を含む第１の圧縮マトリックスを取得するように構成され、各行は１つの累積値に対応し、
    前記各桁の重みに対する圧縮は、３ビット毎に前記桁の重みに対して実行され、前記Ｐ個の部分積の前記マトリックスでは、各行には１つの部分積が含まれ、各列には、前記Ｐ個の部分積の同じ桁の重みに対応する複数のビットが含まれる、請求項１乃至４のいずれか一項に記載の乗算器。
  6. Ｗは１より大きい整数であり、前記Ｗ個のレイヤの反転コンプレッサには、第１レイヤの反転コンプレッサからＷ番目のレイヤの反転コンプレッサまでが含まれ、
    前記第１レイヤの反転コンプレッサは、前記反転圧縮演算子を低い桁の重みから高い桁の重みまで順番に使用して、前記各桁の重みに対応する残りのビット数が３未満になるまで、前記Ｐ個の部分積のマトリックス内の各桁の重みを圧縮して、第１の圧縮マトリックスを取得するように構成され、
    ｉ番目のレイヤの反転コンプレッサは、前記反転圧縮演算子を低い桁の重みから高い桁の重みまで順番に使用して、前記各桁の重みに対応する残りのビット数が３未満になるまで、（ｉ－１）番目の圧縮マトリックス内の前記各桁の重みを圧縮して、ｉ番目の圧縮マトリックスを取得するように構成され、ｉの値の範囲は２～Ｗであり、
    Ｗ番目の圧縮マトリックスには２つの行が含まれ、各行は１つの累積値に対応し、
    各レイヤの反転コンプレッサによる前記各桁の重みに対する圧縮は、前記桁の重みの３ビットに対して実行され、前記Ｐ個の部分積の前記マトリックスでは、各行には１つの部分積が含まれ、各列には、前記Ｐ個の部分積の同じ桁の重みに対応する複数のビットが含まれる、請求項１乃至４のいずれか一項に記載の乗算器。
  7. 前記各桁の重みの前記３ビットに対して、各反転コンプレッサは、以下の圧縮を行うように特に構成され、該圧縮には、
    前記３ビットが全て０である場合に、出力キャリービットは１であり、現在の出力合計ビットは１であること、
    前記３ビットが全て１である場合に、出力キャリービットは０であり、現在の出力合計ビットは０であること、
    前記３ビットのうちの１ビットが１であり、他の２ビットが０である場合に、出力キャリービットは１であり、現在の出力合計ビットは０であること、又は
    前記３ビットのうちの２ビットが１であり、他のビットが０である場合に、出力キャリービットは０であり、現在の出力合計ビットは１であること、が含まれる、請求項５又は６に記載の乗算器。
  8. エンコーダによって使用される同じ桁の重みに対応する符号化演算子の位相が、前記反転コンプレッサによって出力される前記現在の出力合計ビット又は前記出力キャリービットの位相に関連し、
    前記同じ桁の重みに対応する前記エンコーダは、前記同じ桁の重みに対応する出力ビットを取得するために符号化を行うエンコーダであり、前記同じ桁の重みに対応する反転コンプレッサは、前記同じ桁の重みの前記３ビットを圧縮する反転コンプレッサである、請求項７に記載の乗算器。
  9. 当該乗算器は、１つ又は複数のインバータをさらに含み、該インバータは、前記Ｗ個のレイヤの反転コンプレッサ内の１つ又は複数の反転コンプレッサによって出力される現在の出力合計ビット及び出力キャリービットの位相を反転するか、或いは１つ又は複数の反転コンプレッサに入力される前記３ビットのうちの少なくとも１ビットの位相を反転するように構成される、請求項８に記載の乗算器。
  10. 前記乗算器は、プリコーダをさらに含み、該プリコーダは、前記第１の値を受け取り、前記第１の値の前記ビットの一部に基づいて前記グループ選択信号及び前記シンボル制御入力信号を生成するように構成される、請求項１乃至９のいずれか一項に記載の乗算器。
  11. 前記乗算器は、加算器をさらに含み、該乗算器は、前記２つの累積値を受け取り、該２つの累積値を合計して積を取得するように構成される、請求項１乃至１０のいずれか一項に記載の乗算器。
  12. Ｗ個のレイヤの反転コンプレッサであって、Ｗは１より大きい整数であり、当該Ｗ個のレイヤの反転コンプレッサは、第１レイヤの反転コンプレッサからＷ番目のレイヤの反転コンプレッサまでを含み、
    前記第１レイヤの反転コンプレッサは、反転圧縮演算子を低い桁の重みから高い桁の重みまで順番に使用して、前記各桁の重みに対応する残りのビット数が３未満になるまで、Ｐ個の部分積のマトリックス内の各桁の重みを圧縮して、第１の圧縮マトリックスを取得するように構成され、
    ｉ番目のレイヤの反転コンプレッサは、前記反転圧縮演算子を低い桁の重みから高い桁の重みまで順番に使用して、前記各桁の重みに対応する残りのビット数が３未満になるまで、（ｉ－１）番目の圧縮マトリックス内の前記各桁の重みを圧縮して、ｉ番目の圧縮マトリックスを取得するように構成され、ｉの値の範囲は２～Ｗであり、
    Ｗ番目の圧縮マトリックスには２つの行が含まれ、各行は１つの累積値に対応し、
    各レイヤの反転コンプレッサによる前記各桁の重みに対する圧縮は、前記桁の重みの３ビットに対して実行され、前記Ｐ個の部分積のマトリックスでは、各行には１つの部分積が含まれ、各列は、前記Ｐ個の部分積の同じ桁の重みに対応する複数のビットを含む、
    Ｗ個のレイヤの反転コンプレッサ。
  13. 前記各桁の重みの前記３ビットについて、各反転コンプレッサは、以下の圧縮を行うように特に構成され、該圧縮には、
    前記３ビットが全て０である場合に、出力キャリービットは１であり、現在の出力合計ビットは１であること、
    前記３ビットが全て１である場合に、出力キャリービットは０であり、現在の出力合計ビットは０であること、
    前記３ビットのうちの１ビットが１であり、他の２ビットが０である場合に、出力キャリービットは１であり、現在の出力合計ビットは０であること、又は
    前記３ビットのうちの２ビットが１であり、他のビットが０である場合に、出力キャリービットは０であり、現在の出力合計ビットは１であること、が含まれる、請求項１２に記載のＷ個のレイヤの反転コンプレッサ。
  14. 当該Ｗ個のレイヤの反転コンプレッサは、１つ又は複数のインバータをさらに含み、該インバータは、当該Ｗ個のレイヤの反転コンプレッサ内の１つ又は複数の反転コンプレッサによって出力される現在の出力合計ビット及び出力キャリービットの位相を反転するか、或いは１つ又は複数の反転コンプレッサに入力される前記３ビットのうちの少なくとも１ビットの位相を反転するように構成される、請求項１２に記載のＷ個のレイヤの反転コンプレッサ。
JP2022529732A 2019-11-21 2019-11-21 乗算器及びオペレータ回路 Active JP7371255B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/119993 WO2021097765A1 (zh) 2019-11-21 2019-11-21 一种乘法器及算子电路

Publications (2)

Publication Number Publication Date
JP2023503119A JP2023503119A (ja) 2023-01-26
JP7371255B2 true JP7371255B2 (ja) 2023-10-30

Family

ID=75980379

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022529732A Active JP7371255B2 (ja) 2019-11-21 2019-11-21 乗算器及びオペレータ回路

Country Status (7)

Country Link
US (1) US11855661B2 (ja)
EP (1) EP4030277A4 (ja)
JP (1) JP7371255B2 (ja)
KR (1) KR102676098B1 (ja)
CN (2) CN113227963B (ja)
BR (1) BR112022007427A2 (ja)
WO (1) WO2021097765A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115917499A (zh) * 2021-07-30 2023-04-04 华为技术有限公司 一种累加器、乘法器及算子电路
WO2023015442A1 (zh) * 2021-08-10 2023-02-16 华为技术有限公司 一种乘法器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004227248A (ja) 2003-01-22 2004-08-12 Mitsubishi Electric Corp 演算装置及び演算方法
JP2009211481A (ja) 2008-03-05 2009-09-17 Nec Electronics Corp フィルタ演算器及び動き補償装置
US20150193203A1 (en) 2014-01-07 2015-07-09 Nvidia Corporation Efficiency in a fused floating-point multiply-add unit
US20160283614A1 (en) 2015-03-25 2016-09-29 Samsung Electronics Co., Ltd. Method for placing parallel multiplier
CN107977191A (zh) 2016-10-21 2018-05-01 中国科学院微电子研究所 一种低功耗并行乘法器
CN110058840A (zh) 2019-03-27 2019-07-26 西安理工大学 一种基于4-Booth编码的低功耗乘法器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL179619C (nl) * 1974-04-18 1987-05-18 Philips Nv Digitale signaalverwerkingsinrichting voor het realiseren van een vooraf bepaalde overdrachtskarakteristiek.
US4153938A (en) * 1977-08-18 1979-05-08 Monolithic Memories Inc. High speed combinatorial digital multiplier
US4730340A (en) * 1980-10-31 1988-03-08 Harris Corp. Programmable time invariant coherent spread symbol correlator
JP3153370B2 (ja) * 1993-01-14 2001-04-09 三菱電機株式会社 乗算装置
US6195392B1 (en) * 1998-06-30 2001-02-27 U.S. Philips Corporation Method and arrangement for generating program clock reference values (PCRS) in MPEG bitstreams
KR20010019352A (ko) * 1999-08-26 2001-03-15 윤종용 곱셈기의 압축기
US6877022B1 (en) * 2001-02-16 2005-04-05 Texas Instruments Incorporated Booth encoding circuit for a multiplier of a multiply-accumulate module
US7028068B1 (en) * 2003-02-04 2006-04-11 Advanced Micro Devices, Inc. Alternate phase dual compression-tree multiplier
US8064520B2 (en) * 2003-09-07 2011-11-22 Microsoft Corporation Advanced bi-directional predictive coding of interlaced video
US20110064214A1 (en) * 2003-09-09 2011-03-17 Ternarylogic Llc Methods and Apparatus in Alternate Finite Field Based Coders and Decoders
US8577026B2 (en) * 2010-12-29 2013-11-05 Ternarylogic Llc Methods and apparatus in alternate finite field based coders and decoders
US20140055290A1 (en) * 2003-09-09 2014-02-27 Peter Lablans Methods and Apparatus in Alternate Finite Field Based Coders and Decoders
CN100405288C (zh) * 2004-05-27 2008-07-23 扬智科技股份有限公司 乘法器的符号延伸方法及结构
JP5456766B2 (ja) * 2008-05-12 2014-04-02 クゥアルコム・インコーポレイテッド プログラム可能なプロセッサにおける随意選択的なガロア域計算の実行
US10003342B2 (en) * 2014-12-02 2018-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Compressor circuit and compressor circuit layout
US9876488B2 (en) * 2015-11-02 2018-01-23 Mediatek Inc. Flip-flop circuit with data-driven clock

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004227248A (ja) 2003-01-22 2004-08-12 Mitsubishi Electric Corp 演算装置及び演算方法
JP2009211481A (ja) 2008-03-05 2009-09-17 Nec Electronics Corp フィルタ演算器及び動き補償装置
US20150193203A1 (en) 2014-01-07 2015-07-09 Nvidia Corporation Efficiency in a fused floating-point multiply-add unit
US20160283614A1 (en) 2015-03-25 2016-09-29 Samsung Electronics Co., Ltd. Method for placing parallel multiplier
CN107977191A (zh) 2016-10-21 2018-05-01 中国科学院微电子研究所 一种低功耗并行乘法器
CN110058840A (zh) 2019-03-27 2019-07-26 西安理工大学 一种基于4-Booth编码的低功耗乘法器

Also Published As

Publication number Publication date
US11855661B2 (en) 2023-12-26
JP2023503119A (ja) 2023-01-26
BR112022007427A2 (pt) 2022-07-12
WO2021097765A1 (zh) 2021-05-27
CN113227963A (zh) 2021-08-06
CN113946312A (zh) 2022-01-18
EP4030277A4 (en) 2023-01-11
CN113227963B (zh) 2024-05-17
KR102676098B1 (ko) 2024-06-19
KR20220074965A (ko) 2022-06-03
EP4030277A1 (en) 2022-07-20
US20220294468A1 (en) 2022-09-15

Similar Documents

Publication Publication Date Title
US11855661B2 (en) Multiplier and operator circuit
CN111008003B (zh) 数据处理器、方法、芯片及电子设备
CN110362293B (zh) 乘法器、数据处理方法、芯片及电子设备
CN110515587B (zh) 乘法器、数据处理方法、芯片及电子设备
CN110531954B (zh) 乘法器、数据处理方法、芯片及电子设备
CN112764712B (zh) 一种高性能近似Booth乘法器及计算方法
CN111258544B (zh) 乘法器、数据处理方法、芯片及电子设备
CN111258633B (zh) 乘法器、数据处理方法、芯片及电子设备
CN209879493U (zh) 乘法器
CN110647307B (zh) 数据处理器、方法、芯片及电子设备
CN113031911B (zh) 乘法器、数据处理方法、装置及芯片
WO2023004783A1 (zh) 一种累加器、乘法器及算子电路
CN210006029U (zh) 数据处理器
CN111258545B (zh) 乘法器、数据处理方法、芯片及电子设备
Abid et al. Modified operand decomposition multiplication for high performance parallel multipliers
Jagadeeshkumar et al. A novel design of low power and high speed hybrid multiplier
CN113033799A (zh) 数据处理器、方法、装置及芯片
Reddy et al. A high speed, high Radix 32-bit Redundant parallel multiplier
CN113033788B (zh) 数据处理器、方法、装置及芯片
CN113031909B (zh) 数据处理器、方法、装置及芯片
US20220374205A1 (en) Multi-mode fusion multiplier
Jui et al. Efficient algorithm and hardware implementation of 3N for arithmetic and for radix-8 encodings
SAFIYA et al. A Modified Partial Product Generator for Redundant Binary Multipliers
REDDY et al. Design and Implementation of VLSI Architectures of 16-Bit Carry Select Adder Using Brent Kung Adder
JAYAKANTH et al. Implementation of Redundant Binary Multipliers with Modified Partial Product Generator

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220520

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220520

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230801

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230926

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231018

R150 Certificate of patent or registration of utility model

Ref document number: 7371255

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150