CN104991757A - 一种浮点处理方法及浮点处理器 - Google Patents

Abstract

本发明提供一种浮点处理方法及浮点处理器，上述方法包括各个对阶移位器接收到指数处理模块对源操作数分离出的指数进行处理的结果后，进行尾数对阶移位并将对阶移位结果输出至各个复合加法器；同时，乘法器将单精度乘法信息输入尾加法器，获取单精度乘法结果；所述复合加法器完成浮点尾数对阶后的加法计算后，输入移位器进行规格化移位并对规格化移位结果进行处理后输出，同时，乘法器根据所述单精度乘法结果，获取浮点双精度乘法结果后，进行乘法结果旁路输出；不仅实现了同时处理两个单精度乘法结果的例外判断以及指数的阶差计算，而且还满足了双单精度指令的设计要求。

Description

一种浮点处理方法及浮点处理器

技术领域

本发明属于数字信号处理领域，尤其涉及一种浮点处理方法及浮点处理器。

背景技术

在无线通信与高性能计算等领域中，由于浮点数能够提供较大的数据表示范围和较高的数据计算精度，浮点运算中高速低延迟的浮点乘加器已经成为一项关键技术，其运算能力已经成为衡量数字信号处理器性能指标的一个重要特征，它对于芯片的性能、面积和功耗具有重要的影响，因此对浮点乘加器的研究就显得非常重要。

而现有的双精度浮点乘加结构存在以下问题：

1、只能处理一个结果判断，无法处理两个单精度乘法结果的例外判断

2、只有一个161位加法器，无法满足双单精度指令的设计要求

3、无法处理指数的阶差计算。

因此，迫切需要一种新型的双精度浮点乘加结构以解决上述问题。

发明内容

本发明提供一种浮点处理方法及浮点处理器，以解决上述问题。

本发明提供一种浮点处理方法。上述方法包括以下步骤：各个对阶移位器接收到指数处理模块对源操作数分离出的指数进行处理的结果后，进行尾数对阶移位并将对阶移位结果输出至各个复合加法器；同时，乘法器将单精度乘法信息输入尾加法器，获取单精度乘法结果；

所述复合加法器完成浮点尾数对阶后的加法计算后，输入移位器进行规格化移位并对规格化移位结果进行处理后输出，同时，乘法器根据所述单精度乘法结果，获取浮点双精度乘法结果后，进行乘法结果旁路输出。

本发明还提供一种浮点处理器，包括对阶移位器、复合加法器、乘法器、指数处理器；其中，所述指数处理器通过所述对阶移位器与所述复合加法器相连；所述指数处理器与所述乘法器直接相连；

所述指数处理器，用于接收源操作数分离出来的指数后，若为浮点乘法、乘加、复数或点积指令，则计算出乘法结果的指数并完成指数阶差的计算；

若为浮点加法指令，则计算出结果指数值和对阶移位量并将分离出的尾数值送入乘法器进行乘法运算；

所述乘法器，用于将单精度乘法信息输入尾加法器，通过所述尾加法器获取单精度乘法结果；还用于根据单精度乘法结果，获取浮点双精度乘法结果后，进行乘法结果旁路输出；

所述各个对阶移位器，用于接收指数处理器对源操作数分离出的指数进行处理的结果后，进行尾数对阶移位并将对阶移位结果输出至各个复合加法器；

所述复合加法器，用于完成浮点尾数对阶后的加法计算后，输入移位器进行规格化移位并将规格化移位结果进行处理后输出。

通过以下方案：各个对阶移位器接收到指数处理模块对源操作数分离出的指数进行处理的结果后，进行尾数对阶移位并将对阶移位结果输出至各个复合加法器；同时，乘法器将单精度乘法信息输入尾加法器，获取单精度乘法结果；

所述复合加法器完成浮点尾数对阶后的加法计算后，输入移位器进行规格化移位并对规格化移位结果进行处理后输出，同时，乘法器根据所述单精度乘法结果，获取浮点双精度乘法结果后，进行乘法结果旁路输出；不仅实现了同时处理两个单精度乘法结果的例外判断以及指数的阶差计算，而且还满足了双单精度指令的设计要求。

通过以下方案：所述复合加法器完成浮点尾数对阶后的加法计算后，输入移位器进行规格化移位并将规格化移位结果分别发送至尾数舍入模块、指数修正模块进行处理，大大提升了浮点精度。

通过以下方案：所述复合加法器包括74位复合加法器，98位复合加法器；所述对阶移位器包括32位对阶移位器、74位对阶移位器、98位对阶移位器，提高了浮点加减法指令的执行效率。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1所示为本发明实施例1的浮点处理器整体结构图；

图2所示为本发明实施例2的浮点处理方法流程图；

图3所示为本发明实施例3的双单精度浮点乘加数据通路结构图；

图4所示为本发明实施例4的浮点加法数据通路结构图；

图5所示为本发明实施例5的复数乘法与点积数据通路结构图；

图6所示为本发明实施例7的浮点处理器又一结构图；

图7所示为本发明实施例7的浮点处理器又一结构图。

具体实施方式

下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

图1所示为本发明实施例1的浮点处理器整体结构图，如图1所示主要包括六级即E1、E2、E3、E4、E5、E6。

第一级E1：主要包括源操作数例外判断模块、浮点控制寄存器FCR、指数处理模块、两个32位对阶移位器、64*64位乘法器；

所示源操作数例外判断模块，用于对输入的源操作数进行例外判断后将所述FCR中相应标志位置位；

所述指数处理模块，用于接收源操作数分离出来的指数后，若为浮点乘法、乘加、复数或点积指令，则计算出乘法结果的指数并完成指数阶差的计算；若为浮点加法指令，则计算出结果指数值和对阶移位量并将分离出的尾数值送入乘法器进行乘法运算。

通过指数处理模块计算出阶差之后，为提高浮点加减法指令的执行效率，在第一级E1中加入两个32位的对阶移位器，来实现双精度浮点加减和双单精度浮点加减的尾数对阶移位操作。

所述64*64位乘法器是一个64*64位的定、浮点复用乘法器，既可以满足定点64位乘法，也可以执行53位浮点乘法，在第一级E1中，64*64位乘法器结构主要包括Booth编码，通过Booth编码产生33个部分积，然后利用CSA树形结构对部分积进行第一级压缩。

第二级E2：主要包括64*64位乘法器的部分积第2～3级压缩、2个48位尾数加法器、粘接位Sticky计算和74位对阶移位器

64*64位乘法器在第一级E1中将部分积压缩得到8个sum和8个carry，将其通过2级CSA4:2压缩，可以得到两个单精度乘法的sum和carry，将sum和carry输入到2个尾数加法器中，可以计算出复数与点积指令中两个单精度乘法结果。

第二级E2中的74位对阶移位器，实现双精度乘加指令中尾数对阶的一部分对阶操作，剩余对阶移位在第三级E3中完成。

粘接位Sticky计算与对阶移位并行执行，这里计算出的粘接位是当尾数移出移位器时预先计算出的粘接位，使得后面舍入位的计算效率大大提高。

第三级E3：主要包括64*64位乘法器的第四压缩、一个106位加法器、一个98位对阶移位器、2个复合加法器(98位复合加法器、74位复合加法器)的前半部分、前导零预测模块。

在第四级压缩中，2个定点32位乘法结果可以计算出来，浮点双精度乘法也计算出来，106位加法器用来计算浮点乘法尾数求和。

98位对阶移位器用来实现双精度乘加中尾数对阶的剩余部分，双单精度乘加中单精度高位的尾数对阶移位以及复数与点积指令的尾数对阶操作。

复合加法器用来计算浮点尾数对阶后的加法，前导零预测逻辑预编码与尾数加法并行执行，浮点加减法操作在这一级中进行复用设计，将指数，尾数等数据进行选择输入，后面的加减操作均复用浮点乘加通路。

第四级E4：主要包括复合加法器后半部分逻辑、前导零预测编码与修正数逻辑、乘法结果旁路输出模块(乘法结果选择写回)。

尾数加法通过复合加法器完成后，前导零预测结果与修正值并行计算出来，送入第五级E5准备规格化移位。

根据第二级E2计算出来的单精度乘法结果与第三级E3计算的双精度乘法结果，在第四级E4将乘法结果旁路输出，提高乘法指令执行性能。

在乘法结果旁路输出模块中，首先读取FCR中所置的几位结果标志位，根据标志位输出符合IEEE754标准的浮点数，然后根据结果尾数舍入与结果例外判断处理。

第五级E5：主要包括2个50位移位器即108位移位器、尾数舍入计算模块、符号检测模块、指数修正模块。

在这一级中，各指令的规格化移位都通过复用108位移位器进行规格化移位，包括双精度浮点乘加，双单精度浮点乘加，复数与点积运算，浮点加减运算。根据规格化移位量与移位后的结果尾数，利用指数修正模块得到正确的结果指数，符号检测模块能根据第四级E4的尾数加法结果进行结果符号计算。

第六级E6：主要包括舍入模块、结果例外判断模块、结果选择写回模块；舍入模块根据舍入模式的不同以及粘接位的值计算出结果尾数是否进行加1操作。结果尾数选择写回时，须先根据浮点控制寄存器中结果标志位进行判断，溢出例外处理与第四级E4中乘法结果的溢出处理方式一致，待结果尾数确定后将结果选择写回。

图2所示为本发明实施例2的浮点处理方法流程图，包括以下步骤：

步骤201：源操作数例外判断模块、指数处理模块分别获取源操作数信息进行处理；

进一步地，源操作数例外判断模块接收源操作数进行例外判断后，将FCR中相应标志位置位；

进一步地，指数处理模块接收源操作数分离出来的指数后，若为浮点乘法、乘加、复数或点积指令，则计算出乘法结果的指数并完成指数阶差的计算；

若为浮点加法指令，则计算出结果指数值和对阶移位量并将分离出的尾数值送入乘法器进行乘法运算，乘法器进行第一级压缩，获取8个sum和8个carry，将其通过2级CSA4:2压缩，得到两个单精度乘法的sum和carry。

进一步地，指数处理模块计算出阶差后，通过对阶移位器进行双精度浮点加减和双单精度浮点加减的尾数对阶移位操作。

步骤202：各个对阶移位器接收到所述指数处理模块的处理结果后，进行尾数对阶移位并将对阶移位结果输出至各个复合加法器；同时，乘法器将单精度乘法信息输入尾加法器，获取单精度乘法结果；

进一步地，符号检测模块对尾数加法结果进行符号计算并将符号计算结果发送至结果例外判断模块。

进一步地，乘法器将单精度乘法的sum和carry输入尾加法器，获取单精度乘法结果。

进一步地，各个对阶移位器接收到所述指数处理模块的处理结果后，进行尾数对阶移位的同时，粘接位Sticky计算模块在尾数移出移位器之前，预先获取粘接位。这样使得后面舍入位的计算效率大大提高。

步骤203：所述复合加法器完成浮点尾数对阶后的加法计算后，输入移位器进行规格化移位并将规格化移位结果分别发送至尾数舍入模块、指数修正模块进行处理；同时，乘法器根据所述单精度乘法结果，获取浮点双精度乘法结果后，进行乘法结果旁路输出。

进一步地，乘法器根据所述单精度乘法结果，获取浮点双精度乘法结果后，将结果输出至106位加法器，所述106位加法器用来计算浮点乘法尾数求和并将求和结果发送至舍入逻辑模块进行处理。

进一步地，所述规格化移位包括双精度浮点乘加、双单精度浮点乘加、复数与点积运算、浮点加减运算。

进一步地，根据规格化移位量与移位后的结果尾数，利用指数修正模块得到正确的结果指数，符号检测模块能根据第四级E4的尾数加法结果进行结果符号计算。

步骤204：所述结果例外判断模块根据从所述尾数舍入模块获取的规格化移位结果、从指数修正模块获取的修正结果、从符号检测模块获取的符号计算结果，进行结果写回。

如图3所示为单精度浮点乘加数据通路结构图、图4为浮点加法数据通路结构图、图5为复数乘法与点积数据通路结构图，上述图在图1的基础上根据功能需求精简后的图，基本原理同图1，在此不进行详细介绍。

图6所示为本发明实施例7的浮点处理器又一结构图，包括指数处理模块601、对阶移位器602、复合加法器603、乘法器604；其中，所述指数处理模块601通过所述对阶移位器602与所述复合加法器603相连；所述指数处理模块601与所述乘法器604直接相连；

所述指数处理模块601，用于接收源操作数分离出来的指数后，若为浮点乘法、乘加、复数或点积指令，则计算出乘法结果的指数并完成指数阶差的计算；

若为浮点加法指令，则计算出结果指数值和对阶移位量并将分离出的尾数值送入乘法器604进行乘法运算；

所述乘法器604，用于将单精度乘法信息输入尾加法器，通过所述尾加法器获取单精度乘法结果；还用于根据单精度乘法结果，获取浮点双精度乘法结果后，进行乘法结果旁路输出；

所述各个对阶移位器602，用于接收指数处理模块601对源操作数分离出的指数进行处理的结果后，进行尾数对阶移位并将对阶移位结果输出至各个复合加法器603；

所述复合加法器603，用于完成浮点尾数对阶后的加法计算后，输入移位器进行规格化移位并将规格化移位结果进行处理后输出。

图7所示为本发明实施例7的浮点处理器又一结构图，在图6的基础上增加了移位器605、尾数舍入模块606、指数修整模块607、符号检测模块608、结果例外判断模块609；其中，

所述复合加法器603通过所述移位器605分别与所述尾数舍入模块606、所述指数修正模块607相连；所述复合加法器603与所述符号检测模块608直接相连；所述结果例外判断模块609分别与所述尾数舍入模块606、所述指数修正模块607、所述符号检测模块608相连；

所述复合加法器603，还用于完成浮点尾数对阶后的加法计算后，输入移位器605进行规格化移位并将规格化移位结果分别发送至尾数舍入模块606、指数修正模块607进行处理；

所述符号检测模块608，用于对尾数加法结果进行符号计算并将符号计算结果发送至结果例外判断模块609；

所述结果例外判断模块609，用于根据从尾数舍入模块获取的规格化移位结果、从指数修正模块获取的修正结果、从符号检测模块获取的符号计算结果，进行结果写回。

通过以下方案：各个对阶移位器接收到指数处理模块对源操作数分离出的指数进行处理的结果后，进行尾数对阶移位并将对阶移位结果输出至各个复合加法器；同时，乘法器将单精度乘法信息输入尾加法器，获取单精度乘法结果；

所述复合加法器完成浮点尾数对阶后的加法计算后，输入移位器进行规格化移位并对规格化移位结果进行处理后输出，同时，乘法器根据所述单精度乘法结果，获取浮点双精度乘法结果后，进行乘法结果旁路输出；不仅实现了同时处理两个单精度乘法结果的例外判断以及指数的阶差计算，而且还满足了双单精度指令的设计要求。

通过以下方案：所述复合加法器完成浮点尾数对阶后的加法计算后，输入移位器进行规格化移位并将规格化移位结果分别发送至尾数舍入模块、指数修正模块进行处理，大大提升了浮点精度。

通过以下方案：所述复合加法器包括74位复合加法器，98位复合加法器；所述对阶移位器包括32位对阶移位器、74位对阶移位器、98位对阶移位器，提高了浮点加减法指令的执行效率。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种浮点处理方法，其特征在于，包括以下步骤：

各个对阶移位器接收到指数处理模块对源操作数分离出的指数进行处理的结果后，进行尾数对阶移位并将对阶移位结果输出至各个复合加法器；同时，乘法器将单精度乘法信息输入尾加法器，获取单精度乘法结果；

所述复合加法器完成浮点尾数对阶后的加法计算后，输入移位器进行规格化移位并对规格化移位结果进行处理后输出，同时，乘法器根据所述单精度乘法结果，获取浮点双精度乘法结果后，进行乘法结果旁路输出。

2.根据权利要求1所述的浮点处理方法，其特征在于，所述复合加法器完成浮点尾数对阶后的加法计算后，输入移位器进行规格化移位并将规格化移位结果分别发送至尾数舍入模块、指数修正模块进行处理。

3.根据权利要求2所述的浮点处理方法，其特征在于，符号检测模块对尾数加法结果进行符号计算并将符号计算结果发送至结果例外判断模块。

4.根据权利要求3所述的浮点处理方法，其特征在于，结果例外判断模块根据从尾数舍入模块获取的规格化移位结果、从指数修正模块获取的修正结果、从符号检测模块获取的符号计算结果，进行结果写回。

5.根据权利要求1所述的浮点处理方法，其特征在于，各个对阶移位器接收到指数处理模块对源操作数分离出的指数进行处理的结果之前，还包括源操作数例外判断模块、指数处理模块分别获取源操作数信息进行处理。

6.根据权利要求5所述的浮点处理方法，其特征在于，指数处理模块接收源操作数分离出来的指数后，若为浮点乘法、乘加、复数或点积指令，则计算出乘法结果的指数并完成指数阶差的计算；

若为浮点加法指令，则计算出结果指数值和对阶移位量并将分离出的尾数值送入乘法器进行乘法运算。

7.根据权利要求1所述的浮点处理方法，其特征在于，所述复合加法器包括74位复合加法器，98位复合加法器；所述对阶移位器包括32位对阶移位器、74位对阶移位器、98位对阶移位器。

8.根据权利要求1所述的浮点处理方法，其特征在于，所述规格化移位包括双精度浮点乘加、双单精度浮点乘加、复数与点积运算、浮点加减运算。

9.一种浮点乘加器，其特征在于，包括对阶移位器、复合加法器、乘法器、指数处理器；其中，所述指数处理器通过所述对阶移位器与所述复合加法器相连；所述指数处理器与所述乘法器直接相连；

所述指数处理器，用于接收源操作数分离出来的指数后，若为浮点乘法、乘加、复数或点积指令，则计算出乘法结果的指数并完成指数阶差的计算；

若为浮点加法指令，则计算出结果指数值和对阶移位量并将分离出的尾数值送入乘法器进行乘法运算；

所述乘法器，用于将单精度乘法信息输入尾加法器，通过所述尾加法器获取单精度乘法结果；还用于根据单精度乘法结果，获取浮点双精度乘法结果后，进行乘法结果旁路输出；

所述各个对阶移位器，用于接收指数处理器对源操作数分离出的指数进行处理的结果后，进行尾数对阶移位并将对阶移位结果输出至各个复合加法器；

所述复合加法器，用于完成浮点尾数对阶后的加法计算后，输入移位器进行规格化移位并将规格化移位结果进行处理后输出。

10.根据权利要求9所述的浮点乘加器，其特征在于，还包括移位器、尾数舍入模块、指数修整模块、符号检测模块、结果例外判断模块；其中，

所述复合加法器通过所述移位器分别与所述尾数舍入模块、所述指数修正模块相连；所述复合加法器与所述符号检测模块直接相连；所述结果例外判断模块分别与所述尾数舍入模块、所述指数修正模块、所述符号检测模块相连；

所述复合加法器，还用于完成浮点尾数对阶后的加法计算后，输入移位器进行规格化移位并将规格化移位结果分别发送至尾数舍入模块、指数修正模块进行处理；

所述符号检测模块，用于对尾数加法结果进行符号计算并将符号计算结果发送至结果例外判断模块；

所述结果例外判断模块，用于根据从尾数舍入模块获取的规格化移位结果、从指数修正模块获取的修正结果、从符号检测模块获取的符号计算结果，进行结果写回。