CN103607197B - 一种计1器电路 - Google Patents
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Abstract
本发明公开了一种计1器电路，包括一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络，一级进位保留加法器网络的信号输入端分别与十五路输入信号端相连接，一级进位保留加法器网络的进位信号输出端及和位信号输出端分别与二级进位保留加法器网络的信号输入端相连接，二级进位保留加法器网络的进位信号输出端及和位信号输出端分别与三级进位保留加法器网络的信号输入端相连接，三级进位保留加法器网络的和位信号输出端分别与四路信号输出端相连接；一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络内均包括进位保留加法器。本发明可以快速实现计1。
Description
技术领域
本发明属于集成电路设计领域，具体涉及一种计1器电路。
背景技术
目前，计数1的个数的电路广泛应用于各类系统中，这些计1电路通常采用的方案是，将待计数的数据逐位输出，并判断每一位的高低电平，高电平则计数器加1，否则计数器保持。整个设计方案是由移位寄存器和计数器构成的时序电路，整个计数时间长度由待计数的数据长度决定。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供了一种计1器电路，该电路可以快速的实现计1的功能。
为达到上述目的，本发明所述的计1器电路包括一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络，一级进位保留加法器网络的信号输入端分别与十五路输入信号端相连接，一级进位保留加法器网络的进位信号输出端及和位信号输出端分别与二级进位保留加法器网络的信号输入端相连接，二级进位保留加法器网络的进位信号输出端及和位信号输出端分别与三级进位保留加法器网络的信号输入端相连接，三级进位保留加法器网络的和位信号输出端分别与四路信号输出端相连接；
所述一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络内均包括若干进位保留加法器。
所述一级进位保留加法器网络包括第一进位保留加法器(1)、第二进位保留加法器(2)、第三进位保留加法器(3)、第四进位保留加法器(4)及第五进位保留加法器(5)；第一进位保留加法器(1)的信号输入端分别与第十三路输入信号端、第十四路输入信号端及第十五路输入信号端相连接；第二进位保留加法器(2)的信号输入端分别与第十路输入信号端、第十一路输入信号端及第十二路输入信号端相连接；第三进位保留加法器(3)的信号输入端分别与第七路输入信号端、第八路输入信号端及第九路输入信号端相连接；第四进位保留加法器(4)的信号输入端分别与第四路输入信号端、第五路输入信号端及第六路输入信号端相连接；第五进位保留加法器(5)的信号输入端分别与第一路输入信号端、第二路输入信号端及第三路输入信号端相连接。
所述二级进位保留加法器网络包括第一进位C S A网络(16)及第一和位C S A网络(17)，第一进位C S A网络(16)的信号输入端分别与第一进位保留加法器(1)的进位信号输出端、第二进位保留加法器(2)的进位信号输出端、第三进位保留加法器(3)的进位信号输出端、第四进位保留加法器(4)的进位信号输出端及第五进位保留加法器(5)的进位信号输出端相连接；第一和位C S A网络(17)的信号输入端分别与第一进位保留加法器(1)的和位信号输出端、第二进位保留加法器(2)的和位信号输出端、第三进位保留加法器(3)的和位信号输出端、第四进位保留加法器(4)的和位信号输出端及第五进位保留加法器(5)的和位信号输出端相连接。
所述三级进位保留加法器网络包括第二进位C S A网络(18)、第二进位/和位C SA网络(19)及第二和位C S A网络(20)，第二进位C S A网络(18)的信号输入端分别与第一进位C S A网络(16)的进位信号输出端及第二进位／和位C S A网络(19)的进位信号输出端相连接，第二进位C S A网络(18)的信号输出端分别与第四路信号输出端及第三路信号输出端相连接；第二进位／和位C S A网络(19)的信号输入端分别与第一进位C S A网络(16)的和位信号输出端、第一和位C S A网络(17)的进位信号输出端及第二和位C S A网络(20)的进位信号输出端相连接，第二进位/和位C S A网络(19)的信号输出端与第二路信号输出端相连接；第二和位C S A网络(20)的信号输入端与第一和位C S A网络(17)的和位信号输出端相连接，第二和位C S A网络(20)的信号输出端与第一路信号输出端相连接。
所述第一进位C S A网络(16)包括第六进位保留加法器(6)及第七进位保留加法器(7)，第六进位保留加法器(6)的信号输入端分别与第一进位保留加法器(1)的进位信号输出端、第二进位保留加法器(2)的进位信号输出端及第三进位保留加法器(3)的进位信号输出端相连接，第七进位保留加法器(7)的信号输入端分别与第四进位保留加法器(4)的进位信号输出端及第五进位保留加法器(5)的进位信号输出端相连接；
所述第一和位C S A网络(17)包括第八进位保留加法器(8)及第九进位保留加法器(9)，第八进位保留加法器(8)的信号输入端分别与第一进位保留加法器(1)的和位信号输出端及第二进位保留加法器(2)的和位信号输出端相连接，第九进位保留加法器(9)的信号输入端分别与第三进位保留加法器(3)的和位信号输出端、第四进位保留加法器(4)的和位信号输出端及第五进位保留加法器(5)的和位信号输出端相连接；
所述三级进位保留加法器网络包括第十进位保留加法器(10)、第十一进位保留加法器(11)、第十二进位保留加法器(12)、第十三进位保留加法器(13)、第十四进位保留加法器(14)及第十五进位保留加法器(15)；
所述第十进位保留加法器(10)的信号输入端分别与第六进位保留加法器(6)的进位信号输出端、第七进位保留加法器(7)的进位信号输出端及第十一进位保留加法器(11)的进位信号输出端相连接；
所述第十一进位保留加法器(11)的信号输入端分别与第六进位保留加法器(6)的和位信号输出端、第七进位保留加法器(7)的和位信号输出端及第八进位保留加法器(8)的进位信号输出端相连接；
所述第十二进位保留加法器(12)的信号输入端分别与第八进位保留加法器(8)的和位信号输出端及第九进位保留加法器(9)的和位信号输出端相连接，第十二进位保留加法器(12)的和位信号输出端与第一路信号输出端相连接；
所述第十三进位保留加法器(13)的信号输入端分别与第九进位保留加法器(9)的进位信号输出端、第十一进位保留加法器(11)的和位信号输出端及第十二进位保留加法器(12)的进位信号输出端相连接，第十三进位保留加法器(13)的和位信号输出端与第二路信号输出端相连接；
所述第十四进位保留加法器(14)的信号输入端分别与第十三进位保留加法器(13)的进位信号输出端及第十进位保留加法器(10)的和位信号输出端相连接，第十四进位保留加法器(14)的和位信号输出端与第三路信号输出端相连接；
所述第十五进位保留加法器(15)的信号输入端分别与第十四进位保留加法器(14)的进位信号输出端及第十进位保留加法器(10)的进位信号输出端相连接，第十五进位保留加法器(15)的和位信号输出端与第四路信号输出端相连接。
本发明具有以下有益效果：
本发明所述的计1器电路包括一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络，一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络均包括若干进位保留加法器，在计1的过程中，通过进位保留加法器的纯组合电路来实现计1，计1快速，同时本发明所述的计1器电路完成封装后面积小，便于集成。
附图说明
图1为本发明中进位保留加法器的电路图；
图2为本发明的工作原理图；
图3为本发明的电路图。
其中，1为第一进位保留加法器、2为第二进位保留加法器、3为第三进位保留加法器、4为第四进位保留加法器、5为第五进位保留加法器、6为第六进位保留加法器、7为第七进位保留加法器、8为第八进位保留加法器、9为第九进位保留加法器、10为第十进位保留加法器、11为第十一进位保留加法器、12为第十二进位保留加法器、13为第十三进位保留加法器、14为第十四进位保留加法器、15为第十五进位保留加法器、16为第一进位CSA网络、17为第一和位CSA网络、18为第二进位CSA网络、19为第二进位／和位CSA网络、20为第二和位C SA网络。
具体实施方式
下面结合附图对本发明做进一步详细描述：
参考图1及图2，本发明所述的计1器电路，其特征在于，包括一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络，一级进位保留加法器网络的信号输入端分别与十五路输入信号端相连接，一级进位保留加法器网络的进位信号输出端及和位信号输出端分别与二级进位保留加法器网络的信号输入端相连接，二级进位保留加法器网络的进位信号输出端及和位信号输出端分别与三级进位保留加法器网络的信号输入端相连接，三级进位保留加法器网络的和位信号输出端分别与四路信号输出端相连接；一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络内均包括若干进位保留加法器。
所述进位保留加法器的输入端与三路信号输入端相连接，所述进位保留加法器包括第一与门电路、第二与门电路、第三与门电路、第一或门电路、第二或门电路、第一异或门电路及第二异或门电路，第一与门电路的信号输入端分别与第一路信号输入端及第二路信号输入端相连接，第二与门电路的信号输入端分别与第一路信号输入端及第三路信号输入端相连接，第三与门电路的信号输入端分别与第二路信号输入端及第三路信号输入端相连接，第一或门电路的信号输入端分别与第一与门电路的信号输出端及第二与门电路的信号输出端相连接，第二或门电路的信号输入端分别与第三与门电路的信号输出端及第一或门电路的信号输出端相连接，第二或门电路的信号输出端输出进位信号，第一异或门电路的输入端分别与第一路信号输入端及第二路信号输入端相连接，第二异或门电路的输入端分别与第三路信号输入端及第一异或门电路的输出端相连接，第二异或门电路的输出端输出和位信号。
参考图3，实线所示为进位信号，虚线所示为和位信号，进位保留加法器网络对进位信号进行编码，和位保留加法器网络对和位信号进行编码。从而将15位输入信号编码为4位输出信号，计数输入信号中1的个数。
所述一级进位保留加法器网络包括第一进位保留加法器1、第二进位保留加法器2、第三进位保留加法器3、第四进位保留加法器4及第五进位保留加法器5；第一进位保留加法器1的信号输入端分别与第十三路输入信号端、第十四路输入信号端及第十五路输入信号端相连接；第二进位保留加法器2的信号输入端分别与第十路输入信号端、第十一路输入信号端及第十二路输入信号端相连接；第三进位保留加法器3的信号输入端分别与第七路输入信号端、第八路输入信号端及第九路输入信号端相连接；第四进位保留加法器4的信号输入端分别与第四路输入信号端、第五路输入信号端及第六路输入信号端相连接；第五进位保留加法器5的信号输入端分别与第一路输入信号端、第二路输入信号端及第三路输入信号端相连接。
所述二级进位保留加法器网络包括第一进位C S A网络16及第一和位C S A网络17，第一进位C S A网络16的信号输入端分别与第一进位保留加法器1的进位信号输出端、第二进位保留加法器2的进位信号输出端、第三进位保留加法器3的进位信号输出端、第四进位保留加法器4的进位信号输出端及第五进位保留加法器5的进位信号输出端相连接；第一和位C S A网络17的信号输入端分别与第一进位保留加法器1的和位信号输出端、第二进位保留加法器2的和位信号输出端、第三进位保留加法器3的和位信号输出端、第四进位保留加法器4的和位信号输出端及第五进位保留加法器5的和位信号输出端相连接。
所述三级进位保留加法器网络包括第二进位C S A网络18、第二进位／和位C S A网络19及第二和位C S A网络20，第二进位C S A网络18的信号输入端分别与第一进位C SA网络16的进位信号输出端及第二进位／和位C S A网络19的进位信号输出端相连接，第二进位C S A网络18的信号输出端分别与第四路信号输出端及第三路信号输出端相连接；第二进位/和位C S A网络19的信号输入端分别与第一进位C S A网络16的和位信号输出端、第一和位C S A网络17的进位信号输出端及第二和位C S A网络20的进位信号输出端相连接，第二进位／和位C S A网络19的信号输出端与第二路信号输出端相连接；第二和位C S A网络20的信号输入端与第一和位C S A网络17的和位信号输出端相连接，第二和位C S A网络20的信号输出端与第一路信号输出端相连接。
所述第一进位C S A网络16包括第六进位保留加法器6及第七进位保留加法器7，第六进位保留加法器6的信号输入端分别与第一进位保留加法器1的进位信号输出端、第二进位保留加法器2的进位信号输出端及第三进位保留加法器3的进位信号输出端相连接，第七进位保留加法器7的信号输入端分别与第四进位保留加法器4的进位信号输出端及第五进位保留加法器5的进位信号输出端相连接；
所述第一和位C S A网络17包括第八进位保留加法器8及第九进位保留加法器9，第八进位保留加法器8的信号输入端分别与第一进位保留加法器1的和位信号输出端及第二进位保留加法器2的和位信号输出端相连接，第九进位保留加法器9的信号输入端分别与第三进位保留加法器3的和位信号输出端、第四进位保留加法器4的和位信号输出端及第五进位保留加法器5的和位信号输出端相连接；
所述三级进位保留加法器网络包括第十进位保留加法器10、第十一进位保留加法器11、第十二进位保留加法器12、第十三进位保留加法器13、第十四进位保留加法器14及第十五进位保留加法器15；第十进位保留加法器10的信号输入端分别与第六进位保留加法器6的进位信号输出端、第七进位保留加法器7的进位信号输出端及第十一进位保留加法器11的进位信号输出端相连接；第十一进位保留加法器11的信号输入端分别与第六进位保留加法器6的和位信号输出端、第七进位保留加法器7的和位信号输出端及第八进位保留加法器8的进位信号输出端相连接；第十二进位保留加法器12的信号输入端分别与第八进位保留加法器8的和位信号输出端及第九进位保留加法器9的和位信号输出端相连接，第十二进位保留加法器12的和位信号输出端与第一路信号输出端相连接；第十三进位保留加法器13的信号输入端分别与第九进位保留加法器9的进位信号输出端、第十一进位保留加法器11的和位信号输出端及第十二进位保留加法器12的进位信号输出端相连接，第十三进位保留加法器13的和位信号输出端与第二路信号输出端相连接；第十四进位保留加法器14的信号输入端分别与第十三进位保留加法器13的进位信号输出端及第十进位保留加法器10的和位信号输出端相连接，第十四进位保留加法器14的和位信号输出端与第三路信号输出端相连接；第十五进位保留加法器15的信号输入端分别与第十四进位保留加法器14的进位信号输出端及第十进位保留加法器10的进位信号输出端相连接，第十五进位保留加法器15的和位信号输出端与第四路信号输出端相连接。
表1所示为本发明计1器的真值表。可以看出，当输入信号a15a14a13a12a11a10a9a8a7a6a5a4a3a2a1分别有0，1，2，……，15个“1”时，输出信号Q按照二进制编码形式对其进行编码，分别为0000，0001，0010，……，1111，这就解释了上述输出实际上是5位，但是最高位恒为0的原因，因为输入最多有15个“1”，对应Q的最大值是1111。
表1
| a15a14a13a12a11a10a9a8a7a6a5a4a3a2a1 | Q4Q3Q2Q1 |
| 0个“1” | 0000 |
| 1个“1” | 0001 |
| 2个“1” | 0010 |
| 3个“1” | 0011 |
| 4个“1” | 0100 |
| 5个“1” | 0101 |
| 6个“1” | 0110 |
| 7个“1” | 0111 |
| 8个“1” | 1000 |
| 9个“1” | 1001 |
| 10个“1” | 1010 |
| 11个“1” | 1011 |
| 12个“1” | 1100 |
| 13个“1” | 1101 |
| 14个“1” | 1110 |
| 15个“1” | 1111 |
Claims (5)
1.一种计1器电路，其特征在于，包括一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络，一级进位保留加法器网络的信号输入端分别与十五路输入信号端相连接，一级进位保留加法器网络的进位信号输出端及和位信号输出端分别与二级进位保留加法器网络的信号输入端相连接，二级进位保留加法器网络的进位信号输出端及和位信号输出端分别与三级进位保留加法器网络的信号输入端相连接，三级进位保留加法器网络的和位信号输出端分别与四路信号输出端相连接；
所述一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络内均包括若干进位保留加法器；
所述二级进位保留加法器网络包括第一进位CSA网络(16)及第一和位CSA网络(17)，第一进位CSA网络(16)的信号输入端分别与第一进位保留加法器(1)的进位信号输出端、第二进位保留加法器(2)的进位信号输出端、第三进位保留加法器(3)的进位信号输出端、第四进位保留加法器(4)的进位信号输出端及第五进位保留加法器(5)的进位信号输出端相连接；第一和位CSA网络(17)的信号输入端分别与第一进位保留加法器(1)的和位信号输出端、第二进位保留加法器(2)的和位信号输出端、第三进位保留加法器(3)的和位信号输出端、第四进位保留加法器(4)的和位信号输出端及第五进位保留加法器(5)的和位信号输出端相连接。
2.根据权利要求1所述的计1器电路，其特征在于，所述一级进位保留加法器网络包括第一进位保留加法器(1)、第二进位保留加法器(2)、第三进位保留加法器(3)、第四进位保留加法器(4)及第五进位保留加法器(5)；第一进位保留加法器(1)的信号输入端分别与第十三路输入信号端、第十四路输入信号端及第十五路输入信号端相连接；第二进位保留加法器(2)的信号输入端分别与第十路输入信号端、第十一路输入信号端及第十二路输入信号端相连接；第三进位保留加法器(3)的信号输入端分别与第七路输入信号端、第八路输入信号端及第九路输入信号端相连接；第四进位保留加法器(4)的信号输入端分别与第四路输入信号端、第五路输入信号端及第六路输入信号端相连接；第五进位保留加法器(5)的信号输入端分别与第一路输入信号端、第二路输入信号端及第三路输入信号端相连接。
3.根据权利要求1所述的计1器电路，其特征在于，所述三级进位保留加法器网络包括第二进位CSA网络(18)、第二进位/和位CSA网络(19)及第二和位CSA网络(20)，第二进位CSA网络(18)的信号输入端分别与第一进位CSA网络(16)的进位信号输出端及第二进位/和位CSA网络(19)的进位信号输出端相连接，第二进位CSA网络(18)的信号输出端分别与第四路信号输出端及第三路信号输出端相连接；第二进位/和位CSA网络(19)的信号输入端分别与第一进位CSA网络(16)的和位信号输出端、第一和位CSA网络(17)的进位信号输出端及第二和位CSA网络(20)的进位信号输出端相连接，第二进位/和位CSA网络(19)的信号输出端与第二路信号输出端相连接；第二和位CSA网络(20)的信号输入端与第一和位CSA网络(17)的和位信号输出端相连接，第二和位CSA网络(20)的信号输出端与第一路信号输出端相连接。
4.根据权利要求1所述的计1器电路，其特征在于，所述第一进位CSA网络(16)包括第六进位保留加法器(6)及第七进位保留加法器(7)，第六进位保留加法器(6)的信号输入端分别与第一进位保留加法器(1)的进位信号输出端、第二进位保留加法器(2)的进位信号输出端及第三进位保留加法器(3)的进位信号输出端相连接，第七进位保留加法器(7)的信号输入端分别与第四进位保留加法器(4)的进位信号输出端及第五进位保留加法器(5)的进位信号输出端相连接；
所述第一和位CSA网络(17)包括第八进位保留加法器(8)及第九进位保留加法器(9)，第八进位保留加法器(8)的信号输入端分别与第一进位保留加法器(1)的和位信号输出端及第二进位保留加法器(2)的和位信号输出端相连接，第九进位保留加法器(9)的信号输入端分别与第三进位保留加法器(3)的和位信号输出端、第四进位保留加法器(4)的和位信号输出端及第五进位保留加法器(5)的和位信号输出端相连接。
5.根据权利要求3所述的计1器电路，其特征在于，所述三级进位保留加法器网络包括第十进位保留加法器(10)、第十一进位保留加法器(11)、第十二进位保留加法器(12)、第十三进位保留加法器(13)、第十四进位保留加法器(14)及第十五进位保留加法器(15)；
所述第十进位保留加法器(10)的信号输入端分别与第六进位保留加法器(6)的进位信号输出端、第七进位保留加法器(7)的进位信号输出端及第十一进位保留加法器(11)的进位信号输出端相连接；
所述第十一进位保留加法器(11)的信号输入端分别与第六进位保留加法器(6)的和位信号输出端、第七进位保留加法器(7)的和位信号输出端及第八进位保留加法器(8)的进位信号输出端相连接；
所述第十二进位保留加法器(12)的信号输入端分别与第八进位保留加法器(8)的和位信号输出端及第九进位保留加法器(9)的和位信号输出端相连接，第十二进位保留加法器(12)的和位信号输出端与第一路信号输出端相连接；
所述第十三进位保留加法器(13)的信号输入端分别与第九进位保留加法器(9)的进位信号输出端、第十一进位保留加法器(11)的和位信号输出端及第十二进位保留加法器(12)的进位信号输出端相连接，第十三进位保留加法器(13)的和位信号输出端与第二路信号输出端相连接；
所述第十四进位保留加法器(14)的信号输入端分别与第十三进位保留加法器(13)的进位信号输出端及第十进位保留加法器(10)的和位信号输出端相连接，第十四进位保留加法器(14)的和位信号输出端与第三路信号输出端相连接；
所述第十五进位保留加法器(15)的信号输入端分别与第十四进位保留加法器(14)的进位信号输出端及第十进位保留加法器(10)的进位信号输出端相连接，第十五进位保留加法器(15)的和位信号输出端与第四路信号输出端相连接。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1334508A (zh) * | 2000-07-18 | 2002-02-06 | 柳士俊 | 用于快速乘法部件的多进位保留矢量加法器 |
| CN1829957A (zh) * | 2003-07-26 | 2006-09-06 | 皇家飞利浦电子股份有限公司 | 长整数乘法器 |
| CN102722352A (zh) * | 2012-05-21 | 2012-10-10 | 华南理工大学 | 一种Booth乘法器 |
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|---|---|---|---|---|
| CN1334508A (zh) * | 2000-07-18 | 2002-02-06 | 柳士俊 | 用于快速乘法部件的多进位保留矢量加法器 |
| CN1829957A (zh) * | 2003-07-26 | 2006-09-06 | 皇家飞利浦电子股份有限公司 | 长整数乘法器 |
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