RU2306595C1

RU2306595C1 - Устройство вычисления сумм произведений

Info

Publication number: RU2306595C1
Application number: RU2006104242/09A
Authority: RU
Inventors: В чеслав Филиппович Гузик (RU); Вячеслав Филиппович Гузик; Виталий Модестович Тарануха (RU); Виталий Модестович Тарануха
Priority date: 2006-02-13
Filing date: 2006-02-13
Publication date: 2007-09-20

Abstract

Изобретение относится к вычислительной технике, предназначено для параллельного вычисления разрядными срезами сумм парных произведений комплексных чисел и может быть использовано для решения задач цифровой обработки сигналов, решения задач спектрального анализа и гидролокации, систем автоматического управления. Техническим результатом является расширение функциональных возможностей, повышение быстродействия. Устройство содержит сумматор-вычитатель, два блока вычисления сумм произведений, каждый из которых состоит из регистров множителей, регистров множимых, матричных умножителей, преобразователей равновесных кодов в позиционные коды, матричных сумматоров. 5 ил.

Description

Изобретение относится к области вычислительной техники, предназначено для параллельного вычисления разрядными срезами сумм парных произведений комплексных чисел и может быть использовано для решения задач цифровой обработки сигналов, решения задач спектрального анализа и гидролокации, систем автоматического управления и др.

Известно арифметическое устройство вычисления суммы произведений А.С. 553613 (СССР), БИ №13, 1977 г., содержащее два регистра множимых, два регистра множителей, регистр суммы множимых, накапливающий сумматор, дешифратор, логические элементы И, ИЛИ.

Признаками аналога, совпадающими с существенными признаками заявляемого изобретения, являются регистры, сумматор.

Недостатком является то, что в устройстве невозможно параллельно вычислить сумму парных произведений комплексных чисел.

Причиной, предшествующей получению технического результата, является низкая степень распараллеливания вычислительного процесса.

Известно также множительное устройство комплексных чисел (Введение в кибернетическую технику. Под редакцией Б.Н.Малиновского. - Киев.: Наукова думка. 1979 г., с.143, рис.46), содержащие регистры, преобразователь кодов, коммутаторы, дешифратор, сумматоры.

Признаками аналога, совпадающими с существенными признаками заявляемого изобретения, являются регистры, сумматоры.

Причиной, препятствующей получению технического результата, является низкая степень распараллеливания вычислительного процесса.

Наиболее близким является устройство цифровой обработки сигналов разрядными срезами PIPE (Е.Ф.Очин. Вычислительные системы обработки изображений - Л.: Энергоатомиздат. 1988, с.74, рис.4.5), содержащие регистры, регистры преобразования кодов, сдвигатель-аккумулятор, мультиплексор адреса, программируемое ПЗУ.

Признаками прототипа, совпадающими с существенными признаками заявляемого изобретения, являются регистры.

Недостатком является ограничения функциональных возможностей, т.к. в известном устройстве обработки сигналов невозможно параллельно вычислять разрядными срезами сумму парных произведений комплексных чисел.

Причиной, препятствующей получению требуемого технического результата, является низкая степень распараллеливания вычислительного процесса.

Задача, на решение которой направленно предлагаемое изобретение, заключается в создании устройства параллельного вычисления разрядными срезами суммы М парных произведений комплексных чисел.

Технический результат, достигаемый при осуществлении изобретения, состоит в расширении функциональных возможностей, повышении быстродействия вычисления суммы М парных произведений комплексных чисел.

Для достижения указанного технического результата в вычислительное устройство, содержащее регистры, введены сумматор-вычислитель, два блока матричных вычислителей сумм произведений, каждый из которых содержит матричный сумматор, параллельные преобразователи равновесных кодов в позиционные коды, М-матричных умножителей, каждый из которых содержит регистр множимого и регистр множителя, входы которых подключены ко входам устройства, (n+1) групп по (n+1) элементов И выделения весовых разрядных произведений, (n+1) элементов И выделения корректирующих разрядных произведений по знаку множителя, группы элементов И выделения корректирующих разрядных произведений по знаку множимого. При этом одни входы (n+1) элементов И выделения весовых разрядных произведений соединены с выходами выдачи значащих разрядов регистра множителя, вторые входы этих элементов И соединены с выходами выдачи значащих разрядов регистра множимого. Одни входы (n+1) элементов И выделения корректирующих разрядных произведений по знаку множителя соединены через инверторы с выходами выдачи значащих разрядов регистра множимого, вторые входы (n+1) элементов И соединены с выходом регистра выдачи знакового разряда множителя. При этом одни входы группы элементов И выделения корректирующих разрядных произведений по знаку множимого соединены с выходами значащих разрядов регистра множителя, вторые входы группы элементов И соединены с выходом выдачи знакового разряда регистра множимого. При этом выходы элементов И выделения весовых разрядных произведений с равными весами и выходы элементов И выделения корректирующих разрядных произведений подключены соответствующим образом ко входам преобразователей кодов. Выходы преобразователей кодов соединены со входами матричного сумматора соответствующим образом.

Выходы матричных сумматоров соединены соответственно со входами сумматора-вычитателя, выходы которого соединены с выходом устройства.

Причинно-следственная связь между совокупностью признаков заявленного изобретения и достигаемым техническим результатом заключается в следующем: введение М-матричных умножителей, параллельных преобразователей равновесовых кодов в позиционные коды, соединенных соответствующим образом, позволяет расширить функциональные возможности, повысить быстродействие вычисления суммы М парных произведений комплексных чисел.

В основу работы устройства положен алгоритм параллельного вычисления разрядными срезами суммы произведений комплексных чисел:

где C₁=A₁+iB₁, C₂=A₂+iB₂ - комплексные числа;

Алгоритм параллельного вычисления разрядными срезами действительной части суммы М-парных произведений комплексных чисел на основе параллельной вертикальной арифметики запишем в виде:

Здесь a_01ja_n2j, ..., a_n1ja_02j; b_01jb_n2j, ..., b_n1jb_02j - весовые разрядные произведения; a_01ja_3H2j; a_n1ja_3H2j, ..., b_01jb_3H2j; b_n1jb_3H2j - коррекция разрядных произведений по знакам множимых a_3H2j, b_3H2j.

- коррекция разрядных произведений по знакам множителей a_3H1j, b_3H1j.

Алгоритм параллельного вычисления разрядными срезами мнимой части суммы М-парных произведений комплексных чисел запишется в виде:

Здесь a_01jb_n2j, ..., a_n1jb_02j - весовые разрядные произволения;

a_01jb_3H2j, ..., a_n1jb_3H2j; a_02jb_3H1j, ..., a_n2jb_3H1j - коррекция разрядных произведений по знакам множимых b_3H1j, b_3H2j;

- коррекция разрядных произведений по знакам множителей a_3H1j, a_3H2j.

Сущность предлагаемого изобретения поясняется устройством вычисления сумм произведений, приведенным на фиг.1.

Устройство вычисления (фиг.1) содержит:

1₁ - первый блок вычисления сумм произведений;

1₂ - второй блок вычисления сумм произведений;

2₁, ..., 2м - информационные входы приема параллельными кодами множителей a₀₁, a₁₁, ..., a_3H1j; a_02j, a_12j, ..., a_3H2j; b_01j, b_11j, ..., b_3H1j,

;

3₁, ..., 3м - информационные входы приема параллельными кодами множимых b_01j, b_11i, ..., b_3Hj; b_02j, b_12j, ..., b_3H2j; a_j, a_12j, ..., a_3H2j,

;

4 - управляющий вход поступления импульса записи;

5₁-5м - регистры множителей с информационными выходами выдачи параллельными кодами значащих и знаковых разрядов множителей (на фиг.1 обозначены, как: 2⁰, 2¹, ..., 3_н);

6₁-6м - регистры множимых с информационными выходами выдачи параллельными кодами значащих и знаковых разрядов множимых (на фиг.1 обозначены, как: 2⁰, 2¹, ..., 3_н);

7₁-7м - матричные умножители;

8 - преобразователи равновесных кодов в позиционные коды;

9 - матричные (параллельно- параллельные) сумматоры;

10 - управляющий вход, поступления режимного признака вычтания П_ВЧ=1; суммирования П_ВЧ=0;

11 - многоразрядный сумматор-вычитатель;

12 - информационные выходы, выдачи параллельным кодом результата вычисления.

Матричный умножитель (Фиг.2) состоит из: регистра множителя (5₁, ..., 5м); информационных входов приема множителей (2₁); регистра множимого (6₁, ..., 6м); информационных входов приема множимых (3₁); управляющего входа, поступления импульса записи (4);

(n+1) групп (n+1) элементов И (элементы И обозначены точками) выделения весовых разрядных произведений, (n+1) элементов И выделения разрядных корректирующих разрядных произведений по знаку множителя; группы элементов И выделения корректирующих разрядных произведений по знаку множимого; (n+1) элементов НЕ (элементы НЕ обозначены кружочками).

Матричный (параллельно-параллельный) сумматор (Фиг.3) описан (Введение в кибернетическую технику. Под редакцией Б.Н.Малиновского. Киев.: Наукова думка. 1979, с.118, рис.33), состоит из L-рядов комбинационных параллельных сумматоров (13), L=]log₂K[, ]log₂K[ - округление до ближайшего большего целого величины log₂K, имеет входы а₁₁, ..., а_1n, ..., а_k1, ..., а_kn приема позиционных кодов, выходы с₀, ..., c_n выдачи результата.

Сумматор-вычитатель (Фиг.4) описан (Г.И.Пухальский, Т.Я.Новосельцева. Цифровые устройства. Санкт-Петербург: Политехника, 1996, с.531, рис.6.104б) состоит из сумматоров по модулю два 14, многоразрядного сумматора 15, имеет входы a₀...a_n приема первых слагаемых (уменьшаемых), входы b₀, ... b_n приема вторых слагаемых (вычитаемых), выходы с₀...c_n выдачи результата, управляющий вход (10), поступления признаков режимов вычитания (П_ВЧ=1) или суммирования (П_ВЧ=0).

Параллельный преобразователь равновесных кодов в позиционные коды (узел одноразрядного суммирования) (Фиг.5) описан (Авт. Свид. 1557684 №14, 1994 г. или патент SU 1679483 A1, кл. G06F, 1995 г.) состоит из четырех входовых элементов суммирования 16, полусумматора 17, элементы ИЛИ 18 имеет входы 2^l приема равновесных разрядов, выходы 2^l(C₀), 2^l+1(С₁), ..., 2^l+4(С₄) выдачи результата.

Поясним принцип работы устройства вычисления сумм произведений (Фиг.1). Для параллельного вычисления разрядными срезами действительной части суммы М-парных произведений комплексных чисел предварительно записываются в регистры множителей 5₁, ..., 5_M первого блока 11 по импульсу записи, поступающему на вход 4, действительные a_01j, a_11j, ..., а_3H1j части j-комплексных чисел,

, а в регистры множимых 6₁, ...,6_М записываются действительные a_02j, а_12j, ..., а_3Н2j части j-комплексных чисел.

В регистры множителей 5₁, ..., 5_М второго блока (1₂) записываются мнимые b_01j, b_11j, ..., b_3H1j части j-комплексных чисел, а в регистры множимых 6₁, ..., 6_М записываются мнимые b_02j, b_12j, ..., b_3Н2j части j-комплексных чисел.

Для параллельного вычисления разрядными срезами мнимой части суммы М-парных произведений комплексных чисел предварительно записываются в регистры множителей 5₁, ..., 5_М первого блока 1₁ по импульсу записи, поступающему на вход 4, действительные а_01jа_11j, ..., а_3H1j части j-комплексных чисел, а в регистры множимых 6₁, ..., 6_М записываются мнимые b_02j, b_12j, ..., b_3H2j части j-комплексных чисел.

В регистры множителей 5₁, ..., 5_М второго блока 1₂ записываются действительные a_02ja_12j, ..., a_3H2j части j-комплексных чисел, а в регистры множимых 6₁, ..., 6_М записываются мнимые b_02j, b_12j, ..., b_3Н2j части j-комплексных чисел.

В множительных матрицах 7₁, ..., 7_М первого и второго блоков параллельно вычисляются элементами И разрядные произведения (фиг.1).

Принцип формирования элементами И множительной матрицы равновесных разрядных произведений поясняется примером

Здесь b₀a₀2⁰, b₁a₀2¹, b₁a₁2², ..., b₃a₃2⁶ - весовые разрядные произведения;

b_3Hа₀, b_3Hа₁, ..., b_3Hа₃ - корректирующие разрядные произведения по знакам множимого (b_3H);

- корректирующие разрядные произведения по знакам множителя (a_3H).

Весовые и корректирующие разрядные произведения формируются элементами И (условно обозначены элементы И в множительной матрице точками) и выдаются (по диагональным шинам) из матричных умножителей 7₁...7_М на входы соответствующих преобразователей кодов (8) в виде равновесных кодов (равновесные разряды) с весами 2⁰, ..., 2²ⁿ⁺² (фиг.1).

В преобразователях кодов 8 формируются разрядные суммы. Результаты из преобразователей кодов 8 подаются параллельно на входы матричных сумматоров 9, в которых вычисляются суммы произведений.

В многоразрядном вычитателе 11 по признаку Пвч=1, поступающему на вход 10, параллельно вычисляется действительная часть суммы М-парных произведений комплексных чисел в виде

, а по признаку Пвч=0 параллельно вычисляется мнимая часть суммы М-парных произведений комплексных чисел в виде:

Введение в устройство новых элементов параллельных преобразователей кодов, М-матричных умножителей, соединенных соответствующим образом, позволяет расширить функциональные возможности, повысить быстродействие на порядок по сравнению с известным вычислительным устройствами за счет высокой степени распараллеливания вычислительного процесса до уровня разрядных сумм.

Claims

Устройство вычисления сумм произведений, содержащее сумматор-вычитатель, два блока матричных вычислителей сумм произведений, каждый из которых содержит матричный сумматор, параллельные преобразователи равновесных кодов в позиционные коды, М-матричных умножителей, каждый из которых содержит регистр множимого и регистр множителя, входы которых подключены ко входам устройства, (n+1) групп по (n+1) элементов И выделения весовых разрядных произведений, (n+1) элементов И выделения корректирующих разрядных произведений по знаку множителя, группы элементов И выделения корректирующих разрядных произведений по знаку множимого, при этом одни входы (n+1) элементов И выделения весовых разрядных произведений соединены с выходами выдачи значащих разрядов регистра множителя, вторые входа этих элементов И соединены с выходами выдачи значащих разрядов регистра множимого, одни входы (n+1) элементов И выделения корректирующих разрядных произведений по знаку множителя соединены через инверторы с выходами выдачи значащих разрядов регистра множимого, вторые входы (n+1) элементов И соединены с выходом регистра выдачи знакового разряда множителя, при этом одни входы группы элементов И выделения корректирующих разрядных произведений по знаку множимого соединены с выходами выдачи значащих разрядов регистра множителя, вторые входы группы элементов И соединены с выходом выдачи знакового разряда регистра множимого, при этом выходы элементов И выделения весовых разрядных произведений с равными весами и выходы элементов И выделения корректирующих разрядных произведений подключены соответствующим образом ко входам преобразователей кодов, выходы преобразователей кодов соединены со входами матричного сумматора соответствующим образом, выходы матричных сумматоров соединены соответственно со входами сумматора-вычитателя, выходы которого соединены с выходом устройства.