SU1615742A1 - Устройство дл быстрого ортогонального преобразовани цифровых сигналов по Уолшу-Адамару - Google Patents

Abstract

Изобретение относитс  к автоматике, вычислительной технике и может быть использовано дл  обработки цифровых сигналов на основе быстрых ортогональных преобразований в базисе функций Уолша, дл  цифрового спектрального и коррел ционного анализа сигналов, цифровой фильтрации, цифровой обработки изобретений, сжати  информации и т.д. Цель изобретени  - повышение быстродействи . Поставленна  цель достигаетс  за счет того, что в состав устройства вход т коммутаторы 1, 2, регистр 3, сумматор-вычитатель 4, коммутаторы 5, 6, 7, регистры 8, 9, коммутатор 10, блок синхронизации 11, регистр 12, коммутаторы 13 и 14. 5 ил.

Description

Изобретение относитс  к автомати ке и вычислительной технике и може быть использовано дл  обработки цифровых сигналов на основе быстрых ор тогональньпс преобразований в базисе функций Уолша, дл  цифрового спектрального и коррел ционного анализа сигналов, цифровой фи.пьтрации,, цифровой обработки изображений, сжати  информации и т.д.

Цель изобретени  - повышение быстродействи  устройства.

На фиг. 1 представлена функциональна  схема устройства; на фигс 2 граф быстрого преобразовани  Уолша- Адамара; на фиг. 3 - схема блока ай хронизации; на фиг. 4 - схема формировател  импульсов; на фиг, 5 - временна  диаграмма работы устройства дл  ,N 8.

Устройство (фиг. 1) содержит мутаторы 1 и 2, регистр 3 сдвига сумматор-вычитатель 4, коммутаторы 5-7, регистры 8 и 9, коммутатор lО блок 11 синхронизации, регистр 12, коммутаторы 13 и 14, входы 15 - 18 устройства.

Блок 11 синхронизации (фиг. 3) содержит счетчик 19,, формирователь 2 импульсов, элементы И 21-23, элемент НЕ 24, элементы и 25 и 26, элемент НЕ 27, элементы И 28 и 29., элемент I НЕ 30, элементы И 31-37, элемент I НЕ 38J элемент И 39, элементы ИЛЧ 40

i

I Формирователь 20 импульсов (фиг. 4) содержит четырехразр дньш регистр 46 сдвига,, вычитающий счетчи

47 и элемент. И-НЕ 48.

I Устройство работает следующим об разом.

Последовательность Гх(1) - x(N)l отсчетов входного сигнахга с частотой ; тактовых импульсов (фиг. 5) через ин формационньй вход 15 коммутатора 1, управл емого с выхода блока 11 син- хррнизации сигналом 1 (фиг. 5),, поступает на информационный вход коммутатора 2, который управл етс  сигмаИ . j..

о /-л,

2 (фиг. 5) с выхода блока 11.

ТТ Я Т /ЛТЧ1ТТГЧТТ Т -ТТ-г т,-х-ч т-.. .. .4. ..

лом

Коммутатор 1 подключен к информационному входу 15 устройства на врем  поступлени  отсчетов входного сигнала. При этом перва  половина отсчетов входного сигнала х(1) - x(N /2) через выход коммутатора 2 заноситс  в ре- : гистр 3 сдвига, а втора  половина отсчетов x(N/2+O-x(N) через выход ком

424

мутатора 2 - в регистр 12 сдвига. Все отсчеты входного сигнала занос тс  в регистры 3 к 12 сдвига, которые уп- равл ютс  передними фронтами такте- Еых импульсов сигналов соответственно

IffJ .., Ч/rl /-L г-

- И. b (.фиг. 5; с выходов блока 11 сршхронизации, за N тактов. Иа прот жении следующих N/2 тактов вьшолн етг

с  перва  итераци  преобразовани . Яри этом с тактовой частотой f-j. исходит считывание с регистров 3 и 12 данньКг которые через информационные входы коммутаторов 13 и 14

поступают па входы сумматора-вычита- тел  4. В каждом такте на выходах с-умматора-вьр.г тател  4 в соответстБии с графом преобразовани  (фиг, 2) фои- мир тотс  суммы и разности

Xj() - x(j) -ь x(N /2-fij)|

25

x(j) - K(N/24-1j),

j Т Гш,,

которые в течение К/4 тактов через коммутатор 5, первые выходы коммутаторов 6 и 7 занос тс  (сначала сумма,

а затем - разностьУ с частотой 2 f..,- в регистр 8. а в течени:е следующи N/if тактов через выход коммутатора 7 с той же частотой 2 f.,. - в регистр 9, Коммутатор .:; управл етс  сигналом 2 f

с тактового входа блоха П, а комму- таторы 6 и 7 - соответственно -игна- лаки 4 и 2 (фиг. 5) с выходов йлока 11. Регистры 8 к 9 управл ютс 

(Аиг, 5У

тактовыми сигналами и

jJc-.iHucTbj ч

выход коммутатора

с выходов блока 11. В те гекиа следую ЩК51 N/2 тактов, начина  с (3/2 N-fl)- го такта, вьтолн етс  втора  итераци-  пг)ео6разовани , При этом данные из регистров 3 и 9 через .информационные входы коммутаторов 13 и 14 с тактовой частотой fY поступаат на входы тора-вычктате   4„ Результаты, получаемые на выходах .1атора -вычитаге nf: 4 5 поступают (сначал а сумг-та, затем - разность) через коммутатор 5,

и вход ко1.;мутатора 1 на информационный вход ком чута- тора 2. При этом перва  половина ре-- зультатов в течение N/4 тактов через выход коммутатора 2 с частотой 2 f.-p заносигс  в регистр 3, а втора  половина результатов в течек-е следующих /4 тактов через вькод коммутатора 2 - в регистр 12. После этого, начи 161

на  с (2N+1)-ro такта, происходит аналогично первой треть  итераци  преобразовани , затем четверта  ите- раци  аналогично второй и т.д., пока не вьшолнитс  п итераций преобразовани .

На п-й итерации преобразовани  в течение N/2 тактов, начина  с (п+1) N/2+Л-го такта, на выходах суммато- ра-вычитател  4 формируютс  коэффи- 1щенты x(1)-x(N) преобразовани  Уол- ша-Адамара, перва  половина которьЬс, если п - нечетное число, заноситс  в регистр 8, а втора  половина козффи- щентов преобразовани  - в регистр 9 В случае, если п - четное, то перва  половина коэффициентов преобразовани  заноситс  в регистр 3, а втора  половина коэффициентов - в per-: гиотр 12. В. течение следующих N так тов, начина  с (п+2) N/2+1j-ro такта , происходит считывание с тактовой частотой f сначала с регистра 8, а затем с регистра 9 (если п - нечет- ное) или с регистра 3, а затем с регистра 12 (если п - четное) коэффициентов преобразовани , которые через коммутаторы 13 и 14 вывод тс  на выход коммутатора 10. При этом послед- НИИ коэффициент x(N) преобразовани  выводитс  на выход Коммутатора 10 на (п+4) N/2-M такте. Коммутатор 10 управл етс  сигналом 4 (фиг. 5) с вы

хода блока 11. Одновременно со счи- тыванием коэффициентов преобразовани  происходит занесение через коммутаторы 1 и 2 в регистры 3 и 12 сдвига значений отсчетов входного сигнала из следующей выборкиi Во врем  считывани  коэффициентов преобразовани  коммутатор 1 подключаетс  к информационному входу 15 устройства.

Блок 11 на выходах формирует управл ющие сигналы у, Уа (фиг. 5), ко- торые описываютс  с помощью логических функций следующими уравнени ми:

- сигнал с первого выхода формировател  20 импульсов;

у. (у, & г„)У(у,г„.; ,

),)v(2X У. ,(Д п

yj (Д .)у(у,Х 5Д fT)V (УД гД г,.Дг,);

УЙ (уД гД)У(уД Д f)V

У(у,&гДг„.Л rf);

У7 УД гД)У(уД гД)У

V(y, );

У. (уД гД f)V(yJ ,)V У(.Д rf,).

Q 5 0 5 о

5

0

5

0

где г - сигнал с выхода п-го разр - V

да счетчика 19;

f - сигнйл тактовой частоты, ко- торьш формируетс  на выходе первого разр да счетчика 19; Y - сигнал с второго выхода формировател  20 импульсов дл  определени  четности двоичного числа п.

Запуск блока 11 синхронизации производитс  потенциалом логического О которьй подаетс  на вход 18 блока 11 ci- нхронизации и запускает фо1)мирова- тель 20 импульсов. При этом на выходе формировател  20 импульсов формит. руетс  отрицательньм импульс сигнала управлени  у,. По приходу импульсов с частотой 2 т на счетный вход 16 счетчика 19 на выходе первого (младшего) разр да его формируетс  тактовый сигнал fy, на выходе п-го разр да счетчика 19 - сигнал управлени  Уф, а на выходе (n-l)-ro разр да сигнал г.ц, которьй поступает на второй вход формировател  20 импульсов. По приходу сигнала г„, на первом выходе форшфо- вател  20 импульсов формируетс  сигнал управлени  у,, которьй по заднему фронту сбрасывает гчетчик 19 в нулевое состо ние. Сигнал Р пол чае- мьй на втором выходе формировател  20 импульсов, зависит от значени  младшего разр да кода двоичного числа п, которьй устанавливаетс  на входе 17 установки размерности преобразовани . Если п нечетное число, то сигнал равен логической 1, а если п четное , то сигнал ф равен логическому О,

С помощью пр мого и инверсного . сигналов у, у, и сигналов г„, , которые проход т через элементы И 21 и 25 и элемент ИЛИ 40, на выходе эле- мента ИЛИ 40 формируетс  сигнал управлени  у.,. Сигналы у,, у,, г„, г., . 2 и . с помощью элементов И 22, 25, 26, 37, 39 и элемента iMJM 41 формирут ют на рыходе элемента ИЛИ 41 сигнал управлени  Хз- Сигналы у., у, г„, г, г„.,, f-r и 2 fp с помощью элементов И 22, 23, 26, 31, 33 и 34 и элемента, ИЛИ 42 на выходе элемента ИЛИ 42 фор. мируют сигнал управлени  у. Сигнал , управлени  у формируетс  на выходе элемента ИЛИ 43 с помощью сигналов

1, У). п t r 2 f-r, кото- .рыё проход т через элементы И 22, |23, 25j 28j 34 и 35 и элемент ИЛИ 43. I Сигнал управлени  у., формируетс  на выходе элемента ИЛИ помощью сиг- ;налов у, у, г,, г„, г„.„ и 2 , |которые проход т через элементы И 22, |23, 26, 32, 33 и 36 и элемент ИЛИ 44, С помощью сигналов у, у, г, „, fl-i т 2 и элементов И 22, 23, 25, 29, 35 и 36 на выходе элемента ЛЛИ 45 формируетс  сигнал управлени  Уб1615742

V,

10

разр да на вых Формирователь 20 импульсов работа- j но логическому

СЛРПЛЛППГММ /-ifinao/ix -

регистра 46 сдвига устанавливаетс низкий потенциал (логический О) и на его входе V, посто нно присутству ет высокий потенциал (логическа  1 по приходу второго импульса сигнала г„, на счетньй вход С регистра 46 сдвига на его выходах происходит сдвиг (задним фронтом импульса сигна n-i) вправо ранее занесенного параллельного кода 1100. На выходах 1-4 регистра 46 сдвига получаетс  код 1110, т.е, состо ние четвертого разр да на выходе не изменилось и рав

0 , что не разрешает

iJT следующим образом.

Перед запуском формировател  20

мпульсов на информационных входах

:| - DJ, вычитающего счетчика 47 уста авливаетс  двоичньй код числа итера ий преобразовани . Запуск формировател  20 импульсов осуществл етс  потенциалом логического О, которьй подаетс  на первый вход 18 элемента

,L-™.-™r S;-;,-.™-т:. ™

:

Ягом „а вь„о„е sneM.a и Is ySLas- ,„ --нииалон „„.и- л ваетс  потенциал логической 1, которьй поступает на управл ющий вход

запускать вычитающий счетчик 47. С приходом очередного третьего импульса сигналд г на выходе четвертого разр да регистра 46 сдвига после оче- 20 редного сдвига вправо устанавливаетс  потенциал логической 1, которьй запускает вычитаюидай счетчик 47. Вычитающий счетчик 47 начинает вычитать. После прихода импульса сигнала

II -1 ti

, поступающим на вход V

V

Ф

г параллельного занесени  регистра 3 сдвига. В исходном состо нии на ин-- эрмационных входах . D, - D регистра -го сдвига устанавливаетс  код 1100 дл  формировани  импульсов с длительностью N, котора  получаетс  по при- хфду третьего импульса сигнала ,, а;на входе Vj последовательного зане- сфни  регистра 46 сдвига присутствует пфтенциал логической 1. По приходу сигнала г,,, с периодом Т N/2 из вырегистра 46 сдвига, устанавливает на его выходах параллельньй код 1100. При этом на выходе четвертого разр да регистра 46 сдвига устанавливаетс  потенциал логического О. На втором вьгходе формировател  20 импульсов посто нно присутствует потентдиал логической 1, если п - нечетное число и потенциал логического О - при четном п.

Формул

изобретени

х0да (п-1) -го разр да счетчика 19 блока 1I синхронизации на счетньй вз4од С 2 параллельного занесени  реги- CTlpa 46 сдвига по заднему фронту пер- импульса сигнала г., на выходах его 1-4 устанавливаетс  код 1100с,

Потенциалом логического О с вы- xofta четвертого (старшего) разр да регистра 46 сдвига в вычитающий счет- чик 47 параллельно заноситс  двоичный код числа, которьй установлен на информационных входах D - D вычита1ППТ (Ьт1Л тттттч-  im / 7т-г

Устройство дл  быстрого ортогональ- 45 ного преобразовани  цифровых сигналов по Уолшу-Адамару, содержащее сумматор- вычитатель, четыре регистра, шесть коммутаторов к блок синхронизации, выход первого коммутатора подключен к информационному входу второго коммутатора , выход сумматора-вы- читател  подключен к первому информационному входу третьего коммутатора первьй выход четвертого коммутатора подключен к информационному входу п  ФПТП ,«„ . , - iJ - и БЫЧИТЯющ .Ьго счетчика 47. При этом на выходе 55 того коммутатопл п.

.:™L -l:-r . .0 о..,х„ .. „. ,„;а,„ „ег:г:е -- , ГV ,

0

разр да на вых но логическому

регистра 46 сдвига устанавливаетс  низкий потенциал (логический О) и на его входе V, посто нно присутствует высокий потенциал (логическа  1) по приходу второго импульса сигнала г„, на счетньй вход С регистра 46 сдвига на его выходах происходит сдвиг (задним фронтом импульса сигна- n-i) вправо ранее занесенного параллельного кода 1100. На выходах 1-4 регистра 46 сдвига получаетс  код 1110, т.е, состо ние четвертого разр да на выходе не изменилось и рав0 , что не разрешает

S;-;,-.™-т:. ™

запускать вычитающий счетчик 47. С приходом очередного третьего импульса сигналд г на выходе четвертого разр да регистра 46 сдвига после оче- 0 редного сдвига вправо устанавливаетс  потенциал логической 1, которьй запускает вычитаюидай счетчик 47. Вычитающий счетчик 47 начинает вычитать. После прихода импульса сигнала

,„ --нииалон „„.и-

II -1 ti

, поступающим на вход V

регистра 46 сдвига, устанавливает на его выходах параллельньй код 1100. При этом на выходе четвертого разр да регистра 46 сдвига устанавливаетс  потенциал логического О. На втором вьгходе формировател  20 импульсов посто нно присутствует потентдиал логической 1, если п - нечетное число и потенциал логического О - при четном п.

Формул

изобретени

ны соответственно к управл ющему входу первого коммутатора, тактовым входам первого - четвертого регистров, шестой, седьмой и восьмой выходы блока синхронизации подключены к управ л ющим входам соответственно четвертого , п того и шестого коммутаторов, а первьш информационньш вход первого коммутатора  вл етс  информационным входом устройства, тактовым входом, входом задани  размера преобразова ни  и входом запуска которого  вл ютс  соответственно тактовьй вход, вход режима и вход запуска блока сии- хронизации5 отличающеес  тем, что, с целью повьш1ени  быстродействи , в него введены седьмой и восьмой коммутаторы, при этом первый и второй выходы второго коммутатора подключены к информационным входам соответственно второго и третьего регистров , выходы которых подключены к первым информационным входам соответственно шестого и седьмого коммутато- ров, вькоды которых подключены соответственно шестого коммутатора - к первому входу сумматора-вычитател  и первому информацио нному входу восьмоХ (7) ,-1:1- Х;(|}

Xj(2)

Ш

(

)

х()

)

.X(W)

Х;(А/-7) X,(/V)

0

с 5

0

го коммутатора, седьмого коммутатора - к второму входу сумматора-вычи- :- тател  и второму информационному входу восьмого коммутатора, выход которого  вл етс  информационным выходом устройства, выход разности сумматора- вычитател  подключен к второму информационному входу третьего коммутатора выход которого подключен к информационному входу четвертого коммутатора , второй-выход которого подключен к второму информационномз входу первого коммутатора, второй выход п того кo шyтaтopa подключен к информационному входу четвертого регистра, выход которого подключен к второму информационному входу шестого коммутатора , в ыход первого регистра подключен к второму информационному входу седьмого коммутатора, управл ющий вход которого подключен к восьмому выходу блока синхронизации, шестой и седьмой выходы которого подключены к управл ющим входам соответственно восьмого и второго коммутаторов, а управл юищй вход третьего коммутатора подключен к тактовому входу устройства .

П()

n-iiJ)

.;()

-- X,.,(N)

сложение

вычитание

Фи.г

Фиг.

Claims (1)

1. Формула изобретения

   Устройство для быстрого ортогонального преобразования цифровых сигналов по Уолшу-Адамару, содержащее сумматорвычитатель, четыре регистра, шесть коммутаторов и. блок синхронизации, выход первого коммутатора подключен к информационному входу второго коммутатора, выход суммы сумматора—вычитателя подключен к первому информационному входу третьего коммутатора,. . первый выход четвертого коммутатора подключен к информационному входу пятого коммутатора, первый выход которого подключен к информационному входу первого регистра, первый - пятый / выходы блока синхронизации подключе— ны соответственно к управляющему входу первого коммутатора, тактовым входам первого — четвертого регистров, шестой, седьмой и восьмой выходы блока синхронизации подключены к управляющим- входам соответственно четвертого, пятого и шестого коммутаторов, а первый информационный вход первого коммутатора является информационным входом устройства, тактовым входом, входом задания размера преобразования и входом запуска которого являются соответственно тактовый вход, вход режима и вход запуска блока синхронизации, отличающееся тем, что, с целью повышения быстродействия, в него введены седьмой и восьмой коммутаторы, при этом первый и второй выходы второго коммутатора jq подключены к информационным входам соответственно второго и третьего регистров, выходы которых подключены к первым информационным входам соответственно шестого и седьмого коммутато— 25 ров, выходы которых подключены соответственно шестого коммутатора — к первому входу сумматора—вычитателя и сложение го коммутатора, седьмого коммутатора - к второму входу сумматора-вычи-'·тателя и второму информационному входу восьмого коммутатора, выход которого является информационным выходом устройства, выход разности сумматоравычитателя подключен к второму информационному входу третьего коммутатора, выход которого подключен к информационному входу четвертого коммутатор ра, второй выход которого подключен к второму информационному входу первого коммутатора, второй выход пятого коммутатора подключен к информационному входу четвертого регистра, выход которого подключен к второму информационному входу шестого коммутатора, выход первого регистра подключен к второму информационному входу седьмого коммутатора, управляющий вход которого подключен к восьмому выходу блока синхронизации, шестой и седьмой выходы которого подключены к управляющим входам соответственно восьмого и второго коммутаторов, а управляющий вход третьего коммутатора подключен к тактовому входу устройства.

   Фиг.2

   I

   I

   I

   I

   I

   I

   I

   I

   I

   F·

   ЗЦ tn

   4»

   Фи.г.3

   -Г— _J 1

   I

   П__1 !

   <L· „ „ „ ί ^ЛЛГШ

   7’

   ЛШ1Ш1К_ф1ЛЛЛЛЛЛЛ лллШтллП

   JiTUiniL.___ЦШ ____иллг : $ % а ги 5!'_гн афиш, итшцшшл udnjirip

   I ί

   ЛЛШ1 лллг

   H2N г*

   Фи г. 5