SU777652A1 - Устройство дл формировани синхроимпульсов - Google Patents
Устройство дл формировани синхроимпульсов Download PDFInfo
- Publication number
- SU777652A1 SU777652A1 SU792711210A SU2711210A SU777652A1 SU 777652 A1 SU777652 A1 SU 777652A1 SU 792711210 A SU792711210 A SU 792711210A SU 2711210 A SU2711210 A SU 2711210A SU 777652 A1 SU777652 A1 SU 777652A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- register
- outputs
- output
- input
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
Изобретение относитс к области вычислительной техники и может быть использовано при ироектировании цифровых вычислительных устройств с измен емым быстродействием.
В насто щее врем при проектировании цифровых вычислительных устройств стрем тс обеспечить максимальную скорость переработки информации, котора определ етс быстродействием элементов, услови ми эксплуатации и алгоритмами преобразовани . Исходи из быстродействи , выбирают временные параметры синхронизирующих (тактирующих) сигналов, которые и задают номинальное быстродействие вычислительного устройства. Так как врем переработки зависит от алгоритма преобразовани , то целесообразно при переходе от одного алгоритма обработки к другому иметь возможнр сть измен ть параметры сипхроимпульсов.
Известны вычислительные устройства, в которых используетс двойна синхронизаци устройств, обеспечивающа переработку данных с различным быстродействием 1. Производитс выбор одной из двух тактовых сеток в зависимости от типа выполн емой инструкции. Дл этого имеетс два генератора тактовых импульсов, подключаемых через коммутатор. При выполнении быстрой инструкции подключаетс более высокочастотный генератор, при выполнении медленной - низкочастотный.
Недостатком таких устройств вл етс 5 ограниченный диапазон регулировки, так как можно использовать только два тактовых набора импульсов.
Более широкий набор тактирующих сигналов позвол ет реализовать устройство
10 дл формировани последовательности внешних сигналов р2. Устройство содержит в каждом канале счетчик времени с дешифратором, схемы И, ИЛИ и формирователь синхроимпульсов.
Недостатком данного устройства в15 л етс то, что оно не позвол ет изменить параметры импульсов в процессе работы.
Наиболее полно задача перестройки параметров синхроимпульсов в процессе ра20 боты решена в устройстве дл формировани синхроимпульсов 3. Устройство содержит задающий генератор, блок счетчиковдешифраторов , блок фюрмировани импульсов . К входам блока счетчиков под25 ключен задающий генератор, а к выходам - блок формировани импульсов.
Это устройство позвол ет измен ть параметры синхроимпульсов в процессе работы , однако оно не позвол ет измен ть 30 фазовые соотнощени , а также длительность каждого синхроимпульса одновременно независимо друг от друга.
Целью изобретени вл етс расширение функциональных возможностей, заключающеес в возможности изменени длительности и фазовых соотношений каждого синхроимпульса независимо друг от друга, и сокраш,ение количества оборудовани .
Поставленна цель достигаетс , что в состав устройства, содержащего задающий генератор, регистр управлени и блок формировани , введены регистр сдвига, блок коммутаторов, блок выделени последнего спада и буферный регистр. Вход регистра сдвига соединен с выходом задающего генератора, а выходы - со входами блока коммутаторов, управл ющие входы которого подключены к регистру управлени , а выходы соединены с входам; формировател имнульсов. Входы блока выделени последнего спада соединены с выходами устройства, а выход подключен к входу синхронизации записи регистра управлени и к входу обнулени регистра сдвига. Входы буферного регнстра соединены с соответствующими входами устройства , а выходы подключены к входам регистра управлени .
/Введение регистра сдвига нозвол ет получить временную развертку.
Введение блока коммутаторов позвол ет подключать любые пары разр дов сдвигового регистра ко входам запуска и сброса соответствующих формирователей синхроимпульсов. Это дает возможность использовать один регнстр сдвига дл формировани всех синхроимпульсов, что значительно позвол ет сократить количество оборудовани устройства.
Раздельное управление работой каждого коммутатора в блоке коммутаторов дает возможность одновременно и независимо измен ть нараметры всех синхроимпульсов .
Окончание последнего синхроимпульса вл етс окончанием такта работы устройства , а введение блока выделени последнего спада позвол ет автоматически отслеживать этот момент.
Введение буферного регистра позвол ет осуществл ть прием управл ющей информации от ЭВМ на входы устройства в произвольный момент работы устройства.
Регистр сдвига состоит из двух регистров половинной разр дности и двух элементов ИЛИ-НЕ. Вход первого регистра половинной разр дности соединен с выходом задающего генератора, вход второго регистра половинной разр дности - с выходом носледнего разр да первого регистра половинной разр дности. Входы первого и второго регистров ноловинной разр дности подключены к входам первого и второго элементов ИЛИ-НЕ соответственно,
выходы которых подключены к входам записи единицы в первом разр де каждого из регистров половинной разр дности. Общее количество импульсов (коэффициент пересчета), которое может быть сосчитано двум регистрамн половинной разр дности, равно (т+1)-т при условии, что количество разр дов в каждом из регистров одинпхово и равно т.
1ака организаци регистра сдвига позвол ет сократить общее количество разр дов , а следовательно, и количество обору/- ) +1 довани по сравнению с одноре гистровой схемой, у которой коэффициент пересчета равен количеству разр дов. Наличие регистра сдвига элементов ИЛИ- НЕ св зано с необходимостью восстановлени еднницы в первом разр де при отсутствии ее на выходах регистра.
Блок выделени последнего спада состоит из п триггеров и -входового элемента И-НЕ (п - число выходов устройства ). Единичные входы триггеров нодключены к соответствующим выходам блока. Каждый триггер устанавливаетс в единичное состо ние по спаду входного импульса , следовательно, в момент окончани последнего нмпульса окажетс , что все триггеры установлены в единичное состо ние. Этот момент фиксируетс элементом И- НЕ, ко входам которого подключены выходы всех триггеров, выход элемента И-
НЕ вл етс выходом блока и подключен к нулевым входам триггеров.
Структурна схема устройства представлена на чертеже.
Устройство состоит из задающего генератора }, регистра сдвига 2j блока коммутаторов 3, блока формировани импульсов -4, блока выделени последнего спада 5, регистра управлени 6 и буферного регистра 7. Выход генератора i/ соединен с
входом синхронизации 8 блока формирова ни импульсов 4 и входом синхронизаци сдвига 9 регистра сдвига 2. Выходы последнего подключены к входам блока коммутаторов 3, выходы которого соединены с входами блока формировани 4. Вы ходы блока 4 вл ютс выходами устройства и соединены с входами блока выделени последнего спада 5, выход которого подключен к входу обнулени (10 регнстра
сдвига 2 и входу синхронизации записи jj регистра управлени 6, выходные шины 12, 13 которого нодключены к управл ющим входам блока коммутаторов 3, а входна щи на }4 через регистр 7 подключена
ко входам устройства.
Регистр сдвига 2 состоит из двух т-разр дных регистров 15 и .16 и двух т-входовых элементов ИЛИ-НЕ 17. Вход регистра 15 соединен с выходом генератора /. Вход
регистра J6 соединен с выходом последнего
разр да регистра 15. Выходы всех разр дов регистров 15 и 16 подключены к входам соответствующих элементов ИЛИ-НЕ 17, выходы которых подключены к входам записи единицы в первый разр д соответствующих регистров. Выходы разр дов регистров 15 и /5 вл ютс выходами регистра сдвига 2.
Блок коммутаторов 3 состоит из т-входовых коммутаторов dS-21 и двухвходовых элементов И 22, 23. Информационные входы коммутаторов 18, 20 соединены с выходами регистра 15, информационные входы коммутаторов 19, 21 - с выходами регистра 16, управл ющие входы коммутаторов 18, ,19 и коммутаторов 20, 2J - с регистром управлени 6 и шинами 12, 13 соответственно . Выходы коммутаторов 18, 19 подключены к входам элемента И 22, выходы коммутаторов 20, 21 - к входам элемента И 23, а выходы схем 22, 23 вл ютс выходами блока 3.
Блок формировани импульсов 4 состоит из п трпггеров 24, единичные и нулевые входы которых соединены с выходами схем 22 и 23 соответственно.
Входы синхронизации записи всех триггеров 24 объединены между собой и подключены к выходу генератора 1. Выходы триггеров 24 вл ютс выходами устройства .
Блок выделени последнего спада состоит из п триггеров i25 и -входового элемента И 26. Единичные входы триггеров 25 соединены с выходами триггеров 24 блока 4, нулевые входы триггеров объединены между собой и подключены к выходу элемента И 36, входы которого соединены с выходами триггеров 25.
Работает устройство следующим образом .
Задающий генератор / вырабатывает пр моугольные импульсы (период следовани импульсов определ ет дискрет изменени временных параметров синхроимпульсов ), которые поступают на вход регистра сдвига 2, на выходах которого в исходном состо нии - нули, а на выходе элемента 17 - единица. При поступлении первого импульса (по переднему фронту) единица переписываетс в первый разр д регистра 15, последующие импульсы передвигают единицу по разр дам регистра 15. При постзплении (т -г 1) импульса единица записываемс в первый разр д регистра 16, 2(т + 1)-й импульс передвигает единицу во второй разр д регистра 16, 3(т + -f Г) -и - в третий разр д и т. д. Информаци с разр дов регистра сдвига 2 поступает па входы блока коммутаторов 3. При этом информаци с выводов регистра 15 поступает на коммутаторы 18, 20 (коммутаторы младших разр дов), а информаци с регистра .16 - на коммутаторы 19, 21 (коммутаторы старших разр дов).
В соответствии с кодом, установленным па шине 13, коммутаторы J8, 19 подключают соответствующие разр ды регистров 15, 16 ко входам элемента И 22. Когда поло-. жение еу1,иииц в регистрах ,/5 и 16 совпадет с установленным кодом, на выходе элемента И 22 по витс положительный перепад, по которому триггер -24 переключитс в единичное состо ние. Сброс триггера произойдет в момент, когда положение единиц в регистрах J5, J6 совпадет с кодом, установленным на управл ющих входах коммутаторов 20, 21, поскольку при этом на нулевой вход триггера 24 поступит сигнал с элемента И 23. Аналогично формируютс все синхроимпульсы . Поскольку врем прохождени импульсов через коммутатор п схему И в разных каналах из-за разброса временных характеристик может оказатьс различным,
запись информации в триггеры 24 тактпрустс импульсами генератора 1. Это исключает случайные фазовые рассогласовани между синхроимпульсами на выходе устройства и обеспечивает соответствие их
временных параметров коду, з становленному на регистре управлени 6.
Концом такта работы устройства вл етс момент окончани формировани последнего импульса илп момент сброса последнего триггера 24 в нулевое состо ние. Этот момент определ етс с помощью блока выделени последнего спада 5, который работает следующим образом. На входы триггеров 25 поступают импульсы с соответствующих выходов устройства. По заднему фронту (спаду) каждого из этих импульсов триггеры 25 переход т в единичное состо ние.
Таким образом, по окончании последнего синхроимпульса все триггера 25 окажутс в едпиичном состо нии, а элемент PI 26 переключитс из нулевого состо ни в единичное . Поскольку нулевые входы триггеров 25 соедииены с выходами элемента
И 26, через врем , равное сумме времени задержки выключени триггера 25 Л времени задержки выключени элемента И 26, элемент ;И 26 снова переключитс в нулевое состо ние. Полученный импульс (длительность которого при необходи: тост:1 может быть увеличена последовательным включением линии задержки между выходами элемента И 26 и входом трпггеров 25) поступает на вход спихронизации записи -// регистра управлеии 6 и на вход обнулени 10 регистра сдвига 2. При этом по переднему фронту данного импульса перепишетс нова кодова информаци из буферного регистра 7 в регистр управлепп 6, а по
заднему фронту регистр сдвига 2 установитс в исходное состо ние, после чего пачнетс формирование следующего такта работы устройства в соответствии с новым кодом, установленным в регистре управлени 6,
7
Таким образом, изобретение позвол ет экономично с точки зрени затрат оборудовани решить задачу одновременной и исзавиеимой нерестройки параметров всех си нхрои м пул ьсов.
Claims (3)
1. Устройство дл формировани сиихроимпульсов , содержащее задающий генератор , регистр 5правлени и блок формировани импульсов, отличающеес тем, что, с целью расширени функциональных возможностей, заключающегос в возможности изменени длительности и фазовых соотнощений каждого синхроимпульса независимо друг от друга, и сокращени количества оборудовани , в него введены регистр сдвига, блок коммутаторов, блок выделени последнего снада и буферный регистр , нри этом выход задающего генератора подключен к входу синхронизации блока формировани импзльсов и к входу сдвигового регистра, выходы которого соединены со входами блока коммутаторов, выходы последнего подключены к входам блока формировани синхроимпульсов, выходы блока формировани синхроимпульсов вл ютс выходами устройства и подключены к входам блока выделени последнего спада , выход которого соединен с входом обнулени регистра сдвига и с входом синхронизации записи регистра управлени , выход которого подключен к управл ющим входам блока коммутаторов, а входы через
8
буферный регистр соединены со входами устройства.
2.Устройство поп. 1, отличающеес тем, что регистр сдвига состоит из
половинной разр дности регистров и двух эле.мептов Р1ЛИ-НЕ, причем вход первого регистра половинной разр дности соединен с выходом задающего генератора, вход второго регистра половинной разр дности соединен с выходом последнего разр да первого регистра половинной разр дности, выходы первого н второго регистра половинной разр дности подключены к входам соответствующих элементов Р1ЛИ-НЕ, выходы которых соединены с входами 3aniiCH единицы в первый разр д соответствующих регистров половинной разр дности.
3.Устройство по п. 1, отличающеес тем, что блок выделени поеледнего спада содержит п триггеров (где п - число выходов устройства) ил - входовые элементы И-НЕ, причем едииичные входы триггеров соединены соответствующими входами блока выделени последнего спада, а выходы - со входами элемента И-НЕ, выход которого подключен к нулевым входам триггеров и вл етс выходом блока.
Источники информации, прин тые во внимание при экспертизе:
1. Натент США № 3623017, кл. G 06 F 9/0-0, 1971.
2. Авторское свидетельство СССР № 525075, кл. G 06 Е 1/04, 1975.
,3. Авторское свидетельство СССР
№ 653614, кл. G06 Е 9/00, 1976 (нрототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792711210A SU777652A1 (ru) | 1979-01-10 | 1979-01-10 | Устройство дл формировани синхроимпульсов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792711210A SU777652A1 (ru) | 1979-01-10 | 1979-01-10 | Устройство дл формировани синхроимпульсов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU777652A1 true SU777652A1 (ru) | 1980-11-07 |
Family
ID=20804552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792711210A SU777652A1 (ru) | 1979-01-10 | 1979-01-10 | Устройство дл формировани синхроимпульсов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU777652A1 (ru) |
-
1979
- 1979-01-10 SU SU792711210A patent/SU777652A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU777652A1 (ru) | Устройство дл формировани синхроимпульсов | |
SU911740A1 (ru) | Делитель частоты импульсов на N-1/2 | |
SU1707762A1 (ru) | Быстродействующий управл емый делитель частоты | |
SU892441A1 (ru) | Цифровой делитель частоты с дробным коэффициентом делени | |
SU1043649A1 (ru) | Устройство дл программного управлени синхронно-асинхронными приемопередатчиками | |
SU839068A1 (ru) | Делитель частоты следовани импуль-COB C КОэффициЕНТАМи дЕлЕНи | |
SU1413590A2 (ru) | Устройство дл коррекции шкалы времени | |
SU822348A1 (ru) | Преобразователь код-временной интервал | |
SU1051732A1 (ru) | Делитель частоты с регулируемым коэффициентом делени | |
SU1653153A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU364964A1 (ru) | Всесоюзная пат?111110-1шяп?! | |
SU1182667A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU1736000A1 (ru) | Преобразователь код - временной интервал | |
SU1003025A1 (ru) | Программно-временное устройство | |
SU824191A1 (ru) | Устройство дл задержки сигналов | |
SU951402A1 (ru) | Устройство дл сдвига информации | |
SU716035A1 (ru) | Устройство дл ввода информации | |
SU924866A1 (ru) | Многопрограммный делитель частоты | |
SU767747A1 (ru) | Устройство дл формировани синхроимпульсов | |
SU840900A1 (ru) | Устройство дл делени | |
SU1506553A1 (ru) | Преобразователь частота-код | |
SU824419A2 (ru) | Устройство дл умножени частотыСлЕдОВАНи пЕРиОдичЕСКиХиМпульСОВ | |
SU860042A1 (ru) | Устройство дл синхронизации сигналов | |
SU743204A1 (ru) | Делитель частоты импульсов | |
SU663094A1 (ru) | Устройство дл задержки импульсов |