Изобретение относитс к импулЬсной технике и может быть использовано в устройствах, где необходимо деление последовательности входных импульсов на число (как целое так и дробное), задаваемое в процессе работы устройства соответствующим управл ющим сигналом. Кррме того, предлагаемый делител может быть использован дл распределени счетных импульсов по К выходным шинам, где К задаетс в процессе работы устройства соответствующим управл ющим сигналом. Известен делитель частоты с программным управлением, содержащий ком мутатор входных импульсов, три счетч ка импульсов, три логических элемента ИЛИ, осуществл ющих коммутацию поступлени импульсов из счетчика l Недостатком известного устройства вл етс большое количество обору довани и значительна сложность уст ройства Наиболее близким техническим решением к предлагаемому вл етс многопрограммный делитель частоты, содержащий два выходных логических элемента ИЛИ-НЕ и два п-разр дных рас-пределител , каждый разр д которых со-держит триггер пам ти, комму та ционньгй триггер и управл ющий логический элемент ИЛИ-НЕ, а последний разр д каждого распределител , кроме того, содержит дополнительный коммутационный триггер 2. Недостатком известного устройства вл етс выполнение его на большом количестве оборудовани , а следовательно , низка надежность. Цель изобретени - повышение надежности работы устройства. Поставленна цель достигаетс тем, что вМногопрограммный делитель частоты , содержащий два выходных логических элемента и два п-разр дных распределител , каждый разр д которых содержит триггер пам ти и управл ю392 4 щий логический элемент, а последний разр д каждого распределител , кроме того, содержит коммутационный триггер, причем к первому входу управл ющего логического элемента каждого разр да обоих распределителей подкг1ючена шина управлени данным ра р дом распределителей, единичный выход коммутационного триггера одного распределител соединен с вторым вхо дом управл ющего логического элемент каждого разр да другого распределител , единичный и нулевой выходы ком мутационного триггера второго распределител соединены соответственно с первым и вторым входами первого вы ходного логического элемента, выход которого соединен с первым входом второго выходного логического элемента , к выходу которого подключена выходна шина, в каждый распределитель введены дополнительный триггер, а в кажд| 1й из разр дов распределителей - логический элемент И-НЕ, выход которого соединен с первым входом логического элемента И-НЕ последующего разр да, с первым единичным входом триггера пам тиданного разр да , с вторым единичным входом триг гера пам ти предыдущего разр да и с информационным выходом данного разр да , единичный выход триггера пам т каждого разр да (кроме последнего) распределителей соединен с вторым входом логического элемента И-НЕ последующего разр да, а нулевой выход триггера пам ти каждого разр да (кро ме первого) - с нулевым входом тригг ра пам ти предыдущего разр да, выход управл ющего логического элемента каждого разр да (кроме первого) обоих распределителей соединен с третьим единичным входом триггера пам ти предыдущего разр да, выход логического элемента И-НЕ последнего разр да данного распределител соединен с первым нулевым входом коммутационно го триггера данного распределител и с третьим входом управл ющего логического элемента каждого разр да дру гого распределител , нулевой аход триггера пам ти последнего разр да данного распределител .соединен с нулевым выходом коммутационного триг гера данного распределител , единичный вход которого соединен с нулевым выходом триггера пам ти последнегд разр да данного распределител , единичный выход дополнительного триггера каждого распределител соединен с г1.ервым входом логического элемента И-НЕ первого разр да данного распреелител , выходы управл ющего логического элемента и логического элемента И-НЕ первого разр да каждого распреелител подключены к единичным вхоам дополнительного триггера данного распределител , к нулевому входу которого подключен нулевой выход триггера пам ти первого разр да данного распределител , выход логического элемента И-НЕ последнего разр да первого распределител соединен с вторым входом второго выходного логического элемента, выход логического элемента И-НЕ последнего разр да второго распределител соединен с третьим входом первого выходного логического элемента И, а входна шина подключена к второму входу логического элемента И-НЕ каждого разр да распределителей и к второму нулевому входу коммутационного триггера каждого распределител , кроме того, управл ющие и входные логические элементы выполнены на логических элементах И-НЕ, На чертеже представлена функциональна схема многопрограммного делител частоты. Устройство содержит первый и второй четырехразр дные распределители 1 и 2, управл ющие логические элементы 3-10 И-НЕ, логические элементы 11-18 И-НЕ, триггеры 19-26 пам ти , коммутационные триггеры 27-28, дополнительные триггеры 29-30, выходные логические элементы 31-32 И-НЕ, s входную шину 33, информационные выходные шины , управл ющие шины ) выходную шину 50 дробного коэффициента делени . Устройство работает следующим образом . В исходном состо нии входной сигнал на шине 33 отсутствует (равен логическому нулю). Триггер 22 пам ти установлен в единичное состо ние, а остальные триггеры пам ти и дополнительные триггеры установлены в нулевое состо ние. В этом случае на выходах логических элементов 11-18 И-НЕ, на выходе выходного логического элемента 31 И-НЕ и выходах коммутационного триггера 27 сигналы равны логической единице, а на выходе выходного логического элемента 32 И-НЕ логический нуль, коммутационный триггер 28 находитс в нулевом состо нии. Пусть, например, необходимо получить коэффициент делени 2,5. Дл этого необходимо подать сигнал, равный логической единице, на управл ющие входы t8 и 3, а на остальные управл ющие входы - логический нуль. Тогда на выходе управл ющего логического элемента 9 И-НЕ по вл етс сигнал, равный логическому нулю, который устанавливает триггер пам ти 2 в единичное состо ние. Состо ни остальных триггеров пам ти не измен ют с , так как на выходах остальных управл ющих логических элементов распределителей сигналы равны логической единице. С приходом на шину 33 первого счетного импульса на нулевом выходе коммутационного триггера 27 по вл етс сигнал, равный логическому нулю, 20 который устанавливает триггер 27 .пам ти в нулевое состо ние. Одновременно на выходе логического элемента 17 И-НЕ по вл етс сигнал,равный логическому нулю, который устанавливает триггер 25 пам ти в единичное с сто ние, а сигнал, равный логическому нулю, с нулевого выхода последнего устанавливает логическую единицу на нулевом выходе триггера 2 пам ти . Наличие св зи с выхода логического элемента 17 И-НЕ на вход логического элемента 18 И-НЕ и на единичный вход триггера 2k пам ти преп тствует по влению на выходах последних сигнала, равного логическому нулю, в врем действи первого счетного импульса . В паузе после первого счетного импульса коммутационный триггер 27 устанавливаетс в нулевое состо ние и закрывает управл ющие логи ческие элементы 7-10 И-НЕ, а триггер 2k пам ти также устанавливаетс в нулевое состо ние и закрывает логический элемент 17 И-НЕ. Следовательн первый счетный импульс сдвигает единицу из триггера пам ти в триггер 25 пам ти. Аналогично с приходом второго. счетного импульса единица из триггера 25 переписываетс через элемент 18 И-НЕ в триггер 26 пам ти. При этом на выходах коммутационного триг гера 28 устанавливаютс сигналы, равные логической единице. Наличие св зи с выхода логического элемента 18 И-НЕ на выходы логических элементов 3-6I 31 И-НЕ преп тствует по влению на их выходах сигнала, равного логическому нулю. В паузе после второго счетного импульса на выходах логических элементов k, 31 И-НЕ по вл ютс сигналы , равные логическому нулю. Первый из них через логический элемент 32 И-МЕ поступает на выходную шину 50, а второй устанавливает триггер 19 пам ти в единичное состо ние. С приходом третьего счетного импульса сигнал, равный логическому нулю, с нулевого выхода коммутационного триггера 28 устанавливает триггер 2б пам ти в нулевое состо ние и закрывает логический элемент 31 И-НЕ. При этом прекращаетс формирование сигнала на шине 50. Одновременно происходит сдвиг единицы из триггера 19 пам ти через элемент 12 в триггер 20 пам ти. В паузе после третьего счетного импульса коммутационный триггер 28 устанавливаетс в нулевое состо ние и закрывает логические элементы 3-6, 31 И-НЕ. Четвертый счетный импульс производит сдвиг единицы из триггера 20 пам ти через элемент 13 И-НЕ в триггер 21 пам ти, а п тый счетный им- : пульс сдвигает единицу из триггера 21 пам ти в триггер 22 пам ти. При этом сигнал, равный логическому нулю, с выхода логического элемента }k И-НЕ поступает через логический элемент 32 И-НЕ на выходную шину 50, а также блокирует логические элементы 7 10 И-НЕ, так как на единичном выходе коммутационного триггера 27 по вл етс логическа единица. В паузе после п того счетного импульса прекращаетс формирование сигнала на выходной шине 50, а на выходе логического, элемента 9 И-НЕ по вл етс сигнал, равный логическому нулю, который устанавливает триггер 2 пам ти в единичное состо ние. Следовательно, схема возвращаетс в исходное состо ние. Таким образом, на п ть входных импульсов на выходной шине 50 формируютс два импульса, т.е. осуществл етс деление на 2,5. При этом с информационных выходов kQ, k, 35-37 могут быть распределены сигналы, равные по длительности счетным импульсам, а частота этих сигналов в п ть раз меньше частоты счетных импульсов. Коэффициент делени 1,5 получают при наличии на управл ющих входах kk и 49 логической единицы, а 3,5 на управл ющих входах k2 и 7 и т.д. По сравнению с известным предлага емое устройство выполнено на меньшем количестве оборудовани , что ведет к уменьшению потребл емой мощности и к повышению надежности устройства. Формула изобретени 1. Многопрограммный делитель частоты , содержащий два выходных логических элемента и два п-разр дных распределител , каждый разр д которых содержит триггер пам ти и управл ющий логический элемент, а последний разр д каждого распределител , кроме того, содержит коммутационный триггер, причем к первому выходу управл ющего логического элемента кажд го разр да обоих распределителей под ключена шина управлени данным разр дом распределителей, единичный выход коммутационного триггера одного распределител соединен с вторым вхо дом управл ющего логического элемента каждого разр да.другого распределител , единичный и нулевой выходы коммутационного триггера второго распределител соединены соответственно с первым и вторым входами первого выходного логического элемента, выход которого соединен с первым входом второго выходного логического элемента, к выходу которого подключена выходна шина, отличающийс тем,что, с целью повышени надежности, в каждый распределитель введены дополнительный триггер, а в каждый из разр дов распределителей - логический элемент И-НЕ, выход которого соединен с первым входом логического элемента И-НЕ последующего разр да, с первым единичным входом триггера пам ти данного разр да , с вторым единичным входом триггера пам ти предыдущего разр да и с информационным выходом данного разр да, единичный выход триггера пам ти каждого разр да (кроме последнего ) распределителей соединен с вторым входом логического элемента И-НЕ последующего разр да, а нулевой выход триггера пам ти каждого разр да (крюме первого) - с нулевым входом триггера пам ти предыдущего разр да, выход управл ющего логического эле9
м ти первого разр да данного распределител , выход логического элемента И-НЕ последнего разр да первого распределител соединен с вторым входом второго выходного логического элемента, выход логического элемента И-НЕ последнего разр да второго распределител соединен с третьим входом первого выходного логического элемента И, а входна шина подключена к второму входу логического элемента И-НЕ каждого разр да распределителей и к второму нулевому входу коммутационного триггера каждого распределител .