SU767747A1 - Устройство дл формировани синхроимпульсов - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ СИНХРОИМПУЛЬСОВ

I

Устройство относитс  к вычислительной технике и может быть использовано при проектировании цифровых вычислительных устройств с измен емым быстродействием.

Известно вычислительное устройство, в котором используетс  двойна  синхронизаци  устройств, обеспечивающа  переработку данных с различным быстродействием 1.

В известном устройстве производитс  выбор одной из двух тактовых сеток,в зависимости от типа конструкции. Дл  этого имеетс  два генератора тактовых импульсов, подключаемых через коммутатор. При выполнении быстрой инструкции подключаетс  более высокочастотный генератор, при выполнении медленной - низкочастотный.

Недостатком такого устройства  вл етс  ограниченный диапазон регулировки, так как можно использовать только два тактовых набора импульсов.

Более широкий набор тактирующих сигналов позвол ет реализовать устройство дл  формировани  последовательности внешних сигналов 2. Устройство содержит в каждом канале счетчик времени с дешифратором , схемы И, ИЛИ, формирователь синхроимпульсов.

Недостатком данного устройства  вл етс  то, что оно не позвол ет изменить параметры импульсов в процессе работы уст . 5 ройства.

Наиболее полно задача перестройки параметров синхроимпульсов Б процессе работы решена в устройстве формировани  синхроимпульсов 3. Устройство содержит задающий генератор, блок счетчиков-дешиф10 раторов, формирователь синхроимпульсов. К входам блока счетчиков подключен задающий генератор, выходы блока счетчиков - к, формирователю синхроимпульсов. Устройство позвол ет измен ть параметры 5 синхроимпульсов в процессе работы.

Недостаток данного устройства в том, что оно не позвол ет изменить временное положение и длительность каждого синхроимпульса независимо от других. 20 Цель изобретени  - обеспечение независимости изменени  временных параметров каждого синхроимпульса путем расширени  диапазона фазовых соотношений синхроимпульсов .

767747

3 Дл  достижени  поставленной цели в устройство дл  фо рмирбванй с инхроимпульсов , содержащее сдвигающий регистр, первый дещифратор, задающий генератор и N формирователей импульсов, выходы которых  вл ютс  выходами устройства, перва  группа выходов сдвигающего регистра подключена к входам первого дешифратора, стробирующий вход сдвигающего регистра подсоединен К выходу задающего генератора, введены N блоков запуска, N блоков сброса, блок фазировки и второй дещифратор, входы которого подключены к адресному входу устройства, а каждый из N выходов подсоединен с первому разрешающему входу соответствующих блока запуска и блока сброса. При этом информационные входы блоков запуска объединены между собой и подключены кпервому информационному входу устройства, а информационные входы блоков сброса объединены между собой и подключены ко второму информационному входу устройства, ко вторым разрещающим входам всех блоков запуска и сброса подключен первый выход блока фазировки,  вл ющийс  фазирующим выходом устройства. Разрешающий вход блока фазировки подключен к выходу первого дещифратора, первый и второй фазирующие входы блока фазировки  вл ютс  соответственно первым и вторым фазирующими входами устройства, а стробирующий вход блока фазировки объединен со стробирующими входами всех блоков сброса и подключен к выходу задающего генератора, первый, второй, третий управл ющие входы которого и синхронизирующий вход  вл ютс  соответственно первым, вторым, третьим управл ющими и синхронизирующими входами устройства. Фазирующий вход задающего генератора подключен к первому выходу блока фазировки, второй выход которого подключен к запускающему входу сдвигающего регистра, втора  группа выходов которого подсоединена к управл ющим входам всех блоков запуска, а выход каждого блока запуска - к запускающему входу соответствующего формировател  импульса и запускающему входу соответствующего блока сброса. При этом выход каждого блока сброса подключен к сбрас гвающему входу соответствующего формировател  импульса. Блок сброса содержит сдвигающий регистр , дешифратор, группу схем сравнени , элемент ИЛИ. и регистр управлени , информационные входы, первый и второй разрещающие входы которого  вл ютс  соответствующими входами блоках Выходы регистра управлени  подключены к входам дещифратора, выходы которого подсоединены к первым входам схем сравнени , ко вторым входам которых подключены соответствующие выходы сдвигающего регистра, а вдаодьг с хШ с равнени  по;аключены ко входам элемента ИЛИ, выход которого  вл етс  выходом блока, а запускающий и стробирующий входы блока  вл ютс  запускающим и стробирующим входом сдвигающего регистра. Блок запуска включает в себ  регистр управлени , дещифратор и группу схем сравнени , элемент ИЛИ. При этом информационные входы, а также первый и второй разрешающие входы регистра  вл ютс  соответствующими входами блока, выходы регистра подключены к входам дещифратора , выходы которого подсоединены к первым входам схем сравнени , вторые входы которых  вл ютс  управл ющими входами блока. Выходы схем сравнени  подключены к входам элемента ИЛИ, выход которого  вл етс  выходом блока. Задающий генератор содержит генератор импульсов, коммутатор, формирователь останова , триггер и элемент И. При этом первый и второй управл ющие и фазирующие входы формировател   вл ютс  соответствующими входами задающего генератора , выход формировател  подключен к первому входу триггера, второй вход которого , объединен с первым входом элемента И и подключен к выходу коммутатора. Выход триггера подсоединен ко второму входу элемента И, выход которого  вл етс  выходом задающего генератора, а третий управл ющий и синхронизирующий входы задающего генератора  вл ютс  управл ющим и первым синхронизирующим входами коммутатора , второй синхронизирующий вход которого подключен к выходу генератора импульсов . Блок фазировки имеет три триггера, формирователь интервала времени и пороговый элемент. При этом первый и второй фазирующие входы и разрещающий вход блока  вл ютс  соответственно первыми входами первого, второго и третьего триггеров, вторые входы которых объединены между собой и входом формировател  интервала времени и служат стробируюш ими входами блока. Выходы триггеров подключены к входам порогового элемента, выход которого  вл етс  вторым выходом блока и подключен к запускающему входу формировател  интервала времени, выход которого подсоединен к сбрасывающим входам триггеров, причем выход третьего триггера  вл етс  первым выходом блока. Блок-схема устройства представлена на фиг. 1; структурна  схема блока сброса -на фиг. 2; структурна  схема блока запуска - на фиг. 3; структурна  схема задающего генератора - на фиг. 4; структурна  схема фазировки - на фиг. 5. Устройство дл  формировани  синхроимпульсов содержит сдвигающий регистр 1, первый дешифратор 2, задающий генератор 3, формирователи 4 импульсов, блоки 5 запуска, блоки 6 сброса, блок 7 фазировки и второй дещифратор 8. Блок сброса содержит сдвигающий регистр 9, дешифратор 10, группу схем 11 сравнени , элемент ИЛИ 12, регистр 13 управлени . Блок 5 запуска включает в себ  регистр 14 управлени , дешифратор 15, группу схем 16 сравнени  и элемент ИЛИ 17. Задающий генератор 3 содержит формирователь 18 останова, триггер 19, генератор 20 импульсов, коммутатор 21, элемент И 22. Блок 7 фазировки имеет три триггера: третий 23, первый 24, второй 25 формирователь 26 интервала времени, пороговый элемент 27.

В блоке 6 сброса информационные входы  вл ютс  входами регистра 13 управлени , первый и второй разрешающие входы которого  вл ютс  соответствующими входами блока сброса и выходы подключены к входам дешифратора 10. Выходы дещифратора подключены к первым входам схем сравнени , ко вторы-м входам схем сравнени  подсоединены выходы сдвигающего регистра 9, выходы схем сравнени  - к элементу ИЛИ 12, выход которой  вл етс  выходом блока сброса . При этом запускающий и стробирующий входы блока сброса  вл ютс  соответствующими входами регистра 9.

В блоке 5 запуска, информационные входы , а также первый и второй разрещающие входы регистра 14 управлени   вл ютс  соответствующими входами блока запуска. Выходы регистра управлени  подключены к входам дещифратора 15, выходы которого подсоединены к первым входам схем 16 сравнени , вторые входы которых  вл ютс  управл ющими входами блока запуска, а выходы подключены к входам элемента ИЛИ 17, выход которого служит выходом блока запуска.

В задающем генераторе 3 первый и второй управл ющие и фазирующие входы  вл ютс  соответствующими входами формировател  18 останова, выход которого подключен к первому входу триггера 19, второй вход которого объединен с первым входом элемента И 22 и подключен к выходу коммутатора 21. Второй вход элемента И подсоединен к выходу триггера, выход которого  вл етс  выходом задающего генератора , синхронизирующий и третий управл ющий входы которого служат соответственно первым синхронизирующим и управл ющим входами коммутатора 21, второй синхронизирующий вход которого подключен к выходу генератора 20 импульсов.

В блоке 7 фазировки первый и второй фазирующие и разрешающие входы  вл ютс  первыми входами соответственно первого 24, второй 25 и третьего 23 триггеров. Стробирующий вход блока  вл етс  входом формировател  26 интервала времени и объединен со вторыми входами триггеров. Выходы триггеров подключены к входам порогового элемента 27, выход которого служит вторым выходом блока и подключен к запускающему входу формировател  26 интервала времени, выход которого подсоединен к сбрасывающим входам всех триггеров При этом выход третьего триггера  вл етс  первым выходом блока фазировки.

При работе устройства можно выделить режим, работы на внутренней частоте и режим работы на внёщней. В первом случае импульсы высокой частоты берутс  от встроенного генератора 20, во втором - от внещнего , по отнощению к устройству, генератора сигналы с которого поступают на синхронизирующий вход задающего генератора 3. Переключение с одного режима на другой осуществл етс  коммутатором 21 по внещнему управл ющему сигналу, поступающему на третий управл ющий вход задающего генератора 3. В любом из этих режимов работы возможно прекращение формировани  импульсов, т. е. сохранение определенного и неизменного состо ни  выходных щин устройства на врем  действи  внешнего сигнала «Останов, поступающего на первый управл ющий вход задающего генератора 3. Момент начала «замораживани  выходного состо ни  может начинатьс  или с очередных импульсов высокой частоты, которые перестают поступать на выход задающего генератора, или с очередного фазирующего импульса, поступающего на фазирующий вход задающего генератора.

При отсутствии сигнала «Останов импульсы с выхода задающего генератора поступают на вход сдвигающего регистра. По совпадению с импульсом от блока фазировки , поступающим на запускающий вход сдвигового регистра, в его первый разр д заноситс  информационна  единица, котора  сдвигаетс  последовательно с интервалом , равным периоду импульсов высокой частоты. После прохождени  единицей всего регистра все его разр ды имеют нулевое значение. При этом состо нии регистра сраТУатывает первый дешифратор, с его выхода поступает сигнал на блок фазировки и по вл етс  сигнал на первом выходе этого блока. При наличии сигнала хот  бы на одном из двух внешних фазирующих входов, на втором выходе блока фазировки по вл етс  сигнал, разрещающий занесение очередной единички в первый разр д регистра, после чего цикл повтор етс . Комбинацию сигналов на внещних фазирующих выходах можно организовать в режиме внутренней и вн€щней фазировки.

При продвижении единицы по сдвигающему регистру 1 на управл ющие входы блоков запуска поступают сигналы. При совпадении кода, записанного в эти блоки с первой информационной магистрали, с состо нием управл ющих входов блока запуска этот блок вырабатывает сигнал запуска , по которому включаютс  соответствующие формирователи импульсов и одновременно запускаютс  блоки сброса. В блоке сброса по сигналу, поступающему на за7

пускающий вход, начинаетс  сдвиг информационной единицы по собственному регистру 9, и при совпадении состо ний выходов этого регистра с кодом, записанным в регистр 13 управлени , на выходе блока сброса по вл етс  сигнал, сбрасывающий формирователь в исходное положение. Таким образом, по запускающему сигналу на выходе формировател  по вл етс  синхроимпульс , а по сбрасывающему - снимаетс .

Занесение кодов в блоки запуска и блоки сброса с информационных магистралей происходит в соответствии с адресом, сто щим на входе второго дешифратора, по совпадении с передним фронтом сигнала фазировки .

В исходном состо нии после включени  питани  момент начала каждого синхроимпульса и его длительность фиксированы и определ ютс  настройкой групп схем 16 сравнени  блока запуска и схем 11 сравнени  блока сброса. Местоположение и длительность каждого импульса в дальнейшей работе будут определ тьс  кодом, который заноситс  с информационного входа устройства и хранитс  в регистра1(упраблёни  блока запуска и блока сброса.

Таким образом, введен,ие блоков запуска и сброса, блока фазировки, второго дешифратора и реализаци  св зей в устройстве позвол ет управл ть местоположением и длительностью любого импульса синхронизации независимо от остальных, так как управлёние дл  каждого индивидуальное.

При испрльзбвании такого блока, например , в цифровьгх вычислительных устрой ствах с микропрограммным управлением можно кодировать местоположение синхроимпульсов в соответствии с выполн емым преобразованием, что позвол ет на 10-IS /o подн ть общую скорость обработки данных. Использование предлагаемого устройства в каналах св зи позвол ет упростить задачу формировани  передаваемых сигналов с требуемыми фазовыми соотношени ми и снизить тем самым затраты оборудовани  на реализацию канала.

Claims (5)

1. Устройство дл  формировани  синхроимпульсов , содержащее сдвигающий регистр, первый дещифратор, задаюЦ1ий генератор и N формирователей импульсов, выходь которых  вл ютс  выходами устройства, перва  группа, выходов сдвигающего регистра подключена к входам первого дещифратора, стробирующий вход сдвигающего регистра подключен к выходу задающего генератора, отличающеес  тем, что, с ц-елью расширени  диапазона фазовых соотношений синхроимпульсов , в.его состав введены N блокрв запуска, N блоков сброса, блок фазировки и второй дещифратор, входы которого подключены к адресному входу устройства, а

767747

каждый из N выходов подключен к первому разрешающему входу соответствующего блока запуска и блока сброса, при этом информационные входы блоков запуска объединены между собой и подключены

к первому информационному входу устройства , а информационные входы блоков сброса объединены между собой и подключены ко второму информационному входу устройства , ко вторым разрешающим входам . всех блоков запуска и сброса подключен

первый выход блока фазировки,  вл ющийс  фазирующим выходом устройства, разрешающий вход блока фазировки подключен к выходу первого дешифратора, первый и второй фазирующие входы блока фазировки

 вл ютс  соответственно первым и вторым фазирующими входами устройства, а стробирующий вход блока фазировки объединен со стробирующими входами всех блоков сброса и подключен к выходу задающего генератора, первый, второй, третий управл ющие входы которого и синхронизирующий вход  вл ютс  соответственно первым, вторым и третьим управл ющими и синхронизирующими входами устройства, фазирующий вход задающего генератора подJ ключен к первому выходу блока фазировки, второй выход которого подключен к запускаюш ,ему входу сдвигающего регистра, втора  группа выходов которого подключена к управл ющим входам всех блоков запуска, а выход каждого блока запуска подключен

O к запускающему входу соответствующего формировател  импульса и запускающему входу соответствующего блока сброса, при этом выход каждого блока сброса подключен, к сбрасывающему входу соответствующего формировател  импульса.

2. Устройство по п. 1, отличающеес  тем, что блок сброса содержит сдвигающий регистр, дешифратор, группу схем сравнени , элемент ИЛИ и регистр управлени , информационные входы, первый и второй разре0 шающие входы которого  вл ютс  соответствующими входами блока, выходы регистра управлени  подключены к входам дец1ифратора , выходы которого подключены к первцм входам схем сравнени , ко вторым входам которых подключены соответствующие

выходы сдвигающего регистра, а выходы схем сравнени  подключены ко входам элемента ИЛИ, выход которого  вл етс  выходом блока, а запускающий и стробирующий входы блока  вл ютс  запускающими

0 и стробирующим входом сдвигающего регистра .

3. Устройство по п. 1, отличающеес  тем, что блок запуска содержит регистр управлени , дешифратор и группу схем сравнени , элемент ИЛИ, при этом информационные входы, а также первый и второй разрещающие входы регистра  вл ютс  соответствующими входами блока, выходы регистра подключены к входам дешифратора, выходы которого подключены к первым входам схем сравнени , вторые входы которых  вл ютс  управл ющими входами блока, выходы схем сравнени  подключены к входам элемента ИЛИ, выход которого  вл етс  выходом блока.

4. Устройство по п. 1, отличающеес  тем, что задающий генератор содержит генератор импульсов, коммутатор, формирователь останова, триггер и элемент И, при этом первый и второй управл ющие и фазирующие входы формировател   вл ютс  соответствующими входами задающего генератора , выход формировател  подключен к первому входу триггера, второй вход которого объединен с первым входом элемента И и подключен к выходу коммутатора, а выход триггера подключен ко второму входу элемента И, выход которого  вл етс  выходом задающего генератора, а третий управл ющий и синхронизирующий входы задающего генератора  вл ютс  управл ющим и первым синхронизирующим входом коммутатора , второй синхронизирующий вход которого подключен к выходу генератора импульсов.

5. Устройство по п. 1, отличающеес  тем, что блок фазировки содержит три триг76 10 гера, формирователь интервала времени и пороговый элемент, при этом первый и второй фазирующие входы и разрещающий вход блока  вл ютс  соответственно первыми входами первого, второго и третьего триггеров , вторые входы которых объединены между собой и входом формировател  интервала времени и  вл ютс  стробирующими входами блока, выходы триггеров подключены к входам порогового элемента, выход которого  вл етс  вторым выходом блока и подключен к запускающему входу формировател  интервала времени, выход которого подключен к сбрасывающим входам триггеров, причем выход третьего триггера  вл етс  первым выходом блока. Источники информации, прин тые во внимание при экспертизе 1.Патент США № 3623017, кл. G06 F 9/00, 1971. 2.Авторское свидетельство СССР № 525074, кл. G 06 F 1/04, 1975. 3.Авторское свидетельство СССР по за вке № 2426884/18-24, кл. G 06 F 1/04, 1976 (прототип).

Ь. at:-:i . . о К « - 2 г л

1