JP2007166865A - スイッチング電源回路 - Google Patents

Abstract

【課題】低コストでインテリジェント性と高周波スイッチングの両立を可能にするデジタル制御スイッチング電源回路を提供する。
【解決手段】最大値からのカウントダウン動作をほぼ周期的に行うダウンカウンタ２１と、ダウンカウンタ２１のカウントデータをアナログ電圧に変換するデジタル／アナログ変換手段２２と、デジタル／アナログ変換手段２２で変換されたアナログ電圧を基準電圧として基準電圧と出力電圧とを比較する比較手段２３と、比較手段２３での比較で、基準電圧と出力電圧とのほぼ一致を検出したタイミングでの、ダウンカウンタのカウントデータに対応したパルス幅のパルス幅変調制御信号を生成させる制御演算手段２５と、制御演算手段３５で生成されたパルス幅変調制御信号に対応したタイミングで、入力電圧をスイッチングして出力電圧を得るスイッチング手段１２とを備える構成とした。
【選択図】図１

Description

本発明は、パルス幅変調信号（ＰＷＭ信号）によりスイッチングを行って電圧変換を行うスイッチング電源回路に関する。

デジタル制御回路で作成されるＰＷＭ信号によりスイッチングを行って電圧変換を行うデジタル制御スイッチング電源回路は、従来、例えば図６に示す構成としてある。図６に示す構成は、入力端子１に得られる直流電源電圧Ｖinを、ＤＣ−ＤＣコンバータ２に供給し、このＤＣ−ＤＣコンバータ２内で高速でスイッチングさせる処理を行い、所望の出力電圧Ｖoutを出力端子３に得る。ＤＣ−ＤＣコンバータ２でのスイッチングは、デジタルＰＷＭ制御回路４により制御される。このデジタルＰＷＭ制御回路４で制御するために、出力電圧Ｖoutをアナログ／デジタル変換回路５に供給してデジタルデータに変換し、変換されたデジタルデータをデジタルＰＷＭ制御回路４に供給する。デジタルＰＷＭ制御回路５では、供給されたデータを基に、出力電圧Ｖoutが規定された電圧になるように、ＤＣ−ＤＣコンバータ２でスイッチングさせる期間（パルス幅）を設定する制御演算処理が行われる。

図７は、デジタルＰＷＭ制御回路５での制御状態の例を示した図である。ＤＣ−ＤＣコンバータ２で入力電圧をスイッチングする周期Ｔsについては、一定周期に設定してあり、その１周期の中でオンさせる期間Ｔonに対応したパルス幅のＰＷＭ信号をＤＣ−ＤＣコンバータ２に送り、そのＰＷＭ信号のハイレベル期間だけ入力電圧をオンさせるスイッチングを行うことで、出力電圧を所望の電圧値に調整する処理が行われる。ＤＣ−ＤＣコンバータ２内でスイッチングされた出力は、例えばコンデンサなどの回路部品で平滑化される。

図８は、この従来のデジタル制御スイッチング電源回路で電源電圧が調整される処理の流れを示した図である。まず、出力電圧Ｖoutがアナログ／デジタル変換回路aでデジタルデータに変換されて、デジタルＰＷＭ制御回路内の制御演算部bで必要なパルス幅Ｎが算出される。

そのパルス幅Ｎは、デジタルＰＷＭ制御回路内のＰＷＭ信号生成部ｃに供給されて、対応したパルス幅のＰＷＭ信号が生成される。生成されたＰＷＭ信号は、ＤＣ−ＤＣコンバータ内のスイッチング部ｄで入力電源がスイッチングされて、ＤＣ−ＤＣコンバータで所望電圧の出力電圧Ｖoutが生成される。アナログ／デジタル変換回路aで変換される出力電圧Ｖoutは、このようにした処理で生成された電圧である。

特許文献１には、従来のスイッチング電源回路についての記載がある。
特開２００４−２８２９６１号公報

図６に示した従来構成のデジタル制御スイッチング電源回路は、前出のアナログ／デジタル変換回路に高速かつ高精度のものを利用する必要があり，コストと性能のトレードオフの問題が，アナログ制御に対してのデジタル制御化スイッチング電源の普及の足かせとなっている。

また演算処理に要する時間も同様の問題を持っている。即ち、図８に示した処理の流れで示したように、デジタルデータに変換される出力電圧Ｖoutについては、それぞれの段階での遅延を伴う処理が順次行われた後に、最終的に定まるものであり、制御の応答性およびスイッチング周波数の高周波化を妨げる原因となっている。

本発明はかかる点に鑑みてなされたものであり、スイッチング電源のデジタル制御化に伴う制御時間の遅延を低減するとともに，提案するアナログ／デジタル変換回路を利用することにより、スイッチング周波数の高周波化とデジタル制御によるインテリジェントな制御の両立が可能なスイッチング電源回路を低コストで提供することを目的とする。

かかる目的を達成するために本発明は、入力電圧をパルス幅変調信号に対応したタイミングでスイッチングして、電圧変換された出力電圧を得るスイッチング電源回路において、最大値からのカウントダウン動作をほぼ周期的に行うダウンカウンタと、ダウンカウンタのカウントデータをアナログ電圧に変換するデジタル／アナログ変換手段と、デジタル／アナログ変換手段で変換されたアナログ電圧を基準電圧として、基準電圧と出力電圧とを比較する比較手段と、比較手段での比較で、基準電圧と出力電圧とのほぼ一致を検出したタイミングでの、ダウンカウンタのカウントデータに対応したパルス幅のパルス幅変調制御信号を生成させる制御演算手段と、制御演算手段で生成されたパルス幅変調制御信号に対応したタイミングで、入力電圧をスイッチングして出力電圧を得るスイッチング手段とを備えるようにしたものである。

本発明によると、ダウンカウンタのカウントデータをアナログ変換した電圧値と出力電圧値との比較で、パルス幅変調の制御信号が作成され、ダウンカウンタでのカウント動作に対応した非常に高速の出力電圧制御が行える。また、本発明による構成は、高価なアナログ／デジタル変換手段が全く必要なく、デジタル／アナログ変換手段についても１個だけでよく、非常に簡単な構成とすることができ、デジタル制御スイッチング電源回路（及びその電源回路を備えた電子機器）の低コスト化が図れる。

この場合、ダウンカウンタがカウントダウンを開始する初期値をデジタル／アナログ変換手段で変換した基準電圧は、このスイッチング電源回路の定格出力電圧と等しい電圧値としたことで、出力電圧を定格出力電圧に安定させる処理が迅速に行える。

また、ダウンカウンタは、パルス幅変調信号のパルス周期に対応した周期でカウントを行うことで、パルス幅変調信号のパルス周期ごとに比較が行われて、出力電圧が設定されることになり、高速な出力電圧設定に貢献する。

また、制御演算手段は、比較手段でのほぼ一致を検出したタイミングでのダウンカウンタのカウントデータを、パルス幅変調制御信号に変換する変換テーブルを備えることで、変換テーブルの参照で迅速かつ簡単にパルス幅変調制御信号が得られるようになる。

また、ダウンカウンタは、比較手段で基準電圧と出力電圧とのほぼ一致を検出した直後に、次のカウント動作を開始することで、パルス幅変調信号のパルス周期よりも短い周期で電圧判断が行え、より高速な電圧設定が可能になる。

以下、本発明の一実施の形態を、図１〜図４を参照して説明する。図１は、本例のスイッチング電源回路の構成例を示した図である。図１に示した構成について説明すると、入力端子１１に得られる直流電源電圧Ｖinを、ＤＣ−ＤＣコンバータ１２に供給し、このＤＣ−ＤＣコンバータ１２内で高速でスイッチングさせる処理を行い、電圧変換された所望の直流の出力電圧Ｖoutを出力端子１３に得る。ＤＣ−ＤＣコンバータ１２でのスイッチングは、後述するデジタルコンパレータ２７から供給されるＰＷＭ信号により制御される。ここでのＤＣ−ＤＣコンバータ１２に供給するＰＷＭ信号は、パルスが生成される周期が一定であり、その一定周期内のパルス幅が変化するものである。

このＰＷＭ信号を生成させる制御処理について説明すると、ダウンカウンタ２１が設けてあり、このダウンカウンタ２１で上述したＰＷＭ信号のパルス生成周期と一致した周期で、最大値からのカウントダウンを繰り返す構成としてある。ダウンカウンタ２１の所定ビット数のカウント出力は、デジタル／アナログ変換器２２及びラッチレジスタ２４に供給する。デジタル／アナログ変換器２２では、供給されるカウント値に対応したアナログの電圧値（即ち最大値から順に低下する電圧値）を生成させて出力させる。

デジタル／アナログ変換器２２が出力するアナログの電圧値は、演算増幅器で構成された比較器２３の−入力端に、基準電圧Ｖrefとして供給する。ここで、ダウンカウンタ２１のカウント値が最大値である場合の基準電圧Ｖrefは、このスイッチング電源回路が出力させる目標電圧値（定格出力電圧値）としてある。演算増幅器２３の＋入力端には、ＤＣ−ＤＣコンバータ１２の出力電圧Ｖoutを供給する。

比較器２３では、基準電圧Ｖrefと出力電圧Ｖoutを比較し、その比較結果の信号をダウンカウンタ２１及びラッチレジスタ２４に供給する。ダウンカウンタ２１では、比較結果の信号（比較出力）を、カウントダウンを停止させるクリア信号ＣＬＫとして入力する。この比較出力で、出力電圧Ｖoutの電圧値が基準電圧Ｖrefより高くなったことで生じる信号変化があった場合に、ダウンカウンタ２１でのカウントダウンを停止させ、次のカウントダウンを開始させるタイミングまで待機する。

ラッチレジスタ２４では、比較器２３の比較結果出力で、出力電圧Ｖoutの電圧値が基準電圧Ｖrefより高くなったことで生じる信号変化があった場合に、そのタイミングでのダウンカウンタ２１のカウント出力をラッチする。ラッチレジスタ２４のラッチ出力は、制御演算回路２５に供給する。制御演算回路２５は、ラッチレジスタ２４から供給されるデータに基づいて、パルス幅Ｎを指定するデータを生成させて、そのパルス幅Ｎを指定するデータをデジタルコンパレータ２７に供給する。

本例の制御演算回路２５でのパルス幅Ｎを指定するデータの生成処理としては、制御演算回路２５に接続されたメモリ２６を使用する。即ち、メモリ２６には、ラッチレジスタ２４から供給されるデータとパルス幅Ｎとの対応を記憶した変換テーブルとしてのデータが記憶させてある。そして、その制御演算回路２５の記憶データを、変換テーブルとして参照することで、制御演算回路２５でパルス幅Ｎのデータが得られる。

デジタルコンパレータ２７では、制御演算回路２５が出力するパルス幅Ｎのデータに対応したパルス幅のＰＷＭ信号を生成させる。このＰＷＭ信号を生成させる上で、アップカウンタ２８のカウント出力を利用する。

デジタルコンパレータ２７で生成されたＰＷＭ信号は、ＤＣ−ＤＣコンバータ１２に供給して、そのＰＷＭ信号で示されるパルス幅の期間、入力電圧をオンさせ、残りの期間オフさせるスイッチング処理を行い、スイッチングされた出力を、出力端子１３に供給する。ＤＣ−ＤＣコンバータ１２内でスイッチングされた出力は、図示しないコンデンサなどの回路部品で平滑化されて出力される。

なお、図１には示していないが、図１に示した各回路には共通のクロックが供給されて連動して作動する構成としてあり、例えば、ダウンカウンタ２１とアップカウンタ２８は同期してカウント動作を行うようにしてある。

次に、図１に示した構成のスイッチング電源回路の動作について説明する。まず、比較器２３での比較状態を、図２を参照して説明する。図２は、縦軸が電圧値であり、横軸が時間である。ダウンカウンタ２１の出力をアナログ変換した基準電圧Ｖrefは、図２に示すように、ダウンカウンタ２１のカウントダウンに対応して、最大値から徐々に低下する。図２の各段階での８ビットの値は、ダウンカウンタ２１のカウント値である。なお、ダウンカウンタ２１のカウント値が最大値（即ちカウント開始の初期値）のときの、アナログ／デジタル変換器２２で変換された電圧値は、このスイッチング電源回路の定格出力電圧値に等しい。

一方、ＤＣ−ＤＣコンバータ１２の出力電圧Ｖoutは初期状態では低い電圧値であり、基準電圧Ｖrefがある程度低下した段階で、基準電圧Ｖrefが出力電圧Ｖout以下となる。この基準電圧Ｖrefが出力電圧Ｖout以下となるタイミングで、比較器２３は、出力が反転する。比較器２３の出力が反転すると、ダウンカウンタ２１にはクリア信号ＣＬＫが供給されてカウントダウンが停止し、次のカウント周期の開始まで待機する。

図３は、比較器２３での電圧比較状態（図３（ａ））と、デジタルコンパレータ２７でのＰＷＭ信号の出力状態（図３（ｂ））とを示した図である。図３では、説明を簡単にするために、出力電圧Ｖoutが一定電圧で安定した状態を示してあり、ＰＷＭ信号の１周期をＴsとして示してある。図３（ａ）に示したように、ダウンカウンタ２１のカウント出力に対応して、基準電圧Ｖrefが出力電圧Ｖout以下となるまで階段状に低下する処理が、周期Ｔsごとに繰り返される。

そして、ＰＷＭ信号の１周期が始まったタイミングから、基準電圧Ｖrefが出力電圧Ｖout以下となったタイミングまでの期間が、ＰＷＭ信号のオン期間Ｔonと一致すると想定すると、図３（ｂ）に示すように、その電圧比較で設定されたオン期間Ｔonで、ＰＷＭ信号のパルス幅が決まる。但し実際には、ＰＷＭ信号の各パルス幅で設定される出力電圧と、基準電圧Ｖrefが出力電圧Ｖout以下となった期間との対応については、図３に示したような単純な対応であるとは限らない。このため、制御演算回路２５で、比較結果のデータを、パルス幅に換算する処理を行って、正しい電圧値とするために必要なパルス幅（オン期間Ｔon）を得て、そのオン期間で、ＤＣ−ＤＣコンバータ１２内で入力電圧をオンさせ、残りの期間オフさせる処理を行うことで、適正な電圧に調整される。

図４は、このようにしてＤＣ−ＤＣコンバータ１２の出力電圧Ｖoutが変化する状態の例を示したものである。本例では、ＤＣ−ＤＣコンバータ１２がスイッチングを開始してから、出力電圧Ｖoutが定格電圧Ｖ₀に近い電圧に上昇していき、若干、定格電圧Ｖ₀よりも高い電圧になった後に、定格電圧Ｖ₀に安定するようになり、高いスイッチング周波数とデジタル制御の両立により従来構成のスイッチング電源回路よりも短時間で、定格電圧Ｖ₀を常時安定して出力できる。

しかも本例の構成の場合には、スイッチング電源回路からデジタル制御回路へのインターフェース回路を構成する回路部品として、図１に示すように、比較的高価な回路部品であるアナログ／デジタル変換器が全く必要ないと共に、アナログ／デジタル変換器よりも安価な回路部品であるデジタル／アナログ変換器とアナログコンパレータのみの非常に簡単な構成で実現でき、スイッチング電源回路の低コストでのデジタル制御化に貢献する。

なお、上述した実施の形態では、基準電圧Ｖrefと出力電圧Ｖoutとの比較については、ＰＷＭ信号の１周期ごとに行う構成としたが、比較を行う周期とＰＷＭ信号の周期とは、必ずしも一致させる必要はない。例えば、より短い周期で比較を行うようにして、より迅速な出力電圧設定や、急激な電圧変動への対処が行えるようにしてもよい。

図５は、この場合のスイッチング電源回路での処理例を示した図である。例えば、出力電圧Ｖoutと基準電圧Ｖrefとの電圧比較を開始して、あるタイミングで出力電圧Ｖoutの方が高くなくことが検出されて、ダウンカウンタ２１がクリアされる時点（ＣＬＲとして示したタイミング）で、次のカウントダウンを開始させて、出力電圧との比較を開始させるようにする。このようにすることで、例えば、最初のＰＷＭ信号のハイレベルで示されるオン期間Ｔon1の後に、何らかの要因で、出力電圧に急激な変動があった場合、次のオン期間Ｔon2の幅が、図５に示した２回目の比較で求まる値に決まっており、迅速に電圧変動に対応することが可能になる。

また、図３や図５の例では、ＰＷＭ信号の周期は一定であるとしたが、このＰＷＭ信号の周期についても可変設定できる構成としてもよい。

また，図１に示した構成で，出力電圧の検出と並行して制御演算回路２５によるメモリ２６からのパルス幅データNの読み出しを行い，処理の高速化のために，ラッチレジスタ２４と制御演算回路２５の順番を入れ替えてもよい。

また、図１に示した構成では、制御演算手段である制御演算回路２５に、変換テーブルが記憶されたメモリ２６を接続して、その変換テーブルを参照して、パルス幅に対応した制御データを得るようにしたが、何らかの変換式などを使用した演算処理で、同様の制御データを得るようにしてもよい。

本発明の一実施の形態による構成例を示すブロック図である。 本発明の一実施の形態による出力電圧と基準電圧との比較例を示した波形図である。 本発明の一実施の形態による比較結果による出力電圧波形設定例を示す波形図である。 本発明の一実施の形態による出力電圧変化例を示す波形図である。 本発明の他の実施の形態による電圧設定例を示した波形図である。 従来のスイッチング電源回路の構成例を示すブロック図である。 ＰＷＭ制御波形の例を示す説明図である。 従来のスイッチング電源回路の処理手法の例を示した説明図である。

符号の説明

１１…入力端子、１２…ＤＣ−ＤＣコンバータ、１３…出力端子、２１…ダウンカウンタ、２２…デジタル／アナログ変換器、２３…演算増幅器、２４…ラッチレジスタ、２５…制御演算回路、２６…メモリ、２７…デジタルコンパレータ、２８…アップカウンタ

Claims (5)

1. 入力電圧をパルス幅変調信号に対応したタイミングでスイッチングして、電圧変換された出力電圧を得るスイッチング電源回路において、
   最大値からのカウントダウン動作をほぼ周期的に行うダウンカウンタと、
   前記ダウンカウンタのカウントデータをアナログ電圧に変換するデジタル／アナログ変換手段と、
   前記デジタル／アナログ変換手段で変換されたアナログ電圧を基準電圧として、基準電圧と前記出力電圧とを比較する比較手段と、
   前記比較手段での比較で、前記基準電圧と前記出力電圧とのほぼ一致を検出したタイミングでの、前記ダウンカウンタのカウントデータに対応したパルス幅のパルス幅変調制御信号を生成させる制御演算手段と、
   前記制御演算手段で生成されたパルス幅変調制御信号に対応したタイミングで、入力電圧をスイッチングして出力電圧を得るスイッチング手段とを備えることを特徴とする
   スイッチング電源回路。
2. 請求項１記載のスイッチング電源回路において、
   前記ダウンカウンタがカウントダウンを開始する初期値を前記デジタル／アナログ変換手段で変換した基準電圧は、当該スイッチング電源回路の定格出力電圧と等しい電圧値としたことを特徴とする
   スイッチング電源回路。
3. 請求項１記載のスイッチング電源回路において、
   前記ダウンカウンタは、パルス幅変調信号のパルス周期に対応した周期でカウントを行うことを特徴とする
   スイッチング電源回路。
4. 請求項１記載のスイッチング電源回路において、
   前記制御演算手段は、前記ほぼ一致を検出したタイミングでのダウンカウンタのカウントデータを、前記パルス幅変調制御信号に変換する変換テーブルを備えることを特徴とする
   スイッチング電源回路。
5. 請求項１記載のスイッチング電源回路において、
   前記ダウンカウンタは、前記比較手段で前記基準電圧と前記出力電圧とのほぼ一致を検出した直後に、次のカウント動作を開始することを特徴とする
   ことを特徴とする
   スイッチング電源回路。

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