JP5247513B2 - 電源装置及び画像形成装置 - Google Patents

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Description

本発明は、圧電トランスを用いた電源装置と、この電源装置を用いた電子写真等の画像形成装置に関するものである。
従来、電子写真式の画像形成装置に用いられる電源装置としては、例えば、下記の特許文献1に記載されているように、圧電振動子の共振現象を利用して低電圧入力で高電圧を発生させることができる圧電トランスを、電圧制御発振器(以下「VCO」という。)の出力信号により制御して高電圧を出力させる構成の装置が知られている。
特開2006−91757号公報
しかしながら、従来の電源装置では、次の(a)〜(d)のような課題があった。
(a) VCO等のアナログ回路により構成されているので、部品点数が多くなる。
(b) 圧電トランスにおける共振周波数付近の高い出力電圧を利用しようとした場合に、負荷変動によって出力電圧が低下した場合に、共振周波数を越えて低い周波数に制御されてしまうと、制御不能となってしまう。そのため、実質上共振周波数付近の高い高圧出力が利用できない。
(c) 制御の時定数は部品定数により選択しなければならず、立上り時間を優先すると、共振周波数付近の制御性が悪化し、逆に、共振周波数付近の制御性を優先すると、立上り時間が長くなってしまうという課題がある。
(d) VCOのようなアナログ発振器を使用する回路構成においては、制御目標電圧が低い場合に、スプリアス周波数の影響を受けて制御が困難となる。
本発明のうちの第1の発明の電源装置は、クロックを出力する発振器と、制御信号に基づき、前記クロックを分周してパルスを出力するパルス出力手段と、前記パルスにより駆動されるスイッチング素子と、前記スイッチング素子により1次側に断続的に電圧が印加されると2次側から交流の高電圧を出力する圧電トランスと、前記交流の高電圧を直流に変換する整流手段と、前記直流の高電圧を直流の低電圧に変換する出力電圧変換手段と、目標値を設定して出力する目標設定手段と、前記直流の低電圧と前記目標値とを比較して比較結果を出力する比較手段とを有し、前記パルスの分周比を前記比較結果により変化させ、前記目標値に到達するよう前記分周比を変化させる電源装置であって、前記目標値に応じて前記分周比を変化させる周期を異なるものとすることを特徴とする。
第2の発明の電源装置は、前記発振器、パルス出力手段、圧電トランス、整流手段、出力電圧変換手段、目標設定手段、及び比較手段を有し、前記パルスの分周比を前記比較結果により変化させ、前記目標値に到達するよう前記分周比を変化させる電源装置であって、前記目標値は、三角波と定電圧の2つの信号であり、前記比較手段は、前記直流の低電圧と前記定電圧とを比較して前記比較結果を出力し、前記比較結果が矩形波となるように前記分周比を制御することを特徴とする。
第3の発明の画像形成装置は、前記第1又は第2の発明のいずれか1つの電源装置を有している。
本発明の電源装置及び画像形成装置によれば、低い高電圧出力から圧電トランスの共振周波数に近い高い高電圧出力まで、速い立上りと定電圧制御の両立が可能となる。しかも、広い出力範囲を得ることができるので、環境によらず安定した出力が可能となり、更に、画像形成装置において濃度段差や横筋のない安定した画像を得ることができる。その上、デジタル回路により実現可能となるので、部品点数を大幅に削減できる。
図1は本発明の実施例1における電源装置の概略を示すブロック図である。 図2は図1の電源装置70における詳細な構成例を示す回路図である。 図3は本発明の実施例1における電源装置を用いた画像形成装置を示す構成図である。 図4は図3の画像形成装置1における制御回路の構成を示すブロック図である。 図5は図2中の圧電トランス75における出力電圧/周波数の特性図である。 図6は図2中の制御部72を示す構成図である。 図7は図2の電源装置70における動作波形図である。 図8は図2の電源装置70Aの動作波形図である。 図9−1は図6中の入出力の関係を示すフローチャートである。 図9−2は図6中の入出力の関係を示すフローチャートである。 図10は本発明の実施例2における電源装置の概略の構成を示すブロック図である。 図11は図10の電源装置70Aにおける詳細な構成例を示す回路図である。 図12は図11中の制御部72Aを示す構成図である。 図13−1は図12中の入出力の関係を示すフローチャートである。 図13−2は図12中の入出力の関係を示すフローチャートである。 図14は図11の電源装置70における目標電圧付近到達時の各信号状態を示す動作波形図である。
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
(画像形成装置の構成)
図3は、本発明の実施例1における電源装置を用いた画像形成装置を示す構成図である。
この画像形成装置1は、例えば,電子写真式のカラー画像形成装置であり、ブラック現像器2K、イエロー現像器2Y、マゼンタ現像器2M、シアン現像器2Cが着脱可能に挿着されている。各現像器2K,2Y,2M,2Cは、各色の感光体ドラム32K,32Y,32M,32Cにそれぞれ接した各色の帯電ローラ36K,36Y,36M,36Cによってそれぞれ一様に帯電される。帯電された各色の感光体ドラム32K,32Y,32M,32Cは、ブラック発光素子(以下「LED」という。)ヘッド3K、イエローLEDヘッド3Y、マゼンタLEDヘッド3M、シアンLEDヘッド3Cの発光によってそれぞれ潜像を形成される。
各現像器2K,2Y,2M,2C内の各色の供給ローラ33K,33Y,33M,33Cが、各現像ローラ34K,34Y,34M,34Cにトナーを供給し、各色の現像ブレード35K,35Y,35M,35Cにより、各現像ローラ34K,34Y,34M,34C表面に一様にトナー層が形成され、各感光体ドラム32K,32Y,32M,32C上にトナー像が現像される。各色の現像器2k,2Y,2M,2C内の各クリーニングブレード37K,37Y,37M,37Cは、転写後の残トナーをクリーニングする。
ブラックトナーカートリッジ4K、イエロートナーカートリッジ4Y、マゼンタトナーカートリッジ4M、及びシアントナーカートリッジ4Cは、各現像器2K,2Y,2M,2Cに着脱可能に取り付けられ、内部のトナーを各現像器2K,2Y,2M,2Cに供給可能な構造になっている。ブラック転写ローラ5K、イエロー転写ローラ5Y、マゼンタ転写ローラ5M、及びシアン転写ローラ5Cは、転写ベルト8の裏面から転写ニップにバイアスが印加可能に配置されている。転写ベルト駆動ローラ6、及び転写ベルト従動ローラ7は、転写ベルト8を張架しローラの駆動によって用紙15を搬送可能な構造になっている。
転写ベルトクリーニングブレード11は、転写ベルト8上のトナーを掻き落とせるようになっていて、掻き落とされたトナーが転写ベルトクリーナ容器12に収容される。用紙カセット13は、画像形成装置1に着脱可能に取り付けられ、転写媒体である用紙15が積載される。ホッピングローラ14は、用紙15を用紙カセット13から搬送する。レジストローラ16及び17は、用紙15を転写ベルト8に所定のタイミングで搬送する。定着器18は、用紙15のトナー像を熱と加圧によって定着する。用紙ガイド19は、用紙15を排紙トレー20にフェースダウンで排出する。
レジストローラ16,17の近傍には、用紙検出センサ40が設けられている。この用紙検出センサ40は、接触又は非接触で用紙15の通過を検出するものであり、このセンサ位置から転写ニップまでの距離と用紙搬送スピードの関係から求まる時間より、転写ローラ5K,5Y,5M,5Cが転写を行う時の電源装置による転写バイアス印加タイミングを決定する。
図4は、図3の画像形成装置1における制御回路の構成を示すブロック図である。
この制御回路は、ホストインタフェース部50を有し、このホストインタフェース部50がコマンド/画像処理部51に対してデータを送受信する。コマンド画像処理部51は、LEDヘッドインタフェース部52に対して画像データを出力する。LEDへツドインタフエース部52は、プリンタエンジン制御部53によってヘッド駆動パルス等が制御され、LEDヘッド3K,3Y,3M,3Cを発光させる。
プリンタエンジン制御部53は、用紙検出センサ40からの検出信号等を受信し、高圧制御部60に対して帯電バイアス、現像バイアス、転写バイアス等の制御値を送る。高圧制御部60は、帯電バイアス発生部101と、現像バイアス発生部102と、転写バイアス発生部103とに信号を送る。帯電バイアス発生部101、及び現像バイアス発生部102は、ブラック現像器2K、イエロー現像器2Y、マゼンタ現像器2M、及びシアン現像器2Cの各帯電ローラ36K,36Y,36M,36C及び各現像ローラ34K,34Y,34M,34Cに対してバイアスを印加する。高圧制御部60内の制御部及び転写バイアス発生部103により、本発明の実施例1の電源装置が構成されている。
プリンタエンジン制御部53は、ホッピングモータ54、レジストモータ55、ベルトモータ56、定着器ヒータモータ57、及び各色のドラムモータ58K,58Y,58M,58Cを所定のタイミングで駆動する。定着器ヒータ59は、サーミスタ65の検出値に応じてプリンタエンジン制御部53によって温度制御される。
(電源装置の構成)
図1は、本発明の実施例1における電源装置の概略を示すブロック図である。
この電源装置70は、図4中の高圧制御部60内の制御回路及び転写バイアス発生部103により構成され、各色の転写ローラ5(=5K,5Y,5M,5C)毎に設けられている。各色の電源装置70は、同一の回路構成であるので、以下、1回路のみ説明する。
電源装置70は、プリンタエンジン制御部53から出力される制御信号(例えば、オン/オフ(以下「ON/OFF」という。)信号、及びリセット信号RESET)と、高電圧出力(以下単に「高圧出力」という。)の目標値(例えば、デジタル値9ビット(bit)のデジタル/アナログ変換器(以下「DAC」という。)設定値D53a、及び3.3Vのレンジで出力される9bitの目標電圧V53a)とを入力し、直流(以下「DC」という。)の高電圧を生成して転写ローラ5である負荷ZLへ供給する装置である。プリンタエンジン制御部53は、DAC設定値D53a及び目標電圧V53aを出力するための目標設定手段である可変電圧出力回路(例えば、9bitの分解能を持つDAC)53aと、ON/OFF信号を出力する出力ポートOUT3と、リセット信号RESETを出力する出力ポートOUT4と、DAC設定値D53aを出力する出力ポートOUT5等とを有している。
電源装置70は、一定周波数(例えば、33.33MHz)の基準クロック(以下単に「クロック」という。)CLKを発生する発振器71を有し、この出力側にパルス出力手段(例えば、制御部)72が接続されている。制御部72は、プリンタエンジン制御部53から供給される制御信号(例えば、ON/OFF信号、リセット信号RESET、及びDAC設定値D53a)に基づき、発振器71から供給されるクロックCLKを分周して圧電トランス駆動パルス(以下単に「駆動パルス」という。)S72を出力する回路である。即ち、制御部72は、例えば、高圧制御部60内に設けられ、発振器71から供給されるクロックCLKに同期して動作し、プリンタエンジン制御部53により制御されて駆動パルスS72aを出力する回路である。
制御部72は、クロックCLKを入力する入力ポートCLK_IN、比較結果S78を入力する入力ポートIN1、ON/OFF信号を入力する入力ポートIN2、リセット信号RESETを入力する入力ポートIN3、DAC設定値D53aを入力する入力ポートIN4、駆動パルスS72aを出力する出力ポートOUT1、及び三角波を発生するための4bitのTTL信号S72bを出力する出力ポートOUT2を有している。この制御部72では、入力されるON/OFF信号により、出力ポートOUT1から出力される駆動パルスS72aのON/OFFが制御され、又、入力されるリセット信号RESETにより、出力ポートOUT1に対する出力設定が初期化される。
なお、入力ポートIN2において、ON/OFF信号の入力に代えて、オン・リセットという組合せの信号を入力することにより、入力ポートIN3へのリセット信号RESETの入力を省略することも可能である。又、本実施例1では、プリンタエンジン制御部53内に9bitのDAC53aを設けているが、制御部72側にDACを設け、その9bit信号を制御部72の内部信号とすることも可能である。
制御部72は、例えば、特定の用途向けに複数機能の回路を1つにまとめた集積回路であるエーシック(Application Specific Integrated Circuit、以下「ASIC」という。)、中央処理装置(以下「CPU」という。)を内蔵したマイクロプロセッサ、あるいは、ユーザが独自の論理回路を書き込むことができるゲートアレイの一種であるフィールド・プログラマブル・ゲート・アレイ(Field Programmable Gate Array、以下「FPGA」という。)等により構成されている。
制御部72の出力ポートOUT1と、DC24Vを出力するDC電源73とには、圧電トランス駆動回路74が接続されている。圧電トランス駆動回路74は、スイッチング素子を用いて駆動電圧を出力する回路であり、この出力側に圧電トランス75が接続されている。圧電トランス75は、セラミック等の圧電振動子の共振現象を利用して駆動電圧の昇圧を行い交流(以下「AC」という。)の高圧電圧を出力するトランスであり、この出力側に整流手段(例えば、整流回路)76が接続されている。整流回路76は、圧電トランス75から出力されたACの高電圧をDCの高電圧に変換して負荷ZLへ供給する回路であり、この出力側に出力電圧変換手段77が接続されている。
出力電圧変換手段77は、DCの高電圧を低電圧に変換する回路であり、この出力側に、比較手段である出力電圧比較手段78を介して、制御部72及び三角波発生回路79が接続されている。出力電圧比較手段78は、出力電圧変換手段77から出力されたDCの低電圧と、三角波発生回路79から出力された三角波の電圧とを比較して、この比較結果S78を制御部72の入力ポートIN1へ入力するものである。三角波発生回路79は、制御部60の出力ポートOUT2から出力された4bitのTTL信号S72bにより制御され、プリンタエンジン制御部53内のDAC53aから出力された目標電圧V53aに基づき、この目標電圧V53aの2倍のピーク電圧を有する三角波を発生して出力電圧比較手段78に与える回路である。
なお、図1の電源装置70は、各色の転写ローラ5(=5K,5Y,5M,5C)毎、即ち、チャンネル毎に並置されるが、これらの複数のチャンネルに対して一部を共用する構成にしても良い。例えば、圧電トランス75及び整流回路76等は、複数のチャンネル分必要となるが、発振器71及び制御部72は、1組で共用できる。この場合、制御部72はチャンネル数分の入出力ポートを備えることになる。又、制御部72は、電源装置70内に設けられているが、プリンタエンジン制御部53内の大規模集積回路(以下「LSI」という。)中に設けても良い。
図2は、図1の電源装置70における詳細な構成例を示す回路図である。図5は、図2中の圧電トランス75における出力電圧/周波数の特性図である。
発振器71は、電源71aから供給されるDC3.3Vにより動作して発振周波数33.33MHzのクロックCLKを発生する回路であり、DC3.3Vが印加される電源端子VDD、DC3.3Vが印加される出力イネーブル端子OE、クロックCLKを出力するクロック出力端子CLK_OUT、及びグランド端子GNDを有している。クロック出力端子CLK_OUTは、抵抗71bを介して、制御部72の入力ポートCLK_INに接続されている。
クロックCLKに同期して動作する制御部72において、駆動パルスS72aを出力する出力ポートOUT1には、抵抗72aを介して、圧電トランス駆動回路74が接続され、この圧電トランス駆動回路74にDC電源73が接続されている。DC電源73は、例えば、図示しない低圧電源装置から商用電源であるAC1OOVを変圧整流することにより供給されるDC24Vの電源である。
圧電トランス駆動回路74は、制御部72からの駆動パルスS72aを入力するNPNトランジスタ74b及びPNPトランジスタ74cに抵抗74aを介して24Vが供給されて構成されるゲートドライブ回路と、入力抵抗74dと、共振回路を構成するインダクタ(コイル)74e及びコンデンサ74gと、スイッチング素子(例えば、NチャンネルパワーMOSFET、以下単に「NMOS」という。)74fとにより構成されている。この圧電トランス駆動回路74では、トランジスタ74b,74cからなるゲートドライブ回路と入力抵抗74dとを介してNMOS74fのゲートにパルスが入力されると、このNMOS74aによりDC電源73のDC24Vがスイッチングされ、これがインダクタ74e及びコンデンサ74gからなる共振回路により共振されてピークがAC100V程度の正弦パルス波の駆動電圧が出力される構成になっている。
共振回路の出力側には、圧電トランス75の1次側の入力端子75aが接続され、この2次側の出力端子75bから、NMOS74fのスイッチング周波数に応じて0〜数KVのAC高電圧が出力される構成になっている。2次側の出力端子75bの出力電圧特性は、図5に示すように、周波数によって異なり、NMOS74fのスイッチング周波数により昇圧比が決定される。圧電トランス75は、図5に示すように、周波数fxで最大昇圧比を得、周波数fy付近で昇圧比が最小となる。周波数fzは、スプリアス周波数を示す。本実施例1では、スプリアス周波数fzより低い開始周波数fstartから共振周波数fxより高い周波数fendの範囲にて、周波数を制御する構成になっている。
圧電トランス75の2次側の出力端子75bには、整流手段(例えば、AC/DC変換用の整流回路)76が接続されている。整流回路76は、圧電トランス75の2次側の出力端子75bから出力されたAC高電圧をDC高電圧に変換して出力する回路であり、ダイオード76a,76b及びコンデンサ76cにより構成されている。整流回路76の出力側には、抵抗76dを介して負荷ZLである転写ローラ5が接続されると共に、出力電圧変換手段77が接続されている。
出力電圧変換手段77は、整流回路76のDC高電圧を分圧して低電圧(例えば、DC3.3V以下の低い電圧)に変換する分圧抵抗77a,77bと、その低電圧を保護抵抗77cを介して入力する演算増幅器(以下「オペアンプ」という。)77dからなるボルテージフォロア回路とにより構成されている。この出力電圧変換手段77では、例えば、分圧抵抗77aの抵抗値が200MΩ、分圧抵抗77bの抵抗値が100KΩであり、整流回路76から出力されたDC高電圧を1/2001に分圧している。オペアンプ77dには、DC電源73からDC24Vが印加され、このオペアンプ77dからなるボルテージフォロア回路の出力側に、出力電圧比較手段78が接続されている。
出力電圧比較手段78は、DC電源73からDC24Vが印加される電圧比較器であるコンパレータ78aと、このコンパレータ78aの出力端子をプルアップするDC3.3V電源78b及びプルアップ抵抗78cとにより構成されている。コンパレータ78aは、ボルテージフォロア回路の出力電圧を入力する「−」入力端子と、三角波発生回路79から出力された三角波の電圧を入力する「+」入力端子とを有し、その「−」入力端子の電圧と「+」入力端子の電圧とを比較し、比較結果S78を出力端子から出力して制御部72の入力ポートIN1へ与える回路である。コンパレータ78aの出力端子は、プルアップ抵抗78cを介してDC3.3V電源78bに接続されている。
三角波発生回路79から出力された三角波の電圧がコンパレータ78aの「+」入力端子に入力されると、このコンパレータ78aでは、出力電圧変換手段77の出力電圧と三角波発生回路79の出力電圧とを比較する。
(三角波発生回路79の出力電圧)>(出力電圧変換手段77の出力電圧)
の間は、コンパレータ78aの出力端子が、DC3.3V電源78b及び抵抗77cによりプルアップされてDC3.3V(=高レベル、以下「“H”」という。)となり、この“H”が制御部72の入力ポートIN1に入力される。これに対し、
(三角波発生回路79の出力電圧)<(出力電圧変換手段77の出力電圧)
になると、コンパレータ78aの出力端子が低レベル(以下「“L”」という。)となり、この“L”が制御部72の入力ポートIN1に入力される。
三角波発生回路79は、DC3.3V電源71aから分圧等により作られたDC1.65V電源79aと、4つのコンパレータ79b−1〜79b−4と、プルアップ用の4つの抵抗79c−1〜79c−4と、4つの抵抗79d−1〜79d−4と、5つの分圧抵抗79e−1〜79e−5と、オペアンプ79f、入力抵抗79g及び帰還抵抗79hと、抵抗79i及びコンデンサ79jからなるRCフィルタとを有している。4つの抵抗79d−1〜79d−4は同一抵抗値、更に、5つの抵抗79e−1〜79e−5も同一抵抗値であって抵抗79d−1の1/2の抵抗値である。抵抗79c−1〜79c−4は、抵抗79d−1〜79d−4より低い抵抗値である。
抵抗79d−1〜79d−4及び分圧抵抗79e−1〜79e−5によりR2RタイプのDACが構成され、制御部72の出力ポートOUT2から出力されるTTL信号S72bのデジタル値が例えば0000b〜1111b〜0000bと変化することにより、三角波の電圧を発生する。入力されるTTL信号S72bは、コンパレータ79b−1〜79b−4により、電源79aのDC1.65Vと比較されて、DAC53bから出力された9bit、3.3Vの目標電圧V53aを基準としたR2R出力電圧に変換される。R2R出力電圧は、オペアンプ79fに入力され、抵抗79g,79hにより設定されたゲインで増幅される。増幅された電圧は、抵抗79i及びコンデンサ79jからなるRCフィルタを介して、目標電圧V53aの2倍のピーク値を有する三角波の電圧が出力される。
(電源装置内の制御部の構成)
図6は、図2中の制御部72を示す構成図である。
制御部72は、例えば、ASICにより構成されており、ハードウェア記述言語等により記述されてASIC化されている。これに入力されるクロックCLK及びリセット信号RESETのうち、クロックCLKは同期回路を構成する後述する各回路ブロックに供給され、リセット信号RESETは初期化のために各回路ブロックに供給される。
制御部72は、入力ポートIN1に接続されたアップカウンタ81を有し、このアップカウンタ81に、データラッチ(以下「Dラッチ」という。)82−1及び5bitカウンタ86が接続されている。アップカウンタ81は、コンパレータ78aから出力される比較結果S78の“H”をクロックCLKの立上りパルスによりカウントアップする12bitのカウンタであり、比較結果S78が“L”の間はカウントアップせず、“H”の時のみカウントアップする。又、アップカウンタ81は、5bitカウンタ86のオーバフロー信号overにより0にリセットされ、同様にリセット信号RESETの“L”入力によっても0にクリアされ、“L”が保持されている期間はカウントを停止する機能を有している。このアップカウンタ81の12bit信号は、次段のDラッチ82−1に出力される。
Dラッチ82−1は、5bitカウンタ86から出力されるオーバフロー信号overの入力でアップカウンタ81の12bit信号を保持し、減算器83−1及びDラッチ82−2に保持した12bit信号を出力する回路であり、リセット信号RESETの“L”により12bit値が0にクリアされる。Dラッチ82−2は、5bitカウンタ86のオーバフロー信号overの出力タイミングで、Dラッチ82−1の出力信号を保持し、この保持した値を減算器83−1とテーブルレジスタ84に出力する回路である。減算器83−1は、Dラッチ82−1の上位5bit値からDラッチ82−2の上位5bit値を引いて、5bit値としてテーブルレジスタ84に出力するものである。
テーブルレジスタ84は、減算器83−1の5bit値とDラッチ82−2の12bit値から、テーブル参照により最上位が符号bitの12bit値を加算器85に出力するものである。加算器85は、19bitレジスタ90の値、下位11bitにテーブルレジスタ84の値を加算し、この加算結果19bitの上位9bitをカウンタ上限値レジスタ91及びカウンタ初期値レジスタ92と比較してカウンタ上限値レジスタ91の値より大きい場合には、上位9bitにカウンタ上限値レジスタ91の値をセットし、カウンタ下限値レジスタ92の値より小さい場合には、上位9bitにカウンタ下限値レジスタ92の値をセットし、加算された19bit値を19bitレジスタ90にセットする機能を有している。この加算器85は、タイマ(分周器)89から一定周期で入力されるパルスの立上りエッジに同期して以上の動作を行う。
5bitカウンタ86は、クロックCLKの33.33MHz(周期30nsec)128クロックパルス、即ち3.84μsec毎にカウントアップする5bitのカウンタであり、これにはセレクタ87及び否定ゲート(以下「NOTゲート」という。)88が接続されている。5bitカウンタ86は、カウント値が11111bから00000bに変化する時にオーバフロー信号overをアップカウンタ81、Dラッチ82−1,82−2、及びテーブルレジスタ84に出力するものである。又、5bitカウンタ86は、5bitのうち下位4bit値がセレクタ87及びNOTゲート88に入力され、NOTゲート88を介して反転された信号がセレクタ87に入力される。5bitカウンタ86の最上位bit値は、セレクタ87に入力され、5bitカウンタ86の下位4bit値とこの反転値が交互に三角波発生回路79に出力される。
入力ポートIN4に入力されるDAC設定値D53aは、9bitデータであり、演算器83−1,83−2に入力される。演算器83−1は、DAC設定値D53aの9bit値に応じて19bitレジスタ90にリセット信号RESET入力時に19bitの初期値を設定するものである。演算器83−2は、DAC設定値D53aの9bit値に応じてタイマ(分周器)89のカウント周期を16bitで設定するものである。19bitレジスタ90は、演算器83−1により初期値が設定され、加算器85により周期的に値を更新され、上位9bitを分周セレクタ94にセットし、下位10bitを比較器93に出力するものである。又、19bitレジスタ90は、この上位9bit値を減算器83−2に出力する機能を有している。
減算器83−2は、19bitレジスタ90の上位9bit値から1を減算し、分周セレクタ94に9bit値を出力するものであり、この分周セレクタ94に、比較器93が接続されている。比較器93は、19bitレジスタ90の下位10bit値と10bit数列発生器96の10bit値とを比較し、分周セレクタ94に対して選択信号selectを出力するものである。分周セレクタ94は、比較器93から出力される選択信号selectに応じて、19bitレジスタ90又は減算器83−2の9bit値を分周器95に出力するものである。
分周器95は、分周セレクタ94から出力される9bit値の周期で30%デューティのパルスを出力セレクタ97に出力するものである。出力セレクタ97は、ON/OFF信号が選択信号selectとして入力されると、この選択信号selectに応じて、分周器95からのパルスを駆動パルスS72aとして圧電トランス74に出力するものである。
正確には分周器95は、クロックCLKの立上りでカウントアップする9bitカウンタを備え、分周セレクタ94からの9bit出力値、及び9bit出力値を約30%にした値、正確には10bit出力値の1/4値、1/32値、1/64値の和、即ち分周セレクタ94の9bit出力値をそれぞれ右シフト2bit、右シフト5bit、右シフト6bitした値との比較を行い、分周セレクタ出力値の30%値と等しくなった時に分周器95の出力信号を“L”とし、分周セレクタ94の出力値と等しくなった時に分周器95の出力信号を“H”とすると同時に内部のカウンタを0にクリアする機能を有している。
出力セレクタ97の出力側に接続された10bit数列発生器96は、出力セレクタ97から出力される駆動パルスS72aの立上りエッジをカウントする10bitのカウンタであり、10bitのカウント値を最上位ビットから最下位ビットまでの順番を反転して比較器93に出力する回路である。
(画像形成装置の全体の動作)
図3及び図4において、画像形成装置1は、図示しない外部機器からホストインタフェース部50を介してPDL(Page Description Language、ページ記述言語)等で記述された印刷データが入力されると、この印刷データは、コマンド/画像処理部51によってビットマップデータ(画像データ)に変換され、LEDヘッドインタフェース部52及びプリンタエンジン制御部53へ送られる。プリンタエンジン制御部53により、サーミスタ65の検知値に応じて定着器18内のヒータ59が制御され、定着器18内の熱定着ローラが所定の温度になり、印字動作が開始される。
給紙カセット13にセットされた用紙15は、ホッピングローラ14で給紙される。以降説明する画像形成動作に同期したタイミングで、レジストローラ16,17によって用紙15が転写ベルト8上に搬送される。各色の現像器2K,2Y,2M,2Cにおいて、電子写真プロセスにより、各感光体ドラム32K,32Y,32M,32Cにトナー像が形成される。この時、前記ビットマップデータに応じて各LEDヘッド3K,3M、3Y,3Cが点灯される。各色の現像器2K,2Y,2M,2Cによって現像されたトナー像は、電源装置70から各転写ローラ5K,5Y,5M,5Cに印加された高電圧のDCバイアスにより、転写ベルト8上を搬送される用紙15に転写される。用紙15に4色のトナー像が転写された後、定着器18によって定着されて排紙される。
(電源装置の動作)
先ず、図1の電源装置70における概略の動作を説明する。
カラー画像装置において転写は4出力となるが、4回路とも同じ構成となるので、本実施例1では、1出力の電源装置70について動作を説明する。
プリンタエンジン制御部53内に設けられた9bitのDAC53aは、目標電圧V53aを設定する。例えば、DC高電圧が5KVなら目標電圧V53aは2.5Vである。即ち、9bitのDAC53aなので388(16進数に変換して184H)の値を設定して、DAC53aから2.5Vの目標電圧V53aを三角波発生回路79に出力する。この時、プリンタエンジン制御部53は、出力ポートOUT3から制御部72へ出力するON/OFF信号をOFFにすると共に、出力ポートOUT4から制御部72へリセット信号RESETを出力して、制御部72をリセットする。
制御部72は、プリンタエンジン制御部53からのON/OFF信号に従って、発振器71から出力されるクロックCLKを分周した駆動パルスS72aを圧電トランス駆動回路74に出力する。制御部72は、出力電圧比較手段78から入力される比較結果S78の状態によって分周比を変化させる。圧電トランス駆動回路74は、DC電源73から供給されるDC24Vを、駆動パルスS72aによりスイッチングして駆動電圧を生成し、圧電トランス75の1次側に与える。これにより、圧電トランス75の1次側が駆動されて2次側からAC高電圧が出力され、これが整流回路76によって整流されてDC高電圧が転写ローラ5である負荷ZLへ供給される。出力電圧変換手段77は、整流回路76から出力されたDC高電圧を例えば1/2001の電圧に変換し、出力電圧比較手段78に与える。
三角波発生回路79は、制御部72の出力ポートOUT2から出力された4bitのTTL信号S72bと、DAC53aから出力された2.5Vの目標電圧V53aとを入力し、その4bitのTTL信号S72bの値を、例えば、0000b、0001b、0010b、0011b、0100b、0101b、0110b、0111b、1000b、1001b、1010b、1011b、1100b、1101b、1110b、1111b、1111b、1110b、1100b、1011b、1010b、1001b、1000b、0111b、0110b、0101b、0100b、0011b、0010b、0001b、0000bと変化させることにより、目標電圧V53aの2倍の振幅(ピーク値)を持つ三角波の電圧を発生し、出力電圧比較手段78に与える。
出力電圧比較手段78は、三角波発生回路79から出力された目標電圧V53aの2倍の振幅の三角波の電圧と、出力電圧変換手段77の出力電圧とを比較し、この比較結果S78を制御部72の入力ポートIN1に与える。この出力電圧比較手段78では、目標電圧V53aより出力電圧変換手段77の出力電圧が低い場合には、TTLレベルで“H”を生成し、出力電圧変換手段77の出力電圧が目標電圧V53aより高くなると、“L”を生成し、三角波の発生周期のパルス幅変調(以下「PWM」という。)波形の比較結果S78を制御部72の入力ポートIN1に出力する。出力電圧変換手段77の出力電圧がほぼ目標電圧V53aになった時は、PWM波形のデューティが50%となる。このような比較結果S78により、制御部72の分周比が変化する。
なお、本実施例1では、三角波発生回路79により、デジタルによる階段状の三角波を発生させているが、アナログの積分回路等によっても実現可能である。
図7及び図8は、図2の電源装置70における動作波形図である。
この図7及び図8を参照しつつ、図2の電源装置70における詳細な動作を説明する。
プリンタエンジン制御部53は、出力ポートOUT4から出力するリセット信号RESETを“L”にして,制御部72における出力ポートOUT1の種々の設定をリセットする。このリセット信号は、“L”trueの信号である。このリセット動作により、出力ポートOUT1出力の分周比等の値が初期値となる。
プリンタエンジン制御部53内のDAC53aは、高圧出力の目標値である目標電圧V53aを出力する。例えば、高圧出力が5KVの場合には3.229Vを出力する。この場合、3.3V、9bitのDAC53bであるので、内部の所定のレジスタに1F4Hを設定する。制御部72は、出力ポートOUT2から、4bitのTTL信号S72bの値(例えば、0000b、0001b、0010b、0011b、0100b、0101b、0110b、0111b、1000b、1001b、1010b、1011b、1100b、1101b、1110b、1111b、1111b、1110b、1101b、1100b、1011b、1010b、1001b、1000b、0110b、0101b、0100b、0011b、0010b、0001b、0000b)を、三角波発生回路79内のコンパレータ79b−1〜79b−4に出力する。各ンパレータ79b−1〜79b−4は、DC電源79aのDCl.65Vと4bitのTTL信号S72bの値とを比較し、TTL信号72bが“H”の場合にはオープンコレクタ出力となり、TTL信号72bが“L”の場合には“L”を出力する。
三角波発生回路79内の抵抗79c−1〜79c−4と抵抗79d−1〜79d−4及び79e−1〜79e−5の抵抗値比は1:10:5であり、コンパレータ79b−1〜79b−4がオープンコレクタ出力時は、このコンパレータ79b−1〜79b−4の出力端子が目標電圧V53aでプルアップされているので、抵抗79d−1〜79d−4に約3.115Vの電圧が印加される。TTL信号S72bの値が1111bの時は、オペアンプ79fの「+」入力端子には1.402Vの電圧が印加され、抵抗79g及び79hによるゲインにより増幅され、このオペアンプ79fの出力端子から5.0Vが出力される。各抵抗79d−1〜79d−4及び79e−1〜79e−5は、R2RタイプのDACを構成しているので、TTL信号S72bの値を増減することにより、ステップ状の三角波の電圧がオペアンプ79fから出力される。この出力電圧は、抵抗79i及びコンデンサ79jからなるRCフィルタにより、三角波に整形される。この時のDAC53aから出力される目標電圧V53aは、128クロックサイクル(即ち、3.84μsec)毎に変化するので、三角波の周期は122.88μsecとなる。
プリンタエンジン制御部53は、DAC53aから目標電圧V53aを出力した後、制御部72のリセットを解除するために、出力ポートOUT4から出力するリセット信号RESETを“H”に切り替える。制御部72はリセットが解除されると、初期値にて入力ポートCLK_INから入力されるクロックCLKを初期値の分周比、ONデューティ30%で分周する。但し、プリンタエンジン制御部53の出力ポートOUT3から出力されるON/OFF信号が“L”の間は、出力ポートOUT1からは分周された駆動パルスS72aが出力されず、出力ポートOUTlの出力は“L”に保持される。
制御部72の入力ポートCLK_INには、抵抗71bを介して発振器71が接続されている。発振器71は、電源71aから電源端子VDDとアウトプットイネーブル端子OEにDC3.3Vが供給され、電源投入直後から発振周波数33.33MHz、周期30nsecのクロックCLKをCLK端子から出力する。
制御部72の出力ポートOUT1が“L”に保持されている間は、圧電トランス駆動回路74内のNPNトランジスタ74bがOFFしているので、NMOS74fもOFFしている。そのため、圧電トランス75の1次側の入力端子75aには、24V電源73から供給されるDC24Vがそのまま印加される。この状態では、DC24V電源73の電流値はほぼ0であり、圧電トランス75も振動しないので、圧電トランス75の2次側の出力端子75bも0Vであり、出力電圧変換手段77内のオペアンプ77dの出力電圧は“L”である。
出力電圧比較手段78内のコンパレータ78aは、前記状態では「+」入力端子に0〜5.0Vの三角波、更に、「−」入力端子にはオペアンプ78aの“L”が入力されている。そのため、オペアンプ78aの出力端子は、電源78bでプルアップされたDC3.3Vとなっており、制御部72の入力ポートIN1には“H”が入力される。
次に、プリンタエンジン制御部53は、所定のタイミングで出力ポートOUT3から出力するON/OFF信号を“H”にし、高圧出力をON状態にする。制御部72は、ON/OFF信号が入力される入力ポートIN2が“H”になると、初期値にて分周した駆動パルスS72aを出力ポートOUT1から出力する。この駆動パルスS72aにより、圧電トランス駆動回路74内のNPNトランジスタ74b及びPNPトランジスタ74cからなるゲートドライブ回路を介して、NMOS74fがスイッチングされ、インダクタ74eとコンデンサ74g及び圧電トランス75により、この圧電トランス75の1次側入力端子75aには、図7に示すような数十Vの正弦パルスが印加される。
これにより、圧電トランス75が振動し、2次側出力端子75bから昇圧されたAC高電圧が発生する。このAC高電圧は、整流回路76により整流されてDC電圧になり、これが出力電圧変換手段77内の200MΩの抵抗77a及び100KΩの抵抗77bにより分圧される。そして、保護抵抗77c及びオペアンプ78aを通して出力電圧比較手段78内におけるコンパレータ78aの「−」入力端子に入力される。コンパレータ78aは、「+」入力端子に入力された三角波発生回路79の出力電圧と、出力電圧変換手段77の出力電圧とを比較し、三角波周期の矩形波の比較結果S78を出力し、制御部72の入力ポートIN1に入力する。矩形波の比較結果S78におけるONディユーティは、高圧出力0V時に100%となり、目標電圧V53aである5KVにて50%となる。更に、目標電圧V53aを超えて10KVとなった時に0%となる。
制御部72は、出力ポートOUT2から出力する4bitのTTL信号S72bの出力周期にて、入力ポートIN1から入力される比較結果S78の入力レベルの“H”時間をカウントし、前記デューティが50%となるように出力ポートOUT1から出力する駆動パルスS72aを制御する。
(電源装置内の制御部の動作)
電源装置70内における図6に示す制御部72の動作を説明する。
先ず、入力ポートIN3からリセット信号RESETが入力されて、各カウンタ値等が初期化される。9bitのDAC設定値D53aが入力ポートIN4から入力されると、そのDAC設定値D53aが演算器83−1,83−2に供給される。9bitのDAC設定値D53aは、0〜511であり、高圧出力0V〜5110Vに対応する。演算器83−1は、9bitのDAC設定値D53aの上位4bit(即ち、目標電圧V53aの1/32の値)を275に加算して、カウンタ下限値レジスタ92に設定する。例えば、目標電圧V53aが5KVの場合には、9bitのDAC設定値D53aは500となるので、275+15=290分周値がカウンタ下限値レジスタ92に設定される。
リセット信号RESETが“L”から“H”に切り替わる時に、19bitレジスタ90は下位10bitを0にクリアされ、上位9bitに、演算器83−1から出力される前記分周比(例えば、5KVを目標電圧V53aとした場合には290)がセットされる。演算器83−2は、9bitのDAC設定値D53aを4倍、即ち、下位2bitに00bを付加した11bit値に240を加算し、タイマ(分周器)89にセットする。タイマ(分周器)89は、例えば、5KVの目標電圧設定時には、9bitのDAC設定値V53aが500となるので、2240サイクル(即ち、67.2μsec)毎に加算器85にパルスを出力する。又、例えば、1KVの目標電圧設定時には、9bitのDAC設定値V53aが100となるので、640サイクル(即ち、19.2μsec)毎に加算器85にパルスを出力する。
5bitカウンタ86は、クロックCLKの128サイクル毎にカウントアップする5bitのカウンタであり、セレクタ87とNOTゲート88により、0〜15、15〜0のTTL信号S72bを三角波発生回路79に出力させる。これにより、三角波発生回路79は、4096サイクル(即ち、122.88μsec周期)の三角波を生成する。
19bitレジスタ90は、上位9bitを分周比として分周セレクタ94及び減算器83−2に出力する。減算器83−2は、前記上位9bit値から1を引いた値を、分周セレクタ94に出力する。分周セレクタ94は、比較器93から出力される選択信号selectによって、19bitレジスタ90の上位9bit又は前記9bit値から1を引いた値を選択し、分周器95に出力する。分周器95は、分周セレクタ75から出力される9bitの分周比の値によってクロックCLKを分周し、約30%のONデューティパルスを出力する。分周セレクタ96によって分周比が1異なるパルスを組み合わせ、単位時間当たりの平均分周比を少しづつ変化させることにより、出力セレクタ97から出力される駆動パルスS72aの駆動周波数を制御する。
出力セレクタ97は、ON/OFF信号を選択信号selectとして入力し、そのON/OFF信号が“L”の場合は、グランドGND電位の“L”を選択し、ON/OFF信号が“H”の場合は、分周器95から出力されるパルスを選択し、駆動パルスS72aを出力する。この駆動パルスS72aにより、圧電トランス駆動回路74を介して圧電トランス75が駆動され、AC高電圧が出力される。図7に、三角波発生回路79から出力される三角波の電圧と、駆動パルスS72aの波形図が示されている。
出力セレクタ97から出力される駆動パルスS72aは、10bit数列発生器96にも入力される。10bit数列発生器96は、出力セレクタ97から出力される駆動パルスS72aの立上りエッジをカウントする10bitのカウンタで構成され、このカウント値における各bitの上位下位を反転した値を比較器93に出力する。即ち、10bit数列発生器96は、10bitカウンタのbit0〜bit9をbit0→bit9、bit1→bit8、bit2→bit7、bit3→bit6、bit4→bit5、bit5→bit4、bit6→bit3、bit7→bit2、bit8→bitl、bit9→bit0として出力する。例えば、カウント値が000H、001H、002H、003H、004H、・・・、3FEH、3FFHと変化する場合に、比較器93に入力される10bit数列は、000H、200H、100H、300H、080H、・‥、1FFH、3FFHとなる。
比較器93は、10bit数列発生器96の10bit値と、19bitレジスタ90の下位10bitとを比較し、比較結果が
19bitレジスタ90下位10bit>10bit数列発生器96の出力値
の場合は、この比較結果に応じた選択信号selectを分周セレクタ94に出力する。これにより、分周セレクタ94は、19bitレジスタ90の上位9bit値を選択して分周器95に出力する。これに対し、比較結果が
19bitレジスタ90下位10bit≦10bit数列発生器96の出力値
の場合は、前記選択信号selectを反転して分周セレクタ69に出力する。これにより、分周セレクタ69は、減算器83−2の9bit値を選択して分周器95に出力する。このような比較及び選択動作により、分周器95から出力セレクタ97を介して出力される駆動パルスS72aの分周比は、1024パルス出力の平均で次式(1)の値となる。
駆動パルスS72aの分周比=
{(19bitレジスタ90の上位9bit)−1)+
{(19bitレジスタ90の下位10bit)/1024}・・・(1)
又、10bit数列発生器96により発生される数列の並びにより、19bitレジスタ90の上位9bitの分周比と、減算器83−2に設定された前記値より1少ない分周比とが、双方共に連続する割合が少なくなり、1024パルス周期より短い時間であっても式(1)の値に近い分周比を得る。
例えば、19bitレジスタ90の下位10bitが10_0000_0000b(512)の場合、比較器93から分周セレクタ94に入力される選択信号selectは、駆動パルスS72aの出力毎に交互に切り替わり、分周比の平均値の小数部0.5(512/1024)に対して平均周波数を得るパルス数は2パルスとなる。
アップカウンタ81は、12bitのカウンタであり、クロックCLKに同期してコンパレータ出力である比較結果S78が“H”の時に、カウントアップを行う。このアップカウンタ81のカウント値は、5bitカウンタ86がオーバフローした時に出力されるオーバフロー信号overの立上りエッジでリセット(RESET)される。5bitカウンタ86は、前記の通りクロックCLKの128パルス周期にてカウントアップするので、クロックCLKの4096クロック周期に、アップカウンタ81がリセット(RESET)されることとなる。
アップカウンタ81のカウント値は、前記5bitカウンタ86のオーバフロー時に、Dラッチ82−1,82−2に順次保持される。これにより、アップカウンタ81の直前のカウント値がDラッチ82−1に保持され、その前の周期のカウント値がDラッチ82−2に保持される。この関係が図8に示されている。
図8に示すように、出力電圧変換手段88の出力電圧と、三角波発生回路79から出力された三角波の電圧とが、出力電圧比較手段78内のコンパレータ78aヘ入力され、このコンパレータ78aから出力される比較結果S78のPWM周期を、アップカウンタ81がカウントする。Dラッチ82−1には直前のカウント値が保持され、Dラッチ82−2にはその前のカウント値が保持される。更にDラッチ82−1は、保持した値の上位5bitを減算器83−1に出力する。同様にDラッチ82−2も、保持した値の上位5bitを減算器83−1に出力する。
減算器83−1は、Dラッチ82−1の上位5bitからDラッチ82−2の上位5bitを引いた値を、5bit値でテーブルレジスタ84に出力する。この時、
(Dラッチ82−1の上位5bit値)<(Dラッチ82−2の上位5bit値)
であれば、減算器83−1は0(00000b)をテーブルレジスタ84に出力する。テーブルレジスタ84は、減算器83−1の5bit出力とDラッチ82−2の12bit出力からテーブルを参照して、加算器85に12bit値を出力する。
図9−1及び図9−2は、図6中のDラッチ82−1,82−2、減算器83−1及びテーブルレジスタ84における入出力の関係を示すフローチャートである。
この図9−1及び図9−2のフローチャートは、動作説明のために一例として示したものであり、回路で実現する場合には各Dラッチ82−1,82−2出力に対する変数Bの値は、同時並列処理可能である。本実施例1では、テーブルレジスタ84の値の更新が高速である必要はないので、フローチャートの如く、シーケンシャルに処理しても構わない。テーブルレジスタ84の更新は、5bitカウンタ86のオーバフロー信号overの検出毎に行う。よって、Dラッチ82−2、減算器83−1の更新直前の値が用いられる。以下、図9−1及び図9−2のフローチャートを説明する。
図9−1及び図9−2のフローチャートでは、ステップS1〜S52の処理が行われる。 先ず、ステップS1で処理が開始されると、ステップS2において、演算器83−1の5bit出力が6より大きいか否かが判定され、大きければ(Y)、ステップS3へ進み、そうでなければ(N)、ステップS4ヘ進む。ステップS3において、変数Aに1を代入する。この場合、変数は3bitのレジスタである。ステップS4において、下記の条件の通り、変数Aに{7−(演算器83−1出力)}を代入する。
演算器83−1出力=0:変数A=7
演算器83−1出力=1:変数A=6
構算器83−1出力=2:変数A=5
演算器83−1出力=3:変数A=4
演算器83−1出力=4:変数A=3
演算器83−1出力=5:変数A=2
演算器83−1出力=6:変数A=1
この条件以外は、ステップS3で設定した通りとなる。
ステップS5において、Dラッチ82−2出力は27以上か否かが判定され、27以上であれば(Y)、ステップS6へ進み、、そうでなければ(N)、ステップS7へ進む。ステップS6において、変数Bに1024を代入する。変数Bは符号付き12bitレジスタであり、2047〜−2048のレンジを保持する。ステップS7において、Dラッチ82−2出力は26か否かが判定され、26であれば(Y)、ステップS8へ進み、そうでなければ(N)、ステップS9へ進む。ステップS8において、変数Bに512を代入する。ステップS9において、Dラッチ82−2出力は25か否かが判定され、25であれば(Y)、ステップS10へ進み、そうでなければ(N)、ステップS11へ進む。ステップS10において、変数Bに256を代入する。ステップS11において、Dラッチ82−2出力は24か否かが判定され、24であれば(Y)、ステップS12へ進み、そうでなければ(N)、ステップS13へ進む。
ステップS12において、変数Bに128を代入する。ステップS13において、Dラッチ82−2出力は23か否かが判定され、23であれば(Y)、ステップS14へ進み、そうでなければ(N)、ステップS15へ進む。ステップS14において、変数Bに(64×A)を代入し、変数BにステップS3,S4で決定された変数Aの値を乗算して入力する。ステップS15において、Dラッチ82−2出力は22か否かが判定され、22であれば(Y)、ステップS16へ進み、そうでなければ(N)、ステップS17へ進む。ステップS16において、変数Bに(32×A)を代入する。ステップS17において、Dラッチ82−2出力は21か否かが判定され、21であれば(Y)、テップS18へ進み、そうでなければ(N)、ステップS19へ進む。ステップS18において、変数Bに(16×A)を代入する。ステップS19において、Dラッチ82−2出力は20か否かが判定され、20であれば(Y)、ステップS20へ進み、そうでなければ(N)、ステップS2lへ進む。
ステップS20において、変数Bに(8×A)を代入する。ステップS21において、Dラッチ82−2出力は19か否かが判定され、19であれば(Y)、ステップS22へ進み、そうでなければ(N)、ステップS23へ進む。ステップS22において、変数Bに(4×A)を代入する。ステップS23において、Dラッチ82−2出力は18か否かが判定され、18であれば(Y)、ステップS24へ進み、そうでなければ(N)、ステップS25へ進む。ステップS24において、変数Bに(3×A)を代入する。ステップS25において、Dラッチ82−2出力は17か否かが判定され、17であれば(Y)、ステップS26へ進み、そうでなければ(N)、ステップS27へ進む。ステップS26において、変数Bに(2×A)を代入する。ステップS27において、Dラッチ82−2出力は16かが判定され、16であれば(Y)、ステップS28へ進み、そうでなければ(N)、ステップS29へ進む。
ステップS28において、変数Bに(1×A)を代入する。ステップS29において、Dラッチ82−2出力は15か否かが判定され、15であれば(Y)、ステップS30へ進み、そうでなければ(N)、ステップS31へ進む。ステップS30において、変数Bに(−1)を代入する。ステップS31において、Dラッチ82−2出力は14か否かが判定され、14であれば(Y)、ステップS32へ進み、そうでなければ(N)、ステップS33へ進む。ステップS32において、変数Bに(−2)を代入する。ステップS33において、Dラッチ82−2出力は13か否かが判定され、13であれば(Y)、ステップS34へ進み、そうでなければ(N)、ステップS35へ進む。ステップS34において、変数Bに(−4)を代入する。ステップS35において、Dラッチ82−2出力は12かが判定され、12であれば(Y)、ステップS36へ進み、そうでなければ(N)、ステップS37へ進む。
ステップS36において、変数Bに(−8)を代入する。ステップS37において、Dラッチ82−2出力は11か否かが判定され、11であれば(Y)、ステップS38へ進み、そうでなければ(N)、ステップS39へ進む。ステップS38において、変数Bに(−16)を代入する。ステップS39において、Dラッチ82−2出力は10か否かが判定され、10であれば(Y)、ステップS40へ進み、そうでなければ(N)、ステップS41へ進む。ステップS40において、変数Bに(32)を代入する。ステップS41において、Dラッチ82−2出力は9か否かが判定され、9であれば(Y)、ステップS42へ進み、そうでなければ(N)、ステップS43へ進み。ステップS42において、変数Bに(−64)を代入する。ステップS43において、Dラッチ82−2出力は8か否かが判定され、8であれば(Y)、ステップS44へ進み、そうでなければ(N)、ステップS45へ進む。
ステップS44において、変数Bに(−128)を代入する。ステップS45において、Dラッチ82−2出力は7か否かが判定され、7であれば(Y)、ステップS46へ進み、そうでなければ(N)、ステップS47へ進む。ステップS46において、変数Bに(−256)を代入する。ステップS47において、Dラッチ82−2出力は6か否かが判定され、6であれば(Y)、ステップS48へ進み、そうでなければ(N)、ステップS49へ進む。ステップS48において、変数Bに(−512)を代入する。ステップS49において、変数Bに(−1024)を代入する。Dラッチ82−2出力が0〜5の場合、ステップS50において、Dラッチ82−2の12bit出力が7F0hex〜810hexか否かが判定され、そうであれば(Y)、ステップS51へ進み、そうでなければ(N)、ステップS52へ進む。ステップS51において、変数Bに0を代入し、ステップS52にて処理を終了する。
以上説明したように、図6のテーブルレジスタ84には12bit値が設定される。ステップS50,S51に示すように、三角波との比較結果S78のPWMデューティが50%付近においては、加減算を行わないように0を設定する。テーブルレジスタ84の12bit値は、加算器85に出力される。
加算器85は、タイマ(分周器)89から入力される信号の立上りエッジで加算を行う。タイマ(分周器)89は、演算器83−2から出力される16bitの前記信号周期にて動作する。加算器85は、19bitレジスタ90の19bit値に、テーブルレジスタ84から出力された12bit符号付きデータを19bitに拡張して加算する。テーブルレジスタ84の更新周期と加算器85の加算周期とが異なるが、加算器85が前回と同じテーブルレジスタ値を用いるのみで問題はない。
又、加算器85は、カウンタ上限値レジスタ91とカウンタ下限値レジスタ92の2つのレジスタの値と加算結果を比較する。カウンタ上限値レジスタ91の9bit値と加算器85の加算結果19bitの上位9bitとを比較して、カウンタ上限値を超えている場合には、カウンタ上限値9bitを加算結果19bitの上位9bitと置き換える。置き換えた19bit値を19bitレジスタ90に設定する。同様に、カウンタ下限値レジスタ92の9bit値と、加算器85の加算結果19bitの上位9bitとを比較して、カウンタ下限値より小さい場合には、加算結果19bitの上位9bitとカウンタ下限値9bitを置き換える。置き換えた19bit値を19bitレジスタ90に設定する。
本実施例1では、カウンタ上限値9bitは12Ehex(302dec)、カウンタ下限値9bitは113hex(275dec)である。なお、カウンタ上限値レジスタ91、カウンタ下限値レジスタ92は、本実施例1では、制御部72内に固定値で保持されている構成であるが、書き換え可能なランダム・アクセス・メモリ(以下「RAM」という。)に設定される値として、プリンタエンジン制御部53から設定される構成にしても良い。
19bitレジスタ90は、リセット時、演算器83−1により19bit値を設定される。演算器83−1は、DAC設定値D53aの9bit値に対して次式(2)の演算を行う。
275×1024+(目標電圧値信号)×32・・・(2)
例えば、目標電圧5KVで、DAC設定値D53aが500の場合に、297600dec、48A80hexが設定される。19bitレジスタ90中、上位9bitが122hex、290decで、下位10bitが280hex、640decとなる。
以上説明したように、高圧出力と目標電圧V53aとの差分が大きい時は分周比変化幅を大きくし、差分が小さくなった時は分周比変化を小さくすることにより、安定した定電圧制御と速い立上りが両立できる。更に、目標電圧到達前の単位時間当たりの出力電圧変化幅によってゲインを変更することにより、オーバシュートなく、早い立上りが可能になる。
(実施例1の変形例)
本実施例1では、前述した変形例の他に、更に、以下の(a)〜(j)のような変形例を採用することも可能である。
(a) リセット信号RESETとON/OFF信号を設けているが、ON/OFF信号の“L”時をリセット信号RESETとしても良い。
(b) クロックCLKの周波数は33.33MHzとしたが、他の周波数であっても構わない。分周比を変化させるパルスを10bit、即ち1024個の組としたが、本実施例1の10bitより小さな値(例えば、6bit、7bit、8bit、9bit等)もしくは大きな値(例えば、11bit、12bit等)でも良い。
(c) 共振周波数が約110kHz、駆動周波数の範囲110〜130KHzの圧電トランス75を用いたが、それよりサイズの小さい駆動周波数が高い圧電トランスを使用しても良いし、サイズの大きな駆動周波数の低い圧電トランスを用いても良い。
(d) 駆動周波数の上下限を設定するカウンタ上限値レジスタ91及びカウンタ下限値レジスタ92のカウンタ値を固定値として制御部72内に持たせているが、プリンタエンジン制御部53から送信して設定するようにしても良い。又、固定値ではなく、個々の圧電トランス75の特性を測定して不揮発性メモリ等にリミット値を記憶させて利用しても良い。
(e) 圧電トランス75の駆動開始周波数を固定値として制御部72内に持たせているが、目標電圧V53aを設定するDAC設定値D53aに応じて可変とし、プリンタエンジン制御部53から制御部72へ送信させても良い。
(f) 圧電トランス75を駆動する制御部72を電源装置70内に設けているが、プリンタエンジン制御部53のLSI等内に組み込むことも可能である。
(g) 転写高圧回路1回路として説明したが、同じ回路を並置することにより、複数チャンネルの制御をすることは容易である。カラー画像形成装置では通常4チャンネルの転写高圧チャンネルを有するが、本実施例1の構成においては、高圧出力ON/OFF時のみプリンタエンジン制御部53からの信号を切り替えるのみで、プリンタエンジン制御部53に通常使用されるマイクロプロセッサ又はLSI等に特殊な物を必要としない。更に、転写以外の高圧出力全てを圧電トランス75による回路で構成した場合でも、各回路の部品定数等をそれぞれに最適なものを選択すれば、容易に10〜20チャンネル程度の構成にすることも可能である。
(h) 出力可変の転写高圧回路を構成するために、目標設定手段としてDAC53aを用いて説明したが、出力可変の必要ない高圧出力に使用する場合には、ツェナーダイオードや抵抗分圧による定電圧回路等を目標設定手段として三角波発生回路79内のコパレータ79b−1〜79b−4に入力する構成としても良い。
(i) 本実施例1では、正バイアスの回路について説明したが、負バイアスの回路でも、出力電圧変換手段77でオペアンプ77dの反転増回路等を用いることにより、容易に実現可能である。
(j) 三角波発生回路79と出力電圧比較手段7との比較結果S78が、目標電圧V53aで50%のデューティのPWMとなるようにしたが、三角波の電圧を最大の目標電圧V53aに対応した一定のピークのものとして、テーブルレジスタ84にDAC設定値D53aを入力する構成をとって、目標電圧V53aでのPWMデューティが異なるものとして構成しても良い。
(実施例1の効果)
本実施例1によれば、次の(1)〜(3)のような効果がある。
(1) 本実施例1によれば、圧電トランス75の2次側出力電圧を整流したDC高電圧を出力電圧変換手段77で降圧したDC低電圧と、目標設定手段であるDAC53aによる三角波発生回路79から出力される三角波の電圧とを、出力電圧比較手段78内のコンパレータ78aにより比較し、この比較結果S78の矩形波デューティに応じて分周比及び分周比変化幅を制御するようにしている。そのため、低い高圧出力から圧電トランス75の共振周波数に近い高い高圧出力まで、速い立上りと定電圧制御の両立が可能となる。しかも、広い出力範囲を得ることができるので、環境によらず安定した出力が可能となり、更に、画像形成装置1において濃度段差や横筋のない安定した画像を得ることができる。
(2) 駆動パルスS72a、及びコンパレータ出力である比較結果S78共にデジタル信号とすることにより、LSI等の集積化した回路により実現可能となり、部品点数を大幅に削減できる。更に、圧電トランス75の共振周波数以下に駆動周波数が変化しないように、カウンタ上限値レジスタ91及びカウンタ下限値レジスタ92からなる分周比リミッタを設けたので、瞬間的な負荷変動等によって駆動周波数が共振周波数より低い周波数に制御されることによって高圧出力が低い電圧に制御されてしまうという問題もなくなる。
(3) 駆動パルス発生、及び周波数制御をCPUのプログラムコード等を用いずに実現したので、多チャンネル化しても安定した定電圧制御が可能となる。更に、分周セレクタ69等により、分周比の異なるパルスを混合させることにより、平均周波数分解能を位相同期回路(PLL)等の逓倍回路を使うよりも容易に高くすることが可能となる。
本発明の実施例2では、実施例1における図3の画像形成装置1及び図4の制御回路の構成と同様であり、実施例1における図1及び図2の電源装置70と構成が異なるので、以下、本実施例2の電源装置について説明する。
(電源装置の構成)
図10は、本発明の実施例2における電源装置の概略の構成を示すブロック図であり、実施例1の電源装置を示す図1中の要素と共通の要素には共通の符号が付されている。
本実施例2の電源装置70Aは、実施例1と同様に、各色の1回路のみが示されており、実施例1の制御部72及び出力電圧比較手段78に代えて、これらとは異なる構成の制御部72A及び2つの比較手段(例えば、第1、第2の出力電圧比較手段)78−1,78−2が設けられている。その他の構成は、実施例1と同様である。
本実施例2の制御部72Aは、発振器71から供給されるクロックCLKに同期して動作し、プリンタエンジン制御部53により制御されて駆動パルスS72aを出力する回路であり、実施例1と同様に、クロックCLKを入力する入力ポートCLK_IN、ON/OFF信号を入力する入力ポートIN2、リセット信号RESETを入力する入力ポートIN3、DAC設定値D53aを入力する入力ポートIN4、第1の比較結果S78−1を入力する入力ポートIN1−1、駆動パルスS72aを出力する出力ポートOUT1、及び4bitのTTL信号S72bを出力する出力ポートOUT2を有する他に、新たに、第2の比較結果S78−2を入力する入力ポートIN1−2が追加されている。この制御部72Aは、実施例1と同様に、ASIC、CPUを内蔵したマイクロプロセッサ、あるいはFPGA等により構成されている。
第1の出力電圧比較手段78−1は、実施例1の出力電圧比較手段78と同様に、三角波発生回路79から出力された目標電圧V53aの2倍の振幅の三角波の電圧と、出力電圧変換手段77の出力電圧とを比較し、この第1の比較結果S78−1を制御部72Aの入力ポートIN1−1に与えるものである。追加された第2の出力電圧比較手段78−2は、出力電圧変換手段77の出力電圧と目標電圧V53aとを比較して、この第2の比較結果S78−2を制御部72Aの入力ポートIN1−2へ入力するものである。
図11は、図10の電源装置70Aにおける詳細な構成例を示す回路図であり、実施例1を示す図2中の要素と共通の要素には共通の符号が付されている。
第1の出力電圧比較手段78−1は、実施例1の出力電圧比較手段78と同様に、DC電源73からDC24Vが印加される電圧比較器であるコンパレータ78a−1と、このコンパレータ78a−1の出力端子をプルアップするDC3.3V電源78b及びプルアップ抵抗78c−1とにより構成されている。コンパレータ78a−1は、ボルテージフォロア回路の出力電圧を入力する「−」入力端子と、三角波発生回路79から出力された三角波の電圧を入力する「+」入力端子とを有し、その「−」入力端子の電圧と「+」入力端子の電圧とを比較し、第1の比較結果S78−1を出力端子から出力して制御部72Aの入力ポートIN1−1へ与える回路である。コンパレータ78a−1の出力端子は、プルアップ抵抗78c−1を介してDC3.3V電源78bに接続されている。
第2の出力電圧比較手段78−2は、2つのオペアンプ78a−2,78d−2、3つの抵抗78b−2,78c−2,78e−2、及びコンパレータ78d−2を有している。オペアンプ78b−2及び抵抗78b−2,78c−2は、ボルテージフォロワ回路の出力電圧を分圧し、DAC53aから出力される目標電圧V53aを三角波発生回路79の出力ピーク電圧の2分の1の電圧を出力する回路である。コンパレータ78d−2は、出力電圧変換手段77の出力電圧とオペアンプ78a−2の出力電圧とを比較して出力する回路である。このコンパレータ78d−2の出力端子は、抵抗78e−2を介して3.3V電源78bによりプルアップされる構成になっている。その他の構成は、実施例1と同様である。
(電源装置内の制御部の構成)
図12は、図11中の制御部72Aを示す構成図であり、実施例1の制御部72を示す図6中の要素と共通の要素には共通の符号が付されている。
本実施例2の制御部72Aでは、実施例1の制御部72におけるアップカウンタ81、テーブルレジスタ84、加算器85、及び比較器93に代えて、第1のアップカウンタ81−1、テーブルレジスタ84A、加算器85A、及び第1の比較器93−1が設けられ、更に、第2のアップカウンタ81−2、第3のDラッチ82−3、及び第2の比較器93−2が追加されている。
アップカウンタ81−1及び比較器93−1は、実施例1のアップカウンタ81及び比較器93と同様のものである。アップカウンタ81−2は、入力ポートIN1−2から入力される比較結果S78−2が“H”の期間、クロックCLKをカウントする9bitのカウンタであり、出力セレクタ97から出力される駆動パルスS72aの立上りでカウント値が0にリセットされ、このアップカウンタ81−2の9bitカウント値が、Dラッチ82−3に出力される構成になっている。Dラッチ82−3は、出力セレクタ97から出力される駆動パルスS72aの立上りで、アップカウンタ81−2の9bitカウント値をラッチし、このラッチした9bitカウント値を第2の比較器93−2に出力するものである。
比較器93−2は、Dラッチ82−3から出力される9bitカウント値と、分周セレクタ94の9bit出力値を1/2にした値(即ち、分周セレクタ94の9bit値を1bit右シフトして最上位bitに0を加えた9bit値)とを比較し、(Dラッチ82−3出力値>分周セレクタ97出力値)の場合には、比較結果として1bitの“H”を、そうでない場合には、比較結果として1bitの“L”を、加算器85Aに出力する回路である。
テーブルレジスタ84Aは、減算器83−1の5bit出力値とDラッチ82−2の12bit出力値とから11bit値を生成するものであり、実施例1のテーブルレジスタ84に対して符号なしの値11bitを出力する点が異なっている。加算器85Aは、テーブルレジスタ84Aの値を、比較器93−2の出力値により19bitレジスタ90に対して加減算を行う(即ち、比較器93−2の出力が“H”の場合は加算、“L”の場合は減算を行う)ものである。その他の構成は、実施例1と同様である。
以上の構成において、本実施例2では、図3の画像形成装置1及び図4の制御回路の動作が実施例1と同様である。以下、実施例1と異なる電源装置の動作と制御部の動作とを説明する。
(電源装置の動作)
図10の電源装置70Aにおいて、整流回路76から出力されたDC高電圧は、出力電圧変換手段77により分圧されてDC低電圧に変換され、第1、第2の出力電圧比較手段78−1,78−2に入力される。第1の出力電圧比較手段78−1は、三角波発生回路79から目標電圧到達時における出力電圧変換手段77の出力電圧の2倍のピーク電圧を有する三角波が入力されると、この三角波の電圧と、出力電圧変換手段77の出力電圧とを比較し、この第1の比較結果S78−1として三角波発生周期のPWM信号を制御部72Aの入力ポートIN1−1に与える。このPWMディーティは、高圧出力が0Vでは100%、目標電圧V53aで50%、目標電圧V53aの2倍で0%となる。
第2の出力電圧比較手段78−2では、DAC53aから出力される目標電圧V53aを出力電圧変換手段77の出力電圧と等しくなるように増幅した後、この増幅した電圧と出力電圧変換手段77の出力電圧とを比較し、出力電圧変換手段77の出力電圧が目標電圧V53aより低い時は比較結果S78−2として“H”、目標電圧V53aより高い時は比較結果として“L”を出力し、制御部72Aの入力ポートIN1−2に与える。出力電圧変換手段77の出力電圧が目標電圧V53aと等しい時には、整流回路76によって整流されたDC高電圧に残るリップルにより、制御部72Aの入力ポートIN1−2に矩形波が入力される。
制御部72Aは、出力電圧比較手段78−2から出力される比較結果S78−2が矩形波となるように制御することにより定電圧制御を行い、且つ、出力電圧比較手段78−1から出力される比較結果S78−1のPWMデューティに応じて圧電トランス駆動周波数を変化させるゲインを決定する。
図11の電源装置70Aにおいて、出力電圧比較手段78−2は、DAC53aから出力される9bitの目標電圧V53aを、オペアンプ78a−2により、出力電圧変換手段77の出力電圧に対応する値に反転増幅する。例えば、5KVの目標電圧出力時は、DAC53aがデジタル値で1F4hex(500dec)であり、DAC53aから出力される目標電圧V53aは、
3.3×500/511=3.23V
となる。出力電圧変換手段77は、実施例1と同じ定数により、高圧出力を1/2001分圧する。そのため、出力電圧変換手段77の出力電圧は、高圧出力が5KV時は2.50Vとなる。
DAC53aから出力された目標電圧V53aは、出力電圧比較手段78−2内におけるオペアンプ78a−2のボルテージフォロワを介して抵抗78b−2及び78c−2により分圧され、2.50Vに変換されてコンパレータ78d−2の「+」入力端子に入力される。コンパレータ78d−2の「−」入力端子には、出力電圧変換手段77の出力電圧が入力され、コンパレータ78d−2の出力端子が3.3V電源78bにより抵抗78e−2を介してプルアップされる。これにより、出力電圧変換手段77の出力電圧が目標電圧V53aより低い場合には、電源78bのDC3.3V(=“H”)が制御部72Aの入力ポートIN1−2に入力され、出力電圧変換手段77の出力電圧が目標電圧V53aより高い場合には、コンパレータ78d−2のVOLレベルが制御部72Aの入力ポートIN1−2に入力される。
(電源装置内の制御部の動作)
図13−1及び図13−2は、図12中のテーブルレジスタ84Aの動作を示すフローチャートであり、実施例1のフローチャートを示す図9−1及び図9−2中のステップと共通のステップには共通の符号が付されている。
図12の制御部72Aにおいて、テーブルレジスタ84Aは、図13−1及び図13−2のフローチャートに従い、減算器83−1の5bit出力値とDラッチ82−2の12bit出力値とにより、11bitデータを加算器85Aに出力する。
図13−1及び図13−2のフローチャートでは、実施例1を示す図9−1及び図9−2のフローチャートにおけるステップS1〜S52中のステップS30,S32,S34,S36,S38,S40,S42,S44,S46,S48,S49の処理に代えて、これとは異なるステップS30A,S32A,S34A,S36A,S38A,S40A,S42A,S44A,S46A,S48A,S49Aの処理を行うようになっている。
ステップS1において、開始が開始されると、ステップS2において、演算器83−1の5bit出力が6より大きいか否かが判定され、大きければステップS3へ、そうでなければステップS4ヘ進む。ステップS3において、変数Aに1を代入する。この場合、変数は3bitのレジスタである。ステップS4において、変数Aに、以下の条件に従い、
{7−(演算器83−1出力)}
を代入する。
演算器83−1出力=0:変数A=7
演算器83−1出力=1:変数A=6
演算器83−1出力=2:変数A=5
演算器83−1出力=3:変数A=4
演算器83−1出力=4:変数A=3
演算器83−1出力=5:変数A=2
演算器83−1出力=6:変数A=1
上記条件以外は、ステップS3で設定した通りとなる。
ステップSにおいて、Dラッチ82−2出力は27以上か否かを判定し、そうであればステップS6へ、そうでなければステップS7へ進む。ステップS6において、変数Bに1024を代入する。変数Bは符号無し11bitレジスタであり、0〜2047のレンジを保持する。ステップS7において、Dラッチ82−2出力は26か否かを判定し、そうであればステップS8へ、そうでなければステップS9へ進む。ステップS8において、変数Bに512を代入する。ステップS9において、Dラッチ82−2出力は25か否かを判定し、そうであればステップS10へ、そうでなければステップS11へ進む。ステップS10において、変数Bに256を代入する。ステップS11において、Dラッチ82−2出力は24か否かを判定し、そうであれぼステップS12へ、そうでなければステップS13へ進む。
ステップS12において、変数Bに128を代入する。ステップS13において、Dラッチ82−2出力は23か否かを判定し、そうであればステップS14へ、そうでなければステップS15へ進む。ステップS14において、変数Bに(64×A)を代入する。変数Bに、ステップS3〜S4で決定された変数Aの値を乗算して入力する。ステップS15において、Dラッチ82−2出力は22か否かを判定し、そうであればステップS16へ、そうでなければステップS17へ進む。ステップS16において、変数Bに(32×A)を代入する。ステップS17において、Dラッチ82−2出力は21か否かを判定し、そうであればステップS18へ、そうでなければステップS19へ進む。ステップS18において、変数Bに(16×A)を代入する。ステップS19において、Dラッチ82−2出力は20か否かを判定し、そうであればステップS20へ、そうでなければステップS21へ進む。
ステップS20において、変数Bに(8×A)を代入する。ステップS21において、Dラッチ82−2出力は19か否かを判定し、そうであればステップS22へ、そうでなければステップS23へ進む。ステップS22において、変数Bに(4×A)を代入する。ステップS23において、Dラッチ82−2出力は18か否かを判定し、そうであればステップS24へ、そうでなければステップS25へ進む。ステップS24において、変数Bに(3×A)を代入する。ステップS25において、Dラッチ82−2出力は17か否かを判定し、そうであればステップS26へ、そうでなければステップS27へ進む。ステップS26において、変数Bに(2×A)を代入する。ステップS27において、Dラッチ82−2出力は16か否かを判定し、そうであればステップS28へ、そうでなければステップS29へ進む。ステップS28において、変数Bに(1×A)を代入する。ステップS29において、Dラッチ82−2出力は15か否かを判定し、そうであればステップ1730へ、そうでなければステップS31へ進む。
ステップS30Aにおいて、変数Bに1を代入する。ステップS31において、Dラッチ82−2出力は14か否かを判定し、そうであればステップS32Aへ、そうでなければステップS33へ進む。ステップS32Aにおいて、変数Bに2を代入する。ステップS33において、Dラッチ82−2出力は13か否かを判定し、そうであればステップS34Aへ、そうでなければステップS35へ進む。ステップS34Aにおいて、変数Bに4を代入する。ステップS35において、Dラッチ82−2出力は12か否かを判定し、そうであればステップS36Aへ、そうでなければステップS37へ進む。ステップS36Aにおいて、変数Bに8を代入する。ステップS37において、Dラッチ82−2出力は11か否かを判定し、そうであればステップS38Aへ、そうでなければステップS39へ進む。ステップS38Aにおいて、変数Bに16を代入する。
ステップS39において、Dラッチ82−2出力は10か否かを判定し、そうであればステップS40Aへ、そうでなければステップS41へ進む。ステップS40Aにおいて、変数Bに32を代入する。ステップS41において、Dラッチ82−2出力は9か否かを判定し、そうであればステップS42Aへ、そうでなければステップS43へ進む。ステップS42Aにおいて、変数Bに64を代入する。ステップS43において、Dラッチ82−2出力は8か否かを判定し、そうであればステップS44Aへ、そうでなければステップS45へ進む。ステップS44Aにおいて、変数Bに128を代入する。
ステップS45において、Dラッチ82−2出力は7か否かを判定し、そうであればステップS46Aへ、そうでなければステップS47へ進む。ステップS46Aにおいて、変数Bに256を代入する。ステップS47において、Dラッチ82−2出力は6か否かを判定し、そうであればステップS48Aへ、そうでなければステップS49Aへ進む。ステップS48Aにおいて、変数Bに512を代入する。ステップS49Aにおいて、Dラッチ82−2出力が0〜5の場合、変数Bに1024を代入した後、ステップS52で処理を終了する。
以上説明したように、本実施例2において、実施例1で負の値が設定された条件が正の値となることと、0が設定される条件がなくなったことが実施例1と異なる。
比較器93−2は、分周セレクタ94の出力9bit値とDラッチ82−3の9bit値とを比較して、加算器85Aに信号を出力する。具体的には比較器93−2は、分周セレクタ94の出力9bitの1/2値、9bit値を右に1bitシフトして最上位bitに0を加えた9bit値とDラッチ82−3の保持値9bitを比較する。
Dラッチ82−3の値>分周セレクタ94の出力の1/2値
の時は、加算器85Aに“H”を出力し、
Dラッチ82−3の値≦分周セレクタ94の出力の1/2値
の時は、加算器85Aに“L”を出力する。
加算器85Aは、タイマ(分周器)89からの入力信号の立上りで、比較器93−2の出力が“H”の場合は、テーブルレジスタ84Aからの11bit値を19bitレジスタ90の値に加算して、前記19bitレジスタ90を書き替え更新する。又、比較器93−2からの出力が“L”の場合に減算して更新する。
以上説明した動作で、高圧出力が目標電圧V53aより低い場合には、分周比を大きくする方向に制御し、目標電圧V53aより高い場には、分周比を小さくする方向に制御を行う。
図14は、図11の電源装置70Aにおける目標電圧付近到達時の各信号状態を示す動作波形図である。
この図14に示すように、電圧比較手段78−2から出力される比較結果S78−2のPWMデューティが50%未満なので、この場合には分周比を小さくして周波数を上げる方向に制御を行うこととなる。出力電圧比較手段78−2は、目標電圧到達時に矩形波の比較結果S78−2を出力するので、そのデューティがほぼ50%となるように分周比を加減算することにより、安定した定電圧制御が可能となる。
(実施例2の変形例)
本実施例2では、前述した変形例の他に、更に、以下の(a)、(b)のような変形例を採用することも可能である。
(a) 本実施例2では、三角波出力を比較する出力電圧比較手段78−1と、定電圧を比較する出力電圧比較手段78−2の2つを用いているが、この2つのチャンネルを1つにし、定電圧出力と三角波出力を交互に出して出力電圧比較手段78−1,78−2を1つにまとめることも容易に実現可能である。
(b) 三角波発生回路79と出力電圧比較手段78−1の比較結果S78−1が目標電圧V53aで、50%のデューティのPWMとなるようにしたが、三角波を最大の目標電圧V53aに対応した一定のピークのものとして、テーブルレジスタ84AにDAC設定値D53aを入力する構成をとっても良い。
(実施例2の効果)
本実施例2によれば、2つの出力電圧比較手段78−1,78−2を設け、定電圧制御用の信号(比較結果S78−2)とゲイン制御用の信号(比較結果S78−1)を分けることにより、実施例1以上に安定した定電圧制御が可能となり、且つ早い立上り時間と負荷変動に対する制御性が向上する。
(その他の変形例)
本発明は、上記実施例や変形例に限定されず、更に、次のような他の変形例も適用可能である。
実施例では、カラータンデム方式の画像形成装置1について説明したが、本発明は、カラーに限らずモノクロ等の画像形成装置や、複合機等の他の画像形成装置にも適用可能である。又、転写用の電源装置70,70Aは、帯電等の他の高圧電源にも適用可能である。
1 画像形成装置
53 プリンタエンジン制御部
60 高圧制御部
70、70A 電源装置
71 発振器
72,72A 制御部
74 圧電トランス駆動回路
75 圧電トランス
76 整流回路
77 出力電圧変換手段
78,78−1,78−2 出力電圧比較手段
79 三角波発生回路
101 帯電バイアス発生部
102 現像バイアス発生器
103 転写バイアス発生部

Claims (10)

  1. クロックを出力する発振器と、
    制御信号に基づき、前記クロックを分周してパルスを出力するパルス出力手段と、
    前記パルスにより駆動されるスイッチング素子と、
    前記スイッチング素子により1次側に断続的に電圧が印加されると2次側から交流の高電圧を出力する圧電トランスと、
    前記交流の高電圧を直流に変換する整流手段と、
    前記直流の高電圧を直流の低電圧に変換する出力電圧変換手段と、
    目標値を設定して出力する目標設定手段と、
    前記直流の低電圧と前記目標値とを比較して比較結果を出力する比較手段とを有し、
    前記パルスの分周比を前記比較結果により変化させ、前記目標値に到達するよう前記分周比を変化させる電源装置であって、
    前記目標値に応じて前記分周比を変化させる周期を異なるものとすることを特徴とする電源装置。
  2. 前記目標値は、三角波であることを特徴とする請求項1記載の電源装置。
  3. 前記比較結果は、矩形波であり、
    前記矩形波のデューティが前記目標値において50%となることを特徴とする請求項1記載の電源装置。
  4. 前記比較結果は、矩形波であり、
    前記矩形波のデューティに応じて前記分周比の変化幅を異なるものとすることを特徴とする請求項1記載の電源装置。
  5. 前記比較結果は、矩形波であり、
    前記矩形波のデューティの単位時間当たりの変化量に応じて前記分周比の変化幅を異なるものとすることを特徴とする請求項1記載の電源装置。
  6. 単位時間当たりの電圧変化量に応じて前記分周比の変化幅を異なるものとすることを特徴とする請求項1記載の電源装置。
  7. クロックを出力する発振器と、
    制御信号に基づき、前記クロックを分周してパルスを出力するパルス出力手段と、
    前記パルスにより駆動されるスイッチング素子と、
    前記スイッチング素子により1次側に断続的に電圧が印加されると2次側から交流の高電圧を出力する圧電トランスと、
    前記交流の高電圧を直流に変換する整流手段と、
    前記直流の高電圧を直流の低電圧に変換する出力電圧変換手段と、
    目標値を設定して出力する目標設定手段と、
    前記直流の低電圧と前記目標値とを比較して比較結果を出力する比較手段とを有し、
    前記パルスの分周比を前記比較結果により変化させ、前記目標値に到達するよう前記分周比を変化させる電源装置であって、
    前記目標値は、三角波と定電圧の2つの信号であり、
    前記比較手段は、前記直流の低電圧と前記定電圧とを比較して前記比較結果を出力し、
    前記比較結果が矩形波となるように前記分周比を制御することを特徴とする電源装置。
  8. 前記パルスの前記分周比は、単位時間当たりの平均分周比であることを特徴とする請求項1又は7記載の電源装置。
  9. 前記三角波と前記定電圧の前記2つの信号は、前記目標設定手段から交互に出力されることを特徴とする請求項7記載の電源装置。
  10. 請求項1〜9のいずれか1項に記載の電源装置を有することを特徴とする画像形成装置。
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