JP5247513B2 - 電源装置及び画像形成装置 - Google Patents

Description

本発明は、圧電トランスを用いた電源装置と、この電源装置を用いた電子写真等の画像形成装置に関するものである。

従来、電子写真式の画像形成装置に用いられる電源装置としては、例えば、下記の特許文献１に記載されているように、圧電振動子の共振現象を利用して低電圧入力で高電圧を発生させることができる圧電トランスを、電圧制御発振器（以下「ＶＣＯ」という。）の出力信号により制御して高電圧を出力させる構成の装置が知られている。

特開２００６−９１７５７号公報

しかしながら、従来の電源装置では、次の（ａ）〜（ｄ）のような課題があった。

（ａ） ＶＣＯ等のアナログ回路により構成されているので、部品点数が多くなる。

（ｂ） 圧電トランスにおける共振周波数付近の高い出力電圧を利用しようとした場合に、負荷変動によって出力電圧が低下した場合に、共振周波数を越えて低い周波数に制御されてしまうと、制御不能となってしまう。そのため、実質上共振周波数付近の高い高圧出力が利用できない。

（ｃ） 制御の時定数は部品定数により選択しなければならず、立上り時間を優先すると、共振周波数付近の制御性が悪化し、逆に、共振周波数付近の制御性を優先すると、立上り時間が長くなってしまうという課題がある。

（ｄ） ＶＣＯのようなアナログ発振器を使用する回路構成においては、制御目標電圧が低い場合に、スプリアス周波数の影響を受けて制御が困難となる。

本発明のうちの第１の発明の電源装置は、クロックを出力する発振器と、制御信号に基づき、前記クロックを分周してパルスを出力するパルス出力手段と、前記パルスにより駆動されるスイッチング素子と、前記スイッチング素子により１次側に断続的に電圧が印加されると２次側から交流の高電圧を出力する圧電トランスと、前記交流の高電圧を直流に変換する整流手段と、前記直流の高電圧を直流の低電圧に変換する出力電圧変換手段と、目標値を設定して出力する目標設定手段と、前記直流の低電圧と前記目標値とを比較して比較結果を出力する比較手段とを有し、前記パルスの分周比を前記比較結果により変化させ、前記目標値に到達するよう前記分周比を変化させる電源装置であって、前記目標値に応じて前記分周比を変化させる周期を異なるものとすることを特徴とする。
第２の発明の電源装置は、前記発振器、パルス出力手段、圧電トランス、整流手段、出力電圧変換手段、目標設定手段、及び比較手段を有し、前記パルスの分周比を前記比較結果により変化させ、前記目標値に到達するよう前記分周比を変化させる電源装置であって、前記目標値は、三角波と定電圧の２つの信号であり、前記比較手段は、前記直流の低電圧と前記定電圧とを比較して前記比較結果を出力し、前記比較結果が矩形波となるように前記分周比を制御することを特徴とする。

第３の発明の画像形成装置は、前記第１又は第２の発明のいずれか１つの電源装置を有している。

本発明の電源装置及び画像形成装置によれば、低い高電圧出力から圧電トランスの共振周波数に近い高い高電圧出力まで、速い立上りと定電圧制御の両立が可能となる。しかも、広い出力範囲を得ることができるので、環境によらず安定した出力が可能となり、更に、画像形成装置において濃度段差や横筋のない安定した画像を得ることができる。その上、デジタル回路により実現可能となるので、部品点数を大幅に削減できる。

図１は本発明の実施例１における電源装置の概略を示すブロック図である。 図２は図１の電源装置７０における詳細な構成例を示す回路図である。 図３は本発明の実施例１における電源装置を用いた画像形成装置を示す構成図である。 図４は図３の画像形成装置１における制御回路の構成を示すブロック図である。 図５は図２中の圧電トランス７５における出力電圧／周波数の特性図である。 図６は図２中の制御部７２を示す構成図である。 図７は図２の電源装置７０における動作波形図である。 図８は図２の電源装置７０Ａの動作波形図である。 図９−１は図６中の入出力の関係を示すフローチャートである。 図９−２は図６中の入出力の関係を示すフローチャートである。 図１０は本発明の実施例２における電源装置の概略の構成を示すブロック図である。 図１１は図１０の電源装置７０Ａにおける詳細な構成例を示す回路図である。 図１２は図１１中の制御部７２Ａを示す構成図である。 図１３−１は図１２中の入出力の関係を示すフローチャートである。 図１３−２は図１２中の入出力の関係を示すフローチャートである。 図１４は図１１の電源装置７０における目標電圧付近到達時の各信号状態を示す動作波形図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（画像形成装置の構成）
図３は、本発明の実施例１における電源装置を用いた画像形成装置を示す構成図である。

この画像形成装置１は、例えば，電子写真式のカラー画像形成装置であり、ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、シアン現像器２Ｃが着脱可能に挿着されている。各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃは、各色の感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃにそれぞれ接した各色の帯電ローラ３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃによってそれぞれ一様に帯電される。帯電された各色の感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃは、ブラック発光素子（以下「ＬＥＤ」という。）ヘッド３Ｋ、イエローＬＥＤヘッド３Ｙ、マゼンタＬＥＤヘッド３Ｍ、シアンＬＥＤヘッド３Ｃの発光によってそれぞれ潜像を形成される。

各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃ内の各色の供給ローラ３３Ｋ，３３Ｙ，３３Ｍ，３３Ｃが、各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃにトナーを供給し、各色の現像ブレード３５Ｋ，３５Ｙ，３５Ｍ，３５Ｃにより、各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃ表面に一様にトナー層が形成され、各感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃ上にトナー像が現像される。各色の現像器２ｋ，２Ｙ，２Ｍ，２Ｃ内の各クリーニングブレード３７Ｋ，３７Ｙ，３７Ｍ，３７Ｃは、転写後の残トナーをクリーニングする。

ブラックトナーカートリッジ４Ｋ、イエロートナーカートリッジ４Ｙ、マゼンタトナーカートリッジ４Ｍ、及びシアントナーカートリッジ４Ｃは、各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃに着脱可能に取り付けられ、内部のトナーを各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃに供給可能な構造になっている。ブラック転写ローラ５Ｋ、イエロー転写ローラ５Ｙ、マゼンタ転写ローラ５Ｍ、及びシアン転写ローラ５Ｃは、転写ベルト８の裏面から転写ニップにバイアスが印加可能に配置されている。転写ベルト駆動ローラ６、及び転写ベルト従動ローラ７は、転写ベルト８を張架しローラの駆動によって用紙１５を搬送可能な構造になっている。

転写ベルトクリーニングブレード１１は、転写ベルト８上のトナーを掻き落とせるようになっていて、掻き落とされたトナーが転写ベルトクリーナ容器１２に収容される。用紙カセット１３は、画像形成装置１に着脱可能に取り付けられ、転写媒体である用紙１５が積載される。ホッピングローラ１４は、用紙１５を用紙カセット１３から搬送する。レジストローラ１６及び１７は、用紙１５を転写ベルト８に所定のタイミングで搬送する。定着器１８は、用紙１５のトナー像を熱と加圧によって定着する。用紙ガイド１９は、用紙１５を排紙トレー２０にフェースダウンで排出する。

レジストローラ１６，１７の近傍には、用紙検出センサ４０が設けられている。この用紙検出センサ４０は、接触又は非接触で用紙１５の通過を検出するものであり、このセンサ位置から転写ニップまでの距離と用紙搬送スピードの関係から求まる時間より、転写ローラ５Ｋ，５Ｙ，５Ｍ，５Ｃが転写を行う時の電源装置による転写バイアス印加タイミングを決定する。

図４は、図３の画像形成装置１における制御回路の構成を示すブロック図である。
この制御回路は、ホストインタフェース部５０を有し、このホストインタフェース部５０がコマンド／画像処理部５１に対してデータを送受信する。コマンド画像処理部５１は、ＬＥＤヘッドインタフェース部５２に対して画像データを出力する。ＬＥＤへツドインタフエース部５２は、プリンタエンジン制御部５３によってヘッド駆動パルス等が制御され、ＬＥＤヘッド３Ｋ，３Ｙ，３Ｍ，３Ｃを発光させる。

プリンタエンジン制御部５３は、用紙検出センサ４０からの検出信号等を受信し、高圧制御部６０に対して帯電バイアス、現像バイアス、転写バイアス等の制御値を送る。高圧制御部６０は、帯電バイアス発生部１０１と、現像バイアス発生部１０２と、転写バイアス発生部１０３とに信号を送る。帯電バイアス発生部１０１、及び現像バイアス発生部１０２は、ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、及びシアン現像器２Ｃの各帯電ローラ３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃ及び各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃに対してバイアスを印加する。高圧制御部６０内の制御部及び転写バイアス発生部１０３により、本発明の実施例１の電源装置が構成されている。

プリンタエンジン制御部５３は、ホッピングモータ５４、レジストモータ５５、ベルトモータ５６、定着器ヒータモータ５７、及び各色のドラムモータ５８Ｋ，５８Ｙ，５８Ｍ，５８Ｃを所定のタイミングで駆動する。定着器ヒータ５９は、サーミスタ６５の検出値に応じてプリンタエンジン制御部５３によって温度制御される。

（電源装置の構成）
図１は、本発明の実施例１における電源装置の概略を示すブロック図である。

この電源装置７０は、図４中の高圧制御部６０内の制御回路及び転写バイアス発生部１０３により構成され、各色の転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）毎に設けられている。各色の電源装置７０は、同一の回路構成であるので、以下、１回路のみ説明する。

電源装置７０は、プリンタエンジン制御部５３から出力される制御信号（例えば、オン／オフ（以下「ＯＮ／ＯＦＦ」という。）信号、及びリセット信号RESET）と、高電圧出力（以下単に「高圧出力」という。）の目標値（例えば、デジタル値９ビット（bit）のデジタル／アナログ変換器（以下「ＤＡＣ」という。）設定値Ｄ５３ａ、及び３．３Ｖのレンジで出力される９bitの目標電圧Ｖ５３ａ）とを入力し、直流（以下「ＤＣ」という。）の高電圧を生成して転写ローラ５である負荷ＺＬへ供給する装置である。プリンタエンジン制御部５３は、ＤＡＣ設定値Ｄ５３ａ及び目標電圧Ｖ５３ａを出力するための目標設定手段である可変電圧出力回路（例えば、９bitの分解能を持つＤＡＣ）５３ａと、ＯＮ／ＯＦＦ信号を出力する出力ポートＯＵＴ３と、リセット信号RESETを出力する出力ポートＯＵＴ４と、ＤＡＣ設定値Ｄ５３ａを出力する出力ポートＯＵＴ５等とを有している。

電源装置７０は、一定周波数（例えば、３３．３３ＭＨｚ）の基準クロック（以下単に「クロック」という。）ＣＬＫを発生する発振器７１を有し、この出力側にパルス出力手段（例えば、制御部）７２が接続されている。制御部７２は、プリンタエンジン制御部５３から供給される制御信号（例えば、ＯＮ／ＯＦＦ信号、リセット信号RESET、及びＤＡＣ設定値Ｄ５３ａ）に基づき、発振器７１から供給されるクロックＣＬＫを分周して圧電トランス駆動パルス（以下単に「駆動パルス」という。）Ｓ７２を出力する回路である。即ち、制御部７２は、例えば、高圧制御部６０内に設けられ、発振器７１から供給されるクロックＣＬＫに同期して動作し、プリンタエンジン制御部５３により制御されて駆動パルスＳ７２ａを出力する回路である。

制御部７２は、クロックＣＬＫを入力する入力ポートＣＬＫ＿ＩＮ、比較結果Ｓ７８を入力する入力ポートＩＮ１、ＯＮ／ＯＦＦ信号を入力する入力ポートＩＮ２、リセット信号RESETを入力する入力ポートＩＮ３、ＤＡＣ設定値Ｄ５３ａを入力する入力ポートＩＮ４、駆動パルスＳ７２ａを出力する出力ポートＯＵＴ１、及び三角波を発生するための４bitのＴＴＬ信号Ｓ７２ｂを出力する出力ポートＯＵＴ２を有している。この制御部７２では、入力されるＯＮ／ＯＦＦ信号により、出力ポートＯＵＴ１から出力される駆動パルスＳ７２ａのＯＮ／ＯＦＦが制御され、又、入力されるリセット信号RESETにより、出力ポートＯＵＴ１に対する出力設定が初期化される。

なお、入力ポートＩＮ２において、ＯＮ／ＯＦＦ信号の入力に代えて、オン・リセットという組合せの信号を入力することにより、入力ポートＩＮ３へのリセット信号RESETの入力を省略することも可能である。又、本実施例１では、プリンタエンジン制御部５３内に９bitのＤＡＣ５３ａを設けているが、制御部７２側にＤＡＣを設け、その９bit信号を制御部７２の内部信号とすることも可能である。

制御部７２は、例えば、特定の用途向けに複数機能の回路を１つにまとめた集積回路であるエーシック（Application Specific Integrated Circuit、以下「ＡＳＩＣ」という。）、中央処理装置（以下「ＣＰＵ」という。）を内蔵したマイクロプロセッサ、あるいは、ユーザが独自の論理回路を書き込むことができるゲートアレイの一種であるフィールド・プログラマブル・ゲート・アレイ（Field Programmable Gate Array、以下「ＦＰＧＡ」という。）等により構成されている。

制御部７２の出力ポートＯＵＴ１と、ＤＣ２４Ｖを出力するＤＣ電源７３とには、圧電トランス駆動回路７４が接続されている。圧電トランス駆動回路７４は、スイッチング素子を用いて駆動電圧を出力する回路であり、この出力側に圧電トランス７５が接続されている。圧電トランス７５は、セラミック等の圧電振動子の共振現象を利用して駆動電圧の昇圧を行い交流（以下「ＡＣ」という。）の高圧電圧を出力するトランスであり、この出力側に整流手段（例えば、整流回路）７６が接続されている。整流回路７６は、圧電トランス７５から出力されたＡＣの高電圧をＤＣの高電圧に変換して負荷ＺＬへ供給する回路であり、この出力側に出力電圧変換手段７７が接続されている。

出力電圧変換手段７７は、ＤＣの高電圧を低電圧に変換する回路であり、この出力側に、比較手段である出力電圧比較手段７８を介して、制御部７２及び三角波発生回路７９が接続されている。出力電圧比較手段７８は、出力電圧変換手段７７から出力されたＤＣの低電圧と、三角波発生回路７９から出力された三角波の電圧とを比較して、この比較結果Ｓ７８を制御部７２の入力ポートＩＮ１へ入力するものである。三角波発生回路７９は、制御部６０の出力ポートＯＵＴ２から出力された４bitのＴＴＬ信号Ｓ７２ｂにより制御され、プリンタエンジン制御部５３内のＤＡＣ５３ａから出力された目標電圧Ｖ５３ａに基づき、この目標電圧Ｖ５３ａの２倍のピーク電圧を有する三角波を発生して出力電圧比較手段７８に与える回路である。

なお、図１の電源装置７０は、各色の転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）毎、即ち、チャンネル毎に並置されるが、これらの複数のチャンネルに対して一部を共用する構成にしても良い。例えば、圧電トランス７５及び整流回路７６等は、複数のチャンネル分必要となるが、発振器７１及び制御部７２は、１組で共用できる。この場合、制御部７２はチャンネル数分の入出力ポートを備えることになる。又、制御部７２は、電源装置７０内に設けられているが、プリンタエンジン制御部５３内の大規模集積回路（以下「ＬＳＩ」という。）中に設けても良い。

図２は、図１の電源装置７０における詳細な構成例を示す回路図である。図５は、図２中の圧電トランス７５における出力電圧／周波数の特性図である。

発振器７１は、電源７１ａから供給されるＤＣ３．３Ｖにより動作して発振周波数３３．３３ＭＨｚのクロックＣＬＫを発生する回路であり、ＤＣ３．３Ｖが印加される電源端子ＶＤＤ、ＤＣ３．３Ｖが印加される出力イネーブル端子ＯＥ、クロックＣＬＫを出力するクロック出力端子ＣＬＫ＿ＯＵＴ、及びグランド端子ＧＮＤを有している。クロック出力端子ＣＬＫ＿ＯＵＴは、抵抗７１ｂを介して、制御部７２の入力ポートＣＬＫ＿ＩＮに接続されている。

クロックＣＬＫに同期して動作する制御部７２において、駆動パルスＳ７２ａを出力する出力ポートＯＵＴ１には、抵抗７２ａを介して、圧電トランス駆動回路７４が接続され、この圧電トランス駆動回路７４にＤＣ電源７３が接続されている。ＤＣ電源７３は、例えば、図示しない低圧電源装置から商用電源であるＡＣ１ＯＯＶを変圧整流することにより供給されるＤＣ２４Ｖの電源である。

圧電トランス駆動回路７４は、制御部７２からの駆動パルスＳ７２ａを入力するＮＰＮトランジスタ７４ｂ及びＰＮＰトランジスタ７４ｃに抵抗７４ａを介して２４Ｖが供給されて構成されるゲートドライブ回路と、入力抵抗７４ｄと、共振回路を構成するインダクタ（コイル）７４ｅ及びコンデンサ７４ｇと、スイッチング素子（例えば、ＮチャンネルパワーＭＯＳＦＥＴ、以下単に「ＮＭＯＳ」という。）７４ｆとにより構成されている。この圧電トランス駆動回路７４では、トランジスタ７４ｂ，７４ｃからなるゲートドライブ回路と入力抵抗７４ｄとを介してＮＭＯＳ７４ｆのゲートにパルスが入力されると、このＮＭＯＳ７４ａによりＤＣ電源７３のＤＣ２４Ｖがスイッチングされ、これがインダクタ７４ｅ及びコンデンサ７４ｇからなる共振回路により共振されてピークがＡＣ１００Ｖ程度の正弦パルス波の駆動電圧が出力される構成になっている。

共振回路の出力側には、圧電トランス７５の１次側の入力端子７５ａが接続され、この２次側の出力端子７５ｂから、ＮＭＯＳ７４ｆのスイッチング周波数に応じて０〜数ＫＶのＡＣ高電圧が出力される構成になっている。２次側の出力端子７５ｂの出力電圧特性は、図５に示すように、周波数によって異なり、ＮＭＯＳ７４ｆのスイッチング周波数により昇圧比が決定される。圧電トランス７５は、図５に示すように、周波数ｆｘで最大昇圧比を得、周波数ｆｙ付近で昇圧比が最小となる。周波数ｆｚは、スプリアス周波数を示す。本実施例１では、スプリアス周波数ｆｚより低い開始周波数fstartから共振周波数ｆｘより高い周波数fendの範囲にて、周波数を制御する構成になっている。

圧電トランス７５の２次側の出力端子７５ｂには、整流手段（例えば、ＡＣ／ＤＣ変換用の整流回路）７６が接続されている。整流回路７６は、圧電トランス７５の２次側の出力端子７５ｂから出力されたＡＣ高電圧をＤＣ高電圧に変換して出力する回路であり、ダイオード７６ａ，７６ｂ及びコンデンサ７６ｃにより構成されている。整流回路７６の出力側には、抵抗７６ｄを介して負荷ＺＬである転写ローラ５が接続されると共に、出力電圧変換手段７７が接続されている。

出力電圧変換手段７７は、整流回路７６のＤＣ高電圧を分圧して低電圧（例えば、ＤＣ３．３Ｖ以下の低い電圧）に変換する分圧抵抗７７ａ，７７ｂと、その低電圧を保護抵抗７７ｃを介して入力する演算増幅器（以下「オペアンプ」という。）７７ｄからなるボルテージフォロア回路とにより構成されている。この出力電圧変換手段７７では、例えば、分圧抵抗７７ａの抵抗値が２００ＭΩ、分圧抵抗７７ｂの抵抗値が１００ＫΩであり、整流回路７６から出力されたＤＣ高電圧を１／２００１に分圧している。オペアンプ７７ｄには、ＤＣ電源７３からＤＣ２４Ｖが印加され、このオペアンプ７７ｄからなるボルテージフォロア回路の出力側に、出力電圧比較手段７８が接続されている。

出力電圧比較手段７８は、ＤＣ電源７３からＤＣ２４Ｖが印加される電圧比較器であるコンパレータ７８ａと、このコンパレータ７８ａの出力端子をプルアップするＤＣ３．３Ｖ電源７８ｂ及びプルアップ抵抗７８ｃとにより構成されている。コンパレータ７８ａは、ボルテージフォロア回路の出力電圧を入力する「−」入力端子と、三角波発生回路７９から出力された三角波の電圧を入力する「＋」入力端子とを有し、その「−」入力端子の電圧と「＋」入力端子の電圧とを比較し、比較結果Ｓ７８を出力端子から出力して制御部７２の入力ポートＩＮ１へ与える回路である。コンパレータ７８ａの出力端子は、プルアップ抵抗７８ｃを介してＤＣ３．３Ｖ電源７８ｂに接続されている。

三角波発生回路７９から出力された三角波の電圧がコンパレータ７８ａの「＋」入力端子に入力されると、このコンパレータ７８ａでは、出力電圧変換手段７７の出力電圧と三角波発生回路７９の出力電圧とを比較する。
（三角波発生回路７９の出力電圧）＞（出力電圧変換手段７７の出力電圧）
の間は、コンパレータ７８ａの出力端子が、ＤＣ３．３Ｖ電源７８ｂ及び抵抗７７ｃによりプルアップされてＤＣ３．３Ｖ（＝高レベル、以下「“Ｈ”」という。）となり、この“Ｈ”が制御部７２の入力ポートＩＮ１に入力される。これに対し、
（三角波発生回路７９の出力電圧）＜（出力電圧変換手段７７の出力電圧）
になると、コンパレータ７８ａの出力端子が低レベル（以下「“Ｌ”」という。）となり、この“Ｌ”が制御部７２の入力ポートＩＮ１に入力される。

三角波発生回路７９は、ＤＣ３．３Ｖ電源７１ａから分圧等により作られたＤＣ１．６５Ｖ電源７９ａと、４つのコンパレータ７９ｂ−１〜７９ｂ−４と、プルアップ用の４つの抵抗７９ｃ−１〜７９ｃ−４と、４つの抵抗７９ｄ−１〜７９ｄ−４と、５つの分圧抵抗７９ｅ−１〜７９ｅ−５と、オペアンプ７９ｆ、入力抵抗７９ｇ及び帰還抵抗７９ｈと、抵抗７９ｉ及びコンデンサ７９ｊからなるＲＣフィルタとを有している。４つの抵抗７９ｄ−１〜７９ｄ−４は同一抵抗値、更に、５つの抵抗７９ｅ−１〜７９ｅ−５も同一抵抗値であって抵抗７９ｄ−１の１／２の抵抗値である。抵抗７９ｃ−１〜７９ｃ−４は、抵抗７９ｄ−１〜７９ｄ−４より低い抵抗値である。

抵抗７９ｄ−１〜７９ｄ−４及び分圧抵抗７９ｅ−１〜７９ｅ−５によりＲ２ＲタイプのＤＡＣが構成され、制御部７２の出力ポートＯＵＴ２から出力されるＴＴＬ信号Ｓ７２ｂのデジタル値が例えば００００ｂ〜１１１１ｂ〜００００ｂと変化することにより、三角波の電圧を発生する。入力されるＴＴＬ信号Ｓ７２ｂは、コンパレータ７９ｂ−１〜７９ｂ−４により、電源７９ａのＤＣ１．６５Ｖと比較されて、ＤＡＣ５３ｂから出力された９bit、３．３Ｖの目標電圧Ｖ５３ａを基準としたＲ２Ｒ出力電圧に変換される。Ｒ２Ｒ出力電圧は、オペアンプ７９ｆに入力され、抵抗７９ｇ，７９ｈにより設定されたゲインで増幅される。増幅された電圧は、抵抗７９ｉ及びコンデンサ７９ｊからなるＲＣフィルタを介して、目標電圧Ｖ５３ａの２倍のピーク値を有する三角波の電圧が出力される。

（電源装置内の制御部の構成）
図６は、図２中の制御部７２を示す構成図である。

制御部７２は、例えば、ＡＳＩＣにより構成されており、ハードウェア記述言語等により記述されてＡＳＩＣ化されている。これに入力されるクロックＣＬＫ及びリセット信号RESETのうち、クロックＣＬＫは同期回路を構成する後述する各回路ブロックに供給され、リセット信号RESETは初期化のために各回路ブロックに供給される。

制御部７２は、入力ポートＩＮ１に接続されたアップカウンタ８１を有し、このアップカウンタ８１に、データラッチ（以下「Ｄラッチ」という。）８２−１及び５bitカウンタ８６が接続されている。アップカウンタ８１は、コンパレータ７８ａから出力される比較結果Ｓ７８の“Ｈ”をクロックＣＬＫの立上りパルスによりカウントアップする１２bitのカウンタであり、比較結果Ｓ７８が“Ｌ”の間はカウントアップせず、“Ｈ”の時のみカウントアップする。又、アップカウンタ８１は、５bitカウンタ８６のオーバフロー信号overにより０にリセットされ、同様にリセット信号RESETの“Ｌ”入力によっても０にクリアされ、“Ｌ”が保持されている期間はカウントを停止する機能を有している。このアップカウンタ８１の１２bit信号は、次段のＤラッチ８２−１に出力される。

Ｄラッチ８２−１は、５bitカウンタ８６から出力されるオーバフロー信号overの入力でアップカウンタ８１の１２bit信号を保持し、減算器８３−１及びＤラッチ８２−２に保持した１２bit信号を出力する回路であり、リセット信号RESETの“Ｌ”により１２bit値が０にクリアされる。Ｄラッチ８２−２は、５bitカウンタ８６のオーバフロー信号overの出力タイミングで、Ｄラッチ８２−１の出力信号を保持し、この保持した値を減算器８３−１とテーブルレジスタ８４に出力する回路である。減算器８３−１は、Ｄラッチ８２−１の上位５bit値からＤラッチ８２−２の上位５bit値を引いて、５bit値としてテーブルレジスタ８４に出力するものである。

テーブルレジスタ８４は、減算器８３−１の５bit値とＤラッチ８２−２の１２bit値から、テーブル参照により最上位が符号bitの１２bit値を加算器８５に出力するものである。加算器８５は、１９bitレジスタ９０の値、下位１１bitにテーブルレジスタ８４の値を加算し、この加算結果１９bitの上位９bitをカウンタ上限値レジスタ９１及びカウンタ初期値レジスタ９２と比較してカウンタ上限値レジスタ９１の値より大きい場合には、上位９bitにカウンタ上限値レジスタ９１の値をセットし、カウンタ下限値レジスタ９２の値より小さい場合には、上位９bitにカウンタ下限値レジスタ９２の値をセットし、加算された１９bit値を１９bitレジスタ９０にセットする機能を有している。この加算器８５は、タイマ（分周器）８９から一定周期で入力されるパルスの立上りエッジに同期して以上の動作を行う。

５bitカウンタ８６は、クロックＣＬＫの３３．３３ＭＨｚ（周期３０nsec）１２８クロックパルス、即ち３．８４μsec毎にカウントアップする５bitのカウンタであり、これにはセレクタ８７及び否定ゲート（以下「ＮＯＴゲート」という。）８８が接続されている。５bitカウンタ８６は、カウント値が１１１１１ｂから０００００ｂに変化する時にオーバフロー信号overをアップカウンタ８１、Ｄラッチ８２−１，８２−２、及びテーブルレジスタ８４に出力するものである。又、５bitカウンタ８６は、５bitのうち下位４bit値がセレクタ８７及びＮＯＴゲート８８に入力され、ＮＯＴゲート８８を介して反転された信号がセレクタ８７に入力される。５bitカウンタ８６の最上位bit値は、セレクタ８７に入力され、５bitカウンタ８６の下位４bit値とこの反転値が交互に三角波発生回路７９に出力される。

入力ポートＩＮ４に入力されるＤＡＣ設定値Ｄ５３ａは、９bitデータであり、演算器８３−１，８３−２に入力される。演算器８３−１は、ＤＡＣ設定値Ｄ５３ａの９bit値に応じて１９bitレジスタ９０にリセット信号RESET入力時に１９bitの初期値を設定するものである。演算器８３−２は、ＤＡＣ設定値Ｄ５３ａの９bit値に応じてタイマ（分周器）８９のカウント周期を１６bitで設定するものである。１９bitレジスタ９０は、演算器８３−１により初期値が設定され、加算器８５により周期的に値を更新され、上位９bitを分周セレクタ９４にセットし、下位１０bitを比較器９３に出力するものである。又、１９bitレジスタ９０は、この上位９bit値を減算器８３−２に出力する機能を有している。

減算器８３−２は、１９bitレジスタ９０の上位９bit値から１を減算し、分周セレクタ９４に９bit値を出力するものであり、この分周セレクタ９４に、比較器９３が接続されている。比較器９３は、１９bitレジスタ９０の下位１０bit値と１０bit数列発生器９６の１０bit値とを比較し、分周セレクタ９４に対して選択信号selectを出力するものである。分周セレクタ９４は、比較器９３から出力される選択信号selectに応じて、１９bitレジスタ９０又は減算器８３−２の９bit値を分周器９５に出力するものである。

分周器９５は、分周セレクタ９４から出力される９bit値の周期で３０％デューティのパルスを出力セレクタ９７に出力するものである。出力セレクタ９７は、ＯＮ／ＯＦＦ信号が選択信号selectとして入力されると、この選択信号selectに応じて、分周器９５からのパルスを駆動パルスＳ７２ａとして圧電トランス７４に出力するものである。

正確には分周器９５は、クロックＣＬＫの立上りでカウントアップする９bitカウンタを備え、分周セレクタ９４からの９bit出力値、及び９bit出力値を約３０％にした値、正確には１０bit出力値の１／４値、１／３２値、１／６４値の和、即ち分周セレクタ９４の９bit出力値をそれぞれ右シフト２bit、右シフト５bit、右シフト６bitした値との比較を行い、分周セレクタ出力値の３０％値と等しくなった時に分周器９５の出力信号を“Ｌ”とし、分周セレクタ９４の出力値と等しくなった時に分周器９５の出力信号を“Ｈ”とすると同時に内部のカウンタを０にクリアする機能を有している。

出力セレクタ９７の出力側に接続された１０bit数列発生器９６は、出力セレクタ９７から出力される駆動パルスＳ７２ａの立上りエッジをカウントする１０bitのカウンタであり、１０bitのカウント値を最上位ビットから最下位ビットまでの順番を反転して比較器９３に出力する回路である。

（画像形成装置の全体の動作）
図３及び図４において、画像形成装置１は、図示しない外部機器からホストインタフェース部５０を介してＰＤＬ（Page Description Language、ページ記述言語）等で記述された印刷データが入力されると、この印刷データは、コマンド／画像処理部５１によってビットマップデータ（画像データ）に変換され、ＬＥＤヘッドインタフェース部５２及びプリンタエンジン制御部５３へ送られる。プリンタエンジン制御部５３により、サーミスタ６５の検知値に応じて定着器１８内のヒータ５９が制御され、定着器１８内の熱定着ローラが所定の温度になり、印字動作が開始される。

給紙カセット１３にセットされた用紙１５は、ホッピングローラ１４で給紙される。以降説明する画像形成動作に同期したタイミングで、レジストローラ１６，１７によって用紙１５が転写ベルト８上に搬送される。各色の現像器２Ｋ，２Ｙ，２Ｍ，２Ｃにおいて、電子写真プロセスにより、各感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃにトナー像が形成される。この時、前記ビットマップデータに応じて各ＬＥＤヘッド３Ｋ，３Ｍ、３Ｙ，３Ｃが点灯される。各色の現像器２Ｋ，２Ｙ，２Ｍ，２Ｃによって現像されたトナー像は、電源装置７０から各転写ローラ５Ｋ，５Ｙ，５Ｍ，５Ｃに印加された高電圧のＤＣバイアスにより、転写ベルト８上を搬送される用紙１５に転写される。用紙１５に４色のトナー像が転写された後、定着器１８によって定着されて排紙される。

（電源装置の動作）
先ず、図１の電源装置７０における概略の動作を説明する。

カラー画像装置において転写は４出力となるが、４回路とも同じ構成となるので、本実施例１では、１出力の電源装置７０について動作を説明する。

プリンタエンジン制御部５３内に設けられた９bitのＤＡＣ５３ａは、目標電圧Ｖ５３ａを設定する。例えば、ＤＣ高電圧が５ＫＶなら目標電圧Ｖ５３ａは２．５Ｖである。即ち、９bitのＤＡＣ５３ａなので３８８（１６進数に変換して１８４Ｈ）の値を設定して、ＤＡＣ５３ａから２．５Ｖの目標電圧Ｖ５３ａを三角波発生回路７９に出力する。この時、プリンタエンジン制御部５３は、出力ポートＯＵＴ３から制御部７２へ出力するＯＮ／ＯＦＦ信号をＯＦＦにすると共に、出力ポートＯＵＴ４から制御部７２へリセット信号RESETを出力して、制御部７２をリセットする。

制御部７２は、プリンタエンジン制御部５３からのＯＮ／ＯＦＦ信号に従って、発振器７１から出力されるクロックＣＬＫを分周した駆動パルスＳ７２ａを圧電トランス駆動回路７４に出力する。制御部７２は、出力電圧比較手段７８から入力される比較結果Ｓ７８の状態によって分周比を変化させる。圧電トランス駆動回路７４は、ＤＣ電源７３から供給されるＤＣ２４Ｖを、駆動パルスＳ７２ａによりスイッチングして駆動電圧を生成し、圧電トランス７５の１次側に与える。これにより、圧電トランス７５の１次側が駆動されて２次側からＡＣ高電圧が出力され、これが整流回路７６によって整流されてＤＣ高電圧が転写ローラ５である負荷ＺＬへ供給される。出力電圧変換手段７７は、整流回路７６から出力されたＤＣ高電圧を例えば１／２００１の電圧に変換し、出力電圧比較手段７８に与える。

三角波発生回路７９は、制御部７２の出力ポートＯＵＴ２から出力された４bitのＴＴＬ信号Ｓ７２ｂと、ＤＡＣ５３ａから出力された２．５Ｖの目標電圧Ｖ５３ａとを入力し、その４bitのＴＴＬ信号Ｓ７２ｂの値を、例えば、００００ｂ、０００１ｂ、００１０ｂ、００１１ｂ、０１００ｂ、０１０１ｂ、０１１０ｂ、０１１１ｂ、１０００ｂ、１００１ｂ、１０１０ｂ、１０１１ｂ、１１００ｂ、１１０１ｂ、１１１０ｂ、１１１１ｂ、１１１１ｂ、１１１０ｂ、１１００ｂ、１０１１ｂ、１０１０ｂ、１００１ｂ、１０００ｂ、０１１１ｂ、０１１０ｂ、０１０１ｂ、０１００ｂ、００１１ｂ、００１０ｂ、０００１ｂ、００００ｂと変化させることにより、目標電圧Ｖ５３ａの２倍の振幅（ピーク値）を持つ三角波の電圧を発生し、出力電圧比較手段７８に与える。

出力電圧比較手段７８は、三角波発生回路７９から出力された目標電圧Ｖ５３ａの２倍の振幅の三角波の電圧と、出力電圧変換手段７７の出力電圧とを比較し、この比較結果Ｓ７８を制御部７２の入力ポートＩＮ１に与える。この出力電圧比較手段７８では、目標電圧Ｖ５３ａより出力電圧変換手段７７の出力電圧が低い場合には、ＴＴＬレベルで“Ｈ”を生成し、出力電圧変換手段７７の出力電圧が目標電圧Ｖ５３ａより高くなると、“Ｌ”を生成し、三角波の発生周期のパルス幅変調（以下「ＰＷＭ」という。）波形の比較結果Ｓ７８を制御部７２の入力ポートＩＮ１に出力する。出力電圧変換手段７７の出力電圧がほぼ目標電圧Ｖ５３ａになった時は、ＰＷＭ波形のデューティが５０％となる。このような比較結果Ｓ７８により、制御部７２の分周比が変化する。

なお、本実施例１では、三角波発生回路７９により、デジタルによる階段状の三角波を発生させているが、アナログの積分回路等によっても実現可能である。

図７及び図８は、図２の電源装置７０における動作波形図である。
この図７及び図８を参照しつつ、図２の電源装置７０における詳細な動作を説明する。

プリンタエンジン制御部５３は、出力ポートＯＵＴ４から出力するリセット信号RESETを“Ｌ”にして，制御部７２における出力ポートＯＵＴ１の種々の設定をリセットする。このリセット信号は、“Ｌ”trueの信号である。このリセット動作により、出力ポートＯＵＴ１出力の分周比等の値が初期値となる。

プリンタエンジン制御部５３内のＤＡＣ５３ａは、高圧出力の目標値である目標電圧Ｖ５３ａを出力する。例えば、高圧出力が５ＫＶの場合には３．２２９Ｖを出力する。この場合、３．３Ｖ、９bitのＤＡＣ５３ｂであるので、内部の所定のレジスタに１Ｆ４Ｈを設定する。制御部７２は、出力ポートＯＵＴ２から、４bitのＴＴＬ信号Ｓ７２ｂの値（例えば、００００ｂ、０００１ｂ、００１０ｂ、００１１ｂ、０１００ｂ、０１０１ｂ、０１１０ｂ、０１１１ｂ、１０００ｂ、１００１ｂ、１０１０ｂ、１０１１ｂ、１１００ｂ、１１０１ｂ、１１１０ｂ、１１１１ｂ、１１１１ｂ、１１１０ｂ、１１０１ｂ、１１００ｂ、１０１１ｂ、１０１０ｂ、１００１ｂ、１０００ｂ、０１１０ｂ、０１０１ｂ、０１００ｂ、００１１ｂ、００１０ｂ、０００１ｂ、００００ｂ）を、三角波発生回路７９内のコンパレータ７９ｂ−１〜７９ｂ−４に出力する。各ンパレータ７９ｂ−１〜７９ｂ−４は、ＤＣ電源７９ａのＤＣｌ．６５Ｖと４bitのＴＴＬ信号Ｓ７２ｂの値とを比較し、ＴＴＬ信号７２ｂが“Ｈ”の場合にはオープンコレクタ出力となり、ＴＴＬ信号７２ｂが“Ｌ”の場合には“Ｌ”を出力する。

三角波発生回路７９内の抵抗７９ｃ−１〜７９ｃ−４と抵抗７９ｄ−１〜７９ｄ−４及び７９ｅ−１〜７９ｅ−５の抵抗値比は１：１０：５であり、コンパレータ７９ｂ−１〜７９ｂ−４がオープンコレクタ出力時は、このコンパレータ７９ｂ−１〜７９ｂ−４の出力端子が目標電圧Ｖ５３ａでプルアップされているので、抵抗７９ｄ−１〜７９ｄ−４に約３．１１５Ｖの電圧が印加される。ＴＴＬ信号Ｓ７２ｂの値が１１１１ｂの時は、オペアンプ７９ｆの「＋」入力端子には１．４０２Ｖの電圧が印加され、抵抗７９ｇ及び７９ｈによるゲインにより増幅され、このオペアンプ７９ｆの出力端子から５．０Ｖが出力される。各抵抗７９ｄ−１〜７９ｄ−４及び７９ｅ−１〜７９ｅ−５は、Ｒ２ＲタイプのＤＡＣを構成しているので、ＴＴＬ信号Ｓ７２ｂの値を増減することにより、ステップ状の三角波の電圧がオペアンプ７９ｆから出力される。この出力電圧は、抵抗７９ｉ及びコンデンサ７９ｊからなるＲＣフィルタにより、三角波に整形される。この時のＤＡＣ５３ａから出力される目標電圧Ｖ５３ａは、１２８クロックサイクル（即ち、３．８４μsec）毎に変化するので、三角波の周期は１２２．８８μsecとなる。

プリンタエンジン制御部５３は、ＤＡＣ５３ａから目標電圧Ｖ５３ａを出力した後、制御部７２のリセットを解除するために、出力ポートＯＵＴ４から出力するリセット信号RESETを“Ｈ”に切り替える。制御部７２はリセットが解除されると、初期値にて入力ポートＣＬＫ＿ＩＮから入力されるクロックＣＬＫを初期値の分周比、ＯＮデューティ３０％で分周する。但し、プリンタエンジン制御部５３の出力ポートＯＵＴ３から出力されるＯＮ／ＯＦＦ信号が“Ｌ”の間は、出力ポートＯＵＴ１からは分周された駆動パルスＳ７２ａが出力されず、出力ポートＯＵＴｌの出力は“Ｌ”に保持される。

制御部７２の入力ポートＣＬＫ＿ＩＮには、抵抗７１ｂを介して発振器７１が接続されている。発振器７１は、電源７１ａから電源端子ＶＤＤとアウトプットイネーブル端子ＯＥにＤＣ３．３Ｖが供給され、電源投入直後から発振周波数３３．３３ＭＨｚ、周期３０nsecのクロックＣＬＫをＣＬＫ端子から出力する。

制御部７２の出力ポートＯＵＴ１が“Ｌ”に保持されている間は、圧電トランス駆動回路７４内のＮＰＮトランジスタ７４ｂがＯＦＦしているので、ＮＭＯＳ７４ｆもＯＦＦしている。そのため、圧電トランス７５の１次側の入力端子７５ａには、２４Ｖ電源７３から供給されるＤＣ２４Ｖがそのまま印加される。この状態では、ＤＣ２４Ｖ電源７３の電流値はほぼ０であり、圧電トランス７５も振動しないので、圧電トランス７５の２次側の出力端子７５ｂも０Ｖであり、出力電圧変換手段７７内のオペアンプ７７ｄの出力電圧は“Ｌ”である。

出力電圧比較手段７８内のコンパレータ７８ａは、前記状態では「＋」入力端子に０〜５．０Ｖの三角波、更に、「−」入力端子にはオペアンプ７８ａの“Ｌ”が入力されている。そのため、オペアンプ７８ａの出力端子は、電源７８ｂでプルアップされたＤＣ３．３Ｖとなっており、制御部７２の入力ポートＩＮ１には“Ｈ”が入力される。

次に、プリンタエンジン制御部５３は、所定のタイミングで出力ポートＯＵＴ３から出力するＯＮ／ＯＦＦ信号を“Ｈ”にし、高圧出力をＯＮ状態にする。制御部７２は、ＯＮ／ＯＦＦ信号が入力される入力ポートＩＮ２が“Ｈ”になると、初期値にて分周した駆動パルスＳ７２ａを出力ポートＯＵＴ１から出力する。この駆動パルスＳ７２ａにより、圧電トランス駆動回路７４内のＮＰＮトランジスタ７４ｂ及びＰＮＰトランジスタ７４ｃからなるゲートドライブ回路を介して、ＮＭＯＳ７４ｆがスイッチングされ、インダクタ７４ｅとコンデンサ７４ｇ及び圧電トランス７５により、この圧電トランス７５の１次側入力端子７５ａには、図７に示すような数十Ｖの正弦パルスが印加される。

これにより、圧電トランス７５が振動し、２次側出力端子７５ｂから昇圧されたＡＣ高電圧が発生する。このＡＣ高電圧は、整流回路７６により整流されてＤＣ電圧になり、これが出力電圧変換手段７７内の２００ＭΩの抵抗７７ａ及び１００ＫΩの抵抗７７ｂにより分圧される。そして、保護抵抗７７ｃ及びオペアンプ７８ａを通して出力電圧比較手段７８内におけるコンパレータ７８ａの「−」入力端子に入力される。コンパレータ７８ａは、「＋」入力端子に入力された三角波発生回路７９の出力電圧と、出力電圧変換手段７７の出力電圧とを比較し、三角波周期の矩形波の比較結果Ｓ７８を出力し、制御部７２の入力ポートＩＮ１に入力する。矩形波の比較結果Ｓ７８におけるＯＮディユーティは、高圧出力０Ｖ時に１００％となり、目標電圧Ｖ５３ａである５ＫＶにて５０％となる。更に、目標電圧Ｖ５３ａを超えて１０ＫＶとなった時に０％となる。

制御部７２は、出力ポートＯＵＴ２から出力する４bitのＴＴＬ信号Ｓ７２ｂの出力周期にて、入力ポートＩＮ１から入力される比較結果Ｓ７８の入力レベルの“Ｈ”時間をカウントし、前記デューティが５０％となるように出力ポートＯＵＴ１から出力する駆動パルスＳ７２ａを制御する。

（電源装置内の制御部の動作）
電源装置７０内における図６に示す制御部７２の動作を説明する。

先ず、入力ポートＩＮ３からリセット信号RESETが入力されて、各カウンタ値等が初期化される。９bitのＤＡＣ設定値Ｄ５３ａが入力ポートＩＮ４から入力されると、そのＤＡＣ設定値Ｄ５３ａが演算器８３−１，８３−２に供給される。９bitのＤＡＣ設定値Ｄ５３ａは、０〜５１１であり、高圧出力０Ｖ〜５１１０Ｖに対応する。演算器８３−１は、９bitのＤＡＣ設定値Ｄ５３ａの上位４bit（即ち、目標電圧Ｖ５３ａの１／３２の値）を２７５に加算して、カウンタ下限値レジスタ９２に設定する。例えば、目標電圧Ｖ５３ａが５ＫＶの場合には、９bitのＤＡＣ設定値Ｄ５３ａは５００となるので、２７５＋１５＝２９０分周値がカウンタ下限値レジスタ９２に設定される。

リセット信号RESETが“Ｌ”から“Ｈ”に切り替わる時に、１９bitレジスタ９０は下位１０bitを０にクリアされ、上位９bitに、演算器８３−１から出力される前記分周比（例えば、５ＫＶを目標電圧Ｖ５３ａとした場合には２９０）がセットされる。演算器８３−２は、９bitのＤＡＣ設定値Ｄ５３ａを４倍、即ち、下位２bitに００ｂを付加した１１bit値に２４０を加算し、タイマ（分周器）８９にセットする。タイマ（分周器）８９は、例えば、５ＫＶの目標電圧設定時には、９bitのＤＡＣ設定値Ｖ５３ａが５００となるので、２２４０サイクル（即ち、６７．２μsec）毎に加算器８５にパルスを出力する。又、例えば、１ＫＶの目標電圧設定時には、９bitのＤＡＣ設定値Ｖ５３ａが１００となるので、６４０サイクル（即ち、１９．２μsec）毎に加算器８５にパルスを出力する。

５bitカウンタ８６は、クロックＣＬＫの１２８サイクル毎にカウントアップする５bitのカウンタであり、セレクタ８７とＮＯＴゲート８８により、０〜１５、１５〜０のＴＴＬ信号Ｓ７２ｂを三角波発生回路７９に出力させる。これにより、三角波発生回路７９は、４０９６サイクル（即ち、１２２．８８μsec周期）の三角波を生成する。

１９bitレジスタ９０は、上位９bitを分周比として分周セレクタ９４及び減算器８３−２に出力する。減算器８３−２は、前記上位９bit値から１を引いた値を、分周セレクタ９４に出力する。分周セレクタ９４は、比較器９３から出力される選択信号selectによって、１９bitレジスタ９０の上位９bit又は前記９bit値から１を引いた値を選択し、分周器９５に出力する。分周器９５は、分周セレクタ７５から出力される９bitの分周比の値によってクロックＣＬＫを分周し、約３０％のＯＮデューティパルスを出力する。分周セレクタ９６によって分周比が１異なるパルスを組み合わせ、単位時間当たりの平均分周比を少しづつ変化させることにより、出力セレクタ９７から出力される駆動パルスＳ７２ａの駆動周波数を制御する。

出力セレクタ９７は、ＯＮ／ＯＦＦ信号を選択信号selectとして入力し、そのＯＮ／ＯＦＦ信号が“Ｌ”の場合は、グランドＧＮＤ電位の“Ｌ”を選択し、ＯＮ／ＯＦＦ信号が“Ｈ”の場合は、分周器９５から出力されるパルスを選択し、駆動パルスＳ７２ａを出力する。この駆動パルスＳ７２ａにより、圧電トランス駆動回路７４を介して圧電トランス７５が駆動され、ＡＣ高電圧が出力される。図７に、三角波発生回路７９から出力される三角波の電圧と、駆動パルスＳ７２ａの波形図が示されている。

出力セレクタ９７から出力される駆動パルスＳ７２ａは、１０bit数列発生器９６にも入力される。１０bit数列発生器９６は、出力セレクタ９７から出力される駆動パルスＳ７２ａの立上りエッジをカウントする１０bitのカウンタで構成され、このカウント値における各bitの上位下位を反転した値を比較器９３に出力する。即ち、１０bit数列発生器９６は、１０bitカウンタのbit０〜bit９をbit０→bit９、bit１→bit８、bit２→bit７、bit３→bit６、bit４→bit５、bit５→bit４、bit６→bit３、bit７→bit２、bit８→bitｌ、bit９→bit０として出力する。例えば、カウント値が０００Ｈ、００１Ｈ、００２Ｈ、００３Ｈ、００４Ｈ、・・・、３ＦＥＨ、３ＦＦＨと変化する場合に、比較器９３に入力される１０bit数列は、０００Ｈ、２００Ｈ、１００Ｈ、３００Ｈ、０８０Ｈ、・‥、１ＦＦＨ、３ＦＦＨとなる。

比較器９３は、１０bit数列発生器９６の１０bit値と、１９bitレジスタ９０の下位１０bitとを比較し、比較結果が
１９bitレジスタ９０下位１０bit＞１０bit数列発生器９６の出力値
の場合は、この比較結果に応じた選択信号selectを分周セレクタ９４に出力する。これにより、分周セレクタ９４は、１９bitレジスタ９０の上位９bit値を選択して分周器９５に出力する。これに対し、比較結果が
１９bitレジスタ９０下位１０bit≦１０bit数列発生器９６の出力値
の場合は、前記選択信号selectを反転して分周セレクタ６９に出力する。これにより、分周セレクタ６９は、減算器８３−２の９bit値を選択して分周器９５に出力する。このような比較及び選択動作により、分周器９５から出力セレクタ９７を介して出力される駆動パルスＳ７２ａの分周比は、１０２４パルス出力の平均で次式（１）の値となる。
駆動パルスＳ７２ａの分周比＝
｛（１９bitレジスタ９０の上位９bit）−１）＋
｛（１９bitレジスタ９０の下位１０bit）／１０２４｝・・・（１）
又、１０bit数列発生器９６により発生される数列の並びにより、１９bitレジスタ９０の上位９bitの分周比と、減算器８３−２に設定された前記値より１少ない分周比とが、双方共に連続する割合が少なくなり、１０２４パルス周期より短い時間であっても式（１）の値に近い分周比を得る。

例えば、１９bitレジスタ９０の下位１０bitが１０＿００００＿００００ｂ（５１２）の場合、比較器９３から分周セレクタ９４に入力される選択信号selectは、駆動パルスＳ７２ａの出力毎に交互に切り替わり、分周比の平均値の小数部０．５（５１２／１０２４）に対して平均周波数を得るパルス数は２パルスとなる。

アップカウンタ８１は、１２bitのカウンタであり、クロックＣＬＫに同期してコンパレータ出力である比較結果Ｓ７８が“Ｈ”の時に、カウントアップを行う。このアップカウンタ８１のカウント値は、５bitカウンタ８６がオーバフローした時に出力されるオーバフロー信号overの立上りエッジでリセット（RESET）される。５bitカウンタ８６は、前記の通りクロックＣＬＫの１２８パルス周期にてカウントアップするので、クロックＣＬＫの４０９６クロック周期に、アップカウンタ８１がリセット（RESET）されることとなる。

アップカウンタ８１のカウント値は、前記５bitカウンタ８６のオーバフロー時に、Ｄラッチ８２−１，８２−２に順次保持される。これにより、アップカウンタ８１の直前のカウント値がＤラッチ８２−１に保持され、その前の周期のカウント値がＤラッチ８２−２に保持される。この関係が図８に示されている。

図８に示すように、出力電圧変換手段８８の出力電圧と、三角波発生回路７９から出力された三角波の電圧とが、出力電圧比較手段７８内のコンパレータ７８ａヘ入力され、このコンパレータ７８ａから出力される比較結果Ｓ７８のＰＷＭ周期を、アップカウンタ８１がカウントする。Ｄラッチ８２−１には直前のカウント値が保持され、Ｄラッチ８２−２にはその前のカウント値が保持される。更にＤラッチ８２−１は、保持した値の上位５bitを減算器８３−１に出力する。同様にＤラッチ８２−２も、保持した値の上位５bitを減算器８３−１に出力する。

減算器８３−１は、Ｄラッチ８２−１の上位５bitからＤラッチ８２−２の上位５bitを引いた値を、５bit値でテーブルレジスタ８４に出力する。この時、
（Ｄラッチ８２−１の上位５bit値）＜（Ｄラッチ８２−２の上位５bit値）
であれば、減算器８３−１は０（０００００ｂ）をテーブルレジスタ８４に出力する。テーブルレジスタ８４は、減算器８３−１の５bit出力とＤラッチ８２−２の１２bit出力からテーブルを参照して、加算器８５に１２bit値を出力する。

図９−１及び図９−２は、図６中のＤラッチ８２−１，８２−２、減算器８３−１及びテーブルレジスタ８４における入出力の関係を示すフローチャートである。

この図９−１及び図９−２のフローチャートは、動作説明のために一例として示したものであり、回路で実現する場合には各Ｄラッチ８２−１，８２−２出力に対する変数Ｂの値は、同時並列処理可能である。本実施例１では、テーブルレジスタ８４の値の更新が高速である必要はないので、フローチャートの如く、シーケンシャルに処理しても構わない。テーブルレジスタ８４の更新は、５bitカウンタ８６のオーバフロー信号overの検出毎に行う。よって、Ｄラッチ８２−２、減算器８３−１の更新直前の値が用いられる。以下、図９−１及び図９−２のフローチャートを説明する。

図９−１及び図９−２のフローチャートでは、ステップＳ１〜Ｓ５２の処理が行われる。 先ず、ステップＳ１で処理が開始されると、ステップＳ２において、演算器８３−１の５bit出力が６より大きいか否かが判定され、大きければ（Ｙ）、ステップＳ３へ進み、そうでなければ（Ｎ）、ステップＳ４ヘ進む。ステップＳ３において、変数Ａに１を代入する。この場合、変数は３bitのレジスタである。ステップＳ４において、下記の条件の通り、変数Ａに｛７−（演算器８３−１出力）｝を代入する。
演算器８３−１出力＝０：変数Ａ＝７
演算器８３−１出力＝１：変数Ａ＝６
構算器８３−１出力＝２：変数Ａ＝５
演算器８３−１出力＝３：変数Ａ＝４
演算器８３−１出力＝４：変数Ａ＝３
演算器８３−１出力＝５：変数Ａ＝２
演算器８３−１出力＝６：変数Ａ＝１
この条件以外は、ステップＳ３で設定した通りとなる。

ステップＳ５において、Ｄラッチ８２−２出力は２７以上か否かが判定され、２７以上であれば（Ｙ）、ステップＳ６へ進み、、そうでなければ（Ｎ）、ステップＳ７へ進む。ステップＳ６において、変数Ｂに１０２４を代入する。変数Ｂは符号付き１２bitレジスタであり、２０４７〜−２０４８のレンジを保持する。ステップＳ７において、Ｄラッチ８２−２出力は２６か否かが判定され、２６であれば（Ｙ）、ステップＳ８へ進み、そうでなければ（Ｎ）、ステップＳ９へ進む。ステップＳ８において、変数Ｂに５１２を代入する。ステップＳ９において、Ｄラッチ８２−２出力は２５か否かが判定され、２５であれば（Ｙ）、ステップＳ１０へ進み、そうでなければ（Ｎ）、ステップＳ１１へ進む。ステップＳ１０において、変数Ｂに２５６を代入する。ステップＳ１１において、Ｄラッチ８２−２出力は２４か否かが判定され、２４であれば（Ｙ）、ステップＳ１２へ進み、そうでなければ（Ｎ）、ステップＳ１３へ進む。

ステップＳ１２において、変数Ｂに１２８を代入する。ステップＳ１３において、Ｄラッチ８２−２出力は２３か否かが判定され、２３であれば（Ｙ）、ステップＳ１４へ進み、そうでなければ（Ｎ）、ステップＳ１５へ進む。ステップＳ１４において、変数Ｂに（６４×Ａ）を代入し、変数ＢにステップＳ３，Ｓ４で決定された変数Ａの値を乗算して入力する。ステップＳ１５において、Ｄラッチ８２−２出力は２２か否かが判定され、２２であれば（Ｙ）、ステップＳ１６へ進み、そうでなければ（Ｎ）、ステップＳ１７へ進む。ステップＳ１６において、変数Ｂに（３２×Ａ）を代入する。ステップＳ１７において、Ｄラッチ８２−２出力は２１か否かが判定され、２１であれば（Ｙ）、テップＳ１８へ進み、そうでなければ（Ｎ）、ステップＳ１９へ進む。ステップＳ１８において、変数Ｂに（１６×Ａ）を代入する。ステップＳ１９において、Ｄラッチ８２−２出力は２０か否かが判定され、２０であれば（Ｙ）、ステップＳ２０へ進み、そうでなければ（Ｎ）、ステップＳ２ｌへ進む。

ステップＳ２０において、変数Ｂに（８×Ａ）を代入する。ステップＳ２１において、Ｄラッチ８２−２出力は１９か否かが判定され、１９であれば（Ｙ）、ステップＳ２２へ進み、そうでなければ（Ｎ）、ステップＳ２３へ進む。ステップＳ２２において、変数Ｂに（４×Ａ）を代入する。ステップＳ２３において、Ｄラッチ８２−２出力は１８か否かが判定され、１８であれば（Ｙ）、ステップＳ２４へ進み、そうでなければ（Ｎ）、ステップＳ２５へ進む。ステップＳ２４において、変数Ｂに（３×Ａ）を代入する。ステップＳ２５において、Ｄラッチ８２−２出力は１７か否かが判定され、１７であれば（Ｙ）、ステップＳ２６へ進み、そうでなければ（Ｎ）、ステップＳ２７へ進む。ステップＳ２６において、変数Ｂに（２×Ａ）を代入する。ステップＳ２７において、Ｄラッチ８２−２出力は１６かが判定され、１６であれば（Ｙ）、ステップＳ２８へ進み、そうでなければ（Ｎ）、ステップＳ２９へ進む。

ステップＳ２８において、変数Ｂに（１×Ａ）を代入する。ステップＳ２９において、Ｄラッチ８２−２出力は１５か否かが判定され、１５であれば（Ｙ）、ステップＳ３０へ進み、そうでなければ（Ｎ）、ステップＳ３１へ進む。ステップＳ３０において、変数Ｂに（−１）を代入する。ステップＳ３１において、Ｄラッチ８２−２出力は１４か否かが判定され、１４であれば（Ｙ）、ステップＳ３２へ進み、そうでなければ（Ｎ）、ステップＳ３３へ進む。ステップＳ３２において、変数Ｂに（−２）を代入する。ステップＳ３３において、Ｄラッチ８２−２出力は１３か否かが判定され、１３であれば（Ｙ）、ステップＳ３４へ進み、そうでなければ（Ｎ）、ステップＳ３５へ進む。ステップＳ３４において、変数Ｂに（−４）を代入する。ステップＳ３５において、Ｄラッチ８２−２出力は１２かが判定され、１２であれば（Ｙ）、ステップＳ３６へ進み、そうでなければ（Ｎ）、ステップＳ３７へ進む。

ステップＳ３６において、変数Ｂに（−８）を代入する。ステップＳ３７において、Ｄラッチ８２−２出力は１１か否かが判定され、１１であれば（Ｙ）、ステップＳ３８へ進み、そうでなければ（Ｎ）、ステップＳ３９へ進む。ステップＳ３８において、変数Ｂに（−１６）を代入する。ステップＳ３９において、Ｄラッチ８２−２出力は１０か否かが判定され、１０であれば（Ｙ）、ステップＳ４０へ進み、そうでなければ（Ｎ）、ステップＳ４１へ進む。ステップＳ４０において、変数Ｂに（３２）を代入する。ステップＳ４１において、Ｄラッチ８２−２出力は９か否かが判定され、９であれば（Ｙ）、ステップＳ４２へ進み、そうでなければ（Ｎ）、ステップＳ４３へ進み。ステップＳ４２において、変数Ｂに（−６４）を代入する。ステップＳ４３において、Ｄラッチ８２−２出力は８か否かが判定され、８であれば（Ｙ）、ステップＳ４４へ進み、そうでなければ（Ｎ）、ステップＳ４５へ進む。

ステップＳ４４において、変数Ｂに（−１２８）を代入する。ステップＳ４５において、Ｄラッチ８２−２出力は７か否かが判定され、７であれば（Ｙ）、ステップＳ４６へ進み、そうでなければ（Ｎ）、ステップＳ４７へ進む。ステップＳ４６において、変数Ｂに（−２５６）を代入する。ステップＳ４７において、Ｄラッチ８２−２出力は６か否かが判定され、６であれば（Ｙ）、ステップＳ４８へ進み、そうでなければ（Ｎ）、ステップＳ４９へ進む。ステップＳ４８において、変数Ｂに（−５１２）を代入する。ステップＳ４９において、変数Ｂに（−１０２４）を代入する。Ｄラッチ８２−２出力が０〜５の場合、ステップＳ５０において、Ｄラッチ８２−２の１２bit出力が７Ｆ０ｈｅｘ〜８１０ｈｅｘか否かが判定され、そうであれば（Ｙ）、ステップＳ５１へ進み、そうでなければ（Ｎ）、ステップＳ５２へ進む。ステップＳ５１において、変数Ｂに０を代入し、ステップＳ５２にて処理を終了する。

以上説明したように、図６のテーブルレジスタ８４には１２bit値が設定される。ステップＳ５０,Ｓ５１に示すように、三角波との比較結果Ｓ７８のＰＷＭデューティが５０％付近においては、加減算を行わないように０を設定する。テーブルレジスタ８４の１２bit値は、加算器８５に出力される。

加算器８５は、タイマ（分周器）８９から入力される信号の立上りエッジで加算を行う。タイマ（分周器）８９は、演算器８３−２から出力される１６bitの前記信号周期にて動作する。加算器８５は、１９bitレジスタ９０の１９bit値に、テーブルレジスタ８４から出力された１２bit符号付きデータを１９bitに拡張して加算する。テーブルレジスタ８４の更新周期と加算器８５の加算周期とが異なるが、加算器８５が前回と同じテーブルレジスタ値を用いるのみで問題はない。

又、加算器８５は、カウンタ上限値レジスタ９１とカウンタ下限値レジスタ９２の２つのレジスタの値と加算結果を比較する。カウンタ上限値レジスタ９１の９bit値と加算器８５の加算結果１９bitの上位９bitとを比較して、カウンタ上限値を超えている場合には、カウンタ上限値９bitを加算結果１９bitの上位９bitと置き換える。置き換えた１９bit値を１９bitレジスタ９０に設定する。同様に、カウンタ下限値レジスタ９２の９bit値と、加算器８５の加算結果１９bitの上位９bitとを比較して、カウンタ下限値より小さい場合には、加算結果１９bitの上位９bitとカウンタ下限値９bitを置き換える。置き換えた１９bit値を１９bitレジスタ９０に設定する。

本実施例１では、カウンタ上限値９bitは１２Ｅｈｅｘ（３０２ｄｅｃ）、カウンタ下限値９bitは１１３ｈｅｘ（２７５ｄｅｃ）である。なお、カウンタ上限値レジスタ９１、カウンタ下限値レジスタ９２は、本実施例１では、制御部７２内に固定値で保持されている構成であるが、書き換え可能なランダム・アクセス・メモリ（以下「ＲＡＭ」という。）に設定される値として、プリンタエンジン制御部５３から設定される構成にしても良い。

１９bitレジスタ９０は、リセット時、演算器８３−１により１９bit値を設定される。演算器８３−１は、ＤＡＣ設定値Ｄ５３ａの９bit値に対して次式（２）の演算を行う。
２７５×１０２４＋（目標電圧値信号）×３２・・・（２）
例えば、目標電圧５ＫＶで、ＤＡＣ設定値Ｄ５３ａが５００の場合に、２９７６００ｄｅｃ、４８Ａ８０ｈｅｘが設定される。１９bitレジスタ９０中、上位９bitが１２２ｈｅｘ、２９０ｄｅｃで、下位１０bitが２８０ｈｅｘ、６４０ｄｅｃとなる。

以上説明したように、高圧出力と目標電圧Ｖ５３ａとの差分が大きい時は分周比変化幅を大きくし、差分が小さくなった時は分周比変化を小さくすることにより、安定した定電圧制御と速い立上りが両立できる。更に、目標電圧到達前の単位時間当たりの出力電圧変化幅によってゲインを変更することにより、オーバシュートなく、早い立上りが可能になる。

（実施例１の変形例）
本実施例１では、前述した変形例の他に、更に、以下の（ａ）〜（ｊ）のような変形例を採用することも可能である。

（ａ） リセット信号RESETとＯＮ／ＯＦＦ信号を設けているが、ＯＮ／ＯＦＦ信号の“Ｌ”時をリセット信号RESETとしても良い。

（ｂ） クロックＣＬＫの周波数は３３．３３ＭＨｚとしたが、他の周波数であっても構わない。分周比を変化させるパルスを１０bit、即ち１０２４個の組としたが、本実施例１の１０bitより小さな値（例えば、６bit、７bit、８bit、９bit等）もしくは大きな値（例えば、１１bit、１２bit等）でも良い。

（ｃ） 共振周波数が約１１０ｋＨｚ、駆動周波数の範囲１１０〜１３０ＫＨｚの圧電トランス７５を用いたが、それよりサイズの小さい駆動周波数が高い圧電トランスを使用しても良いし、サイズの大きな駆動周波数の低い圧電トランスを用いても良い。

（ｄ） 駆動周波数の上下限を設定するカウンタ上限値レジスタ９１及びカウンタ下限値レジスタ９２のカウンタ値を固定値として制御部７２内に持たせているが、プリンタエンジン制御部５３から送信して設定するようにしても良い。又、固定値ではなく、個々の圧電トランス７５の特性を測定して不揮発性メモリ等にリミット値を記憶させて利用しても良い。

（ｅ） 圧電トランス７５の駆動開始周波数を固定値として制御部７２内に持たせているが、目標電圧Ｖ５３ａを設定するＤＡＣ設定値Ｄ５３ａに応じて可変とし、プリンタエンジン制御部５３から制御部７２へ送信させても良い。

（ｆ） 圧電トランス７５を駆動する制御部７２を電源装置７０内に設けているが、プリンタエンジン制御部５３のＬＳＩ等内に組み込むことも可能である。

（ｇ） 転写高圧回路１回路として説明したが、同じ回路を並置することにより、複数チャンネルの制御をすることは容易である。カラー画像形成装置では通常４チャンネルの転写高圧チャンネルを有するが、本実施例１の構成においては、高圧出力ＯＮ／ＯＦＦ時のみプリンタエンジン制御部５３からの信号を切り替えるのみで、プリンタエンジン制御部５３に通常使用されるマイクロプロセッサ又はＬＳＩ等に特殊な物を必要としない。更に、転写以外の高圧出力全てを圧電トランス７５による回路で構成した場合でも、各回路の部品定数等をそれぞれに最適なものを選択すれば、容易に１０〜２０チャンネル程度の構成にすることも可能である。

（ｈ） 出力可変の転写高圧回路を構成するために、目標設定手段としてＤＡＣ５３ａを用いて説明したが、出力可変の必要ない高圧出力に使用する場合には、ツェナーダイオードや抵抗分圧による定電圧回路等を目標設定手段として三角波発生回路７９内のコパレータ７９ｂ−１〜７９ｂ−４に入力する構成としても良い。

（ｉ） 本実施例１では、正バイアスの回路について説明したが、負バイアスの回路でも、出力電圧変換手段７７でオペアンプ７７ｄの反転増回路等を用いることにより、容易に実現可能である。

（ｊ） 三角波発生回路７９と出力電圧比較手段７との比較結果Ｓ７８が、目標電圧Ｖ５３ａで５０％のデューティのＰＷＭとなるようにしたが、三角波の電圧を最大の目標電圧Ｖ５３ａに対応した一定のピークのものとして、テーブルレジスタ８４にＤＡＣ設定値Ｄ５３ａを入力する構成をとって、目標電圧Ｖ５３ａでのＰＷＭデューティが異なるものとして構成しても良い。

（実施例１の効果）
本実施例１によれば、次の（１）〜（３）のような効果がある。

（１） 本実施例１によれば、圧電トランス７５の２次側出力電圧を整流したＤＣ高電圧を出力電圧変換手段７７で降圧したＤＣ低電圧と、目標設定手段であるＤＡＣ５３ａによる三角波発生回路７９から出力される三角波の電圧とを、出力電圧比較手段７８内のコンパレータ７８ａにより比較し、この比較結果Ｓ７８の矩形波デューティに応じて分周比及び分周比変化幅を制御するようにしている。そのため、低い高圧出力から圧電トランス７５の共振周波数に近い高い高圧出力まで、速い立上りと定電圧制御の両立が可能となる。しかも、広い出力範囲を得ることができるので、環境によらず安定した出力が可能となり、更に、画像形成装置１において濃度段差や横筋のない安定した画像を得ることができる。

（２） 駆動パルスＳ７２ａ、及びコンパレータ出力である比較結果Ｓ７８共にデジタル信号とすることにより、ＬＳＩ等の集積化した回路により実現可能となり、部品点数を大幅に削減できる。更に、圧電トランス７５の共振周波数以下に駆動周波数が変化しないように、カウンタ上限値レジスタ９１及びカウンタ下限値レジスタ９２からなる分周比リミッタを設けたので、瞬間的な負荷変動等によって駆動周波数が共振周波数より低い周波数に制御されることによって高圧出力が低い電圧に制御されてしまうという問題もなくなる。

（３） 駆動パルス発生、及び周波数制御をＣＰＵのプログラムコード等を用いずに実現したので、多チャンネル化しても安定した定電圧制御が可能となる。更に、分周セレクタ６９等により、分周比の異なるパルスを混合させることにより、平均周波数分解能を位相同期回路（ＰＬＬ）等の逓倍回路を使うよりも容易に高くすることが可能となる。

本発明の実施例２では、実施例１における図３の画像形成装置１及び図４の制御回路の構成と同様であり、実施例１における図１及び図２の電源装置７０と構成が異なるので、以下、本実施例２の電源装置について説明する。

（電源装置の構成）
図１０は、本発明の実施例２における電源装置の概略の構成を示すブロック図であり、実施例１の電源装置を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２の電源装置７０Ａは、実施例１と同様に、各色の１回路のみが示されており、実施例１の制御部７２及び出力電圧比較手段７８に代えて、これらとは異なる構成の制御部７２Ａ及び２つの比較手段（例えば、第１、第２の出力電圧比較手段）７８−１，７８−２が設けられている。その他の構成は、実施例１と同様である。

本実施例２の制御部７２Ａは、発振器７１から供給されるクロックＣＬＫに同期して動作し、プリンタエンジン制御部５３により制御されて駆動パルスＳ７２ａを出力する回路であり、実施例１と同様に、クロックＣＬＫを入力する入力ポートＣＬＫ＿ＩＮ、ＯＮ／ＯＦＦ信号を入力する入力ポートＩＮ２、リセット信号RESETを入力する入力ポートＩＮ３、ＤＡＣ設定値Ｄ５３ａを入力する入力ポートＩＮ４、第１の比較結果Ｓ７８−１を入力する入力ポートＩＮ１−１、駆動パルスＳ７２ａを出力する出力ポートＯＵＴ１、及び４bitのＴＴＬ信号Ｓ７２ｂを出力する出力ポートＯＵＴ２を有する他に、新たに、第２の比較結果Ｓ７８−２を入力する入力ポートＩＮ１−２が追加されている。この制御部７２Ａは、実施例１と同様に、ＡＳＩＣ、ＣＰＵを内蔵したマイクロプロセッサ、あるいはＦＰＧＡ等により構成されている。

第１の出力電圧比較手段７８−１は、実施例１の出力電圧比較手段７８と同様に、三角波発生回路７９から出力された目標電圧Ｖ５３ａの２倍の振幅の三角波の電圧と、出力電圧変換手段７７の出力電圧とを比較し、この第１の比較結果Ｓ７８−１を制御部７２Ａの入力ポートＩＮ１−１に与えるものである。追加された第２の出力電圧比較手段７８−２は、出力電圧変換手段７７の出力電圧と目標電圧Ｖ５３ａとを比較して、この第２の比較結果Ｓ７８−２を制御部７２Ａの入力ポートＩＮ１−２へ入力するものである。

図１１は、図１０の電源装置７０Ａにおける詳細な構成例を示す回路図であり、実施例１を示す図２中の要素と共通の要素には共通の符号が付されている。

第１の出力電圧比較手段７８−１は、実施例１の出力電圧比較手段７８と同様に、ＤＣ電源７３からＤＣ２４Ｖが印加される電圧比較器であるコンパレータ７８ａ−１と、このコンパレータ７８ａ−１の出力端子をプルアップするＤＣ３．３Ｖ電源７８ｂ及びプルアップ抵抗７８ｃ−１とにより構成されている。コンパレータ７８ａ−１は、ボルテージフォロア回路の出力電圧を入力する「−」入力端子と、三角波発生回路７９から出力された三角波の電圧を入力する「＋」入力端子とを有し、その「−」入力端子の電圧と「＋」入力端子の電圧とを比較し、第１の比較結果Ｓ７８−１を出力端子から出力して制御部７２Ａの入力ポートＩＮ１−１へ与える回路である。コンパレータ７８ａ−１の出力端子は、プルアップ抵抗７８ｃ−１を介してＤＣ３．３Ｖ電源７８ｂに接続されている。

第２の出力電圧比較手段７８−２は、２つのオペアンプ７８ａ−２，７８ｄ−２、３つの抵抗７８ｂ−２，７８ｃ−２，７８ｅ−２、及びコンパレータ７８ｄ−２を有している。オペアンプ７８ｂ−２及び抵抗７８ｂ−２，７８ｃ−２は、ボルテージフォロワ回路の出力電圧を分圧し、ＤＡＣ５３ａから出力される目標電圧Ｖ５３ａを三角波発生回路７９の出力ピーク電圧の２分の１の電圧を出力する回路である。コンパレータ７８ｄ−２は、出力電圧変換手段７７の出力電圧とオペアンプ７８ａ−２の出力電圧とを比較して出力する回路である。このコンパレータ７８ｄ−２の出力端子は、抵抗７８ｅ−２を介して３．３Ｖ電源７８ｂによりプルアップされる構成になっている。その他の構成は、実施例１と同様である。

（電源装置内の制御部の構成）
図１２は、図１１中の制御部７２Ａを示す構成図であり、実施例１の制御部７２を示す図６中の要素と共通の要素には共通の符号が付されている。

本実施例２の制御部７２Ａでは、実施例１の制御部７２におけるアップカウンタ８１、テーブルレジスタ８４、加算器８５、及び比較器９３に代えて、第１のアップカウンタ８１−１、テーブルレジスタ８４Ａ、加算器８５Ａ、及び第１の比較器９３−１が設けられ、更に、第２のアップカウンタ８１−２、第３のＤラッチ８２−３、及び第２の比較器９３−２が追加されている。

アップカウンタ８１−１及び比較器９３−１は、実施例１のアップカウンタ８１及び比較器９３と同様のものである。アップカウンタ８１−２は、入力ポートＩＮ１−２から入力される比較結果Ｓ７８−２が“Ｈ”の期間、クロックＣＬＫをカウントする９bitのカウンタであり、出力セレクタ９７から出力される駆動パルスＳ７２ａの立上りでカウント値が０にリセットされ、このアップカウンタ８１−２の９bitカウント値が、Ｄラッチ８２−３に出力される構成になっている。Ｄラッチ８２−３は、出力セレクタ９７から出力される駆動パルスＳ７２ａの立上りで、アップカウンタ８１−２の９bitカウント値をラッチし、このラッチした９bitカウント値を第２の比較器９３−２に出力するものである。

比較器９３−２は、Ｄラッチ８２−３から出力される９bitカウント値と、分周セレクタ９４の９bit出力値を１／２にした値（即ち、分周セレクタ９４の９bit値を１bit右シフトして最上位bitに０を加えた９bit値）とを比較し、（Ｄラッチ８２−３出力値＞分周セレクタ９７出力値）の場合には、比較結果として１bitの“Ｈ”を、そうでない場合には、比較結果として１bitの“Ｌ”を、加算器８５Ａに出力する回路である。

テーブルレジスタ８４Ａは、減算器８３−１の５bit出力値とＤラッチ８２−２の１２bit出力値とから１１bit値を生成するものであり、実施例１のテーブルレジスタ８４に対して符号なしの値１１bitを出力する点が異なっている。加算器８５Ａは、テーブルレジスタ８４Ａの値を、比較器９３−２の出力値により１９bitレジスタ９０に対して加減算を行う（即ち、比較器９３−２の出力が“Ｈ”の場合は加算、“Ｌ”の場合は減算を行う）ものである。その他の構成は、実施例１と同様である。

以上の構成において、本実施例２では、図３の画像形成装置１及び図４の制御回路の動作が実施例１と同様である。以下、実施例１と異なる電源装置の動作と制御部の動作とを説明する。

（電源装置の動作）
図１０の電源装置７０Ａにおいて、整流回路７６から出力されたＤＣ高電圧は、出力電圧変換手段７７により分圧されてＤＣ低電圧に変換され、第１、第２の出力電圧比較手段７８−１，７８−２に入力される。第１の出力電圧比較手段７８−１は、三角波発生回路７９から目標電圧到達時における出力電圧変換手段７７の出力電圧の２倍のピーク電圧を有する三角波が入力されると、この三角波の電圧と、出力電圧変換手段７７の出力電圧とを比較し、この第１の比較結果Ｓ７８−１として三角波発生周期のＰＷＭ信号を制御部７２Ａの入力ポートＩＮ１−１に与える。このＰＷＭディーティは、高圧出力が０Ｖでは１００％、目標電圧Ｖ５３ａで５０％、目標電圧Ｖ５３ａの２倍で０％となる。

第２の出力電圧比較手段７８−２では、ＤＡＣ５３ａから出力される目標電圧Ｖ５３ａを出力電圧変換手段７７の出力電圧と等しくなるように増幅した後、この増幅した電圧と出力電圧変換手段７７の出力電圧とを比較し、出力電圧変換手段７７の出力電圧が目標電圧Ｖ５３ａより低い時は比較結果Ｓ７８−２として“Ｈ”、目標電圧Ｖ５３ａより高い時は比較結果として“Ｌ”を出力し、制御部７２Ａの入力ポートＩＮ１−２に与える。出力電圧変換手段７７の出力電圧が目標電圧Ｖ５３ａと等しい時には、整流回路７６によって整流されたＤＣ高電圧に残るリップルにより、制御部７２Ａの入力ポートＩＮ１−２に矩形波が入力される。

制御部７２Ａは、出力電圧比較手段７８−２から出力される比較結果Ｓ７８−２が矩形波となるように制御することにより定電圧制御を行い、且つ、出力電圧比較手段７８−１から出力される比較結果Ｓ７８−１のＰＷＭデューティに応じて圧電トランス駆動周波数を変化させるゲインを決定する。

図１１の電源装置７０Ａにおいて、出力電圧比較手段７８−２は、ＤＡＣ５３ａから出力される９bitの目標電圧Ｖ５３ａを、オペアンプ７８ａ−２により、出力電圧変換手段７７の出力電圧に対応する値に反転増幅する。例えば、５ＫＶの目標電圧出力時は、ＤＡＣ５３ａがデジタル値で１Ｆ４ｈｅｘ（５００ｄｅｃ）であり、ＤＡＣ５３ａから出力される目標電圧Ｖ５３ａは、
３．３×５００／５１１＝３．２３Ｖ
となる。出力電圧変換手段７７は、実施例１と同じ定数により、高圧出力を１／２００１分圧する。そのため、出力電圧変換手段７７の出力電圧は、高圧出力が５ＫＶ時は２．５０Ｖとなる。

ＤＡＣ５３ａから出力された目標電圧Ｖ５３ａは、出力電圧比較手段７８−２内におけるオペアンプ７８ａ−２のボルテージフォロワを介して抵抗７８ｂ−２及び７８ｃ−２により分圧され、２．５０Ｖに変換されてコンパレータ７８ｄ−２の「＋」入力端子に入力される。コンパレータ７８ｄ−２の「−」入力端子には、出力電圧変換手段７７の出力電圧が入力され、コンパレータ７８ｄ−２の出力端子が３．３Ｖ電源７８ｂにより抵抗７８ｅ−２を介してプルアップされる。これにより、出力電圧変換手段７７の出力電圧が目標電圧Ｖ５３ａより低い場合には、電源７８ｂのＤＣ３．３Ｖ（＝“Ｈ”）が制御部７２Ａの入力ポートＩＮ１−２に入力され、出力電圧変換手段７７の出力電圧が目標電圧Ｖ５３ａより高い場合には、コンパレータ７８ｄ−２のＶＯＬレベルが制御部７２Ａの入力ポートＩＮ１−２に入力される。

（電源装置内の制御部の動作）
図１３−１及び図１３−２は、図１２中のテーブルレジスタ８４Ａの動作を示すフローチャートであり、実施例１のフローチャートを示す図９−１及び図９−２中のステップと共通のステップには共通の符号が付されている。

図１２の制御部７２Ａにおいて、テーブルレジスタ８４Ａは、図１３−１及び図１３−２のフローチャートに従い、減算器８３−１の５bit出力値とＤラッチ８２−２の１２bit出力値とにより、１１bitデータを加算器８５Ａに出力する。

図１３−１及び図１３−２のフローチャートでは、実施例１を示す図９−１及び図９−２のフローチャートにおけるステップＳ１〜Ｓ５２中のステップＳ３０，Ｓ３２，Ｓ３４，Ｓ３６，Ｓ３８，Ｓ４０，Ｓ４２，Ｓ４４，Ｓ４６，Ｓ４８，Ｓ４９の処理に代えて、これとは異なるステップＳ３０Ａ，Ｓ３２Ａ，Ｓ３４Ａ，Ｓ３６Ａ，Ｓ３８Ａ，Ｓ４０Ａ，Ｓ４２Ａ，Ｓ４４Ａ，Ｓ４６Ａ，Ｓ４８Ａ，Ｓ４９Ａの処理を行うようになっている。

ステップＳ１において、開始が開始されると、ステップＳ２において、演算器８３−１の５bit出力が６より大きいか否かが判定され、大きければステップＳ３へ、そうでなければステップＳ４ヘ進む。ステップＳ３において、変数Ａに１を代入する。この場合、変数は３bitのレジスタである。ステップＳ４において、変数Ａに、以下の条件に従い、
｛７−（演算器８３−１出力）｝
を代入する。
演算器８３−１出力＝０：変数Ａ＝７
演算器８３−１出力＝１：変数Ａ＝６
演算器８３−１出力＝２：変数Ａ＝５
演算器８３−１出力＝３：変数Ａ＝４
演算器８３−１出力＝４：変数Ａ＝３
演算器８３−１出力＝５：変数Ａ＝２
演算器８３−１出力＝６：変数Ａ＝１
上記条件以外は、ステップＳ３で設定した通りとなる。

ステップＳにおいて、Ｄラッチ８２−２出力は２７以上か否かを判定し、そうであればステップＳ６へ、そうでなければステップＳ７へ進む。ステップＳ６において、変数Ｂに１０２４を代入する。変数Ｂは符号無し１１bitレジスタであり、０〜２０４７のレンジを保持する。ステップＳ７において、Ｄラッチ８２−２出力は２６か否かを判定し、そうであればステップＳ８へ、そうでなければステップＳ９へ進む。ステップＳ８において、変数Ｂに５１２を代入する。ステップＳ９において、Ｄラッチ８２−２出力は２５か否かを判定し、そうであればステップＳ１０へ、そうでなければステップＳ１１へ進む。ステップＳ１０において、変数Ｂに２５６を代入する。ステップＳ１１において、Ｄラッチ８２−２出力は２４か否かを判定し、そうであれぼステップＳ１２へ、そうでなければステップＳ１３へ進む。

ステップＳ１２において、変数Ｂに１２８を代入する。ステップＳ１３において、Ｄラッチ８２−２出力は２３か否かを判定し、そうであればステップＳ１４へ、そうでなければステップＳ１５へ進む。ステップＳ１４において、変数Ｂに（６４×Ａ）を代入する。変数Ｂに、ステップＳ３〜Ｓ４で決定された変数Ａの値を乗算して入力する。ステップＳ１５において、Ｄラッチ８２−２出力は２２か否かを判定し、そうであればステップＳ１６へ、そうでなければステップＳ１７へ進む。ステップＳ１６において、変数Ｂに（３２×Ａ）を代入する。ステップＳ１７において、Ｄラッチ８２−２出力は２１か否かを判定し、そうであればステップＳ１８へ、そうでなければステップＳ１９へ進む。ステップＳ１８において、変数Ｂに（１６×Ａ）を代入する。ステップＳ１９において、Ｄラッチ８２−２出力は２０か否かを判定し、そうであればステップＳ２０へ、そうでなければステップＳ２１へ進む。

ステップＳ２０において、変数Ｂに（８×Ａ）を代入する。ステップＳ２１において、Ｄラッチ８２−２出力は１９か否かを判定し、そうであればステップＳ２２へ、そうでなければステップＳ２３へ進む。ステップＳ２２において、変数Ｂに（４×Ａ）を代入する。ステップＳ２３において、Ｄラッチ８２−２出力は１８か否かを判定し、そうであればステップＳ２４へ、そうでなければステップＳ２５へ進む。ステップＳ２４において、変数Ｂに（３×Ａ）を代入する。ステップＳ２５において、Ｄラッチ８２−２出力は１７か否かを判定し、そうであればステップＳ２６へ、そうでなければステップＳ２７へ進む。ステップＳ２６において、変数Ｂに（２×Ａ）を代入する。ステップＳ２７において、Ｄラッチ８２−２出力は１６か否かを判定し、そうであればステップＳ２８へ、そうでなければステップＳ２９へ進む。ステップＳ２８において、変数Ｂに（１×Ａ）を代入する。ステップＳ２９において、Ｄラッチ８２−２出力は１５か否かを判定し、そうであればステップ１７３０へ、そうでなければステップＳ３１へ進む。

ステップＳ３０Ａにおいて、変数Ｂに１を代入する。ステップＳ３１において、Ｄラッチ８２−２出力は１４か否かを判定し、そうであればステップＳ３２Ａへ、そうでなければステップＳ３３へ進む。ステップＳ３２Ａにおいて、変数Ｂに２を代入する。ステップＳ３３において、Ｄラッチ８２−２出力は１３か否かを判定し、そうであればステップＳ３４Ａへ、そうでなければステップＳ３５へ進む。ステップＳ３４Ａにおいて、変数Ｂに４を代入する。ステップＳ３５において、Ｄラッチ８２−２出力は１２か否かを判定し、そうであればステップＳ３６Ａへ、そうでなければステップＳ３７へ進む。ステップＳ３６Ａにおいて、変数Ｂに８を代入する。ステップＳ３７において、Ｄラッチ８２−２出力は１１か否かを判定し、そうであればステップＳ３８Ａへ、そうでなければステップＳ３９へ進む。ステップＳ３８Ａにおいて、変数Ｂに１６を代入する。

ステップＳ３９において、Ｄラッチ８２−２出力は１０か否かを判定し、そうであればステップＳ４０Ａへ、そうでなければステップＳ４１へ進む。ステップＳ４０Ａにおいて、変数Ｂに３２を代入する。ステップＳ４１において、Ｄラッチ８２−２出力は９か否かを判定し、そうであればステップＳ４２Ａへ、そうでなければステップＳ４３へ進む。ステップＳ４２Ａにおいて、変数Ｂに６４を代入する。ステップＳ４３において、Ｄラッチ８２−２出力は８か否かを判定し、そうであればステップＳ４４Ａへ、そうでなければステップＳ４５へ進む。ステップＳ４４Ａにおいて、変数Ｂに１２８を代入する。

ステップＳ４５において、Ｄラッチ８２−２出力は７か否かを判定し、そうであればステップＳ４６Ａへ、そうでなければステップＳ４７へ進む。ステップＳ４６Ａにおいて、変数Ｂに２５６を代入する。ステップＳ４７において、Ｄラッチ８２−２出力は６か否かを判定し、そうであればステップＳ４８Ａへ、そうでなければステップＳ４９Ａへ進む。ステップＳ４８Ａにおいて、変数Ｂに５１２を代入する。ステップＳ４９Ａにおいて、Ｄラッチ８２−２出力が０〜５の場合、変数Ｂに１０２４を代入した後、ステップＳ５２で処理を終了する。

以上説明したように、本実施例２において、実施例１で負の値が設定された条件が正の値となることと、０が設定される条件がなくなったことが実施例１と異なる。

比較器９３−２は、分周セレクタ９４の出力９bit値とＤラッチ８２−３の９bit値とを比較して、加算器８５Ａに信号を出力する。具体的には比較器９３−２は、分周セレクタ９４の出力９bitの１／２値、９bit値を右に１bitシフトして最上位bitに０を加えた９bit値とＤラッチ８２−３の保持値９bitを比較する。
Ｄラッチ８２−３の値＞分周セレクタ９４の出力の１／２値
の時は、加算器８５Ａに“Ｈ”を出力し、
Ｄラッチ８２−３の値≦分周セレクタ９４の出力の１／２値
の時は、加算器８５Ａに“Ｌ”を出力する。

加算器８５Ａは、タイマ（分周器）８９からの入力信号の立上りで、比較器９３−２の出力が“Ｈ”の場合は、テーブルレジスタ８４Ａからの１１bit値を１９bitレジスタ９０の値に加算して、前記１９bitレジスタ９０を書き替え更新する。又、比較器９３−２からの出力が“Ｌ”の場合に減算して更新する。

以上説明した動作で、高圧出力が目標電圧Ｖ５３ａより低い場合には、分周比を大きくする方向に制御し、目標電圧Ｖ５３ａより高い場には、分周比を小さくする方向に制御を行う。

図１４は、図１１の電源装置７０Ａにおける目標電圧付近到達時の各信号状態を示す動作波形図である。

この図１４に示すように、電圧比較手段７８−２から出力される比較結果Ｓ７８−２のＰＷＭデューティが５０％未満なので、この場合には分周比を小さくして周波数を上げる方向に制御を行うこととなる。出力電圧比較手段７８−２は、目標電圧到達時に矩形波の比較結果Ｓ７８−２を出力するので、そのデューティがほぼ５０％となるように分周比を加減算することにより、安定した定電圧制御が可能となる。

（実施例２の変形例）
本実施例２では、前述した変形例の他に、更に、以下の（ａ）、（ｂ）のような変形例を採用することも可能である。

（ａ） 本実施例２では、三角波出力を比較する出力電圧比較手段７８−１と、定電圧を比較する出力電圧比較手段７８−２の２つを用いているが、この２つのチャンネルを１つにし、定電圧出力と三角波出力を交互に出して出力電圧比較手段７８−１，７８−２を１つにまとめることも容易に実現可能である。

（ｂ） 三角波発生回路７９と出力電圧比較手段７８−１の比較結果Ｓ７８−１が目標電圧Ｖ５３ａで、５０％のデューティのＰＷＭとなるようにしたが、三角波を最大の目標電圧Ｖ５３ａに対応した一定のピークのものとして、テーブルレジスタ８４ＡにＤＡＣ設定値Ｄ５３ａを入力する構成をとっても良い。

（実施例２の効果）
本実施例２によれば、２つの出力電圧比較手段７８−１，７８−２を設け、定電圧制御用の信号（比較結果Ｓ７８−２）とゲイン制御用の信号（比較結果Ｓ７８−１）を分けることにより、実施例１以上に安定した定電圧制御が可能となり、且つ早い立上り時間と負荷変動に対する制御性が向上する。

（その他の変形例）
本発明は、上記実施例や変形例に限定されず、更に、次のような他の変形例も適用可能である。

実施例では、カラータンデム方式の画像形成装置１について説明したが、本発明は、カラーに限らずモノクロ等の画像形成装置や、複合機等の他の画像形成装置にも適用可能である。又、転写用の電源装置７０，７０Ａは、帯電等の他の高圧電源にも適用可能である。

１ 画像形成装置
５３ プリンタエンジン制御部
６０ 高圧制御部
７０、７０Ａ 電源装置
７１ 発振器
７２，７２Ａ 制御部
７４ 圧電トランス駆動回路
７５ 圧電トランス
７６ 整流回路
７７ 出力電圧変換手段
７８，７８−１，７８−２ 出力電圧比較手段
７９ 三角波発生回路
１０１ 帯電バイアス発生部
１０２ 現像バイアス発生器
１０３ 転写バイアス発生部

Claims (10)

1. クロックを出力する発振器と、
   制御信号に基づき、前記クロックを分周してパルスを出力するパルス出力手段と、
   前記パルスにより駆動されるスイッチング素子と、
   前記スイッチング素子により１次側に断続的に電圧が印加されると２次側から交流の高電圧を出力する圧電トランスと、
   前記交流の高電圧を直流に変換する整流手段と、
   前記直流の高電圧を直流の低電圧に変換する出力電圧変換手段と、
   目標値を設定して出力する目標設定手段と、
   前記直流の低電圧と前記目標値とを比較して比較結果を出力する比較手段とを有し、
   前記パルスの分周比を前記比較結果により変化させ、前記目標値に到達するよう前記分周比を変化させる電源装置であって、
   前記目標値に応じて前記分周比を変化させる周期を異なるものとすることを特徴とする電源装置。
2. 前記目標値は、三角波であることを特徴とする請求項１記載の電源装置。
3. 前記比較結果は、矩形波であり、
   前記矩形波のデューティが前記目標値において５０％となることを特徴とする請求項１記載の電源装置。
4. 前記比較結果は、矩形波であり、
   前記矩形波のデューティに応じて前記分周比の変化幅を異なるものとすることを特徴とする請求項１記載の電源装置。
5. 前記比較結果は、矩形波であり、
   前記矩形波のデューティの単位時間当たりの変化量に応じて前記分周比の変化幅を異なるものとすることを特徴とする請求項１記載の電源装置。
6. 単位時間当たりの電圧変化量に応じて前記分周比の変化幅を異なるものとすることを特徴とする請求項１記載の電源装置。
7. クロックを出力する発振器と、
   制御信号に基づき、前記クロックを分周してパルスを出力するパルス出力手段と、
   前記パルスにより駆動されるスイッチング素子と、
   前記スイッチング素子により１次側に断続的に電圧が印加されると２次側から交流の高電圧を出力する圧電トランスと、
   前記交流の高電圧を直流に変換する整流手段と、
   前記直流の高電圧を直流の低電圧に変換する出力電圧変換手段と、
   目標値を設定して出力する目標設定手段と、
   前記直流の低電圧と前記目標値とを比較して比較結果を出力する比較手段とを有し、
   前記パルスの分周比を前記比較結果により変化させ、前記目標値に到達するよう前記分周比を変化させる電源装置であって、
   前記目標値は、三角波と定電圧の２つの信号であり、
   前記比較手段は、前記直流の低電圧と前記定電圧とを比較して前記比較結果を出力し、
   前記比較結果が矩形波となるように前記分周比を制御することを特徴とする電源装置。
8. 前記パルスの前記分周比は、単位時間当たりの平均分周比であることを特徴とする請求項１又は７記載の電源装置。
9. 前記三角波と前記定電圧の前記２つの信号は、前記目標設定手段から交互に出力されることを特徴とする請求項７記載の電源装置。
10. 請求項１〜９のいずれか１項に記載の電源装置を有することを特徴とする画像形成装置。

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