本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
(画像形成装置の構成)
図3は、本発明の実施例1における電源装置を用いた画像形成装置を示す構成図である。
この画像形成装置1は、例えば,電子写真式のカラー画像形成装置であり、ブラック現像器2K、イエロー現像器2Y、マゼンタ現像器2M、シアン現像器2Cが着脱可能に挿着されている。各現像器2K,2Y,2M,2Cは、各色の感光体ドラム32K,32Y,32M,32Cにそれぞれ接した各色の帯電ローラ36K,36Y,36M,36Cによってそれぞれ一様に帯電される。帯電された各色の感光体ドラム32K,32Y,32M,32Cは、ブラック発光素子(以下「LED」という。)ヘッド3K、イエローLEDヘッド3Y、マゼンタLEDヘッド3M、シアンLEDヘッド3Cの発光によってそれぞれ潜像を形成される。
各現像器2K,2Y,2M,2C内の各色の供給ローラ33K,33Y,33M,33Cが、各現像ローラ34K,34Y,34M,34Cにトナーを供給し、各色の現像ブレード35K,35Y,35M,35Cにより、各現像ローラ34K,34Y,34M,34C表面に一様にトナー層が形成され、各感光体ドラム32K,32Y,32M,32C上にトナー像が現像される。各色の現像器2k,2Y,2M,2C内の各クリーニングブレード37K,37Y,37M,37Cは、転写後の残トナーをクリーニングする。
ブラックトナーカートリッジ4K、イエロートナーカートリッジ4Y、マゼンタトナーカートリッジ4M、及びシアントナーカートリッジ4Cは、各現像器2K,2Y,2M,2Cに着脱可能に取り付けられ、内部のトナーを各現像器2K,2Y,2M,2Cに供給可能な構造になっている。ブラック転写ローラ5K、イエロー転写ローラ5Y、マゼンタ転写ローラ5M、及びシアン転写ローラ5Cは、転写ベルト8の裏面から転写ニップにバイアスが印加可能に配置されている。転写ベルト駆動ローラ6、及び転写ベルト従動ローラ7は、転写ベルト8を張架しローラの駆動によって用紙15を搬送可能な構造になっている。
転写ベルトクリーニングブレード11は、転写ベルト8上のトナーを掻き落とせるようになっていて、掻き落とされたトナーが転写ベルトクリーナ容器12に収容される。用紙カセット13は、画像形成装置1に着脱可能に取り付けられ、転写媒体である用紙15が積載される。ホッピングローラ14は、用紙15を用紙カセット13から搬送する。レジストローラ16及び17は、用紙15を転写ベルト8に所定のタイミングで搬送する。定着器18は、用紙15のトナー像を熱と加圧によって定着する。用紙ガイド19は、用紙15を排紙トレー20にフェースダウンで排出する。
図4は、図3の画像形成装置1における制御回路の構成を示すブロック図である。
この制御回路は、ホストインタフェース部50を有し、このホストインタフェース部50がコマンド/画像処理部51に対してデータを送受信する。コマンド画像処理部51は、LEDヘッドインタフェース部52に対して画像データを出力する。LEDへツドインタフエース部52は、プリンタエンジン制御部53によってヘッド駆動パルス等が制御され、LEDヘッド3K,3Y,3M,3Cを発光させる。
プリンタエンジン制御部53は、高圧制御部60に対して帯電バイアス、現像バイアス、転写バイアス等の制御値を送る。高圧制御部53は、帯電バイアス発生部91と、現像バイアス発生部92と、転写バイアス発生部93とに信号を送る。帯電バイアス発生部91、及び現像バイアス発生部92は、ブラック現像器2K、イエロー現像器2Y、マゼンタ現像器2M、及びシアン現像器2Cの各帯電ローラ36K,36Y,36M,36C及び各現像ローラ34K,34Y,34M,34Cに対してバイアスを印加する。高圧制御部60内の制御部及び転写バイアス発生部93により、本発明の実施例1の電源装置が構成されている。
プリンタエンジン制御部53は、ホッピングモータ54、レジストモータ55、ベルトモータ56、定着器ヒータモータ57、及び各色のドラムモータ58K,58Y,58M,58Cを所定のタイミングで駆動する。定着器ヒータ59は、サーミスタ65の検出値に応じてプリンタエンジン制御部53によって温度制御される。
(電源装置の構成)
図1は、本発明の実施例1における電源装置の概略を示すブロック図である。
この電源装置70は、図4中の高圧制御部60内の制御回路及び転写バイアス発生部93により構成され、各色の転写ローラ5(=5K,5Y,5M,5C)毎に設けられている。各色の電源装置70は、同一の回路構成であるので、以下、1回路のみ説明する。
電源装置70は、プリンタエンジン制御部53の出力ポートOUT2から供給される制御信号であるオン/オフ(以下「ON/OFF」という。)信号と、出力ポートOUT3から供給される制御信号であるリセット信号RESETとを入力すると共に、プリンタエンジン制御部53内に設けられた第1の目標電圧設定手段である可変電圧出力回路(例えば、10ビット(bit)の分解能を持つデジタル/アナログ変換器(以下「DAC」という。))53aから例えば3.3Vのレンジで出力される第1の目標電圧V53aを入力し、直流(以下「DC」という。)の高圧電圧を生成して転写ローラ5である負荷ZLへ供給する装置である。
電源装置70は、一定周波数(例えば、33.33MHz)の基準クロック(以下単に「クロック」という。)CLKを発生する発振器71を有し、この出力側にパルス出力手段(例えば、制御部)72が接続されている。制御部72は、プリンタエンジン制御部53から供給される制御信号(例えば、ON/OFF信号、及びリセット信号RESET)に基づき、発振器71から供給されるクロックCLKを分周して圧電トランス駆動パルス(以下単に「駆動パルス」という。)S72を出力する回路である。即ち、制御部72は、例えば、高圧制御部60内に設けられ、発振器71から供給されるクロックCLKに同期して動作し、プリンタエンジン制御部53により制御されて駆動パルスS72を出力する回路である。
制御部72は、クロックCLKを入力するクロック入力ポートCLK_IN、比較結果S78を入力する入力ポートIN1、プリンタエンジン制御部53の出力ポートOUT2から出力されるON/OFF信号を入力する入力ポートIN2、プリンタエンジン制御部53の出力ポートOUT3から出力されるリセット信号RESETを入力するリセット入力ポートIN3、及び駆動パルスS72を出力する出力ポートOUT1を有している。入力されるON/OFF信号により、出力ポートOUT1から出力される駆動パルスS72のON/OFFが制御される。入力されるリセット信号RESETにより、出力ポートOUT1に対する出力設定が初期化される。なお、入力ポートIN2において、ON/OFF信号の入力に代えて、オン・リセットという組合せの信号を入力することにより、リセット入力ポートIN3へのリセット信号RESETの入力を省略することも可能である。
この制御部72は、例えば、特定の用途向けに複数機能の回路を1つにまとめた集積回路であるエーシック(Application Specific Integrated Circuit、以下「ASIC」という。)、中央処理装置(以下「CPU」という。)を内蔵したマイクロプロセッサ、あるいは、ユーザが独自の論理回路を書き込むことができるゲートアレイの一種であるフィールド・プログラマブル・ゲート・アレイ(Field Programmable Gate Array、以下「FPGA」という。)等により構成されている。
制御部72の出力ポートOUT1と、DC24Vを出力するDC電源73とには、圧電トランス駆動回路74が接続されている。圧電トランス駆動回路74は、スイッチング素子を用いて駆動電圧を出力する回路であり、この出力側に圧電トランス75が接続されている。圧電トランス75は、セラミック等の圧電振動子の共振現象を利用して駆動電圧の昇圧を行い交流(以下「AC」という。)の高圧電圧を出力するトランスであり、この出力側に整流手段(例えば、整流回路)76が接続されている。整流回路76は、圧電トランス75から出力されたACの高圧電圧をDCの高圧電圧に変換して負荷ZLへ供給する回路であり、この出力側に出力電圧変換手段77が接続されている。
出力電圧変換手段77は、DCの高圧電圧を低電圧に変換する回路であり、この出力側に、比較手段である出力電圧比較手段78が接続されている。出力電圧比較手段78は、出力電圧変換手段77から出力されたDCの低電圧と、プリンタエンジン制御部53内のDAC53aから出力された目標電圧V53aとを比較して、この比較結果S78を制御部72の入力ポートIN1へ入力するものである。
なお、図1の電源装置70は、各色の転写ローラ5(=5K,5Y,5M,5C)毎、即ち、チャンネル毎に並置されるが、これらの複数のチャンネルに対して一部を共用する構成にしても良い。例えば、圧電トランス75及び整流回路76等は、複数のチャンネル分必要となるが、発振器71及び制御部72は、1組で共用できる。この場合、制御部72はチャンネル数分の入出力ポートを備えることになる。又、制御部72は、電源装置70内に設けられているが、プリンタエンジン制御部53内の大規模集積回路(以下「LSI」という。)中に設けても良い。
図2は、図1の電源装置70における詳細な構成例を示す回路図である。図5は、図2中の圧電トランス75における出力電圧/周波数の特性図である。
発振器71は、電源71aから供給されるDC3.3Vにより動作して発振周波数33.33MHzのクロックCLKを発生する回路であり、DC3.3Vが印加される電源端子VDD、DC3.3Vが印加される出力イネーブル端子OE、クロックCLKを出力するクロック出力端子CLK_OUT、及びグランド端子GNDを有している。クロック出力端子CLK_OUTは、抵抗71bを介して、制御部72のクロック入力ポートCLK_INに接続されている。
クロックCLKに同期して動作する制御部72において、駆動パルスS72を出力する出力ポートOUT1には、抵抗72aを介して、圧電トランス駆動回路74が接続され、この圧電トランス駆動回路74にDC電源73が接続されている。DC電源73は、例えば、図示しない低圧電源装置から商用電源であるAC1OOVを変圧整流することにより供給されるDC24Vの電源である。
圧電トランス駆動回路74は、スイッチング素子であるパワートランジスタ(例えば、NチャネルパワーMOSFET(以下「NMOS」という。)74aを有し、このNMOS74aのゲート・ソース間に、短絡防止用の抵抗74bが接続されている。NMOS74aのドレインは、インダクタ(コイル)74cを介してDC24VのDC電源73に接続されている。NMOS74aのドレイン・ソース間には、コンデンサ74dが並列に接続され、このコンデンサ74d及びインダクタ74cにより共振回路が構成されている。NMOS74aのゲートに、制御部72からの駆動パルスS72が入力されると、このNMOS74aによりDC24Vがスイッチングされ、これが共振回路により共振されてピークがAC100V程度の正弦波(サイン波)の駆動電圧が出力される。
共振回路の出力側には、圧電トランス75の1次側の入力端子75aが接続され、この2次側の出力端子75bから、NMOS74aのスイッチング周波数に応じて0〜数KVのAC高電圧が出力される構成になっている。2次側の出力端子75bの出力電圧特性は、図5に示すように、周波数によって異なり、NMOS74aのスイッチング周波数により昇圧比が決定される。
圧電トランス75は、図5に示すように、周波数fxで最大昇圧比を得、周波数fy付近で昇圧比が最小となる。周波数fzは、スプリアス周波数を示す。本実施例1では、スプリアス周波数fzより低い開始周波数fstartから共振周波数fxより高い周波数fendの範囲にて、周波数を制御する構成になっている。
2次側の出力端子75bには、AC/DC変換用の整流回路76が接続されている。整流回路76は、圧電トランス75の2次側の出力端子75bから出力されたAC高電圧をDC高電圧に変換して出力する回路であり、ダイオード76a,76b及びコンデンサ76cにより構成されている。整流回路76の出力側には、抵抗76dを介して負荷ZLである転写ローラ5が接続されると共に、出力電圧変換手段77が接続されている。
出力電圧変換手段77は、整流回路76のDC高電圧を分圧して低電圧(例えば、DC3.3V以下の低い電圧)に変換する分圧抵抗77a,77bと、その低電圧を保護抵抗77cを介して入力する演算増幅器(以下「オペアンプ」という。)77dからなるボルテージフォロア回路とにより構成されている。例えば、分圧抵抗77aの抵抗値は200MΩ、分圧抵抗77bの抵抗値は100KΩであり、整流回路76から出力されたDC高電圧を1/2001に分圧している。オペアンプ77dには、DC電源73から24Vが印加され、このオペアンプ77dからなるボルテージフォロア回路の出力側に、出力電圧比較手段78が接続されている。
出力電圧比較手段78は、DC電源73から24Vが印加される電圧比較器であるコンパレータ78aと、このコンパレータ78aの出力端子をプルアップするDC3.3V電源78b及びプルアップ抵抗78cとにより構成されている。コンパレータ78aは、ボルテージフォロア回路の出力電圧を入力する「−」入力端子と、プリンタエンジン制御部53内のDAC53aから出力された目標電圧V53aを入力する「+」入力端子とを有し、その「−」入力端子の電圧と「+」入力端子の電圧とを比較し、比較結果S78を出力端子から出力して制御部72の入力ポートIN1へ与える回路である。コンパレータ78aの出力端子は、プルアップ抵抗78cを介してDC3.3V電源78bに接続されている。
プリンタエンジン制御部53内に設けられた10bitの分解能を持つDAC53aから、例えば、3.3Vのレンジの目標電圧V53aが出力されて、コンパレータ78aの「+」入力端子に入力されると、このコンパレータ78aでは、出力電圧変換手段77の出力電圧と目標電圧V53aとを比較する。
(目標電圧V53a)>(出力電圧変換手段77の出力電圧)
の間は、コンパレータ78aの出力端子が、DC3.3V電源78b及び抵抗77cによりプルアップされてDC3.3V(=高レベル、以下「“H”」という。)となり、この“H”が制御部72の入力ポートIN1に入力される。これに対し、
(目標電圧V53a)<(出力電圧変換手段77の出力電圧)
になると、コンパレータ78aの出力端子が低レベル(以下「“L”」という。)となり、この“L”が制御部72の入力ポートIN1に入力される。
(電源装置内の制御部の構成)
図6は、図2中の制御部72を示す構成図である。
制御部72は、例えば、ASICにより構成されており、ハードウェア記述言語等により記述されてASIC化されている。これに入力されるクロックCLK及びリセット信号RESETのうち、クロックCLKは同期回路を構成する後述する各回路ブロックに供給され、リセット信号RESETは初期化のために各回路ブロックに供給される。
制御部72は、入力ポートIN1に接続されたアップカウンタ81を有している。アップカウンタ81は、コンパレータ78aから出力される比較結果S78の“H”をイネーブル信号enableとして動作を開始し、クロックCLKの立上りパルスによりカウントアップする10bitのカウンタであり、比較結果S78が“L”の間はカウントアップせず、“H”の時のみカウントアップする。アップカウンタ81は、立上りエッジ検出器86−1の1クロックパルスの立上り入力(リセット信号RESET)で0にリセットされ、同様に、プリンタエンジン制御部53から与えられるリセット信号RESETの“L”入力によっても0にクリアされ、“L”が保持されている期間はカウントを停止する。このアップカウンタ81の10bit出力値は、次段のデータラッチ(以下「Dラッチ」という。)82−1に出力される。
Dラッチ82−1は、立上りエッジ検出器86−1から出力される1クロックパルスの立上り信号の入力(セット信号set)で、アップカウンタ81の10bit信号値を保持し、この保持した10bit信号値を比較器83−1,83−2に出力し、入力されるリセット信号RESETの“L”により10bit信号値が0にクリアされる。比較器83−1は、クロックCLKの立上りエッジ毎に、Dラッチ82−1の出力値と除算器84−1の出力値とを比較し、
(Dラッチ82−1の出力値)<(除算器84−1の出力値)
の時に、論理積(以下「AND」という。)回路85に“L”を出力し、前記以外の条件で“H”を出力する。比較器83−2は、クロックCLKの立上りエッジ毎に、Dラッチ82−1の出力値と除算器84−2の出力値を比較し、
(Dラッチ82−1の出力値)>(除算器84−2の出力値)
の時に、AND回路85に“L”を出力し、前記以外の条件で“H”を出力する。
除算器84−1は、クロックCLKの立上りエッジ毎に、分周カウンタ88の10bit出力値を1bit右シフト(除算)して最上位bitに0を入力する。言い換えれば、最下位bitを切り捨てて分周カウンタ88の値を1/2にして比較器83−1に出力する。除算器84−2は、クロックCLKの立上りエッジ毎に、分周カウンタ88の10bit出力値を2bit右シフト(除算)して最上位から2bitに0を入力する。言い換えれば、最下位2bitを切り捨てて分周カウンタ88の値を1/4にして第2の比較器83−2に出力する。
AND回路85は、各比較器83−1,83−2の比較結果と立上りエッジ検出器86−2の検出値とのANDを取って分周比設定手段(例えば、5bitカウンタ)87−1に出力する。AND回路85において、比較器83−2の比較結果が“H”の場合には立上りエッジ検出器86−2のパルスとANDが取られて、5bitカウンタ87−1のカウントアップパルスupが出力され、比較器83−1の比較結果が“H”の場合には立上りエッジ検出器86−2のパルスとANDが取られて、5bitカウンタ87−1のカウントダウンパルスdownが出力される。比較器83−1と比較器83−2の比較値は、前述した論理により常にどちらか片方のみ“H”又は両方“L”となる。
5bitカウンタ87−1は、リセット信号RESETの“L”入力時に0にクリアされ、クロックの立上りに同期して、AND回路85から出力される比較器83−2の比較値と立上りエッジ検出器86−2の検出値とのAND出力値が“H”の場合に、+1カウントアップし、AND回路85から出力される比較器83−1の比較値と立上りエッジ検出器86−2の検出値とのAND出力値が“H”の場合に、−1カウントダウンする。5bitカウンタ87−1のカウント値は、比較器83−3に出力される。更に、カウントアップ時の5bitカウンタ87−1の値が11111bから00000bになる場合に、分周カウンタ88に対してオーバフロー信号overの“H”を出力し、カウントダウン時の5bitカウンタ87−1の値が00000bから11111bになる場合に、分周カウンタ88に対してアンダフロー信号underの“H”を出力する。
分周カウンタ88は、リセット信号RESETが“L”の時にカウンタ初期値レジスタ93の値が設定され、オーバフロー信号overの立上りエッジでカウントアップし、アンダフロー信号underの立上りエッジでカウントダウンする。カウントアップ時は、分周カウンタ88の値とカウンタ上限値レジスタ94の値とを比較して、値が等しくない場合のみカウントアップ、カウントダウン時は、分周カウンタ88の値とカウンタ初期値レジスタ93とを比較して、値が等しくない場合のみカウントダウンを行う。分周カウンタ88の10bit値は、除算器84−1,84−2、分周セレクタ90、及び減算器89に出力される。
カウンタ初期値レジスタ93は、10bitのレジスタであり、分周カウンタ88に10bitのカウント値を出力する。カウンタ上限値レジスタ94は、10bitのレジスタであり、分周カウンタ88に10bitのカウント値を出力する。この両レジスタ94,95は一定値を保持する。減算器89は、分周カウンタ88の10bitカウント値から−1減算した値を分周セレクタ90に出力する。分周セレクタ90は、比較器83−3から出力される選択信号selectが“L”の時に、分周カウンタ88の10bit値を選択して分周手段(例えば、分周器)91に出力し、選択信号selectが“H”の時に、減算器89の10bit値を分周器91に出力する。
分周器91は、クロックCLKの立上りでカウントアップする10bitカウンタを備え、分周セレクタ90からの10bit出力値、及び10bit出力値を約30%にした値、正確には10bit出力値の1/4値、1/32値、1/64値の和、即ち分周セレクタ90の10bit出力値をそれぞれ右シフト2bit、右シフト5bit、右シフト6bitした値との比較を行い、分周セレクタ90の出力値の30%値と等しくなった時に、分周器91の出力信号をOFFとし、分周セレクタ92の出力信号と等しくなった時に、分周器91の出力信号を“H”にすると同時に内部のカウンタを0にクリアする。以上の動作によって、分周器91はクロックCLKを分周セレクタ出力値で分周した周波数で、約30%のONデューティのパルスを出力する。
本実施例1では、周波数33.33HzのクロックCLKを圧電トランス駆動周波数である約110〜130KHzに分周し、この分周比は256〜303程度の範囲となるので、正確にはデューティは29.3〜30.0%となる。この範囲のデューティ変動は、本実施例1の回路においては出力電圧変動に殆ど影響を及ぼさない。又、本実施例1においては、1サイクルで演算できる例として、前記シフト値の和で表わしたが、分周パルス周波数は100KHz台と動作周波数33.33MHzに対して十分低いので、正確に30%となる演算を用いることも可能である。
出力セレクタ92は、プリンタエンジン制御部53から出力されるON/OFF信号が“H”の時に、分周器91の出力信号を選択し、ON/OFF信号が“L”の時に、グランドGND電位の“L”を選択し、駆動パルスS72として出力ポートOUT1に出力する。分周器91は、リセット後、カウンタ初期値の分周比で常にパルスを出力するが、外部からのON/OFF信号がOFFの間は駆動パルスS72を出力しない。この出力セレクタ92の出力側には、立上りエッジ検出器86−1及び5bitカウンタ87−2が接続されている。
5bitカウンタ87−2は、出力セレクタ92から出力される駆動パルスS72の立上りエッジでカウントアップする5bitのカウンタであり、この5bitのカウント値をDラッチ82−2に出力する。更に、5bitカウンタ87−2は、5bit値が11111bから00000bに変化する時に、立上りエッジ検出器86−2に“H”を出力し、それ以外のカウントアップ時には、立上りエッジ検出器86−2に“L”を出力する。立上りエッジ検出器86−2は、5bitカウンタ87−2がオーバフローした時に出力されるオーバフロー信号overの“H”の立上りエッジを検出すると、前記立上りエッジに1サイクル遅れて1クロック(CLK)のパルス(“H”)をAND回路85に出力する。
出力セレクタ92に接続された立上りエッジ検出器86−1は、その出力セレクタ92から出力される駆動パルスS72の立上りエッジを検出すると、前記立上りエッジに1サイクル遅れて1クロックのパルスを出力する。この出力パルスは、リセット信号RESETとしてアップカウンタ81に入力されると共に、セット信号setとしてDラッチ82−1に入力される。更に、立上りエッジ検出器86−1の出力信号は、Dラッチ82−2において、反転されてこの立下りでラッチされる。Dラッチ82−2は、立上りエッジ検出器86−1の立下りエッジ(即ち、前記立上りエッジ検出器86−1の立上りエッジから1サイクル遅れたエッジ)で、5bitカウンタ87−2の5bit出力値をラッチし、比較器83−3に出力する。Dラッチ82−2は、リセット信号RESETの“L”を入力している間、データが00000bに初期化される。
比較器83−3は、Dラッチ82−2と5bitカウンタ87−1の出力値を比較し、
(5bitカウンタ87−1の値)>(Dラッチ82−2の値)
の条件では、選択信号selectの“L”を分周セレクタ90に出力し、それ以外の条件では、選択信号selectの“H”を分周セレクタ90に出力する機能を有している。
なお、図6の制御部72は、ASICにより構成されているが、FPGAやマイクロプロセッサのモジュール等として構成しても良い。
(画像形成装置の全体の動作)
図3及び図4において、画像形成装置1は、図示しない外部機器からホストインタフェース部50を介してPDL(Page Description Language、ページ記述言語)等で記述された印刷データが入力されると、この印刷データは、コマンド/画像処理部51によってビットマップデータ(画像データ)に変換され、LEDヘッドインタフェース部52及びプリンタエンジン制御部53へ送られる。プリンタエンジン制御部53により、サーミスタ65の検知値に応じて定着器18内のヒータ59が制御され、定着器18内の熱定着ローラが所定の温度になり、印字動作が開始される。
給紙カセット13にセットされた用紙15は、ホッピングローラ14で給紙される。以降説明する画像形成動作に同期したタイミングで、レジストローラ16,17によって用紙15が転写ベルト8上に搬送される。各色の現像器2K,2Y,2M,2Cにおいて、電子写真プロセスにより、各感光体ドラム32K,32Y,32M,32Cにトナー像が形成される。この時、前記ビットマップデータに応じて各LEDヘッド3K,3M、3Y,3Cが点灯される。各色の現像器2K,2Y,2M,2Cによって現像されたトナー像は、電源装置70から各転写ローラ5K,5Y,5M,5Cに印加された高電圧のDCバイアスにより、転写ベルト8上を搬送される用紙15に転写される。用紙15に4色のトナー像が転写された後、定着器18によって定着されて排紙される。
(電源装置の動作)
先ず、図1の電源装置70における概略の動作を説明する。
カラー画像装置において転写は4出力となるが、4回路とも同じ構成となるので、本実施例1では、1出力の電源装置70について動作を説明する。
プリンタエンジン制御部53内に設けられた10bitのDAC53aは、目標電圧V53aを電源装置70内の出力電圧比較手段78に出力し、電源装置70から出力されるDC高電圧を設定する。例えば、DC高電圧が5KVなら目標電圧V53aは2.5Vである。即ち、10bitのDAC53aなので16進数に変換して307Hの値を設定して、DAC53aから2.5Vの目標電圧V53aを出力電圧比較手段78に出力する。この時、プリンタエンジン制御部53は、出力ポートOUT2から制御部72へ出力するON/OFF信号をOFFにすると共に、出力ポートOUT3から制御部72へリセット信号RESETを出力して、制御部72をリセットする。
制御部72は、プリンタエンジン制御部53からのON/OFF信号に従って、発振器71から出力されるクロックCLKを分周した駆動パルスS72を圧電トランス駆動回路74に出力する。制御部72は、出力電圧比較手段78から入力される比較結果S78の状態によって分周比を変化させる。圧電トランス駆動回路74は、DC電源73から供給されるDC24Vを、駆動パルスS72によりスイッチングして駆動電圧を生成し、圧電トランス75の1次側に与える。これにより、圧電トランス75の1次側が駆動されて2次側からAC高電圧が出力され、これが整流回路76により整流されてDC高電圧が転写ローラ5である負荷ZLへ供給される。
出力電圧変換手段77は、整流回路76から出力されたDC高電圧を例えば1/2001の電圧に変換し、出力電圧比較手段78に与える。出力電圧比較手段78は、DAC53aからの目標電圧V53aと、出力電圧変換手段77の出力電圧とを比較し、この比較結果S78を制御部72に与える。目標電圧V53aより出力電圧変換手段77の出力電圧が低い場合には、制御部53からTTLレベルで“H”の信号が出力され、出力電圧変換手段77の出力電圧が目標電圧V53aより高くなると、制御部53から“L”の信号が出力される。
出力電圧変換手段77の出力電圧がほぼ目標電圧V53aになった場合、出力電圧変換手段77の出力電圧は、圧電トランス75の2次側AC高電圧を整流回路76により整流してもAC成分であるリップルが残り、DAC53aから出力される目標電圧V53aがほぼ安定したDC電圧であるので、圧電トランス駆動回路74に入力される駆動パルスS72とほぼ同期した矩形波が出力電圧比較手段78から出力される。
図7は、図2の電源装置70における動作波形図である。
この図7を参照しつつ、図2の電源装置70における詳細な動作を説明する。
プリンタエンジン制御部53は、出力ポートOUT3から出力するリセット信号RESETを“L”にして、制御部72における出力ポートOUT1の種々の設定をリセットする。このリセット信号は“L”trueの信号である。このリセット動作により、出力ポートOUT1出力の分周比等の値が初期値となる。
プリンタエンジン制御部53内のDAC53aは、高電圧出力(以下単に「高圧出力」という。)の目標電圧値に対する指示電圧である第1の目標電圧V53aを出力する。例えば、高圧出力が5KVの場合には2.5Vを出力する。この場合、3.3V、10bitのDAC53aであるので、内部の所定のレジスタに307Hを設定する。DAC53aから目標電圧V53aを出力した後、リセット信号RESETを“H”に切り替える。制御部72はリセットが解除されると、初期値にてクロック入力ポートCLK_INから入力されるクロックCLKを初期値の分周比、ONデューティ30%で分周する。但し、プリンタエンジン制御部53の出力ポートOUT2から出力されるON/OFF信号が“L”の間は、出力ポートOUT1からは分周された駆動パルスS72が出力されず、出力ポートOUTlの出力は“L”に保持される。
制御部53のクロック入力ポートCLK_INには、抵抗71bを介して発振器71が接続されている。発振器71は、電源71aから電源端子VDDとアウトプットイネーブル端子OEにDC3.3Vが供給され、電源投入直後から発振周波数33.33MHz、周期30nsecのクロックCLKをCLK端子から出力する。
出力ポートOUT1が“L”に保持されている間は、圧電トランス駆動回路74内のNMOS74aはOFFしているので、圧電トランス75の1次側入力端子75aには、DC電源73から供給されるDC24Vがそのまま印加される。この状態では、DC24Vの電流値はほぼ0であり、圧電トランス75も振動していないので、圧電トランス75の2次側出力端子75bも0Vであり、出力電圧変換手段77内のオペアンプ77dの出力電圧は“L”である。
出力電圧比較手段78内のコンパレータ78aは、前記状態では「+」入力端子に2.5V、「−」入力端子にはオペアンプ77dの“L”が入力されている。そのため、オペアンプ78aの出力端子は、電源78bでプルアップされたDC3.3Vとなっており、制御部72の入力ポートIN1には“H”が入力される。
次に、プリンタエンジン制御部53は、所定のタイミングで出力ポートOUT2から出力するON/OFF信号を“H”にし、高圧出力をON状態にする。制御部72は、ON/OFF信号が入力される入力ポートIN2が“H”になると、初期値にて分周した駆動パルスS72を出力ポートOUT1から出力する。本実施例1では、例えば、初期値は290分周であり、1周期8.7μsec、ONデューティ29%である。出力ポートOUT1から出力された駆動パルスS72により、圧電トランス駆動回路74内のNMOS74aがスイッチングされ、インダクタ74cとコンデンサ74d及び圧電トランス75により、この圧電トランス75の1次側入力端子75aには、図7に示すような数十Vの半波サイン波が印加される。
これにより、圧電トランス75が振動して、2次側出力端子75bから昇圧されたAC高電圧が発生する。この場合、290分周、114.94KHzの駆動周波数では数百Vの出力である。2次側出力端子75bのAC高電圧は、整流回路76により整流されてDC電圧になり、これが出力電圧変換手段77内の200MΩの抵抗77a及び100KΩの抵抗77bにより分圧される。そして、オペアンプ77dを通して出力電圧比較手段78内におけるコンパレータ78aの「−」入力端子に入力された電圧は、DAC53aから出力された目標電圧V53aの2.5Vより低い。そのため、コンパレータ78aの比較結果S78は、DC3.3V電源78bによりプルアップされた“H”となる。
図8(1)〜(4)及び図9(1)〜(4)は、制御部72の分周動作における駆動パルスS72の状態を示すタイミングチャートである。図10は、図2の電源装置70における高圧出力のオーバシュートとコンパレ一タ出力との関係を示す動作波形図である。
図8(1)〜(4)に示すように、制御部72の動作により、この出力ポートOUT1からはN分周(例えば、290分周)された駆動パルスS72が32回繰り返し出力される。この時点で、制御部72の入力ポートIN1は“H”入力であるので、制御部72内部のカウンタは、駆動パルスS72の出力を32回カウントする毎に、32個の駆動パルスS72のうち1つずつ分周比を増加させる。図8(1)で示される32個の駆動パルスS72が初回の出力で、コンパレータ78aの出力が“H”の間は、図8(2)、(3)で示されるように、順次分周比を1増加させたパルスを1/32、2/32、・・・と増加させていく。制御部72の分周比が32個の駆動パルスS72中の1個づつ増えることにより、出力ポートOUT1から出力される駆動パルスS72の平均周波数は、初期状態で114.94KHzであったものが、114.93KHz(291分周1個、290分周31個)、114.92KHz(291分周2個、290分周30個)と0.01KHzづつ下がっていく。
以降、32個の駆動パルスS72の全てが291分周となったら、次の32個の駆動パルスS72は、292分周の駆動パルスS72を順次組み合わせていくことにより、平均駆動周波数を約0.01KHzずつ下げていく。圧電トランス75の駆動周波数を下げるに従い、整流回路76の出力電圧は上昇し、その結果、オペアンプ77dの出力電圧も上がっていく。
圧電トランス75の出力電圧は、出力ノードOUT1から出力された駆動パルスS72の周波数変化より若干の時間遅れを伴って出力電圧が上昇するので、オペアンプ77dの出力電圧が2.5Vを僅かに越える。その結果、コンパレータ78aから出力される比較結果S78は、“L”になる。制御部72の入力ポートIN1が“L”に保持されると、今度は逆に分周比を32パルスのうち1パルスずつ減じていく。図9(1)〜(4)にその駆動パルスS72の状態が示されている。
図9(1)の状態で、32パルス全て300分周の時に、制御部72の入力ポートIN1のレベルが“L”に保持されていると、32パルス目から299分周に変化させていく。この場合は、平均の周波数が300分周で111.11KHzであるものが、111.10KHz(300分周31個、299分周1個)、111.09KHz(300分周30個、299分周2個)と変化する。このオーバシュートを経てオペアンプ77dの出力実効値は2.5Vとなり、コンパレータ78aの比較結果S78の信号が矩形波となる。矩形波となる状態が、図7に示されている。
図7において、破線で示すオペアンプ77dの出力電圧(即ち、出力電圧変換手段77の出力電圧)は、圧電トランス75の交流出力成分がリップルとして残り、完全にフラットなDC電圧とはならない。それに対してDAC53aから出力される目標電圧V53aは、実線で示すDC出力電圧となり、結果としてコンパレータ78aから出力される比較結果S78(即ち、出力電圧比較手段78の出力電圧)は矩形波となる。制御部72は、入力ポートIN1の矩形波のデューティを、出力ポートOUT1から出力する駆動パルスS72のパルス周期毎にカウントし、デューティが25<Duty<50%であれば、目標電圧V53aに到達したとして、分周比を固定し、デューティが50%以上の場合は、出力電圧が上昇するように平均周波数が下がる方向に制御する。更にデューティが25%以下の場合には、出力電圧が下降するように平均周波数が上がる方向に制御する。
前記オーバシュートは、駆動周波数を連続して変化させたことによって発生するもので、目標電圧V53aに到達すると、安定した定電圧制御となる。高圧出力のオーバシュートとコンパレ一タ78aの出力電圧(比較結果)S78の関係が、図10に示されている。
負荷ZLが変動して電源装置70の高圧出力が変化した場合には、それによってコンパレータ78aから出力される比較結果S78も“H”又は“L”となるので、前記同様、周波数を変化させて目標電圧V53aに追随するように制御される。
(電源装置内の制御部の動作)
図8(1)〜(4)及び図9(1)〜(4)を参照しつつ、電源装置70内における図6に示す制御部72の動作例を説明する。
先ず、入力ポートIN3からリセット信号RESETが入力されて各カウンタ等が初期化される。分周カウンタ88には、カウンタ初期値レジスタ93の値が入力され、分周カウンタ88が290にセットされる。減算器89によって分周セレクタ90には、分周カウンタ88の値290と減算器89の値289とが入力され、初期状態では、後者の減算器89の値289が分周器91に入力される。分周器91は、0〜289までクロックをカウントする毎に駆動パルスS72を出力する。これにより、290分周パルスが分周器91から出力される。出力セレクタ92は、入力ポートIN2から入力されるON/OFF信号がONである“H”となった場合に駆動パルスS72を出力し、そうでない場合は出力“L”を保持する。
5bitカウンタ87−1は、小数点以下の分周比を示すカウンタである。分周比は290分周から開始し、291分周となるまでの間、32個のパルスの分周比を1つずつ変化させていく。初期値00000bは、290分周のパルスが32個あることを示し、11111bは、291分周のパルス31個と290分周のパルスが1個あることを示す。32個の平均分周比は、290+(5bitカウンタ87−1の値)/32となる。5bitカウンタ87−1の値が11111bからカウントアップして00000bとなる場合は、最上位ビットの繰り上がりとしてオーバフロー信号overを出力し、分周カウンタ88をカウントアップする。又、5bitカウンタ87−1の値が00000bからカウントダウンして11111bとなる場合は、アンダフロー信号underを出力し、分周カウンタ88をカウントダウンする。この時、分周カウンタ88がカウントアップする場合、カウンタ上限値レジスタ94のレジスタ値と比較し、上限値と等しい場合はカウントアップしない。これに対してウントダウンする場合に、カウンタ初期値と等しい場合にはカウントダウンしない。
上限値は、本実施例1では301とし、その結果、301分周パルス1個と302分周パルス31個の組合せから、110.39KHzが最低平均駆動周波数となる。上限値と等しい場合、5bitカウンタ87−1は、11111bから00000bに変化し、分周カウンタ88の値が変化しないので、301分周のパルス32個になり、平均駆動周波数が110.39KHzから110.75KHzに上がる。駆動平均周波数の変化がこの場合、0.36KHzの変化となるが、制御範囲を越えて周波数が変化しようとする場合のみであるので、問題はない。
なお、本実施例1では、5bitカウンタ87−1が11111bから00000bに変化し、且つ、分周カウンタ88の値が固定となっているが、5bitカウンタ87−1のカウントアップも停止する回路構成としても構わない。
本実施例1の負荷ZLである転写ローラ5に供給される転写バイアスは、電圧1〜5KVの範囲を想定しており、開始分周比290分周114.94KHzでは、負荷ZLによらず高圧出力が1KV未満であるので、下限値となって5bitカウンタ87−1が00000bから11111bに変化し、且つ、分周カウンタ88の値が290のまま変化せず、周波数が290分周32個の114.94KHzから290分周1個+291分周31個の114.56KHzに下がっても問題はない。なお、5bitカウンタ87−1のカウントダウンを停止する回路構成としても構わない。
分周器91は、分周セレクタ90により、分周カウンタ88に設定された値及びその値から−1減算された値の分周比のパルスを交互に出力する。交互に出力する割合は、5bitカウンタ87−2において、分周器91から出力セレクタ92を経由して出力される駆動パルスS72を32個毎にカウントし、比較器83−3により5bitカウンタ87−1のカウント値と比較して切り替える。32パルス毎に5bitカウンタ87−2の値が、例えば、NならN個のパルスを(分周カウンタ88の値十1)の分周比で出力し、(32−N)個のパルスをそれに続いて(分周カウンタ88の値)の分周比で出力する。回路としては、分周カウンタ88の値とクロックCLKのクロック数を比較して等しくなった時にパルスを切り替えるので、0からカウントアップされることにより、分周カウンタ88及び減算器89にセットされた値より1サイクル多い値にて分周される。
分周時は、分周カウンタ88の値を下記演算により約30%のカウント値を求め、
分周カウンタ値/4十分周カウンタ値/32十分周カウンタ値/64
ONデューティを30%としたパルスを出力する。
5bitカウンタ87−2のカウント値は、Dラッチ82−2において、5bitカウンタ87−1の変化するタイミングに同期を取り、比較器83−3に入力される。5bitカウンタ87−2の値であるDラッチ82−2の値と、5bitカウンタ87−1の値とが、比較器83−3により比較され、
5bitカウンタ87−1の値 > 5bitカウンタ87−2の値
となった時に、分周セレクタ90に対して選択信号selectの“L”が出力され、そうでない場合に、分周セレクタ90に対して選択信号selectの“H”が出力される。分周セレクタ90は、比較器83−3からの選択信号selectが“L”の場合は、分周カウンタ88の値を選択して分周器91に出力し、“H”の場合は、減算器89の値を選択して分周器91に出力する。
立上りエッジ検出器86−1は、出力セレクタ92を経由して分周器91から出力される駆動パルスS72の立上りエッジを検出すると、クロックCLKに同期した1クロックのパルスを出力する。言い換えれば、分周器91に同期した同じ周波数でONデューティ1サイクルのパルスを1サイクル遅延して出力する。この立上りエッジ検出器86−1の出力パルスは、アップカウンタ81のカウントを分周器91から出力されるパルス毎にカウントを行うためのリセット信号RESETと、アップカウンタ81がリセットされ、0にクリアされる時に直前の値をDラッチ82−1に保持させるためのセット信号setと、5bitカウンタ87−2の値を5bitカウンタ87−1の切り替わりと同期を取るためのDラッチ82−2のセット信号setとなる。
立上りエッジ検出器86−2は、分周器91のパルスをカウントする5bitカウンタ87−2のカウント値が11111bから00000bに変化するオーバフロー時に出力される信号の立上りエッジを検出すると、クロックCLKに同期した1クロックのパルスを出力する。言い換えれば、立上りエッジ検出器86−2は、分周器91から出力される駆動パルスS72の32パルス毎にONデューティ1サイクルのパルスを出力する。出力されるパルスは、AND回路85に出力され、コンパレ一タ78aから出力される比較結果S78の信号状態によって平均周波数を変化させるための5bitカウンタ87−1のカウントアップ/ダウンを行う信号となる。この信号が32パルス毎に立上りエッジ検出器86−2から出力されることにより、5bitカウンタ87−1のカウントは、分周器91から出力されるパルスの32パルス周期となる。これにより、32パルスの平均周波数は、常に約0.3msec毎に約12Hzずつ変化することとなる。
圧電トランス75の共振周波数近傍では、駆動周波数変化0.1KHz当たり出力電圧変化が500V程度と大きい圧電トランス75の場合に、平均周波数変化ステップを上記のように細かく設定できるようにする必要がある。この周波数変化幅が20Hzを越えると、オーバシュートとアンダシュートを繰り返すハンティングが発生してしまう。
アップカウンタ81、Dラッチ82−1、比較器83−1,83−2、除算器84−1,84−2、及びAND回路85により、分周器91から出力されるパルス周期でコンパレ一タ比較結果S78のデューティが25〜50%か、50%以上か、25%以下かの3状態によって、平均周波数を制御するための5bitカウンタ87−1のカウントアップ信号up/カウントダウン信号downを出力している。AND回路85には32回、3状態の結果が出力されるが、AND回路85はそのうちの1回を、立上りエッジ検出器86−2のクロックに同期して出力する。
なお、本実施例1では、32回目のパルスの期間のみの結果を使用しているが、32回の結果の平均から前記3種、カウントアップ、カウントダウン、保持の3信号状態を選択する回路を構成しても構わない。
アップカウンタ81は、10bitのカウンタであり、クロックCLKのパルスをカウントする。この時、コンパレ一タ比較結果S78が“H”の時はカウントアップし、コンパレ一タ比較結果S78が“L”の場合には値を保持する(即ち、カウントアップしない。)。このアップカウンタ81は、立上りエッジ検出器86−1から出力されるパルス(リセット信号resest)によりリセットされる。Dラッチ82−1は、立上りエッジ検出器86−1から出力されるパルス(セット信号set)の立上りエッジで、アップカウンタ81の値をラッチする。この動作で、出力セレクタ92により分周器91の出力パルスが選択されている時は、常に、分周器91の1パルス周期間のコンパレータ比較結果S78の“H”期間、サイクル数をDラッチ82−1に保持することとなる。
除算器84−1は、分周カウンタ88の10bit値を1bit右シフトした値9bitに最上位bitに0を付加して、分周カウンタ88の1/2値を保持する。1/2除算時は、分周カウンタ88の10bit値の最下位bitは切捨てられる。除算器84−2は、分周カウンタ88の10bit値を2bit右シフトした値8bitに最上位2bitに0を付加して、分周カウンタ88の1/4値を保持する。1/4除算時は、分周カウンタ88の10bit値の最下位2bitは切り捨てられる。
比較器83−1は、Dラッチ82−1と除算器84−1の値を比較する。比較した結果が、
(Dラッチ82−1の値)<(除算器84−1の値)
の場合には、“L”をAND回路85に出力し、そうでない場合は、AND回路85に“H”を出力する。言い換えれば、除算器84−1の分周器91から出力されるパルス周期の50%以上、コンパレ一タ比較結果S78が“H”の場合に、AND回路85に“H”を出力する。AND回路85に、立上りエッジ検出器86−2から立上りパルスが入力される時に、このパルスが“H”となっていると、5bitカウンタ87−1をカウントダウンするためのカウントダウン信号downが出力される。コンパレ一タ比較結果S78は、高圧出力が目標電圧V53aより低い間は“H”となるので、目標電圧V53aに到達するまでは、5bitカウンタ87−1のカウント値を減算し、分周器91から出力される駆動パルスS72の平均周波数を下げる方向に制御される。コンパレ一タ比較結果S78の“H”期間が、分周器91の出力パルス幅の50%より短くなると、5bitカウンタ87−1へのカウントダウン信号downは“L”となって、カウントダウンは行われなくなる。
比較器83−2は、Dラッチ82−1の値と除算器84−2の値とを比較する。この比較結果が、
(Dラッチ82−1の値)>(除算器84−2の値)
の場合には、“L”をAND回路85に出力し、そうでない場合は、AND回路85に“H”を出力する。言い換えれば、除算器2の分周器91から出力されるパルス周期の25%以下、コンパレ一タ比較結果S78が“L”の場合に、AND回路85に“H”を出力する。AND回路85に、立上りエッジ検出器86−2から立上りパルスが入力される時に、このパルスが“H”となっていると、5bitカウンタ87−1をカウントアップするためのカウントアップ信号upが出力される。コンパレータ比較結果S78は、高圧出力が目標電圧V53aより高い間は“L”となるので、目標電圧V53aに到達するまでは5bitカウンタ87−1のカウント値を加算し、分周器91から出力される駆動パルスS72の平均周波数を上げる方向に制御される。コンパレ一タ比較結果S78の“H”期間が、分周器91の出力パルス幅の25%より長くなると、5bitカウンタ87−1へのカウントアップ信号upは“L”となって、カウントダウンは行われなくなる。
以上2つの比較器83−1,83−2の比較結果により、5bitカウンタ87−1のカウント値がアップ/ダウンする。コンパレ一タ比較結果S78の分周器91の出力パルスに対する“H”デューティが、25〜50%となった場合には、5bitカウンタ87−1の値が保持されて平均周波数が固定される。
コンパレ一タ比較結果S78が目標電圧V53aになった時の波形が、図7に示されている。目標電圧設定手段であるDAC53により設定される目標電圧V53a(実線)と、出力電圧変換手段77の出力電圧(破線)とが、コンパレータ78aで比較され、この比較結果S78を表す矩形波が出力される。このデューティが25〜50%となるまで、平均周波数が上下されて出力電圧が制御される。
なお、本実施例1では、比較結果S78を表す矩形波のデューティを25〜50%としたが、この値に限るものではない。回路を簡易なものとして前記の値としたが、コンパレ一タ比較結果S78が、圧電トランス駆動回路74に入力されるスイッチング手段であるNMOS74aに印加されるパルス周期内で、“H”と“L”の期間をそれぞれ有していれば良く、出力電圧変換手段77から出力される電圧の実効値とDAC53aの目標電圧V53aとが完全に等しくなる必要はない。本実施例1の目的は、目標電圧設定手段であるDAC53aにより設定される目標電圧V53aによって安定した定電圧制御を行うことであり、目標電圧設定手段であるDAC53aの10bit値と、高圧出力電圧の関係は実験等により算出した式もしくはテーブル等を用いても良い。
本実施例1の高圧出力と周波数制御の関係が、図10に示されている。ON/OFF信号を“H”にすると、出力セレクタ92から駆動パルスS72が出力され、高圧出力が立ち上がる。コンパレ一タ比較結果S78が“H”の間は、平均周波数が約12Hzずつ減少していく。高圧出力が目標電圧V53aに到達すると、コンパレ一タ比較結果S78が“L”となり、今度は平均周波数が約12Hzずつ増加していく。目標電圧V53aになると、コンパレ一タ比較結果S78を表す信号が矩形波となり、周波数が固定されて定電圧が出力される。又、この状態で負荷変動や圧電トランス75の状態によって出力電圧が上下しても、コンパレータ比較結果S78が変化するので、直ちに所定の出力電圧になるよう平均周波数が制御される。
プリンタエンジン制御部53は、所定のタイミングでON/OFF信号を“L”にすることにより、高圧出力をOFFする。更にプリンタエンジン制御部53は、次のON/OFF信号を“H”にするまでの間に、リセット信号RESETを“L”にしてカウンタ値等を再度初期化する。
(実施例1の他の変形例)
本実施例1では、前述した変形例の他に、更に、以下の(a)〜(k)のような変形例を採用することも可能である。
(a) 本実施例1では、リセット信号RESETとON/OFF信号を設けているが、ON/OFF信号の“L”時をリセット信号RESEとしても良い。
(b) 発振器71から供給されるクロックCLKの周波数を33.33MHz、分周比を変化させるパルスを32個の組としたが、25MHzで48個、50MHzで24個等の組合せにしても良い。
(c) 平均周波数を変化させる周期を32パルス周期としているが、64パルス周期でも良いし、パルス周期と同期させずに所定時間のタイマで変化させても良い。但し、この場合のタイマ周期は、32パルス周期以上とする。又、ここで言う32パルスは本実施例1での値であり、前記のように50MHzで24個という組合せであれば24パルスとなるし、25MHzで48個となれば48パルスとなる。要するに定電圧制御時の周波数制御の平均周波数変化幅を20Hz以下とするように制御することである。
(d) 共振周波数約110kHz、駆動周波数範囲110〜130KHzの圧電トランス75を用いたが、これよりサイズの小さい駆動周波数が高い圧電トランスを使用しても良いし、あるいは、サイズの大きな駆動周波数の低い圧電トランスを用いても良い。
(e) 本実施例1では、駆動周波数の上下限を設定するカウンタ値を固定値として制御部72内に持たせているが、プリンタエンジン制御部53から送信して設定するようにしても良い。又、固定値ではなく、個々の圧電トランス75の特性を測定して不揮発性メモリ等にリミット値を記憶させて利用しても良い。
(f) 本実施例1では、圧電トランス駆動開始周波数を固定値として制御部72内に持たせているが、目標電圧V53aを設定するDAC設定値に応じて可変とし、プリンタエンジン制御部53から制御部72の入力ポートIN1へ送信させても良い。
(g) 圧電トランス75を駆動する制御部72を電源装置70内に設けているが、プリンタエンジン制御部53におけるLSI等内に組み込むことも可能である。
(h) 転写用電源装置1回路として説明したが、同じ回路を並置することにより、複数チャンネルの制御をすることは容易である。カラー画像形成装置では通常4チャンネルの転写高圧チャンネルを有するが、本実施例1の構成においては、高圧出力ON/OFF時のみプリンタエンジン制御部53からの信号を切り替えるのみで、プリンタエンジン制御部53に通常使用されるマイクロプロセッサ又はLSI等に特殊な物を必要としない。更に、転写以外の帯電バイアスや現像バイアスといった高圧出力全てを圧電トランス75による回路で構成した場合でも、各回路の部品定数等をそれぞれに最適なものを選択すれば、容易に10〜20チャンネル程度の構成にすることも可能である。
(i) 出力可変の転写用電源装置70を構成するために、目標電圧指示手段としてDAC53aを用いて説明したが、出力可変の必要がない高圧出力に使用する場合には、ツェナーダイオードや、抵抗分圧による定電圧回路等を目標電圧指示手段としてコンパレ一タ78aに入力する構成としても良い。
(j) 本実施例1では、正バイアスの電源装置70について説明したが、負バイアスの電源装置でも、出力電圧変換手段77においてオペアンプ77dの反転増幅回路等を用いることにより、容易に実現可能である。
(k) 本実施例1では周期の異なるパルスを分周比を変化させて生成しているが、出力電圧比較手段の出力を矩形波となるように制御し、定電圧制御を実現する一例であり、駆動パルス出力をデジタル回路で構成する全ての場合に適用可能である。
(実施例1の効果)
本実施例1によれば、次の(1)〜(3)のような効果がある。
(1) 圧電トランス75の2次側出力端子75bにおける整流出力の分圧出力と、目標電圧指示手段によるDAC出力をコンパレ一タ78aに入力し、このコンパレ一タ出力が矩形波となるように制御している。そのため、低い高圧出力から圧電トランス75の共振周波数に近い高い高圧出力まで、安定した定電圧制御が可能となる。しかも、広い出力範囲を得ることができるので、環境によらず、安定した出力が可能となり、更に濃度段差や横筋のない安定した画像を得ることができる。
(2) 駆動パルスS72、及びコンパレ一タ比較結果S78共にデジタル信号としているので、LSI等の集積化した回路により実現可能となり、部品点数を大幅に削減できる。更に、圧電トランス75の共振周波数以下に駆動周波数が変化しないようにカウンタ初期値レジスタ93及びカウンタ上限値レジスタ94の分周比リミッタを設けたので、瞬間的な負荷変動等によって駆動周波数が、圧電トランス75の共振周波数より低い周波数に制御されることによって、高圧出力が低い電圧に制御されてしまうという問題もなくなる。
(3) 駆動パルス72の発生及び周波数制御を、CPUのプログラムコード等を用いずに実現したので、多チャンネル化しても、安定した定電圧制御が可能となる。更に、分周比の異なる駆動パルスS72を混合させることにより、位相同期回路(PLL)等の逓倍回路を使うよりも、平均周波数分解能を容易に高くすることが可能となる。
本発明の実施例2では、実施例1における図3の画像形成装置1及び図4の制御回路の構成と同様であり、実施例1における図2の電源装置70と構成が異なるので、以下、本実施例2の電源装置について説明する。
(電源装置の構成)
図11は、本発明の実施例2における電源装置の概略の構成を示すブロック図であり、実施例1の電源装置を示す図1中の要素と共通の要素には共通の符号が付されている。
本実施例2の電源装置70Aは、実施例1と同様に、各色の1回路のみが示されており、実施例1の制御部72及び出力電圧比較手段78とは異なる構成の制御部72A及び比較手段(例えば、出力電圧比較手段)78Aが設けられ、更に、第2の目標電圧設定手段(例えば、電圧変換手段)79が追加されている。その他の構成は、実施例1と同様である。
本実施例2の制御部72Aは、発振器71から供給されるクロックCLKに同期して動作し、プリンタエンジン制御部53により制御されて駆動パルスS72Aを出力する回路であり、実施例1と同様のクロック入力ポートCLK_IN、入力ポートIN2、リセット入力ポートIN3、及び駆動パルスS72Aを出力する出力ポートOUT1と、実施例1の1チャンネルの入力ポートIN1とは異なり、2チャンネルの比較結果S78−1,S78−2を入力する入力ポートIN1−1,IN1−2とを有している。この制御部72Aは、実施例1と同様に、ASIC、CPUを内蔵したマイクロプロセッサ、あるいはFPGA等により構成されている。出力電圧比較手段78Aは、2チャンネル構成であり、出力電圧変換手段77の出力電圧と、プリンタエンジン制御部53内の第1の目標電圧設定手段(例えば、DAC)53aから出力された目標電圧V53a及び電圧変換手段79の出力電圧とを比較して、この2チャンネルの比較結果S78−1,S78−2を制御部72Aの入力ポートIN1−1,IN1−2へ入力するものである。
図12は、図11の電源装置70Aにおける詳細な構成例を示す回路図であり、実施例1を示す図2中の要素と共通の要素には共通の符号が付されている。
出力電圧比較手段78Aは、2チャンネルのコンパレータ78a−1,78a−2と、DC3.3Vの電源78bと、2つのプルアップ抵抗78c−1,78c−2とを有している。一方のコンパレータ78a−1は、出力電圧変換手段77の出力電圧が入力される「−」入力端子と、DAC53aから出力された目標電圧V53aを入力する「+」入力端子とを有し、この出力端子が、プルアップ抵抗78c−1を介してDC3.3Vの電源78bに接続されると共に、制御部72Aの入力ポートIN1−1に接続されている。他方のコンパレータ78a−2は、出力電圧変換手段77の出力電圧が入力される「−」入力端子と、電圧変換手段79の出力電圧を入力する「+」入力端子とを有し、この出力端子が、プルアップ抵抗78c−2を介してDC3.3Vの電源78bに接続されると共に、制御部72Aの入力ポートIN1−2に接続されている。
電圧変換手段79は、定電圧回路(例えば、DAC53aから出力された目標電圧V53aを分圧する2つの分圧抵抗79a,79b)により構成されている。2つの分圧抵抗79a,79bは、DAC53aの出力端子とグランドGNDとの間に直列に接続されている。他方の分圧抵抗79bは、一方の分圧抵抗79aの2倍の抵抗値を有している。DAC53aから出力された目標電圧V53aは、2つの分圧抵抗79a,79bにより2/3のレベルの電圧値に分圧され、コンパレータ78a−2の「+」入力端子に入力される構成になっている。その他の構成は、実施例1と同様である。
(電源装置内の制御部の構成)
図13は、図12中の制御部72Aを示す構成図であり、実施例1の制御部72を示す図6中の要素と共通の要素には共通の符号が付されている。
本実施例2の制御部72Aでは、実施例1の制御部72に対して、立上りエッジセレクタ93が追加されている。立上りエッジセレクタ93は、コンパレータ78a−2の比較結果S78−2を入力する入力ポートIN1−2、AND回路85、立上りエッジ検出器86−2、及びDラッチ82−2に接続され、比較結果S78−2が“H”の間は立上りエッジ検出器86−1の検出信号を選択してAND回路85に出力し、比較結果S78−2が“L”の間は立上りエッジ検出器86−2の検出信号を選択してAND回路85に出力する回路である。
コンパレータ78a−1の比較結果S78−1を入力する入力ポートIN1−1は、実施例1と同様に、アップカウンタ81に接続されている。よって、コンパレ一タ78a−2の比較結果S78−2が“L”の場合は、実施例1の制御部72と同様の動作を行う構成になっている。カウンタ初期値レジスタ93には、256が設定される。上限値を設定するカウンタ上限値レジスタ94には、実施例1と同様に301が設定される。その他の構成は、実施例1と同様である。
(実施例2の動作)
本実施例2では、図3の画像形成装置1及び図4の制御回路の動作が実施例1と同様である。以下、実施例1と異なる部分の動作を説明する。
図11中の制御部72Aは、実施例1における図1中の制御部72に対して、入力ポートIN1−2が1個増えている。出力電圧比較手段78Aは、出力電圧変換手段77の出力電圧と、プリンタエンジン制御部53内のDAC53aから出力される目標電圧V53a及びこの目標電圧V53aを電圧変換手段79により2/3に分圧した電圧とを比較し、出力電圧変換手段77の出力電圧と目標電圧V53aとの比較結果S78−1を制御部72Aの入力ポートIN1−1に入力に、出力電圧変換手段77の出力電圧と目標電圧V53aを2/3に分圧した電圧との比較結果S78−2を入力ポートIN1−2に入力する。
制御部72Aの入力ポートINl−1に入力された比較結果S78−1は、実施例1と同様に、定電圧制御するための信号として利用される。入力ポートIN1−2に入力された比較結果S78−2は、比較結果S78−1が目標電圧V53aに到達して“L”に切り替わるより前に、目標電圧V53aの2/3の電圧に到達する時に“L”に切り替わる。制御部72Aは、入力された比較結果S78−2が“H”の期間、出力ノードOUTlから出力される駆動パルスS72Aの平均周波数を変化させる周期を短い期間とすることにより、目標電圧V53aに必要な周波数になるまでの時間を実施例1より早くし、これに伴い駆動開始周波数を130.21KHzと高くすることにより、低い高圧出力も可能になっている。
プリンタエンジン制御部53は、プレバイアスである600Vに相当するDAC値0.30V、3.3V10bitDAC53aを有し、このDAC53aに05DHを設定する。次に、プリンタエンジン制御部53は、出力ポートOUT3から出力するリセット信号RESETを“L”にして、制御部72A内のレジスタ等を実施例1と同様に初期化する。
プリンタエンジン制御部53は、印字動作に入り、各感光体ドラム32(=32K,32Y,32M,32C)、及び転写ベルト駆動ローラ6の駆動を始めた後、出力ポートOUT2から出力するON/OFF信号を“H”にして転写出力をONにする。転写バイアス5KVに対応する2.5V、3.3V10bitDAC53aであるので、制御部72Aによりプレバイアス600Vが印加された後、用紙15が搬送される所定のタイミングにて、実施例1と同様、DAC53aから出力される目標電圧V53aの値を307Hに設定する。制御部72Aは、前記DAC設定値による2.5Vと、コンパレータ78a−1,78a−2の比較結果S78−1,S78−2が入力される入力ポートINl−1,IN1−2の値とに応じて、出力ポートOUTlから出力する駆動パルスS72Aの平均周波数を制御して、転写バイアス5KVを出力する。用紙後端となる所定のタイミングでON/OFF信号を“L”にし、制御部72Aから出力される駆動パルスS72Aを停止して高圧バイアス印加を終了する。
次に、図13に示す制御部72Aの動作を詳細に説明する。
プレバイアスとしてDAC53aから目標電圧0.3Vが出力され、図12で示されるコンパレータ78a−1の「+」入力端子には0.3Vが入力され、コンパレ一タ78a−2の「+」入力端子には分圧された0.2Vが入力される。入力ポートIN3に入力されるリセット信号RESETを予め“L”にすることにより、内部のレジスタは実施例1と同様に初期化され、カウンタ初期値レジスタ93に設定されている値256が分周カウンタ88に設定される。
入力ポートIN2に入力されるON/OFF信号が、プリンタエンジン制御部53により所定のタイミングで“H”に切り替えられると、圧電トランス75が駆動される。駆動開始時は駆動周波数130.21KHzで、高圧出力は100Vに満たないので、コンパレ一タ78a−1から出力される比較結果S78−1及びコンパレータ78a−2から出力される比較結果S78−2が共に“H”となる。その結果、立上りエッジ検出セレクタ93の入力は“H”となり、立上りエッジ検出器86−1のパルスが選択され、AND回路85に入力される。コンパレ一タ78a−1から出力される比較結果S78−1は“H”であるので、分周器91の出力する駆動パルスS72Aの立上りエッジ(正確には立上りエッジに1クロックサイクル遅れで)で、5bitカウンタ87−1のカウント値がカウントアップされ、その結果、実施例1と同様に、分周器91から出力される駆動パルスS72Aの平均周波数が下がっていく。
駆動平均周波数が下がることにより、高圧出力は上昇する。高圧出力が400Vを越えると、コンパレ一タ78a−2の比較結果S78−2が“L”となる。立上りエッジ検出セレクタ93の入力は“L”となり、立上りエッジ検出器86−2のパルスが選択され、AND回路85に入力される。以降は実施例1と同様に、分周器91から出力される駆動パルス32パルス毎に5bitカウンタ87−1のカウント値が変更され、高圧出力が600Vに定電圧制御される。
次に、所定のタイミングで、DAC53aから出力される目標電圧V53aの値が2.5Vに変更され、目標高圧出力値が5KVに設定される。その結果、コンパレ一タ78a−2の比較結果S78−2が再度“H”となり、5bitカウンタ87−1のカウントアップ周期が前記と同様に、分周器91の出力するパルス周期となる。高圧出力が3.334KVとなると、再度、コンパレータ78a−2の比較結果S78−2が“L”となり、前記と同様に5bitカウンタ87−1のカウントアップ周期が、分周器91の出力パルス、32パルス周期に切り替えられ、以降、実施例1と同様に5KVに定電圧制御される。
高圧出力は、ON/OFF信号が所定のタイミングで“L”に切り替えられることにより、OFFする。図5には、実施例1と同様に、本実施例2の圧電トランス駆動回路74での高圧出力の周波数特性が模式的に示されている。
図5において、共振周波数fxで高圧出力は極大値HV2を取り、周波数fyで極小値となるが、そこから周波数をfzに上げると、高圧出力が1KV以上となってしまう。この周波数fzは、スプリアス周波数と呼ばれる。従来のVCOを使用した回路では、発振開始周波数がこのスプリアス周波数fzより高くなってしまうために、図5に示すスプリアス電圧HVlより低い高圧出力に制御するのが困難であった。例えば、前記スプリアス電圧HVlより低い目標電圧にてプレバイアスを印加した場合に、周波数fzより高い周波数に制御される。そこからスプリアス電圧HVlより高い転写電圧に切り替える際に、周波数fzを越えて低い周波数に制御されると、一旦高圧出力が数百V低下した後、目標電圧V53aに到達する。電圧出力の低下と立上り時間の双方に問題が発生する。これに対し、本実施例2においては、デジタル回路により開始周波数は任意に設定可能となるので、このような問題を回避可能である。
(実施例2の変形例)
本実施例2では、実施例1とほぼ同様の変形例の他に、更に、以下の(a)〜(e)のような変形例を採用することも可能である。
(a) 2チャンネルのコンパレ一タ78a−1,78a−2を用いて目標電圧V53aと目標電圧V53a以下の周波数切替電圧を設定しているが、目標電圧V53aと周波数切替電圧の選択をTTL信号等で制御部72Aに入力し、コンパレ一タ出力を1チャンネルとして、DAC53aの出力を周波数切替電圧と目標電圧V53aに切り替えても良い。
(b) 立上り時の周波数切替電圧を目標電圧V53aの2/3としているが、回路特性等により最適値は変わり、この値の限りではない。又、周波数切替電圧をDAC等を用いて可変できるようにしても良い。
(c) 立上り時の周波数変更周期を、分周器91のパルス毎に5bitカウンタ87−1のカウント値を変更することによって構成しているが、周波数変更周期はタイマ等によるカウンタによっても構わないし、変更周期も1カウント毎にする必要はない。立上り速度とオーバシュートの許容値等によって周波数切替電圧、周波数切替速度を任意に選択することが可能である。
(d) 本実施例2では、定電圧制御を行うための周波数切替速度は高圧出力の立上り速度に制限を加えてしまうために、立上り時のみ周波数切替速度を早くしたことを特徴とする。そして、本実施例2では、定電圧制御に入る前の立上り時の周波数切替をコンパレータ78a−1,78a−2の比較結果S78−1,S78−2によって行っているが、定電圧制御目標電圧値の設定をコンパレータ出力により制御し、立上り時は、出力電圧変換手段77の出力電圧をプリンタエンジン制御部53内のアナログ/デジタル変換器(以下「ADコンバータ」という。)等に入力し、プリンタエンジン制御部53から前記ADコンバータの入力値に応じて制御部72Aに周波数切替信号を出力しても良い。
(e) 本実施例2では、制御部72Aとプリンタエンジン制御部53のCPUを使う構成としているが、両者を1チップ化することも可能であるし、制御部72AをFPGA等によっても実現可能である。
(実施例2の効果)
本実施例2によれば、定電圧制御用の信号と高圧出力立上り監視用の信号を用いることにより、高圧出力立上り時と定電圧制御時の時定数を異なるものとして立上り時間が早く、且つ、共振周波数付近でも安定した定電圧制御が可能となる。更に、高圧出力開始時のスタート周波数をスプリアス周波数fzより低い周波数としているので、スプリアス周波数fzでの出力電圧より低い高電圧から共振周波数fx付近の高い高圧出力まで、リニアな出力を得ることができる。
(その他の変形例)
本発明は、上記実施例や変形例に限定されず、更に、次のような他の変形例も適用可能である。
実施例では、カラータンデム方式の画像形成装置1について説明したが、本発明は、カラーに限らずモノクロ等の画像形成装置や、複合機等の他の画像形成装置にも適用可能である。又、転写用の電源装置70,70Aは、帯電等の他の高圧電源にも適用可能である。