JP4902693B2 - 圧電トランス駆動装置及び画像形成装置 - Google Patents

Description

本発明は、圧電トランスを駆動して電圧を出力する圧電トランス駆動装置と、これを用いた画像形成装置に関するものである。

従来、電子写真式の画像形成装置に用いられる圧電トランス駆動装置としては、例えば、下記の特許文献１に記載されているように、圧電振動子の共振現象を利用して低電圧入力で高電圧を発生させることができる圧電トランスを、電圧制御発振器（以下「ＶＣＯ」という。）の出力信号により制御して高電圧を出力させる構成の装置が知られている。

特開平１１−２０６１１３号公報

しかしながら、上記構成の装置では、ＶＣＯ等のアナログ回路により構成されており、部品点数が多くなるという課題があった。又、共振周波数付近の高い高電圧出力を得ることと、短い立ち上がり時間を両立することが困難であった。

本発明の圧電トランス駆動装置は、所定の共振周波数を有し、１次側に断続的に電圧が印加されると２次側から交流の高電圧を出力する圧電トランスと、周波数を有する制御信号に基づきスイッチングして前記電圧を生成し、前記圧電トランスに供給するスイッチング手段と、比較結果に基づき前記制御信号の前記周波数を制御して前記制御信号を前記スイッチング手段に供給するスイッチング制御手段と、目標値である第１の電圧値、前記第１の電圧値より低い第２の電圧値、及び前記第１の電圧値より高い第３の電圧値を単位時間内に切り換えて基準電圧波形を生成する基準電圧波形生成手段と、前記圧電トランスが出力する前記高電圧に基づいてモニタ電圧波形を生成するモニタ電圧生成手段と、前記基準電圧波形と前記モニタ電圧波形とを比較して前記比較結果を求め、前記スイッチング制御手段に供給する比較手段とを備えたことを特徴とする。

本発明の画像形成装置は、前記圧電トランス駆動装置を有することを特徴とする。

本発明の圧電トランス駆動装置及びそれを用いた画像形成装置によれば、少ない部品点数で構成でき、且つ、圧電トランスにおける共振周波数付近の高圧出力での安定した定電圧制御と短時間での立ち上がり制御の両立が可能となる。

図１は本発明の実施例１における圧電トランス駆動装置を備えた高圧電源装置の概略を示すブロック図である。 図２は本発明の実施例１における圧電トランス駆動装置を用いた画像形成装置を示す構成図である。 図３は図２の画像形成装置１における制御回路の構成を示すブロック図である。 図４は図１の高圧電源装置６９における詳細な構成例を示す回路図である。 図５は図４中の圧電トランス７５における出力電圧／周波数の特性図である。 図６は図４中の制御部７２を示す構成図である。 図７は図６中の三角波デ一タ生成部８１を示す構成図である。 図８−１は図１中の制御部７２から出力される三角波データＳ７２ｂとＤＡＣ７９から出力される目標電圧Ｓ７９との数値例を示す図である。 図８−２は図１中の制御部７２から出力される三角波データＳ７２ｂとＤＡＣ７９から出力される目標電圧Ｓ７９との数値例を示す図である。 図９は図１中のＤＡＣ７９から出力される目標電圧Ｓ７９と三角波データ生成部８１内で生成されるパルスＳ８１との波形を示す模式図である。 図１０は図４の高圧電源装置６９における動作波形を示す模式図である。 図１１は図４の高圧電源装置６９における動作波形を示す模式図である。 図１２は図７の三角波データ生成部８１の動作を示すタイミングチャートである。 図１３−１は図７の三角波データ生成部８１内に設けられる８bitカウンタ８１ｆにおけるカウント値の数値例を示す図である。 図１３−２は図７の三角波データ生成部８１内に設けられる８bitカウンタ８１ｆにおけるカウント値の数値例を示す図である。 図１４は図６中の比較器８５−１が３bit値を演算器８９−１へ出力する場合の動作を示すフローチャートである。 図１５は図６中のテーブルレジスタ８８の入出力値を説明する図である。 図１６は高圧出力の立ち上がりと出力電圧比較手段７８から出力される比較結果Ｓ７８との関係を示す模式図である。 図１７は図６中の誤差保持レジスタ９４の値、１９bitレジスタ９０の下位１０bitの値、及び比較器８５−２から出力されるセレクト信号selectの論理の関係を示す図である。 図１８は本発明の実施例２における制御部７２Ａを示す構成図である。 図１９は実施例２における高圧出力の立ち上がりと出力電圧比較手段７８から出力される比較結果Ｓ７８との関係を示す模式図である。 図２０は本発明の実施例３における制御部７２Ｂを示す構成図である。 図２１は本発明の実施例４における圧電トランス駆動装置を備えた高圧電源装置の概略を示すブロック図である。 図２２は図２１の高圧電源装置６９Ｃにおける詳細な構成例を示す回路図である。 図２３は図２２中の制御部７２Ｃを示す構成図である。 図２４は図２３中の三角波デ一タ生成部８１Ｃを示す構成図である。 図２５は図２３中のテーブルレジスタ８８Ｃの入出力値を説明する図である。 図２６は図２２中の波形変換手段１２０及び図２４の波形データ生成部８１の動作を示すタイミングチャートである。 図２７は本発明の実施例５における圧電トランス駆動装置を備えた高圧電源装置の概略を示すブロック図である。 図２８は図２７中の制御部７２Ｄを示す構成図である。 図２９は図２７中のＤＡＣ７９Ｄから出力される４チャンネルの目標電圧Ｓ７９−１〜Ｓ７９−４の波形を示す模式図である。 図３０は本発明の実施例６における４チャンネルの目標電圧の波形を示す模式図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（画像形成装置の構成）
図２は、本発明の実施例１における圧電トランス駆動装置を用いた画像形成装置を示す構成図である。

この画像形成装置１は、例えば、カラータンデム方式の画像形成装置であり、ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、シアン現像器２Ｃが着脱可能に挿着されている。各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃは、各色の感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃにそれぞれ接した各色の帯電ローラ３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃによってそれぞれ一様に帯電される。帯電された各色の感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃは、ブラック発光素子（以下「ＬＥＤ」という。）ヘッド３Ｋ、イエローＬＥＤヘッド３Ｙ、マゼンタＬＥＤヘッド３Ｍ、シアンＬＥＤヘッド３Ｃの発光によってそれぞれ潜像を形成される。

各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃ内の各色の供給ローラ３３Ｋ，３３Ｙ，３３Ｍ，３３Ｃが、各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃにトナーを供給し、各色の現像ブレード３５Ｋ，３５Ｙ，３５Ｍ，３５Ｃにより、各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃ表面に一様にトナー層が形成され、各感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃ上にトナー像が現像される。各色の現像器２ｋ，２Ｙ，２Ｍ，２Ｃ内の各クリーニングブレード３７Ｋ，３７Ｙ，３７Ｍ，３７Ｃは、転写後の残トナーをクリーニングする。

ブラックトナーカートリッジ４Ｋ、イエロートナーカートリッジ４Ｙ、マゼンタトナーカートリッジ４Ｍ、及びシアントナーカートリッジ４Ｃは、各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃに着脱可能に取り付けられ、内部のトナーを各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃに供給可能な構造になっている。ブラック転写ローラ５Ｋ、イエロー転写ローラ５Ｙ、マゼンタ転写ローラ５Ｍ、及びシアン転写ローラ５Ｃは、転写ベルト８の裏面から転写ニップにバイアスが印加可能に配置されている。転写ベルト駆動ローラ６、及び転写ベルト従動ローラ７は、転写ベルト８を張架しローラの駆動によって用紙１５を搬送可能な構造になっている。

転写ベルトクリーニングブレード１１は、転写ベルト８上のトナーを掻き落とせるようになっていて、掻き落とされたトナーが転写ベルトクリーナ容器１２に収容される。用紙カセット１３は、画像形成装置１に着脱可能に取り付けられ、転写媒体である用紙１５が積載される。ホッピングローラ１４は、用紙１５を用紙カセット１３から搬送する。レジシトローラ１６及び１７は、用紙１５を転写ベルト８に所定のタイミングで搬送する。定着器１８は、用紙１５のトナー像を熱と加圧によって定着する。用紙ガイド１９は、用紙１５を排紙トレー２０にフェースダウンで排出する。

レジストローラ１６，１７の近傍には、用紙検出センサ４０が設けられている。この用紙検出センサ４０は、接触又は非接触で用紙１５の通過を検出するものであり、このセンサ位置から転写ニップまでの距離と用紙搬送スピードの関係から求まる時間より、転写ローラ５Ｋ，５Ｙ，５Ｍ，５Ｃが転写を行う時の高圧電源装置による転写バイアス印加タイミングを決定する。

図３は、図２の画像形成装置１における制御回路の構成を示すブロック図である。
この制御回路は、ホストインタフェース部５０を有し、このホストインタフェース部５０がコマンド／画像処理部５１に対してデータを送受信する。コマンド画像処理部５１は、ＬＥＤヘッドインタフェース部５２に対して画像データを出力する。ＬＥＤへツドインタフエース部５２は、プリンタエンジン制御部５３によってヘッド駆動パルス等が制御され、ＬＥＤヘッド３Ｋ，３Ｙ，３Ｍ，３Ｃを発光させる。

プリンタエンジン制御部５３は、用紙検出センサ４０からの検出信号等を受信し、高圧制御部６０に対して帯電バイアス、現像バイアス、転写バイアス等の制御値を送る。高圧制御部６０は、帯電バイアス発生部１０１と、現像バイアス発生部１０２と、転写バイアス発生部１０３とに信号を送る。帯電バイアス発生部１０１、及び現像バイアス発生部１０２は、ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、及びシアン現像器２Ｃの各帯電ローラ３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃ及び各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃに対してバイアスを印加する。高圧制御部６０及び転写バイアス発生部１０３内に、本発明の実施例１の圧電トランス駆動装置が設けられている。

プリンタエンジン制御部５３は、ホッピングモータ５４、レジストモータ５５、ベルトモータ５６、定着器ヒータモータ５７、及び各色のドラムモータ５８Ｋ，５８Ｙ，５８Ｍ，５８Ｃを所定のタイミングで駆動する。定着器ヒータ５９は、サーミスタ６５の検出値に応じてプリンタエンジン制御部５３によって温度制御される。

（高圧電源装置の構成）
図１は、本発明の実施例１における圧電トランス駆動装置を備えた高圧電源装置の概略を示すブロック図である。

この高圧電源装置６９は、図３中の高圧制御部６０及び転写バイアス発生部１０３内に設けられ、各色の転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）毎に設けられている。各色の高圧電源装置６９は、同一の回路構成であるので、以下、１回路のみ説明する。

高圧電源装置６９は、プリンタエンジン制御部５３から出力される制御信号（例えば、オン／オフ（以下「ＯＮ／ＯＦＦ」という。）信号、リセット信号RESET、及び高圧出力指示値ＤＡＴＡ等）を入力し、直流（以下「ＤＣ」という。）の高電圧を生成して転写ローラ５である出力負荷ＺＬへ供給する装置である。プリンタエンジン制御部５３は、ＯＮ／ＯＦＦ信号を出力する出力ポートＯＵＴ３と、リセット信号RESETを出力する出力ポートＯＵＴ４と、高圧出力指示値ＤＡＴＡ等を出力するシリアル通信ライン用のポートＰ１等とを有している。シリアル通信ライン用のポートＰ１は、例えば、チップセレクト信号ＣＳを出力するポートＰ１−１、クロックＣＫを出力するポートＰ１−２、及び高圧出力指示値ＤＡＴＡを出力するポートＰ１−３を有している。

高圧電源装置６９は、圧電トランス駆動装置７０、圧電トランス７５、整流回路７６、モニタ電圧生成手段（例えば、出力電圧変換手段）７７、比較手段（例えば、出力電圧比較手段）７８、及び基準電圧波形生成手段（例えば、デジタル／アナログコンバータ、以下「ＤＡＣ」という。）７９を有している。

圧電トランス駆動装置７０は、プリンタエンジン制御部５３から供給される制御信号に基づき、圧電トランス７５を駆動するための装置であり、一定周波数（例えば、２５ＭＨｚ）の基準クロック（以下単に「クロック」という。）ＣＬＫを発生する発振器７１と、スイッチング制御手段（例えば、制御部）７２と、ＤＣ２４Ｖを出力するＤＣ電源７３と、スイッチング手段（例えば、圧電トランス駆動回路）７４とを有している。

制御部７２は、プリンタエンジン制御部５３から供給される制御信号（ＯＮ／ＯＦＦ信号、リセット信号RESET、及び高圧出力指示値ＤＡＴＡ等）に基づき、発振器７１から供給されるクロックＣＬＫを分周して制御信号である圧電トランス駆動パルス（以下単に「駆動パルス」という。）Ｓ７２ａを出力する回路である。即ち、制御部７２は、例えば、高圧制御部６０内に設けられ、発振器７１から供給されるクロックＣＬＫに同期して動作し、プリンタエンジン制御部５３により制御されて駆動パルスＳ７２ａを出力する回路である。

制御部７２は、クロックＣＬＫを入力する入力ポートＣＬＫ＿ＩＮ、比較結果Ｓ７８を入力する入力ポートＩＮ１、ＯＮ／ＯＦＦ信号を入力する入力ポートＩＮ２、リセット信号RESETを入力する入力ポートＩＮ３、高圧出力指示値ＤＡＴＡ等を入力するための例えば７ビット（bit）のシリアル通信ライン用のポートＰ２、駆動パルスＳ７２ａを出力する出力ポートＯＵＴ１、及び、デジタル信号である例えば８bitの三角波データＳ７２ｂを出力する出力ポートＯＵＴ２を有している。シリアル通信ライン用のポートＰ２は、例えば、チップセレクト信号ＣＳを入力するポートＰ２−１、クロックＣＫを入力するポートＰ２−２、及び高圧出力指示値ＤＡＴＡを入力するポートＰ２−３を有している。この制御部７２では、入力されるＯＮ／ＯＦＦ信号により、出力ポートＯＵＴ１から出力される駆動パルスＳ７２ａのＯＮ／ＯＦＦが制御され、又、入力されるリセット信号RESETにより、出力ポートＯＵＴ１に対する出力設定が初期化される。

制御部７２は、例えば、特定の用途向けに複数機能の回路を１つにまとめた集積回路であるエーシック（Application Specific Integrated Circuit、以下「ＡＳＩＣ」という。）、中央処理装置（以下「ＣＰＵ」という。）を内蔵したマイクロプロセッサ、あるいは、ユーザが独自の論理回路を書き込むことができるゲートアレイの一種であるフィールド・プログラマブル・ゲート・アレイ（Field Programmable Gate Array、以下「ＦＰＧＡ」という。）等により構成されている。

制御部７２の出力ポートＯＵＴ１と、ＤＣ電源７３とには、圧電トランス駆動回路７４が接続されている。圧電トランス駆動回路７４は、スイッチング素子を用いて駆動電圧を出力する回路であり、この出力側に圧電トランス７５が接続されている。圧電トランス７５は、セラミック等の圧電振動子の共振現象を利用して駆動電圧の昇圧を行い交流（以下「ＡＣ」という。）の高圧電圧を出力するトランスであり、この出力側に整流回路７６が接続されている。整流回路７６は、圧電トランス７５から出力されたＡＣの高電圧をＤＣの高電圧に変換して出力負荷ＺＬへ供給する回路であり、この出力側に出力電圧変換手段７７が接続されている。

出力電圧変換手段７７は、ＤＣ高電圧をＤＣ低電圧Ｓ７７（即ち、モニタ電圧波形）に変換する回路であり、この出力側に、出力電圧比較手段７８を介して、制御部７２及びＤＡＣ７９が接続されている。出力電圧比較手段７８は、出力電圧変換手段７７から出力されたＤＣ低電圧Ｓ７７と、ＤＡＣ７９から出力された目標電圧Ｓ７９とを比較して、この比較結果Ｓ７８を制御部７２の入力ポートＩＮ１へ入力するものである。ＤＡＣ７９は、制御部７２の出力ポートＯＵＴ２から出力された８bitの三角波データＳ７２ｂをアナログ信号に変換して三角波の目標電圧Ｓ７９を出力して出力電圧比較手段７８に与える回路である。

なお、図１の高圧電源装置６９は、各色の転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）毎、即ち、チャンネル毎に並置されるが、これらの複数のチャンネルに対して一部を共用する構成にしても良い。例えば、圧電トランス７５及び整流回路７６等は、複数のチャンネル分必要となるが、発振器７１及び制御部７２は、１組で共用できる。この場合、制御部７２はチャンネル数分の入出力ポートを備えることになる。又、制御部７２は、高圧電源装置６９内に設けられているが、プリンタエンジン制御部５３内の大規模集積回路（以下「ＬＳＩ」という。）中に設けても良い。

図４は、図１の高圧電源装置６９における詳細な構成例を示す回路図である。図５は、図４中の圧電トランス７５における出力電圧／周波数の特性図である。

圧電トランス駆動装置７０内の発振器７１は、電源７１ａから供給されるＤＣ３．３Ｖにより動作して発振周波数２５ＭＨｚのクロックＣＬＫを発生する回路であり、ＤＣ３．３Ｖが印加される電源端子ＶＤＤ、ＤＣ３．３Ｖが印加される出力イネーブル端子ＯＥ、クロックＣＬＫを出力するクロック出力端子ＣＬＫ＿ＯＵＴ、及びグランドＧＮＤ端子を有している。クロック出力端子ＣＬＫ＿ＯＵＴは、抵抗７１ｂを介して、制御部７２の入力ポートＣＬＫ＿ＩＮに接続されている。

クロックＣＬＫに同期して動作する制御部７２において、駆動パルスＳ７２ａを出力する出力ポートＯＵＴ１には、抵抗７２ａを介して、圧電トランス駆動回路７４が接続され、この圧電トランス駆動回路７４にＤＣ電源７３が接続されている。ＤＣ電源７３は、例えば、図示しない低圧電源装置から商用電源であるＡＣ１００Ｖを変圧整流することにより供給されるＤＣ２４Ｖの電源である。

圧電トランス駆動回路７４は、負荷抵抗７４ａと、制御部７２から抵抗７２ａを介して入力された駆動パルスＳ７２ａを駆動するためのゲートドライブ回路を構成するＮＰＮトランジスタ７４ｂ及びＰＮＰトランジスタ７４ｃと、入力抵抗７４ｄと、共振回路を構成するインダクタ（コイル）７４ｅ及びコンデンサ７４ｇと、スイッチング素子（例えば、ＮチャンネルパワーＭＯＳＦＥＴ、以下単に「ＮＭＯＳ」という。）７４ｆとにより構成されている。この圧電トランス駆動回路７４では、トランジスタ７４ｂ，７４ｃからなるゲートドライブ回路と入力抵抗７４ｄとを介してＮＭＯＳ７４ｆのゲートにパルスが入力されると、このＮＭＯＳ７４ｆによりＤＣ電源７３のＤＣ２４Ｖがスイッチングされ、これがインダクタ７４ｅ及びコンデンサ７４ｇからなる共振回路により共振されてピークがＡＣ１００Ｖ程度の正弦パルス波の駆動電圧が出力される構成になっている。

共振回路の出力側には、圧電トランス７５の１次側入力端子７５ａが接続され、この２次側出力端子７５ｂから、ＮＭＯＳ７４ｆのスイッチング周波数に応じて０〜数ｋＶのＡＣ高電圧が出力される構成になっている。２次側出力端子７５ｂの出力電圧特性は、図５に示すように、周波数によって異なり、ＮＭＯＳ７４ｆのスイッチング周波数により昇圧比が決定される。圧電トランス７５は、図５に示すように、共振周波数ｆｘで最大昇圧比を得、周波数ｆｙ付近で昇圧比が最小となる。本実施例１では、周波数ｆｙより低い開始周波数fstartから共振周波数ｆｘより高い周波数fendの範囲にて、周波数を制御する構成になっている。

圧電トランス７５の２次側出力端子７５ｂには、整流回路７６が接続されている。整流回路７６は、圧電トランス７５の２次側出力端子７５ｂから出力されたＡＣ高電圧をＤＣ高電圧に変換して出力する回路であり、ダイオード７６ａ，７６ｂ及びコンデンサ７６ｃにより構成されている。整流回路７６の出力側には、抵抗７６ｄを介して出力負荷ＺＬである転写ローラ５が接続されると共に、出力電圧変換手段７７が接続されている。

出力電圧変換手段７７は、整流回路７６のＤＣ高電圧を分圧してＤＣ低電圧Ｓ７７（例えば、ＤＣ３．３Ｖ以下の低い電圧）に変換する分圧抵抗７７ａ，７７ｂと、そのＤＣ低電圧Ｓ７７を出力する保護抵抗７７ｃとにより構成されている。この出力電圧変換手段７７では、例えば、分圧抵抗７７ａの抵抗値が４００ＭΩ、分圧抵抗７７ｂの抵抗値が１００ｋΩであり、整流回路７６から出力されたＤＣ高電圧を１／４００１に分圧している。保護抵抗７７ｃの出力側には、出力電圧比較手段７８が接続されている。

出力電圧比較手段７８は、ＤＣ電源７３からＤＣ２４Ｖが印加される電圧比較器であるコンパレータ７８ａと、このコンパレータ７８ａの出力端子をプルアップするＤＣ３．３Ｖ電源７８ｂ及びプルアップ抵抗７８ｃとにより構成されている。コンパレータ７８ａは、出力電圧変換手段７７から出力されたＤＣ低電圧Ｓ７７を入力する「−」入力端子と、ＤＡＣ７９から出力された三角波の目標電圧Ｓ７９を、抵抗７９ａ及びコンデンサ７９ｂからなるＲＣフィルタ７９を介して入力する「＋」入力端子とを有し、その「−」入力端子の電圧と「＋」入力端子の電圧とを比較し、比較結果Ｓ７８を出力端子から出力して制御部７２の入力ポートＩＮ１へ与える回路である。コンパレータ７８ａの出力端子は、プルアップ抵抗７８ｃを介してＤＣ３．３Ｖ電源７８ｂに接続されている。

コンパレータ７８ａの「＋」入力端子に、ＲＣフィルタ７９を介して接続されたＤＡＣ７９は、制御部７２の出力ポートＯＵＴ２から出力された８bitの三角波データＳ７２ｂをアナログ信号に変換し、三角波の目標電圧Ｓ７９（例えば、８bit・３．３Ｖ）を出力する回路である。

ＤＡＣ７９から出力された三角波の目標電圧Ｓ７９が、ＲＣフィルタ７９を介してコンパレータ７８ａの「＋」入力端子に入力されると、このコンパレータ７８ａでは、出力電圧変換手段７７の出力電圧であるＤＣ低電圧Ｓ７７と、ＤＡＣ７９の出力電圧である目標電圧Ｓ７９とを比較する。
（ＤＡＣ７９の出力電圧）＞（出力電圧変換手段７７の出力電圧）
の間は、コンパレータ７８ａの出力端子が、ＤＣ３．３Ｖ電源７８ｂ及び抵抗７７ｃによりプルアップされてＤＣ３．３Ｖ（＝高レベル、以下「“Ｈ”」という。）となり、この“Ｈ”の比較結果Ｓ７８が制御部７２の入力ポートＩＮ１に入力される。これに対し、
（ＤＡＣ７９の出力電圧）＜（出力電圧変換手段７７の出力電圧）
になると、コンパレータ７８ａの出力端子が低レベル（以下「“Ｌ”」という。）となり、この“Ｌ”の比較結果Ｓ７８が制御部７２の入力ポートＩＮ１に入力される。

（圧電トランス駆動装置内の制御部）
図６は、図４中の制御部７２を示す構成図である。

制御部７２は、例えば、ＡＳＩＣにより構成されており、ハードウェア記述言語等により記述されてＡＳＩＣ化される。これに入力されるクロックＣＬＫ及びリセット信号RESETのうち、クロックＣＬＫは同期回路を構成する後述する各回路ブロックに供給され、リセット信号RESETは初期化のために各回路ブロックに供給される。

制御部７２は、三角波データ生成部８１、論理積ゲート（以下「ＡＮＤゲート」という。）８２、１３bitのアップカウンタ８３、１３bitデータラッチ（以下「Ｄラッチ」という。）８４、第１、第２の比較器８５−１，８５−２、カウンタ上限値レジスタ８６、カウンタ下限値レジスタ８７、テーブルレジスタ８８、第１、第２の演算器８９−１，８９−２、分周比設定手段（例えば、１９bitレジスタ）９０、減算器（−１）９１、分周セレクタ９２、分周手段（例えば、分周器）９３、１１bitの誤差レジスタ９４、及び出力セレクタ９５により構成されている。ここで、１９bitレジスタ９０、減算器（−１）９１、分周セレクタ９２、誤差保持レジスタ９４、比較器８５−２、及び演算器８９−２により、誤差拡散法による２値化手段が構成されている。

三角波データ生成部８１は、シリアル通信ライン用ポートＰ２と出力ポートＯＵＴ２に接続され、この三角波データ生成部８１の出力側に、ＡＮＤゲート８２及びアップカウンタ８３が接続されている。三角波データ生成部８１は、プリンタエンジン制御部５３のポートＰ１からシリアル通信にてポートＰ２に入力される高圧出力指示値ＤＡＴＡ等に基づき、クロックＣＬＫをカウントして所定周期で８bitの三角波データＳ７２ｂをＤＡＣ７９へ出力し、そのデータ配列の１周期毎にセット・リセット用のパルスＳ８１を出力する機能を有している。ＡＮＤゲート８２は、パルスＳ８１をセット信号ｓｅｔとして入力すると共に、入力ポートＩＮ２からＯＮ／ＯＦＦ信号を入力し、パルスＳ８１及びＯＮ／ＯＦＦ信号の論理積を求めるものであり、この出力側にＤラッチ８４が接続されている。

アップカウンタ８３は、出力電圧比較手段７８から入力ポートＩＮ１に入力される比較結果Ｓ７８の“Ｈ”を、発振器７１からクロック入力ポートＣＬＫ＿ＩＮに入力されるクロックＣＬＫの立ち上がりパルスによりカウントアップする１３bitのカウンタであり、入力される比較結果Ｓ７８が“Ｌ”の間はカウントアップせず、“Ｈ”の時のみカウントアップする。このアップカウンタ８３は、三角波データ生成部８１から出力されるパルスＳ８１の立ち上がりエッジをリセット信号resetとして０にリセットされ、同様に、プリンタエンジン制御部５３から入力ポートＩＮ３に入力されるリセット信号RESETの“Ｌ”によっても０にクリアされ、そのリセット信号RESETの“Ｌ”が保持されている期間はカウントを停止する。アップカウンタ８３の１３bitの出力信号は、次段のＤラッチ８４へ与えられる。

Ｄラッチ８４は、ＡＮＤゲート８２の出力信号により、アップカウンタ８３の１３bit出力信号を保持するものであり、この出力側に比較器８５−１が接続されている。Ｄラッチ８４では、リセット信号RESETの“Ｌ”により、保持した１３bit値が０にクリアされる。比較器８５−１は、Ｄラッチ８４の１３bit値を、予め記憶された値（４値）と比較し、この比較結果を０〜４の値３bitで演算器８９−１へ出力する機能と、Ｄラッチ８４の上位５bitをテーブルレジスタ８８へ出力する機能とを有している。テーブルレジスタ８８は、比較器８５−１から出カされる５bit値（０〜２０ｄｅｃ（１０進数））に応じて演算器８９−１へ４bit値を出力するレジスタである。

演算器８９−１は、比較器８５−１から出力される０〜４の３bit値と、テーブルレジスタ８８から出力される４bit値、及び１９bitレジスタ９０の値とから演算を行い、この１９bitレジスタ９０の値を更新するものである。１９bitレジスタ９０は、分周比を保持するレジスタであり、上位９bitが分周比の整数部に相当し、下位１０bitが小数部に相当する。下位１０bit値は（１０bit値）／１０２４に相当し、実数値として
（上位９bit値）＋（下位１０bit値）／１０２４
の実数値をとる。

１９bitレジスタ９０は、リセット信号RESETの“Ｌ”入力時に下位１０bitが０クリアされ、上位９bitにカウンタ下限値レジスタ８７の９bit値がセットされる。又、１９bitレジスタ９０の上位９bitは、演算器（−１）９１及び分周セレクタ９２へ出力され、１９bitレジスタ９０の下位１０bitは、比較器８５−２及び演算器８９−２へ出力される。１９bitレジスタ９０の値は、三角波データ生成部８１から入力されるパルスＳ８１の立ち上がりエッジで更新される。更新は、演算器８９−１から出力される１９bit値に書き換える。この時、上位９bitがカウンタ下限値レジスタ８７の値より小さくなった場合には、上位９bitの値をカウンタ下限値レジスタ８７の出力値にし、カウンタ上限値レジスタ８６の値より大きくなった場合には、上位９bitをカウンタ上限値レジスタ８６の出力値にする構成になっている。カウンタ上限値レジスタ８６は、分周比の上限値が設定される９bitのレジスタである。カウンタ下限値レジスタ８７は、分周比の下限値が設定される９bitのレジスタである。

減算器９１は、１９bitレジスタ９０から出力される上位９bit（即ち、分周比整数部９bit値）から１を引いた値を、９bitで分周セレクタ９２へ出力するものである。比較器８５−２は、出力セレクタ９５から出力される駆動パルスＳ７２ａの立ち上がりエッジで、誤差保持レジスタ９４と１９bitレジスタ９０の下位１０bitとを比較し、
（ｌ９bitレジスタ９０の下位１０bit）＝０
もしくは
（誤差保持レジスタ９４の１１bit）＜０
の時に、分周セレクタ９２に“Ｌ”を出力し、
（１９bitレジスタ９０の下位１０bit）≠０
もしくは
（誤差保持レジスタ９４の１１bit）≧０
の時に、分周セレクタ９２に“Ｈ”を出力する機能を有している。

分周セレクタ９２は、比較器８５−２から出力されるセレクト信号selectが“Ｌ”の時に、減算器（−１）９１から出力される９bit値を選択して分周器９３へ出力し、そのセレクト信号selectが“Ｈ”の時に、１９bitレジスタ９０から出力される上位９bit値を選択して分周器９３へ出力するものである。

演算器８９−２は、１９bitレジスタ９０の下位１０bit、誤差保持レジスタ９４の１１bitと比較器８５−２の出力１bitの入力から演算した結果１１bitで、誤差保持レジスタ９４を更新する機能を有している。更新は、出力セレクタ９５から出力される駆動パルスＳ７２ａの立ち下がりエッジにて行う。演算器８９−２の演算は、下記のように行われる。
比較器８５−２出力：“Ｈ”時には
（１９bitレジスタ下位１０bit値）＋（誤差保持レジスタ１１bit値）−１０２４
比較器８５−２出力：“Ｌ”時には
（ｌ９bitレジスタ下位１０bit値）＋（誤差保持レジスタ１１bit値）
この演算器８９−２の演算結果にて、誤差保持レジスタ９４を更新する。誤差保持レジスタ９４は、１１bitのレジスタであり、最上位bitが符号を表す符号付き値となる。

分周器９３は、分周セレクタ９２から出力される９bit値の分周比でクロックＣＬＫを分周した周期のパルスを、所定のオンデューティにて出力セレクタ９５へ出力する。所定のオンデューティは、消費電力の少ない３０％〜５０％（例えば、３０％）位が望ましい。

出力セレクタ９５は、ＯＮ／ＯＦＦ信号をセレクト信号selectとして入力し、セレクト信号selectが“Ｌ”の時は、常にグランドＧＮＤ電位の“Ｌ”を出力し、セレクト信号selectが“Ｈ”の時には、分周器９３から出カされるパルスを駆動パルスＳ７２ａとして出力する機能を有している。

図７は、図６中の三角波デ一タ生成部８１を示す構成図である。
この三角波データ生成部８１は、３２分周回路８１ａ、５１２０分周回路８１ｂ、シリアル通信受信回路８１ｃ、８bitＤＡＣ定電圧値レジスタ８１ｄ、１３bit演算レジスタ８１ｅ、８bitカウンタ８１ｆ、及び比較器８１ｇにより構成されている。

３２分周回路８１ａは、２５ＭＨｚのクロックＣＬＫを３２分周して１３bit演算レジスタ８１ｅ及び８bitカウンタ８１ｆへ出力する回路である。５１２０分周回路８１ｂは、２５ＭＨｚのクロックＣＬＫを５１２０分周してパルスＳ８１を出力し、８bitＤＡＣ定電圧値レジスタ８１ｄ及び１３bit演算レジスタ８１ｅへ供給する回路である。シリアル通信受信回路８１ｃは、プリンタエンジン制御部５３から３線式シリアル通信ラインを介して入力される７bit高圧出力指示値ＤＡＴＡを受信し、最上位bitに０を付加した８bitデータとして保持するレジスタであり、リセット時の初期値は０である。８bitＤＡＣ定電圧値レジスタ８１ｄは、リセット時の初期値が０のレジスタであり、５１２０分周回路８１ｂから出力されるパルスＳ８１の立ち上がりエッジをセット信号ｓｅｔとして入力し、シリアル通信受信回路８１ｃから出力される８bitの信号をラッチする。

１３bit演算レジスタ８１ｅは、５１２０分周回路８１ｂから出力されるパルスＳ８１の立ち上がりエッジをセット信号ｓｅｔとして入力し、ＤＡＣ定電圧値レジスタ８１ｄの８bit値を１３bitの上位８bitであるbitｌ２〜bit５にセットし、下位５bitのbit４〜bit０に０００００ｂ（２進数）をセットする。又、３２分周回路８１ａから出力されるパルスの立ち上がりエッジで、比較器８１ｇの出力信号２bitに応じて演算を行う。比較器８１ｇの出力信号が００ｂの時は例外として演算を行わない。

後述するが、５１２０分周回路８１ｂから出力されるパルスＳ８１の立ち上がりと、３２分周回路８１ａから出力されるパルスの立ち上がりが同時に発生する場合には、比較器８１ｇの出力信号は００ｂである。比較器８１ｇの出力信号は０１ｂで加算、１０ｂで減算、１１ｂは出力されない。

１３bit演算レジスタ８１ｅは、比較器８１の出力信号に応じて、保持した１３bitの値にＤＡＣ定電圧値レジスタ８１ｄの８bit値を加減算する。この１３bit演算レジスタ８１ｅから出力される三角波データＳ７２ｂは８bitでＤＡＣ７９へ供給され、演算レジスタ上位８bit値bit１２〜bit５にbit４値を加算した値を出力する。例えば、１３bit値が「０１１０ ００００ ０００００ｂ」の場合は６０Ｈを出力し、「０１１０ ００００ １００００ｂ」の場合は６１Ｈを出力する。

８bitカウンタ８１ｆは、３２分周回路８１ａから出力されるパルスをカウントするカウンタレジスタであり、５１２０分周回路８１ｂから出力されるパルスＳ８１がリセット信号resetとして入力されるとリセットされる。この８bitカウンタ８１ｆのカウント値は８bitで、比較器８１ｇに出力される。比較器８１ｇは、８bitカウンタ８１ｆから出力されるカウント値に応じて００ｂ、０１ｂ、１０ｂを１３bit演算レジスタ８１ｅへ出力する機能を有している。

（画像形成装置の全体の動作）
図２及び図３において、画像形成装置１は、図示しない外部機器からホストインタフェース部５０を介してＰＤＬ（Page Description Language、ページ記述言語）等で記述された印刷データが入力されると、この印刷データは、コマンド／画像処理部５１によってビットマップデータ（画像データ）に変換され、ＬＥＤヘッドインタフェース部５２及びプリンタエンジン制御部５３へ送られる。プリンタエンジン制御部５３により、サーミスタ６５の検知値に応じて定着器１８内のヒータ５９が制御され、定着器１８内の熱定着ローラが所定の温度になり、印字動作が開始される。

給紙カセット１３にセットされた用紙１５は、ホッピングローラ１４で給紙される。以降説明する画像形成動作に同期したタイミングで、レジストローラ１６，１７によって用紙１５が転写ベルト８上に搬送される。各色の現像器２Ｋ，２Ｙ，２Ｍ，２Ｃにおいて、電子写真プロセスにより、各感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃにトナー像が形成される。この時、前記ビットマップデータに応じて各ＬＥＤヘッド３Ｋ，３Ｍ、３Ｙ，３Ｃが点灯される。各色の現像器２Ｋ，２Ｙ，２Ｍ，２Ｃによって現像されたトナー像は、電源装置７０から各転写ローラ５Ｋ，５Ｙ，５Ｍ，５Ｃに印加された高電圧のＤＣバイアスにより、転写ベルト８上を搬送される用紙１５に転写される。用紙１５に４色のトナー像が転写された後、定着器１８によって定着されて排紙される。

（高圧電源装置の動作）
図８−１及び図８−２は、図１中の制御部７２から出力される三角波データＳ７２ｂ（即ち、ＤＡＣ出力ＨＥＸ値）とＤＡＣ７９から出力される目標電圧Ｓ７９との数値例を示す図である。更に、図９は、図１中のＤＡＣ７９から出力される目標電圧Ｓ７９と三角波データ生成部８１内で生成されるパルスＳ８１との波形を示す模式図である。

先ず、図８−１、図８−２及び図９を参照しつつ、図１の高圧電源装置６９における概略の動作を説明する。

カラー画像形成装置において転写は４出力となるが、４回路とも同じ構成となるので、本実施例１では、１出力の高圧電源装置６９について動作を説明する。

プリンタエンジン制御部５３は、ポートＰ１に接続されたシリアル通信ラインを介して高圧出力指示値ＤＡＴＡ等を出力し、高圧電源装置６９のＤＣ出力電圧を設定する。例えば、ＤＣ出力電圧が５ｋＶなら１．２５Ｖ、８bit／３．３Ｖレンジなので９７、１６進数（ｈｅｘ）に変換して６１Ｈ（１．２５５Ｖ）の高圧出力指示値ＤＡＴＡを制御部７２へ送信する。後述する制御部７０内の三角波データ生成部８１にて入力値は例えば２倍に変換されるので、プリンタエンジン制御部５３から制御部７２へのシリアル通信では、高圧出力指示値ＤＡＴＡ等を７bitデータとして送信する。制御部７２は、ポートＰ２から受信した高圧出力指示値ＤＡＴＡ等の７bitデータに応じた８bitデジタル信号の三角波データＳ７２ｂをＤＡＣ７９へ出力し、その三角波データＳ７２ｂがＤＡＣ７９でアナログ信号の目標電圧Ｓ７９に変換される。

三角波データＳ７２ｂ及び目標電圧Ｓ７９は、図９に示されるように、例えば、５１２０サイクル周期（即ち、２０４．８μsec周期Ｔ）であり、この周期Ｔの間、１．２５５Ｖの定電圧（第１の電圧値Ｖａ）を１０２４サイクル（即ち、４０．９６μsec）出力し、それに続いてピークが２．５１１Ｖ（第３の電圧値Ｖｃ）の三角波を４０９６サイクル（即ち、１６３．８４μsec）出力する。

図８−１及び図８−２には、制御部７２から出力されるデジタル信号の三角波データＳ７２ｂの数値が示され、図９には、出力された三角波データＳ７２ｂがＤＡＣ７９でアナログ信号の目標電圧Ｓ７９に変換された波形が示されている。

即ち、図８−１及び図８−２は、ＤＡＣ出力データ第０サイクル〜第５１１９サイクル、総計５１２０サイクル、２０４．８μsecの出力デジタルデータである。プリンタエンジン制御部５３から出力された高圧出力指示値ＤＡＴＡが前記６１Ｈの場合を示している。図９の目標電圧Ｓ７９において、最初の４０．９６μsec間、１．２５５Ｖの定電圧（第１の電圧値Ｖａ）を出力した後、ピークが２．５１１Ｖ（第３の電圧値Ｖｃ）、ボトムが０．０００Ｖ（第２の電圧値Ｖｂ）の三角波を１６３．８４μsecの周期で出力する。併せて２０４．８０μsec周期Ｔで定電圧と三角波を交互に出力する。なお、図９で示されるパルスＳ８１は、前記周期Ｔ毎に出力される。詳細は後述する。

この時、制御部７２に対してはＯＮ／ＯＦＦ信号をオフ状態（“Ｌ”）として、圧電トランス駆動回路７４への出力はディセーブル（Disable）である。制御部７２は、プリンタエンジン制御部５３からの制御信号に従って、発振器７１から出力されるクロックＣＬＫを分周した駆動パルスＳ７２ａを圧電トランス駆動回路７４へ出力する。制御部７２は、出力電圧比較手段７８から出力される比較結果Ｓ７８の状態によって分周比を変化させる。詳細は後述する。

圧電トランス駆動回路７４は、制御部７２からの駆動パルスＳ７２ａによって、ＤＣ電源７３から供給されるＤＣ２４Ｖをスイッチングすることにより、圧電トランス７５の１次側を駆動してこの２次側からＡＣ高電圧を出力させる。ＡＣ高電圧は、整流回路７６により整流されてＤＣ高電圧に変換され、出力負荷ＺＬに供給される。出力電圧変換手段７７は、出力されたＤＣ高電圧を１／４００１のＤＣ低電圧Ｓ７７に変換し、出力電圧比較手段７８に入力する。出力電圧比較手段７８は、出力電圧変換手段７７のＤＣ低電圧Ｓ７７と、ＤＡＣ７９から出力される目標電圧Ｓ７９とを比較し、目標電圧Ｓ７９より出力電圧変換手段７７のＤＣ低電圧Ｓ７７が低い場合には、比較結果Ｓ７８として“Ｈ”の３．３Ｖを制御部７２へ出力し、出力電圧変換手段７７のＤＣ低電圧Ｓ７７が目標電圧Ｓ７９より高くなると、比較結果Ｓ７８として“Ｌ”を制御部７２へ出力する。

図１０及び図１１（ａ）、（ｂ）は、図４の高圧電源装置６９における動作波形を示す模式図である。

次に、図９、図１０及び図１１（ａ）、（ｂ）を参照しつつ、図４の高圧電源装置６９の詳細な動作を説明する。

プリンタエンジン制御部５３は、出力ポートＯＵＴ４を“Ｌ”にしてリセット信号RESETを制御部７２の入力ポートＩＮ３に入力し、制御部７２の出力ポートＯＵＴ１の出力の諸処の設定をリセットする。このリセット信号はLow Trueの信号である。このリセット動作により、出力ポートＯＵＴ１の出力の分周比等の値が初期値となる。プリンタエンジン制御部５３は、目標電圧値に対する７bitデータの高圧出力指示値ＤＡＴＡを制御部７２へ出力する。例えば、５ｋＶの場合には、６１Ｈをシリアル通信にて制御部７２へ出力する。この際、プリンタエンジン制御部５３は、先ず、ポートＰ１−１から出力するチップセレクト信号ＣＳを“Ｌ”にし、続いて、ポートＰ１−２から出力するクロックＣＫに同期して、高圧出力指示値ＤＡＴＡを変えてポートＰ１−３から出力する。このシリアル通信方法については公知であるので、詳細は省略する。

目標電圧制御に使用するための図９に示される目標電圧Ｓ７９がＤＡＣ７９から出力された後、プリンタエンジン制御部５３は、所定のタイミングで、出力ポートＯＵＴ４を“Ｈ”に切り換えてリセット信号RESETを解除する。制御部７２は、入力ポートＩＮ３から入力されるリセット信号RESETが解徐されると、入力ポートＣＬＫ＿ＩＮから入力されるクロックＣＬＫを初期値の分周比（例えば、ＯＮデューティ３０％）で分周する。初期値の分周比については後述する。但し、プリンタエンジン制御部５３のＯＮ／ＯＦＦ信号を出力する出力ポートＯＵＴ３が“Ｌ”の間は、制御部７２の出力ポートＯＵＴ１からは、分周された駆動パルスＳ７２ａが出力されず、出力ポートＯＵＴ１は“Ｌ”に保持される。

制御部７２の入力ポートＣＬＫ＿ＩＮには、抵抗７１ｂを介して発振器７１が接続されている。発振器７１は、電源端子ＶＤＤとアウトプットイネーブル端子ＯＥに、ＤＣ電源７１ａの３．３Ｖが供給され、電源投入直後から２５ＭＨｚ、周期４０nsecのクロックＣＬＫをクロック端子ＣＬＫ＿ＯＵＴから出力する。

制御部７２の出力ポートＯＵＴ１が“Ｌ”に保持されている間は、圧電トランス駆動回路７４内のＮＰＮトランジスタ７４ｂがオフしているので、ＮＭＯＳ７４ｆもオフしている。そのため、圧電トランス７５の１次側入力端子７５ａには、２４Ｖ電源７３から供給されるＤＣ２４Ｖがそのまま印加される。この状態では、ＤＣ２４Ｖの電流値はほぼ０であり、圧電トランス７５も振動しないので、この圧電トランス７５の２次側出力端子７５ｂも０Ｖである。従って、出力電圧変換手段７７を構成する抵抗７７ａ及び７７ｂで分圧された抵抗７７ｃの出力ＤＣ低電圧Ｓ７７はグランドＧＮＤレベルである。

出力電圧比較手段７８内のコンパレータ７８ａは、前記状態では「＋」入力端子に、図９で示されるＤＡＣ７９出力の目標電圧Ｓ７９が入力され、「−」入力端子が、抵抗７７ｃを介してグランドＧＮＤに接続されている。そのため、コンパレータ７８ａの出力電圧は、ほぼ３．３Ｖ電源７８ｂでプルアップされたＤＣ３．３Ｖとなり、出力電圧比較手段７８から出力される比較結果Ｓ７８の“Ｈ”が、制御部７２の入力ポートＩＮ１に入力される。

次に、プリンタエンジン制御部５３は、所定のタイミングで出力ポートＯＵＴ３を“Ｈ”にし、ＯＮ／ＯＦＦ信号を制御部７２の入力ポートＩＮ２に入力し、高圧出力をオン状態にする。これにより、制御部７２の出力ポートＯＵＴ１から、初期値にて分周された駆動パルスＳ７２ａが出力される。分周比等は後述する。出力された駆動パルスＳ７２ａにより、圧電トランス駆動回路７４内のＮＰＮトランジスタ７４ｂ及びＰＮＰトランジスタ７４ｃによって構成されるゲートドライブ回路を介して、ＮＭＯＳ７４ｆがスイッチングされ、インダクタ７４ｅとコンデンサ７４ｇ及び圧電トランス７５によって、この圧電トランス７５の１次側入力端子７５ａには、数十Ｖの正弦パルスが印加される。

圧電トランス７５の２次側出力端子７５ｂには、昇圧されたＡＣ高圧電圧が発生する。このＡＣ高電圧は、ダイオード７６ｂ，７６ｂ及びコンデンサ７６ｃにより構成される整流回路７６によってＤＣ高電圧に変換される。変換されたＤＣ高電圧は、抵抗７６ｄを介して出力負荷ＺＬへ供給される。又、変換されたＤＣ高電圧は、出力電圧変換手段７７内の４００ＭΩの抵抗７７ａと１００ｋΩの抵抗７７ｂにより分圧されてＤＣ低電圧Ｓ７７となり、このＤＣ低電圧Ｓ７７が抵抗７７ｃを介して出力電圧比較手段７８内のコンパレータ７８ａの「−」入力端子に入力される。

出力電圧比較手段７８内のコンパレータ７８ａは、「＋」入力端子に入力されるＤＡＣ７９出力の目標電圧Ｓ７９と、出力電圧変換手段７７の出力ＤＣ低電圧Ｓ７７とを比較し、この比較結果Ｓ７８が出力電圧比較手段７８から制御部７２の入力ポートＩＮ１へ出力される。即ち、出力電圧比較手段７８は、図１０に示すように、
（ＤＡＣ７９出力の目標電圧Ｓ７９）＞
（出力電圧変換手段７７出力のＤＣ低電圧Ｓ７７）
の時には、プルアップされたＤＣ３．３Ｖの“Ｈ”を出力し、
（ＤＡＣ７９出力の目標電圧Ｓ７９）＜
（出力電圧変換手段７７出力のＤＣ低電圧Ｓ７７）
の時には“Ｌ”を出力する。ＤＡＣ７９から出力される目標電圧Ｓ７９（＝定電圧と三角波の組）が出力される周期（即ち、単位時間）Ｔで、出力電圧変換手段７７出力のＤＣ低電圧Ｓ７７が目標電圧Ｓ７９より低い場合には、比較結果Ｓ７８として、デューティが、
｛（定電圧周期）＋（三角波周期）／２｝／｛（三角波周期）＋（定電圧周期）｝
以上のパルス幅変調（以下「ＰＷＭ」という。）出力が得られる。出力電圧変換手段７７出力のＤＣ低電圧Ｓ７７が目標電圧Ｓ７９より高い場合には、比較結果Ｓ７８として、デューティが、
｛（三角波周期）／２｝／｛（三角波周期）＋（定電圧周期）｝
以下のＰＷＭ出力が得られる。

出力電圧変換手段７７出力のＤＣ低電圧Ｓ７７が目標電圧Ｓ７９となると、三角波周期でデューティ５０％の矩形波と定電圧周期で出力ポートＯＵＴ１出力パルス周期の矩形波が得られ、出力電圧比較手段７８から出力される比較結果Ｓ７８は、
“Ｈ”レベル出力時間≒“Ｌ”レベル出力期間
となる。定電圧と三角波の混合波（＝目標電圧Ｓ７９）の周期Ｔと駆動パルスＳ７２ａの周期とは同期していないので、定電圧期間の出力電圧比較手段７８の出力の“Ｈ”レベル期間と“Ｌ”レベル期間は、前記混合波毎に位相差の影響を受ける。図１１（ａ）、（ｂ）にその模式図が示されている。

例えば、駆動周波数約１１０ｋＨｚ、周期９．１μsecの場合、出力電圧比較手段７８に入力されるＤＡＣ７９出力の目標電圧Ｓ７９が、定電圧（Ｖａ）の期間で“Ｈ”／“Ｌ”割合が等しくなった場合、図１１（ａ）のように、出力電圧比較手段７８の矩形波の“Ｈ”レベルパルスが４つとなるが、図１１（ｂ）の場合に５つとなる。この場合に定電圧（Ｖａ）部分のみの“Ｈ”期間割合の最小値は、
（９．１×４／２）／４０．９６＝０．４４４
となり、最大値は、
（９．１×５／２）／４０．９６＝Ｏ．５５５
となる。三角波も含めた場合、最小値は、
（１６３．８４／２＋９．１×４／２）／（４０．９６＋１６３．８４）
＝０．４８８
となる。又、その最大値は、
（１６３．８４／２＋９．１×５／２）／（４０．９６＋１６３．８４）
＝０．５１１
となる。

図５に示されるように、本実施例１の圧電トランス７５の共振周波数ｆｘは１１０ｋＨｚ付近であるので、周波数制御範囲は１０８ｋＨｚ〜１３０ｋＨｚ程度となる。この位相ずれの分を加味して、定電圧制御値を“Ｈ”又は“Ｌ”レベル期間割合４７．５〜５２．５％としている。この値は定電圧部分の割合が、
４０．９６／（４０．９６＋１６３．８４）＝０．２
となるので、４０〜６０％とすると、定電圧制御時に発振を起こす場合もあるので、定電圧期間割合より短くする。本実施例１では、４１〜５９％の範囲内にする。本実施例１では４７．５〜５２．５％としているが、４５〜５０％としても、出力電圧とＤＡＣ値の関係が僅かに変化するのみである。又、４９〜５１％と狭い範囲としても、駆動周波数制御分解能が高ければ問題はない。

なお、本実施例１では、定電圧期間４０．９６μsec、三角波期間１６３．４８μsecとしているが、これに限るものではなく、定電圧期間が圧電トランス７５の共振周波数周期ｆｘ以上、本実施例１の圧電トランス７５では９μsec以上で三角波周期も周波数制御サンプリング周期によって任意に定めて良い。この定電圧期間と三角波周期により、前記“Ｈ”又は“Ｌ”レベル期間割合が変化する。

制御部７２は、後述するように、内部の三角波データ生成部８１で生成されるパルスＳ８１の出力周期にて、入力ポートＩＮ１に入力される比較結果Ｓ７８の“Ｈ”時間をカウントし、“Ｈ”期間が４７．５〜５２．５％となるように、出力ポートＯＵＴ１から出力する駆動パルスＳ７２ａの分周比を制御する。制御の詳細については後述する。

（高圧電源装置内の制御部の動作）
図１２は、図７の三角波データ生成部８１の動作を示すタイミングチャートである。更に、図１３−１及び図１３−２は、図７の三角波データ生成部８１内に設けられた８bitカウンタ８１ｆにおけるカウント値の数値例を示す図である。

先ず、図１２、図１３−１及び図１３−２を参照しつつ、図６の制御部７２内に設けられる図７の三角波生成部８１から出力される図８−１及び図８−２に示すデジタルデータである三角波データＳ７９の生成方法を説明する。

図７において、プリンタエンジン制御部５３は、高圧出力指示値ＤＡＴＡである７bitデータの６１Ｈを３線式のシリアル通信で、三角波データ生成部８１内のシリアル通信受信回路８１ｃへ送信する。シリアル通信受信回路８１ｃは、受信したシリアルデータを上位bit７に０を付加して８bitのパラレルデータとして６１Ｈを、８bitＤＡＣ定電圧値レジスタ８１ｄへ出力する。

図１２に示されるように、３２分周回路８１ａは、入力される２５ＭＨｚのクロックＣＬＫを３２分周し、１３bit演算レジスタ８１ｅ及び８bitカウンタ８１ｆへ出力する。更に、５１２０分周回路８１ｂは、同じく２５ＭＨｚのクロックＣＬＫを５１２０分周したパルスＳ８１を８bitＤＡＣ定電圧値レジスタ８１ｄ、及び１３bit演算レジスタ８１ｅへ出力する。８bitカウンタ８１ｆは、リセット時、及びパルスＳ８１の立ち上がりエッジで０にリセットされ、３２分周回路８１ａの出力パルスの立ち上がりエッジでカウントアップを行い、このカウント値を比較器８１ｇへ出力する。

比較器８１ｇは、入力される８bitカウンタ８１ｆからのカウント値に応じて、２bit値を１３bit演算レジスタ８１ｅへ出力する。この比較器８１ｇでは、例えば、８bitカウンタ８１ｆのカウント値が００〜１ＦＨの場合は００ｂを出力し、カウント値が２０〜３ＦＨの場合は０１ｂを出力し、カウント値が４０〜７ＦＨの場合は１０ｂを出力し、カウント値が８０〜９ＦＨの場合は０１ｂを出力する。

１３bit演算レジスタ８１ｅは、リセット時にオール０にリセットされ、５１２０分周回路８１ｂから出力されるパルスＳ８１の立ち上がりで、上位８bitに８bitＤＡＣ定電圧値レジスタ８１ｄの８bit値がセットされる。この場合、８bitＤＡＣ定電圧値レジスタ８１ｄから６１Ｈが出力されているので、１３bit演算レジスタ８１ｅは、５bit左シフトした値（即ち、「０１１０ ０００１ｂ」の８bit値）を「０１１０ ０００１ ０００００ｂ」に変換して設定する。この時、１３bit演算レジスタ８１ｅの下位５bitには、０がセットされる。

次に、１３bit演算レジスタ８１ｅは、３２分周回路８１ａから入力されるパルスの立ち上がりエッジで、比較器８１ｇの出力２bit値に応じて演算を行う。８bitカウンタ８１ｆのカウント値が０〜１ＦＨの間は、比較器８１ｇの出力値が００ｂであるので、１３bit演算レジスタ８１ｅの値は「０１１０ ０００１ ００００ｂ」のままである。８bitカウンタ８１ｆのカウント値が２０Ｈになると、比較器８１ｇの出力値が０１ｂとなり、次の３２分周回路８１ａの出力パルスの立ち上がりで、前記１３bit値「０１１０ ０００１ ０００００ｂ」に８bitＤＡＣ定電圧値レジスタ８１ｄの値が加算され、「０１１０ ０１００ ００００１ｂ」となり、bit１２からbit５の８bit値６４Ｈに４bit値の０が加算された６４Ｈが、三角波データＳ７２ｂとしてＤＡＣ７９へ出力される。

以下図１３−１及び図１３−２に示されるように、１３bit演算レジスタ８１ｅにおいて、図１２のタイミングチャートで示す比較器８１ｇの出力値に応じて加減算される。１３bit演算レジスタ８１ｅから出力される８bitの三角波データＳ７２ｂは、ＤＡＣ７９でアナログの目標電圧Ｓ７９に変換される。

次に、図６の制御部７２内の他の回路の動作を説明する。
図６の制御部７２は、リセット信号RESETの“Ｌ”が入力されると、内部の各カウンタ値、アップカウンタ８３、Ｄラッチ８４、１９bitレジスタ９０、及び誤差保持レジスタ９４が初期化される。

入力されるリセット信号RESETが解除されて“Ｈ”となった時点で、入力されるＯＮ／ＯＦＦ信号が“Ｌ”でDisab1e状態を保持されている。アップカウンタ８３は、高圧出力がオフの状態では、入力される出力電圧比較手段７８の比較結果Ｓ７８が“Ｈ”となるので、カウントアップされ、このカウント値がＤラッチ８４へ出力される。Ｄラッチ８４は、ＯＮ／ＯＦＦ信号が“Ｌ”の間はアップカウンタ８３のカウント値をラッチしないので、リセット時の０クリア状態を保持する。比較器８５−１は、Ｄラッチ８４の１３bit出力値により演算器８９−１に３bitを出力し、テーブルレジスタ８８に５bitを出力する。

図１４は、図６中の比較器８５−１が３bit値を演算器８９−１へ出力する場合の動作を示すフローチャートである。

以下、図１４のフローチャートを参照しつつ、比較器８５−１の３bit値出力動作を説明する。

なお、図１４のフローチャートは、ハードウェア記述言語により作成され、同時比較実行される。

ステップＳＴ１で比較器８５−１の動作が開始され、ステップＳＴ２において、Ｄラッチ８４の値が０００〜７ＦＦＨであるか否かが判定され、そうであればステップＳＴ３へ進み、そうでなければステップＳＴ４へ進む。ステップＳＴ３において、比較器８５−１は０００ｂを演算器８９−１へ出力し、ステップＳＴ１１で処理を終了する。ステップＳＴ４において、比較器８５−１は、Ｄラッチ８４の値が８００〜９７ＦＨであるか否かを判定し、そうであればステップＳＴ５へ進み、そうでなければステップＳＴ６へ進む。ステップＳ５において、比較器８５−１は、０１１ｂを演算器８９−１へ出力し、ステップＳＴ１１で処理を終了する。

ステップＳＴ６において、比較器８５−１は、Ｄラッチ８４の値が９８０〜Ａ７ＦＨであるか否かを判定し、そうであればステップＳＴ７へ進み、そうでなければステップＳＴ８へ進む。ステップＳＴ７において、比較器８５−１は、１００ｂを演算器８９−１へ出力し、ステップＳＴ１１で処理を終了する。ステップＳＴ８において、比較器８５−１は、Ｄラッチ８４の値がＡ８０〜ＢＦＦＨであるか否かを判定し、そうであればステップＳＴ９へ進み、そうでなければステップＳＴ１０へ進む。

ステップＳＴ９において、比較器８５−１は、０１１ｂを演算器８９−１へ出力し、ステップＳＴ１１で処理を終了する。ステップＳＴ１０において、比較器８５−１は、１００ｂを演算器８９−１へ出力し、ステップＳＴ１１で処理を終了する。

以上説明したように、比較器８５−１は、“Ｈ”期間、０〜４０％、４０〜４７．５％、４７．５〜５２．５％、５２．５〜６０％、６０〜１００％によって０００〜１００ｂの５値を演算器８９−１へ出力する。又、比較器８５−１は、演算器８９−１へ３bitを出力すると同時に、Ｄラッチ８４からの１３bit入力のうち上位５bitをテーブルレジスタ８８へ出力する。初期状態だとＤラッチ８４の値は０であるので、比較器８５−１により、演算器８９−１には０００ｂが出力され、テーブルレジスタ８８には０００００ｂが出力される。

図１５は、図６中のテーブルレジスタ８８の入出力値を説明する図である。
テーブルレジスタ８８では、入力値５bitに対して出力値４bitが１対１で定義され、演算器８９−１へ出力される。演算器８９−１は、下記の（１）〜（６）に示すように、比較器８５−１の出力値３bit、１９bitレジスタ９０の出力値１９bit、及びテーブルレジスタ８８の出力値４bitの値から、１９bit値を演算し、演算結果を１９bitレジスタ９０へ出力する。

（１） 比較器８５−１の出力値が０００ｂの時は、１９bit値００００１Ｈを、テーブルレジスタ８８から出力される０〜９の４bit値で示される値に対応するbit数左シフトして、１９bitレジスタ９０の値から減算し、減算結果の１９bit値を１９bitレジスタ９０へ出力する。

（２） 比較器８５−１の出力値が００１ｂの時は、１９bit値００００１Ｈを１９bitレジスタ９０の値から減算し、減算結果の１９bit値を１９bitレジスタ９０へ出力する。

（３） 比較器８５−１の出力値が０１０ｂの時は、１９bitレジスタ９０の値をそのまま変更せず１９bit値として１９bitレジスタ９０へ出力する。

（４） 比較器８５−１の出力値が０１１ｂの時は、１９bit値００００１Ｈを１９bitレジスタ９０の値に加算し、加算結果の１９bit値を１９bitレジスタ９０へ出力する。

（５） 比較器８５−１の出力値が１００ｂの時は、１９bit値００００１Ｈを、テーブルレジスタ８８から出力されるＯ〜９の４bit値分左シフトして、１９bitレジスタ９０の値に加算し、加算結果の１９bit値を１９bitレジスタ９０へ出力する。

（６） 初期状態では、５bit値が０００００ｂで、テーブルレジスタ８８の値が８であるので、１９bitレジスタ９０の値から１００ｈを減算した値を１９bitレジスタ９０へ出力する。

９bitのカウンタ上限値レジスタ８６は、分周比整数部のリミット値２２８ｄｅｃ（０Ｅ４ｈｅｘ）を保持する。本実施例１では固定値が９bitであるが、書き換え可能な値であっても構わない。又外部から設定される値であっても構わない。カウンタ上限値レジスタ８６の保持値は、常に１９bitレジスタ９０へ出力される。９bitのカウンタ下限値レジスタ８７は、分周比整数部の初期値（即ち、開始分周比）である１９２ｄｅｃ（０００ｈｅｘ）が設定される。本実施例１では固定値が９bitであるが、書き換え可能な値であっても構わない。又、外部から設定される値であっても構わない。カウンタ下限値レジスタ８７の保持値は、常に１９bitレジスタ９０へ出力される。

１９bitレジスタ９０は、リセット時に小数部である下位１０bitが０にクリアされ、整数部である上位９bitに、カウンタ下限値レジスタ８７の値が設定される。設定された１９bit値は、演算器８９−１に出力される。以降、１９bitレジスタ９０は、三角波データ生成部８１から出力されるパルスＳ８１の立ち上がりエッジで、演算器８９−１から出力される１９bit値を、カウンタ上限値レジスタ８６及びカウンタ下限値レジスタ８７の値と比較する。
カウンタ下限値９bit＜（演算器８９−１出力１９bit値の上位９bit値）
＜カウンタ上限値９bit
の時は、１９bitレジスタ９０の値を、演算器８９−１から出力される１９bit値で更新し、
カウンタ下限値９bit＞（演算器８９−１出力１９bit値の上位９bit値）
の時は、１９bitレジスタ９０の値の上位９bit値を、カウンタ下限値レジスタ８７の９bit値で更新し、下位１０bitに０をセットする。
カウンタ上限値９bit＜（演算器８９−１出力１９bit値の上位９bit値）
の時は、１９bitレジスタ９０の値の上位９bit値を、カウンタ上限値レジスタ８６の９bit値で更新し、下位１０bitに０をセットする。初期状態では、１９bitレジスタ９０の上位９bitに０００ｈｅｘがセットされるので、１９bitレジスタ９０の値には３０００ｈｅｘがセットされる。演算器８９−１からは、３００００ｈｅｘから１００ｈｅｘ減算された値（２Ｆ０００ｈｅｘ）が出力される。三角波データ生成部８１から出力されるパルスＳ８１の立ち上がりエッジで、その２Ｆ０００ｈｅｘ値の上位９bitの０ＢＣｈｅｘが、カウンタ下限値レジスタ８６の０００ｈｅｘと比較され、
カウンタ下限値９bit＞（演算器８９−１出カ１９bit値の上位９bit値）
の条件を満たすので、１９bitレジスタ９０の値は更新されない。１９bitレジスタ９０の上位９bitの整数部は、分周セレクタ９２と減算器（−１）９１に出力される。又、１９bitレジスタ９０の小数部である下位１０bitは、比較器８５−２及び演算器８９−２に出力される。

比較器８５−２は、１９bitレジスタ９０の下位１０bit出力値が０なので、分周セレクタ９２にセレクト信号selectの“Ｌ”を出力する。演算器８９−２の１１bit出力値及び誤差保持レジスタ９４の１１bit出力値は、リセット時の０を維持する。減算器（−１）９１は、１９bitレジスタ９０の上位９bit値である１９２ｄｅｃ（０Ｃ０ｈｅｘ）を１減算して１９１ｄｅｃ（０ＢＦｈｅｘ）の９bit値を、分周セレクタ９２に出力する。

分周セレクタ９２は、比較器８５−２から入力されるセレクト信号selectが“Ｌ”なので、減算器（−１）９１からの９bit入力１９１ｄｅｃ（０ＢＦｈｅｘ）の９bit値を、分周器９３に出力する。分周器９３は、入力されるクロックＣＬＫをカウントし、分周セレクタ出力９bit値である１９１周期、即ち
１９１×４０／１０００＝７．６４μsec
周期のパルスを出力セレクタ９５に出力する。前記パルスは約３０％のオンデューティとなるよう、１／４値、１／３２値、１／６４値の和、０ＢＦｈｅｘを２bit右シフトした０２Ｆｈｅｘ、５bit右シフトした００５ｈｅｘ、６bit右シフトした００２ｈｅｘの和０３６ｈｅｘ（５４ｄｅｃ）、即ち
５４×４０／１０００＝２．１６μsec
のオン時間を取る。

出力セレクタ９５は、セレクト信号selectとして入力されるＯＮ／ＯＦＦ信号が“Ｌ”の間は、駆動パルスＳ７２ａを出力するための出力ポートＯＵＴ１を“Ｌ”に保持する。以上述べたように、リセット解除後は、ＯＮ／ＯＦＦ信号が“Ｌ”の状態では、制御部７２の出力ポートＯＵＴ１が“Ｌ”に保持されるが、内部の分周器９３は、初期値の分周比のパルスを生成しつづける。

プリンタエンジン制御部５３からのＯＮ／ＯＦＦ信号が“Ｈ”に切り換えられると、出力セレクタ９５は、分周器９３から出力されるパルスを選択し、駆動パルスＳ７２ａとして制御部７２の出力ポートＯＵＴ１へ出力する。この駆動パルスＳ７２ａにより、図４の圧電トランス駆動回路７４がスイッチングして圧電トランス７５が駆動され、この圧電トランス７５の２次側出力端子７５ｂからＡＣ高電圧が出力される。ＡＣ高電圧は、整流回路７６によりＤＣ高電圧に変換され、更に、出力電圧変換手段７７によりＤＣ低電圧Ｓ７７に変換され、出力電圧比較手段７８に入力される。

初期設定の分周比で圧電トランス７５が駆動されると、高圧出力が立ち上がり、結果、出力電圧比較手段７８から出力される比較結果Ｓ７８は、図１０の高圧出力が目標電圧Ｓ７９より低い場合の波形、２０４．８０μsec周期の６０％より大きいデューティのＰＷＭ波形出力となる。

図６のアップカウンタ８３は、三角波データ生成部８１から出力される２０４．８０μsec周期のパルスＳ８１の立ち上がりでリセットされ、２０４．８０μsec周期の比較結果Ｓ７８の“Ｈ”期間をアップカウントする。２０４．８０μsec、５１２０サイクル周期に０〜５１１９の範囲で比較結果Ｓ７８をカウントする。

前記リセットと同時に、入力されるＯＮ／ＯＦＦ信号が“Ｈ”の場合に、Ｄラッチ８４にデータがラッチされる。ラッチされる値は高圧出力が上昇すると共に減少し、前述したように比較器８５−１、テーブルレジスタ８８、及び演算器８９−１によって周波数制御値である１９bitレジスタ９０の値が更新される。比較器８５−１の出力値が、図１４のフローチャ−トで示すステップＳＴ６に相当する値となると、１９bitレジスタ９０の値が固定され、定電圧制御が行われる。負荷変動等により、前記ラッチ値が変動した場合には、直ちに制御値である、前記テーブルレジスタ８８値、比較器８５−１出力が更新され、再度周波数制御が行われる。

高圧出力と出力電圧比較手段７８から出力される比較結果Ｓ７８との関係が、図１０に示されている。

図１６は、高圧出力の立ち上がりと出力電圧比較手段７８から出力される比較結果Ｓ７８との関係を示す模式図である。

以上説明したように、定電圧波と三角波の混合波と高圧出力の変換出力を出力電圧比較手段７８で比較した比較結果Ｓ７８のデジタル値の前記混合波周期での“Ｈ”期間割合により、周波数が以下の（１）〜（１０）のように設定される。

（１） “Ｈ”期間割合が約１００〜９５％の場合には、１９bitレジスタ９０を１００ｈｅｘステップで加算して周波数を下げる方向に設定する。

（２） “Ｈ”期間割合が約９５〜９０％の場合には、１９bitレジスタ９０を８０ｈｅｘステップで加算して周波数を下げる方向に設定する。

（３） “Ｈ”期間割合が約９０〜８５％の場合には、１９bitレジスタ９０を４０ｈｅｘステップで加算して周波数を下げる方向に設定する。

（４） “Ｈ”期間割合が約８５〜８０％の場合には、１９bitレジスタ９０を２０ｈｅｘステップで加算して周波数を下げる方向に設定する。

（５） “Ｈ”期間割合が約８０〜７５％の場合には、１９bitレジスタ９０を１０ｈｅｘステップで加算して周波数を下げる方向に設定する。

（６） “Ｈ”期間割合が約７５〜７０％の場合には、１９bitレジスタ９０を８ｈｅｘステップで加算して周波数を下げる方向に設定する。

（７） “Ｈ”期間割合が約７０〜６５％の場合には、１９bitレジスタ９０を４ｈｅｘステップで加算して周波数を下げる方向に設定する。

（８） “Ｈ”期間割合が約６５〜６０％の場合には、１９bitレジスタ９０を２ｈｅｘステップで加算して周波数を下げる方向に設定する。

（９） “Ｈ”期間割合が約６０〜５２．５％の場合には、１９bitレジスタ９０を１ｈｅｘステップで加算して周波数を下げる方向に設定する。

（１０） “Ｈ”期間割合が約５２．５〜４７．５％の場合には、１９bitレジスタ９０の値を変更しない。

以上のように、周波数制御値である１９bitレジスタ９０を更新して高圧出力が目標電圧となるよう制御する。１９bitレジスタ９０の設定結果によって制御されるパルス周波数については後述する。

又、負荷変動やオーバシュートによって目標電圧を超えた場合には、４７．５％以下のデューティ制御として、周波数を以下の（１）〜（９）のように設定する。

（１） デューティが約４７．５〜４０％の場合には、１９bitレジスタ９０を１ｈｅｘステップで減算して周波数を上げる方向に設定する。

（２） デューティが約４０〜３５％の場合には、１９bitレジスタ９０を２ｈｅｘステップで減算して周波数を上げる方向に設定する。

（３） デューティが約３５〜３０％の場合には、１９bitレジスタ９０を４ｈｅｘステップで減算して周波数を上げる方向に設定する。

（４） デューティが約３０〜２５％の場合には、１９bitレジスタ９０を８ｈｅｘステップで減算して周波数を上げる方向に設定する。

（５） デューティが約２５〜２０％の場合には、１９bitレジスタ９０を１０ｈｅｘステップで減算して周波数を上げる方向に設定する。

（６） デューティが約２０〜１５％の場合には、１９bitレジスタ９０を２０ｈｅｘステップで減算して周波数を上げる方向に設定する。

（７） デューティが約１５〜１０％の場合には、１９bitレジスタ４０ｈｅｘステップで減算して周波数を上げる方向に設定する。

（８） デューティが約１０〜５％の場合には、１９bitレジスダ９０を８０ｈｅｘステップで減算して周波数を上げる方向に設定する。

（９） デューティが約５〜０％の場合には、１９bitレジスタ９０を１００ｈｅｘステップで減算して周波数を上げる方向に設定する。

図１７は、図６中の誤差保持レジスタ９４の値、１９bitレジスタ９０の下位１０bitの値、及び比較器８５−２から出力されるセレクト信号selectの論理の関係を示す図である。

図６の比較器８５−２は、１９bitレジスタ９０の小数部である下位１０bit値と、誤差保持レジスタ９４の符号付き１１bit値とを比較して、分周セレクタ９２にＮ分周もしくは（Ｎ−１）分周を選択する選択信号selectを出力する。１９bitレジスタ９０の下位１０bitが０の場合には、比較器８５−２は分周セレクタ９５に“０”（＝“Ｌ”）を出力する。例えば、１９bitレジスタ９０の上位９bitが２２１ｄｅｃ（０ＤＤｈｅｘ）の場合には、下位１０bitが０であれば、２２０分周のパルスが出力される。演算器８９−２はこの時、誤差保持レジスタ９４の値が０、１９bitレジスタ９０の下位１０bitが０、比較器８５−２の出力値が“Ｌ”なので、誤差保持レジスタ９４を０に更新する。

又、例えば、１９bitレジスタ９０の値が３７５２Ｃｈｅｘの場合、上位９bitの整数部は２２１ｄｅｃ（０ＤＤｈｅｘ）、下位３００ｄｅｃ（１２Ｃｈｅｘ）であるので、図１７で示すように、１９bitレジスタ９０の下位１０bit値が０でない場合には、誤差保持レジスタ９４の正負で比較器８５−２の出力値が決定する。誤差保持レジスタ９４が０である１行目では、比較器８５−２の出力値が“１”（＝“Ｈ”）となり、２２２分周のパルスが出力され、次のパルスは、誤差保持レジスタ９４が２行目に示すように、比較器８５−２の出力値が“１”であったので、−１０２４と１９bitレジスタの値３００を加算した値である−７２４（５２Ｃｈｅｘ／１１bit）に更新される。次のパルスでは、誤差保持レジスタ９４が負の値であるので、比較器８５−２の出力値が“０”（＝“Ｌ”）となり、２２０分周のパルスが出力される。誤差保持レジスタ９４は、分周比小数部の値に対して、実際の分周比との誤差を常に保持することとなる。よって、所定時間での平均分周比はほぼ下記の値となる。
（１９bitレジスタ上位９bit値）＋（１９bitレジスタ下位１０bit値）／１０２４

１９bitレジスタ９０が更新されても、誤差保持レジスタ９４の値はそれまでの誤差値が保持されるので、新たに更新された１９bitレジスタ９０の下位１０bitと誤差保持レジスタ９４の符号付き１１bit値とを比較して、分周セレクタ９２で分周比が選択される。高圧出力が目標電圧となると、出力電圧比較手段７８から出力される比較結果Ｓ７の単位時間（図１０の周期Ｔ）の“Ｈ”比率が５２．５〜４７．５％となり、１９bitレジスタ９０の値が固定される。５２．５〜４７．５％の範囲を外れると、１９bitレジスタ値の下位bitはアップダウンを繰り返すが、分解能は平均で３０／１０２４nsecであるので、ほぼ安定した定電圧の高圧出力となる。

（実施例１の変形例）
本実施例１では、以下の（ａ）〜（ｅ）のような変形例を採用することも可能である。

（ａ） 本実施例１では、２５ＭＨｚのＮ分周とＮ−１分周を切り換えて出力する構成としたが、例えば、５０ＭＨｚの２Ｎ分周と２Ｎ−２分周を切り換えて出力する構成にしてもよい。

（ｂ） 本実施例１では、２５ＭＨｚとしたが、更に低い２０ＭＨｚでも、異なる分周比を選択すれば、同様に実現可能である。

（ｃ） 高圧出力は、プリンタエンジン制御部５３からのＯＮ／ＯＦＦ信号が“Ｌ”となると、出力セレクタ９５からのパルス出力が停止して圧電トランス７５からの出力も直ちに減衰する。

（ｄ） 図１５で示したテーブルレジスタ８８の値は一例であって、負荷条件や求める立ち上がり速度によって最適値が異なり、本実施例１の値に限定されるものではない。又、出力電圧比較手段７８から出力される比較結果Ｓ７８の単位時間当たりの“Ｈ”期間割合を５％ステップでテーブルを定義したが、１０％ステップや１％ステップ等の他の値を採用してもよい。

（ｅ） 周波数制御に用いた周波数分解能も本実施例１の値に限るものではなく、前記値と合せて各種組合せが可能である。三角波データ生成部８１の定電圧と三角波の混合波の出力周期Ｔに関しても、分解能を落として高速にすることも可能であるし、分解能を上げて周期を長くすることも可能である。

（ｆ） 本実施例１においては、ＤＡＣ７９を８bitとして説明したが、１０bitや１２bit等の高分解能のものを用いてもよい。

（実施例１の効果）
本実施例１によれば、ＤＡＣ７９から出力される目標電圧Ｓ７９を示す定電圧値と三角波出力を混合して出力することにより、圧電トランス７５における共振周波数付近の高圧出力での安定した定電圧制御と短時間での立ち上がり制御の両立が可能となる。

本発明の実施例２の画像形成装置及び制御回路は、実施例１の図２及び図３と同様であり、その画像形成装置に設けられる本実施例２の高圧電源装置も、実施例１の図１及び図４とほぼ同様である。本実施例２が実施例１と異なる点は、図１及び図４の圧電トランス駆動装置７０内に設けられる制御部の構成が異なることである。以下、その異なる制御部について説明する。

（実施例２の構成）
図１８は、本発明の実施例２における制御部７２Ａを示す構成図であり、実施例１の制御部７２を示す図６中の要素と共通の要素には共通の符号が付されている。

本実施例２の制御部７２Ａは、実施例１と同様の図１及び図４に示す圧電トランス駆動装置７０内に設けられる回路である。本実施例２の制御部７２Ａでは、図６に示す実施例１の制御部７２における演算器８９−１に代えて、これとは機能の異なる演算器８９−１Ａが設けられ、更に、新たな保持手段（例えば、Ｄラッチ）８４Ａ及び比較器８５−１Ａが追加されている。

Ｄラッチ８４Ａは、Ｄラッチ８４及びＡＮＤゲート８２の出力側に接続され、このＤラッチ８４Ａ及びＤラッチ８４の出力側に、比較器８５−１Ａが接続されている。比較器８５−１Ａの出力側には、演算器８９−１Ａが接続されている。

Ｄラッチ８４Ａは、前段のＤラッチ８４の１３bit値をＡＮＤゲート８２の出力信号の立ち上がりでラッチし、このラッチ結果の１３bit値を比較器８５−１Ａへ与えるものである。比較器８５−１Ａは、Ｄラッチ８４の１３bit値とＤラッチ８４Ａの１３bit値とを比較して、比較結果の２bit値を演算器８９−１Ａへ与えるものである。比較器８９−１Ａは、実施例１の演算器８９−１に対して以下の（ａ）〜（ｅ）のような違いを有する。

（ａ） 比較器８５−１の比較結果が０００ｂの時は、１９bit値００００１Ｈを、テーブルレジスタ８８から出力される０〜９の４bit値分左シフトして、１９bitレジスタ９０の値から減算し、減算結果の１９bit値を１９bitレジスタ９０へ出力する。

（ｂ） 比較器８５−１の比較結果が００１ｂの時は、１９bit値００００１Ｈを、１９bitレジスタ９０の値から減算し、減算結果の１９bit値を１９bitレジスタ９０へ出力する。

（ｃ） 比較器８５−１の比較結果が０１０ｂの時は、１９bitレジスタ９０の値を、そのまま変更せず１９bit値として１９bitレジスタ９０へ出力する。

（ｄ） 比較器８５−１の比較結果が０ｌ１ｂの時は、１９bit値００００１Ｈを、１９bitレジスタ９０の値に加算し、加算結果の１９bit値を１９bitレジスタ９０へ出力する。

（ｅ） 比較器８５−１の比較結果が１００ｂの時は、１９bit値００００１Ｈを、テーブルレジスタ８８から出力される０〜９の４bit値分左シフトし、更に、比較器８５−１Ａの比較結果の２bit値０〜３のいずれかの値に１加算した１〜４の値を乗算して、１９bitレジスタ９０の値に加算し、加算結果の１９bit値を１９bitレジスタ９０へ出力する。

その他の構成については、実施例１と同様である。

（実施例２の動作）
本実施例２の画像形成装置の全体の動作は、実施例１と同様である。本実施例２では、制御部７２Ａの動作が、図６に示す実施例１の制御部７２と異なるので、その異なる動作のみを説明する。

Ｄラッチ８４の１３bit値とＤラッチ８４Ａの１３bit値とは、それぞれ前者が直前の定電圧と三角波の混合波周期の比較結果Ｓ７８の出力電圧比較手段７８の出力“Ｈ”期間を保持し、後者が前者の１周期前（即ち、２０４．８μsec前）の出力電圧比較手段７８の出力の“Ｈ”期間を保持している。比較器８５−１Ａは、
Ｄラッチ８４の出力値＞３０７２、且つ、Ｄラッチ８４Ａの出力値＞３０７２
の条件にて、各々のラッチ出力１３bitの５bitが等しい場合に、０１ｂの２bit値を出力し、上位６bitが等しい場合に、１０ｂの２bitを出力し、上位７bitが等しい場合に、１１ｂの２bitを出力する。それ以外の場合は、常に００ｂの２bitを出力する。

以上の動作によって、出力電圧比較手段７８から出力される比較結果Ｓ７８の“Ｈ”期間の単位時間毎（即ち、２０４．８μsec毎）の変化が少ない場合に、０１〜１１ｂの２bit値を出力することによって、演算器８９−１Ａは前記０１〜ｌ１ｂ（即ち、１〜３の値）に１加算した２〜４の値を乗算することによって周波数変化量を大きくする。

図１９は、本実施例２における高圧出力の立ち上がりと出力電圧比較手段７８から出力される比較結果Ｓ７８との関係を示す模式図であり、実施例１の図１６に対応している。

本実施例２では、実施例１に対して、出力電圧比較手段７８のサンプリング毎の比較結果Ｓ７８の変化量が小さい時に、周波数指示値変化を大きくするように制御することにより、更に短時間での立ち上がり制御が可能となる。

本実施例２のように、立ち上がり時のゲインを大きくすると、図１９に示すようにオーバシュートが発生するが、この時の出力電圧比較手段７８から出力される比較結果Ｓ７８の“Ｈ”期間の割合は４０％以下となるので、直ちに周波数を上げる方向に制御が働き、安定した定電圧制御が可能となる。

（実施例２の効果）
本実施例２によれば、Ｄラッチ８４Ａ及び比較器８５−１Ａを設け、単位時間毎の出力電圧比較手段７８から出力される比較結果Ｓ７８を保持、比較することにより、立ち上がり時のゲイン調整が更に細かく行え、負荷変動によらず早い立ち上がりと安定した定電圧制御が可能となる。

本発明の実施例３の画像形成装置及び制御回路は、実施例１の図２及び図３と同様であり、その画像形成装置に設けられる本実施例３の高圧電源装置も、実施例１の図１及び図４とほぼ同様である。本実施例３が実施例１と異なる点は、図１及び図４の圧電トランス駆動装置７０内に設けられる制御部の構成が異なることである。以下、その異なる制御部について説明する。

（実施例３の構成）
図２０は、本発明の実施例３における制御部７２Ｂを示す構成図であり、実施例１の制御部７２を示す図６中の要素と共通の要素には共通の符号が付されている。

本実施例３の制御部７２Ｂは、実施例１と同様の図１及び図４に示す圧電トランス駆動装置７０内に設けられる回路である。本実施例３の制御部７２Ｂでは、図６に示す実施例１の制御部７２における比較器８５−２に代えて、これとは機能の異なる比較器８５−２Ｂが設けられ、更に、実施例１の演算器８９−２及び誤差保持レジスタ９４に代えて、１０bit数列発生器９４Ｂが設けられている。ここで、１９bitレジスタ９０、減算器（−）９１、分周セレクタ９２、１０bit数列発生器９４Ｂ、及び比較器８５−２Ｂにより、閾値マトリクスによる２値化手段が構成されている。

１０bit数列発生器９４Ｂは、出力セレクタ９５の出力側に接続され、この１０bit数列発生器９４Ｂの出力側が、比較器８５−２Ｂに接続されている。

比較器８５−２Ｂは、１９bitレジスタ９０から小数部である下位１０bitと、１０bit数列発生器９４Ｂから１０bitの値とを入力し、これらの２入力値を比較し、この比較結果に応じて分周セレクタ９２に１bitのセレクト信号selectを出力するものである。この時、それぞれの１０bit値を符号無し整数として扱い、
（１９bitレジスタ下位１０bit値）＞（１０bit数列発生器出力値）
の時に、分周セレクタ９２にセレクト信号selectの“Ｈ”を出力する。この結果、分周セレクタ９２は、１９bitレジスタ９０の上位９bit値を分周器９３に出力する。又、
（１９bitレジスタ下位１０bit値）≦（１０bit数列発生器出力値）
の時（即ち、前記条件以外の時）に、分周セレクク９２にセレクト信号selectの“Ｌ”を出力する。この結果、分周セレクタ９２は、減算器（−１）９１の９bit値を分周器９３に出力する機能を有している。

１０bit数列発生器９４Ｂは、出力セレクタ９５から出力される駆動パルスＳ７２ａの立ち上がりエッジをカウントするカウンタを内部に持ち、前記カウンタのbit０〜bit９値を上下反転して比較器８５−２Ｂに出力する機能を有している。即ち、出力上位から下位bit９からbit０の出力をbit９＿０〜bit０＿０とし、カウンタビットの上位から下位bit９からbit０をbit９＿Ｃ〜bit０＿Ｃとした場合に下記関係を持つ。
bit９＿０＝bit０＿Ｃ、bit８＿０＝bit１＿Ｃ、bit７＿０＝bit２＿Ｃ、bit６＿０＝bit３＿Ｃ、bit５＿Ｃ＝bit４＿Ｃ
bit４＿０＝bit５＿Ｃ、bit３＿Ｏ＝bit６＿Ｃ、bit２＿０＝bit７＿Ｃ、bit１＿０＝bit８＿Ｃ、bit０＿０＝bit９＿Ｃ

その他の構成については、実施例１と同様である。

（実施例３の動作）
本実施例３の画像形成装置の全体の動作は、実施例１と同様である。本実施例３では、制御部７２Ｂの動作が、図６に示す実施例１の制御部７２と異なるので、その異なる動作のみを説明する。

図２０において、１９bitレジスタ９０に設定された値の下位１０bitが比較器８５−２Ｂに出力され、１０bit数列発生器９４Ｂから出力される１０bit値と、比較器８５−２にて比較される。比較器８５−２Ｂは、１９bitレジスタ９０の下位１０bit値が１０bit数列発生器９４Ｂの出力１０bitより大きい場合に、分周セレクタ９２にセレクト信号selectの“Ｈ”を出力する。この場合、１０bit値の比較は符号無し整数として扱われる。

例えば、１９bitレジスタ９０の上位９bitが２２１ｄｅｃ、下位１０bitが５１２ｄｅｃ、「１０＿００００＿００００ｂ」であった場合に、１０bit数列発生器９４Ｂの内部カウンタが下記値を取ったとすると、
１、２、３、４： ００＿００００＿００００、００＿００００＿０００１、００＿００００＿００１０、００＿００００＿００１１、００＿００００＿０１００
前記１０bit値が上位下位ビット反転されるので、１０bit数列発生器９４Ｂの出力値は、
０、５１２、２５６、７６８、１２８：００＿００００＿００００、１０＿００００＿００００、０１＿００００＿００００、１１＿００００＿００００、００＿１０００＿００００
となる。前述したように、比較器８５−２Ｂで比較された結果、比較器８５−２Ｂからセレクト信号selectが１、０、１、０、１と出力される。この結果、分周セレクタ９２から２９５、２９４、２９５、２９４、２９５と出力され、１０bit数列発生器９４Ｂのカウンタが０〜１０２３となるまでに、２２１分周と２２０分周がそれぞれ５１２回ずつ発生する。この結果、平均分周比は２２０．５分周となり、分周比指示手段である１９bitレジスタ９０の値、整数部２２１、小数部５１２、即ち５１２／１０２４＝０．５の小数部は等しくなる。

（実施例３の変形例）
本実施例２では、以下の（ａ）、（ｂ）のような変形例を採用することも可能である。

（ａ） 本実施例３においては、１０bit数列発生器９４Ｂを設け、１０bitで且つ内部カウンタのbit並べ替えで実現しているが、分解能が低い５bit程度であれば、内部カウンタ値をそのまま用いてもよいし、内部カウンタではなくテーブル値を用いてもよい。

（ｂ） １０bit数列発生器９４Ｂ、１９bitレジスタ９０、比較器８５−２Ｂ、減算器（−１）９１及び分周セレクタ９２により、目標値に対して閾値を用いて周波数を２値化し、２値化された分周比の複数パルスの平均により設定された実数値の分周比となるように制御する。又、実施例３中では、１９bitレジスタ９０の値は変化させない状態で説明しているが、比較器８５−１の出力値に応じて１９bitレジスタ９０の値を変化させてもよい。この場合、単位時間当たりの１９bitレジスタ平均値から１を引いた値と、単位時間当たりの平均分周比が等しくなるので、実施例３と同様の作用効果を奏することができる。

（実施例３の効果）
本実施例３によれば、１０bit数列発生器９４Ｂ、１９bitレジスタ９０、比較器８５−２Ｂ、減算器（−１）９１及び分周セレクタ９２を設け、閾値マトリクスを用いて分周比を２値化することにより、数十ＭＨｚと低いクロック周波数においても、高圧出力電圧分解能が十分に得られるようになり、三角波と定電圧の混合波による制御と合せて、圧電トランス７５の共振周波数での高い出力の周波数制御性と、早い立ち上がり時間の両立が可能となる。

本発明の実施例４の画像形成装置は、実施例１の図２と同様であり、その実施例１の図２の制御回路中のプリンタエンジン制御部５３や、その実施例１の図１及び図４の圧電トランス駆動装置７０が、本実施例４では異なるので、以下、その異なる点について説明する。

（高圧電源装置の構成）
図２１は、本発明の実施例４における圧電トランス駆動装置を備えた高圧電源装置の概略を示すブロック図であり、実施例１の高圧電源装置を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例４では、実施例１のプリンタエンジン制御部５３に代えて、これとは構成の異なるプリンタエンジン制御部５３Ｃが設けられている。又、プリンタエンジン制御部５３Ｃに接続された本実施例４の高圧電源装置６９Ｃ内には、実施例１の図１に示す高圧電源装置６９内における圧電トランス駆動装置７０に代えて、これとは構成の異なる圧電トランス駆動装置７０Ｃが設けられ、更に、実施例１のＤＡＣ７９に代えて、波形変換手段１２０が設けられている。

本実施例４のプリンタエンジン制御部５３Ｃでは、出力ポートＯＵＴ３，ＯＵＴ４や、実施例１のＤＡＣ７９に対応する８bitのＤＡＣ１１０を有している。実施例１では、プリンタエンジン制御部５３が通信により７bitデータを高圧電源装置６９内の制御部７２に対して通信していたのに対して、本実施例４では、プリンタエンジン制御部５３Ｃ内に設けた８bitのＤＡＣ１１０により、実施例１の７bit値を左に１bitシフトした８bit値により、高圧指示値を高圧電源装置６９Ｃ内の波形変換手段１２０に対して設定する構成になっている。即ち、ＤＡＣ１１０は、高圧電源装置６９Ｃ内の出力電圧比較手段７８で比較される目標電圧値に相当する電圧の２倍の電圧を出力するものである。

本実施例４の高圧電源装置６９Ｃでは、実施例１とは異なる構成の圧電トランス駆動装置７０Ｃ及び波形変換手段１２０と、実施例１と同様の圧電トランス７５、整流回路７６、出力電圧変換手段７７及び出力電圧比較手段７８とを有している。圧電トランス駆動装置７０Ｃは、実施例１と同様の発振器７１、ＤＣ電源７３及び圧電トランス駆動回路７４と、実施例１の制御部７２とは異なる機能の制御部７２Ｃとを有している。

制御部７２Ｃは、入力ポートＣＬＫ＿ＩＮ、出力電圧比較手段７８からの比較結果Ｓ７８を入力する入力ポートＩＮ１、ＯＮ／ＯＦＦ信号を入力する入力ポートＩＮ２、リセット信号RESETを入力する入力ポートＩＮ２、駆動パルスＳ７２ａを出力する出力ポートＯＵＴ１、及び２本の信号ラインを有する出力ポートＯＵＴ１０を有し、入力されるクロックＣＬＫ、ＯＮ／ＯＦＦ信号、及びリセット信号RESETに基づき、圧電トランス駆動回路７４に対して駆動パルスＳ７２ａを出力すると共に、出力ポートＯＵＴ１０から波形変換手段１２０に対して２つの制御信号を出力する機能を有している。波形変換手段１２０は、制御部７２Ｃから出力される２つの制御信号により、ＤＡＣ１１０から出力される定電圧を変換して出力電圧比較手段７８へ出力する機能を有している。

図２２は、図２１の高圧電源装置６９Ｃにおける詳細な構成例を示す回路図であり、実施例１の高圧電源装置６９を示す図４中の要素と共通の要素には共通の符号が付されている。

波形変換手段１２０は、ＤＡＣ１１０から出力される定電圧を１／２に変換して出力電圧比較手段７８に与える機能を有し、６つの抵抗１２１〜１２６と、ＰＮＰトランジスタ１２７及びＮＰＮトランジスタ１２８と、抵抗１２９ａ及びコンデンサ１２９ｂからなるＲＣフィルタ１２９とにより構成されている。抵抗１２１と抵抗１２２の抵抗値は同一であり、抵抗１２９に入力される電圧がＤＡＣ出力電圧の１／２となるように構成されている。

その他の構成は、実施例１と同様である。

（圧電トランス駆動装置内の制御部の構成）
図２３は、図２２中の制御部７２Ｃを示す構成図であり、実施例１の制御部７２を示す図６中の要素と共通の要素には共通の符号が付されている。

本実施例４の制御部７２Ｃでは、実施例１の制御部７２における三角波データ生成部８１に代えて、これとは異なる波形データ生成部８１Ｃが設けられ、更に、実施例１のテーブルレジスタ８８に代えて、これとは異なるテーブルレジスタ８８Ｃが設けられている。この制御部７２Ｃは、実施例１と同様に、例えば、ＡＳＩＣにより構成されている。

波形データ生成部８１Ｃは、所定のタイミングで出力ポートＯＵＴ１０から波形変換手段１２０へ２つの制御信号を交互に出力すると共に、その制御信号に同期したタイミングでパルスＳ８１を出力する機能を有している。テーブルレジスタ８８Ｃは、入出力の構成が実施例１のテーブルレジスタ８８と同様であり、入出力の対応のみ異なる。

図２４は、図２３中の三角波デ一タ生成部８１Ｃを示す構成図であり、実施例１の三角波データ生成部８１を示す図７中の要素と共通の要素には共通の符号が付されている。

本実施例４の波形データ生成部８１Ｃは、実施例１と同様の３２分周回路８１ａ、５１２０分周回路８１ｂ、８bitカウンタ８１ｆ、及び比較器８１ｇにより構成されている。比較器８１ｇは、８bitカウンタ８１ｆから出力される８bitデータに応じて２bitの信号を出力するものである。この比較器８１ｇでは、リセット時の初期状態が００ｂであり、双方“Ｌ”出力となっている。

図２５は、図２３中のテーブルレジスタ８８Ｃの入出力値を説明する図であり、実施例１のテーブルレジスタ８８の入出値を説明する図１５中の要素と共通の要素には共通の符号が付されている。

本実施例４のテーブルレジスタ８８Ｃは、実施例１と同様に、入力値５bitに対して出力値４bitが１対１で定義され、演算器８９−１へ出力される。

その他の構成は、実施例１と同様である。

（実施例４の動作）
本実施例４の画像形成装置の全体の動作は、実施例１と同様である。本実施例４では、高圧電源装置６９Ｃの動作が、実施例１の高圧電源装置６９と異なるので、その異なる動作のみを説明する。

図２１において、プリンタエンジン制御部５３Ｃは、高圧電源装置６９Ｃに対してＤＣ出力電圧を設定する。例えば、ＤＣ出力電圧が５ｋＶなら２．５Ｖ、８bit／３．３Ｖレンジなので１９４、１６進数に変換してＣ２Ｈ（２．５１Ｖ）の値を、内部のＤＡＣ１１０に設定して高圧電源装置６９Ｃ内の波形変換手段１２０へ出力する。高圧電源装置６９Ｃ内の制御部７２Ｃは、出力ポートＯＵＴ１０から２bitの制御信号を波形変換手段１２０へ出力する。出力する制御信号は、例えば、５１２０サイクル周期（即ち、２０４．８μsec周期）であり、この周期の間、後述するように、１／２に分圧された１．２５５Ｖの定電圧をグランドＧＮＤ側と２．５１Ｖ側にそれぞれ２０．４８μsecずつ図２２のトランジスタ１２７，１２８へ与える。これにより、波形変換手段１２０内のＲＣフィルタ１２９により、定電圧期間と矩形波が混合した波形が生成され、出力電圧比較手段７８へ供給される。

図２６は、図２２中の波形変換手段１２０及び図２４の波形データ生成部８１Ｃの動作を示すタイミングチャートであり、実施例１の図１２に示すタイミングチャートに対応している。

図２２において、プリンタエンジン制御部５３Ｃ内のＤＡＣ１１０の出力電圧は、高圧電源装置６９Ｃにおける波形変換手段１２０内の抵抗１２１，１２２により１／２に分圧され、１．２５５Ｖが出力電圧比較手段７８内のコンパレータ７８ａに入力される。制御部７２Ｃは、出力ポートＯＵＴ１０の２本の信号ラインから交互に“Ｈ”を出力し、波形変換手段１２０内のＰＮＰトランジスタ１２７及びＮＰＮトランジスタ１２８をスイッチングさせる。スイッチングされたＤＡＣ出力電圧の１／２の分圧電圧は、トランジスタ１２７，１２８のコレクタ端子ではほぼ矩形波となるが、ＲＣフィルタ１２９により、図２６に示すような波形に変換される。

図２３及び図２４において、制御部７２Ｃ内の波形データ生成部８１Ｃは、図２６で示される比較器８１ｇの出力信号を出力する。８bitカウンタ８１ｆが００Ｈで、比較器８１ｇの出力信号が１０ｂとなる。これにより、図２２のＰＮＰトランジスタ１２７がオンして、ＤＡＣ出力電圧が２倍付近まで、ＲＣフィルタ１２９によって緩やかに上昇する。

８bitカウンタ８１ｆが１０Ｈとなると、比較器８１ｇの出力信号が００ｂとなり、ＰＮＰトランジスタ１２７がオフする。ＲＣフィルタ１２９により、コンパレータ７８ａへの入力電圧は緩やかに元の１．２５５Ｖへ減衰する。８bitカウンタ８１ｆが５０Ｈとなると、比較器８１ｇの出力信号が０１ｂとなり、今度はＮＰＮトランジスタ１２８がオンし、今度は逆に０Ｖ付近まで緩やかに下降する。８bitカウンタ８１ｆが６０Ｈとなると、比較器８１ｇの出力信号が００ｂとなり、ＲＣフィルタ１２９によって１．２５５Ｖへ緩やかに上昇する。

図２５にテーブルレジスタ８８Ｃの入出力対応値が示されているが、実施例１とアナログ波形が異なるので、異なったテ−ブルとなっている。以上説明した以外の動作については、実施例１と同様である。

（実施例４の効果）
本実施例４によれば、波形変換手段１２０をアナログ回路により構成したので、カラーの画像形成装置等のように高圧出力が多チャンネルになった場合に信号線数を少なくでき、且つ立ち上がり制御・定電圧制御共に安定した高圧電源装置６９Ｃが得られる。

本発明の実施例５の画像形成装置は、実施例１の図２と同様であり、その実施例１の図２の制御回路中のプリンタエンジン制御部５３や、その実施例１の図１及び図４の圧電トランス駆動装置７０が、本実施例５では異なるので、以下、その異なる点について説明する。

（実施例５の構成）
図２７は、本発明の実施例５における圧電トランス駆動装置を備えた高圧電源装置の概略を示すブロック図であり、実施例１の高圧電源装置６９を示す図１中の要素と共通の要素には共通の符号が付されている

実施例１では、転写用の高圧電源装置６９の１チャンネルのみの構成を説明したが、本実施例５では、ブラック（Ｋ）、イエロー（Ｙ）、マゼンダ（Ｍ）、シアン（Ｃ）転写用の４チャンネルの高圧電源装置６９Ｄにおける構成を説明する。

実施例１では、図１の高圧電源装置６９を必要チャンネル分並置すれば、複数チャンネルを実現可能なので、１チャンネルの構成を説明したが、本実施例５では、複数チャンネル特有の構成について説明するために、４チャンネルの構成を説明する。

本実施例５のプリンタエンジン制御部５３Ｄでは、各４本のＯＮ／ＯＦＦ信号用出力ポート３１、及びリセット信号RESET用出力ポート４１によって、高圧電源装置６９Ｄ内に設けられる制御部７０Ｄの４チャンネルの駆動パルス出力用出力ポートＯＵＴ１１〜ＯＵＴ１４をそれぞれ別個に制御できる構成となっている。プリンタエンジン制御部５３ＤのポートＰ１１に接続されるシリアル通信ラインは、実施例１と同様３線式の通信ラインであり、ハードウェア構成は同様であるが、通信内容のみ異なる。

高圧電源装置６９Ｄは、４チャンネル（Ｋ，Ｙ，Ｍ，Ｃ）用の圧電トランス駆動装置７０Ｄと、４チャンネル分の圧電トランス７５−１〜７５−４と、４チャンネル分の整流回路７６−１〜７６−４と、４チャンネルのＤＣ低電圧Ｓ７７−１〜Ｓ７７−４を出力する４チャンネル分の出力電圧変換手段７７−１〜７７−４と、シリアル通信に基づき４チャンネルの目標電圧Ｓ７９−１〜Ｓ４７−４を出力するＤＡＣ７９Ｄとを備えている。各圧電トランス７５−１〜７５−４、各整流回路７６−１〜７６−４、及び各出力電圧変換手段７７−１〜７７−５は、実施例１と同一構成のものがそれぞれ４つ並置されている。各整流回路７６−１〜７６−４から出力されるＤＣ高電圧は、各Ｃ，Ｍ，Ｙ，Ｋの転写ローラ側の出力負荷ＺＬ１，ＺＬ２，ＺＬ３，ＺＬ４にそれぞれ供給される。

圧電トランス駆動装置７０Ｄは、発振器７１と、２４ＶのＤＣ電源７３と、４チャンネル用の制御部７２Ｄと、４チャンネル分の圧電トランス駆動回路７４−１〜７４−４とを有している。制御部７２Ｄは、入力ポートＣＬＫ＿ＩＮと、４チャンネルの比較結果Ｓ７９−１〜Ｓ４７−４を入力する入力ポートＩＮ１１〜ＩＮ１４と、４チャンネルのＯＮ／ＯＦＦ信号を入力する入力ポートＩＮ２１と、４チャンネルのリセット信号RESETを入力する入力ポートＩＮ３１と、４チャンネルのシリアル通信ラインに接続されるポートＰ２１と、４チャンネルの駆動パルスＳ７３ａ−１〜Ｓ７３ａ−４を出力する出力ポートＯＵＴ１１〜ＯＵＴ１４と、三角波データＤ７２ｂを出力する出力ポートＯＵＴ２１とを有している。

図２８は、図２７中の制御部７２Ｄを示す構成図である。
制御部７２Ｄには、出力電圧比較手段７８−１〜７８−４からの４チャンネルの比較結果Ｓ７８−１〜Ｓ７８−４と、プリンタエンジン制御部５３Ｄからのシリアル通信と、クロックＣＬＫと、４チャンネルのリセット信号RESETと、４チャンネルのＯＮ／ＯＦＦ信号とが入力される。この制御部７２Ｄ内には、三角波データ生成部８１Ｄと、周波数制御ブロック１３０とを有している。三角波データ生成部８１Ｄは、プリンタエンジン制御部５３Ｄからのシリアル通信を入力し、三角波データＳ７２ｂを出力すると共に、定電圧と三角波を混合した混合波１周期毎にパルスＳ８１を周波数制御ブロック１３０へ出力する機能を有している。周波数制御ブロック１３０は、４チャンネルの比較結果Ｓ７８−１〜Ｓ７８−４、及びパルスＳ８１に基づき、４チャンネルの駆動パルスＳ７２ａ−１〜Ｓ７２ａ−４を出力する機能を有している。

（実施例５の動作）
本実施例５の画像形成装置の全体の動作は、実施例１と同様である。本実施例５では、高圧電源装置６９Ｄの動作が、実施例１の高圧電源装置６９と異なるので、その異なる動作のみを説明する。

図２９は、図２７中のＤＡＣ７９Ｄから出力される４チャンネルの目標電圧Ｓ７９−１〜Ｓ７９−４の波形を示す模式図である。

図２７及び図２８の高圧電源装置６９Ｄにおいて、制御部７２Ｄの内部は、実施例１の図６で示される内部ブロックの構成を４個並置したものとほぼ同様であり、異なる部分の動作を説明する。

制御部７２Ｄは、プリンタエンジン制御部５３Ｄからシリアル通信により４チャンネル分の高圧出力指示値を受信すると、内部の三角波データ生成部８１Ｄは、その高圧出力指示値に応じた三角波データＳ７２ｂのデジタル値をＤＡＣ７９Ｄに設定する。設定方法については、データ設定が実施例１ではパラレルであったのに対し、シリアルになったのみなので説明を省略する。シリアル通信では、公知のようにＤＡＣ７９Ｄの出力チャネル、出力値を送信して設定する。

シリアル通信において、ＤＡＣ７９Ｄでは、入力した三角波データＳ７２ｂのデジタル値をアナログ信号に変換し、図２９に示されるように、Ｃ，Ｍ，Ｙ，Ｋの目標電圧Ｓ７９−１〜Ｓ７９−４を１チャンネルずつ順次発生させる。通信で一旦設定された目標電圧Ｓ７９−１〜Ｓ７９−４の出力値は保持されるので、１チャンネルのみ出力値を可変して目標電圧Ｓ７９−１を生成し、その間は残りの３チャンネルについては定電圧を出力する。

実施例１では、定電圧と三角波の混合波（目標電圧）の“Ｈ”期間割合が０〜４０％、４０〜４７．５％、４７．５〜５２．５％、５２．５〜６０％、６０〜１００％としたが、本実施例５では、それを０〜１２．５％、１２．５〜２５％、２５〜５０％、５０〜８７．５％、８７．５〜１００％という区切りで制御すればよい。又、０〜１２．５％、１２．５〜４０％、４０〜６０％、６０〜８７．５％、８７．５〜１００％という区切りでもよい。この場合、ゲインを変更する図６中のテーブルレジスタ８８は０〜１２．５％と８７．５〜１００％で参照されることとなる。

（実施例５の効果）
本実施例５によれば、信号線数を増やすことなく多チャンネル化が容易になり、デジタル化によっても安定した高い高圧出力と早い立ち上がりの両立が可能となる。

（実施例６の構成）
本発明の実施例６における画像形成装置とこの高圧電源装置は、実施例５と同様である。

（実施例６の動作）
図３０は、本発明の実施例６における４チャンネルの目標電圧Ｓ７９−１〜Ｓ７９−４の波形を示す模式図である。

本実施例６では、実施例５における図２８の三角波データ生成部８１Ｄの動作が異なる。本実施例６の三角波データ生成部８１Ｄから出力される三角波データＳ７２ｂのデジタル値は、ＤＡＣ７９Ｄでアナログの目標電圧Ｓ７９−１〜Ｓ７９−４に変換される。図３０に示されるように、シリアル通信によるＤＡＣ７９Ｄで目標電圧Ｓ７９−１〜Ｓ７９−４が順次設定され、ＤＡＣ７９Ｄに対するシリアル通信周期ずつ順次出力がシフトしている。混合波１周期については、定電圧出力部分も含めれば４出力同一周期であるので、ＤＡＣ出力以外については実施例１や実施例５と同様である。

（実施例６の効果）
本実施例６によれば、シリアル通信によるＤＡＣ７９Ｄを用いて４チャンネルの目標電圧Ｓ７９−１〜Ｓ７９−４の設定を順次行うようにしたので、制御周期を１チャンネルの場合と同じにし、且つ信号線を少なく多チャンネル化することにより、デジタル制御でも少ない部品、配線で且つ高出力、短時間での立ち上がり制御の両立が可能となる。

（実施例１〜６の他の変形例）
本発明は、上記実施例１〜６に限定されず、更に、他の利用形態や変形が可能である。

例えば、実施例１〜６においては、カラータンデム方式の画像形成装置１と、これに設けられる圧電トランス駆動装置７０，７０Ａ〜７０Ｄを有する高圧電源装置６９，６９Ａ〜６９Ｄとについて説明したが、圧電トランス駆動装置７０，７０Ａ〜７０Ｄは、帯電等の他の高圧電源装置にも適用可能である。又、カラーに限らず、モノクロ等の画像形成装置にも適用可能である。

１ 画像形成装置
５Ｋ，５Ｙ，５Ｍ，５Ｃ 転写ローラ
５３，５３Ｃ，５３Ｄ プリンタエンジン制御部
６０ 高圧制御部
６９，６９Ａ〜６９Ｄ 高圧電源装置
７０，７０Ａ〜７０Ｄ 圧電トランス駆動装置
７５，７５−１〜７５−４ 圧電トランス
７６，７６−１〜７６−４ 整流回路
７７，７７−１〜７７−４ 出力電圧変換手段
７８，７８−１〜７８−４ 出力電圧比較手段
７９，７９Ｄ，１１０ ＤＡＣ
８１，８１Ｄ 三角波データ生成
８１Ｃ 波形データ生成部
１０３ 転写バイアス発生部
１２０ 波形変換手段

Claims (16)

1. 所定の共振周波数を有し、１次側に断続的に電圧が印加されると２次側から交流の高電圧を出力する圧電トランスと、
   周波数を有する制御信号に基づきスイッチングして前記電圧を生成し、前記圧電トランスに供給するスイッチング手段と、
   比較結果に基づき前記制御信号の前記周波数を制御して前記制御信号を前記スイッチング手段に供給するスイッチング制御手段と、
   目標値である第１の電圧値、前記第１の電圧値より低い第２の電圧値、及び前記第１の電圧値より高い第３の電圧値を単位時間内に切り換えて基準電圧波形を生成する基準電圧波形生成手段と、
   前記圧電トランスが出力する前記高電圧に基づいてモニタ電圧波形を生成するモニタ電圧生成手段と、
   前記基準電圧波形と前記モニタ電圧波形とを比較して前記比較結果を求め、前記スイッチング制御手段に供給する比較手段と、
   を備えたことを特徴とする圧電トランス駆動装置。
2. 前記スイッチ制御手段は、前記比較手段における前記単位時間当たりの前記比較結果に基づいて、前記制御信号の前記周波数を制御することを特徴とする請求項１記載の圧電トランス駆動装置。
3. 前記第１の電圧値は、所定時間の定電圧値であることを特徴とする請求項１又は２記載の圧電トランス駆動装置。
4. 前記第１の電圧値は、所定時間の定電圧値であり、
   前記第２の電圧値及び前記第３の電圧値により三角波の電圧値が形成され、
   前記三角波の前記電圧値が前記第１の電圧値となる時点で、前記第１の電圧値と前記三角波の電圧値が切り替わることを特徴とする請求項１〜３のいずれか１項に記載の圧電トランス駆動装置。
5. 前記第１の電圧値は、所定時間の定電圧値であり、
   前記第２の電圧値及び前記第３の電圧値はパルス波により形成され、
   前記第１の電圧値〜前記第２の電圧値〜前記第１の電圧値〜前記第３の電圧値の繰り返し、もしくは前記第１の電圧値〜前記第３の電圧値〜前記第１の電圧値〜前記第２の電圧値が交互に前記基準電圧波形生成手段から出力されることを特徴とする請求項１〜３のいずれか１項に記載の圧電トランス駆動装置。
6. 前記第２の電圧値及び前記第３の電圧値により形成される前記三角波は、デジタルアナログコンバータにより出力され、
   前記三角波の出力の切り替えステップが２のＮ乗（但し、Ｎ；任意の数）で、且つ、前記第１の電圧値の出力時間が前記圧電トランスにおける前記共振周波数の１周期以上であることを特徴とする請求項４記載の圧電トランス駆動装置。
7. 前記比較手段における前記単位時間当たりの前記比較結果に応じて、前記周波数を増大、前記周波数を固定、又は前記周波数を減少することを特徴とする請求項４〜６のいずれか１項に記載の圧電トランス駆動装置。
8. 前記比較手段における前記単位時間当たりの前記比較結果に応じて、前記周波数の制御のゲインを変更することを特徴とする請求項４〜７のいずれか１項に記載の圧電トランス駆動装置。
9. 前記比較手段における前記単位時間当たりの比較結果の値を保持する保持手段を有し、
   前記保持手段で保持された値と前記比較手段で求められた前記比較結果との変化量に応じて前記周波数の制御のゲインを変更することを特徴とする請求項４〜８のいずれか１項に記載の圧電トランス駆動装置。
10. クロックを分周する分周手段と、前記クロックの分周比を設定する分周比設定手段とを有し、
    前記分周比設定手段は、整数部と小数部からなり、前記小数部を２値化手段で２値化して前記整数部に加算することにより、前記単位時間当たりの前記分周比を第１分周と第２分周として、前記周波数を制御することを特徴とする請求項４〜９のいずれか１項に記載の圧電トランス駆動装置。
11. 前記２値化手段は、誤差拡散法により前記小数部を２値化することを特徴とする請求項１０記載の圧電トランス駆動装置。
12. 前記２値化手段は、閾値マトリクスにより前記小数部を２値化することを特徴とする請求項１０記載の圧電トランス駆動装置。
13. 前記周波数の増大又は前記周波数の減少は、前記分周比設定手段における前記小数部の値を変更することにより行うことを特徴とする請求項１０〜１２のいずれか１項に記載の圧電トランス駆動装置。
14. 複数チャンネルの前記圧電トランス駆動装置を備え、
    前記第１の電圧値の出力周期を、前記第２の電圧値及び前記第３の電圧値による前記三角波の周期のＮ倍（但し、Ｎ；任意の数）とし、
    前記複数チャンネル間で順次前記三角波を形成する構成にしたことを特徴とする請求項４、６〜１３のいずれか１項に記載の圧電トランス駆動装置。
15. 複数チャンネルの前記圧電トランス駆動装置を備え、
    前記複数チャンネル間で順次前記三角波を形成する構成にしたことを特徴とする請求項４、６〜１３のいずれか１項に記載の圧電トランス駆動装置。
16. 前記請求項１〜１５のいずれか１項に記載の圧電トランス駆動装置を有することを特徴とする画像形成装置。

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