JP5198239B2 - 電源装置及び画像形成装置 - Google Patents

Description

本発明は、圧電トランスを用いた電源装置と、この電源装置を用いた電子写真等の画像形成装置に関するものである。

従来、電子写真式の画像形成装置に用いられる電源装置としては、例えば、下記の特許文献１に記載されているように、圧電振動子の共振現象を利用して低電圧入力で高電圧を発生させることができる圧電トランスを、電圧制御発振器（以下「ＶＣＯ」という。）の出力信号により制御して高電圧を出力させる構成の装置が知られている。

特開２００６−９１７５７号公報

しかしながら、従来の電源装置では、次の（ａ）〜（ｄ）のような課題があった。
（ａ） ＶＣＯ等のアナログ回路により構成されているので、部品点数が多くなる。

（ｂ） 圧電トランスにおける共振周波数付近の高い出力電圧を利用しようとした場合に、負荷変動によって出力電圧が低下した場合に、共振周波数を越えて低い周波数に制御されてしまうと、制御不能となってしまう。そのため、実質上共振周波数付近の高い高圧出力が利用できない。

（ｃ） 制御の時定数は部品定数により選択しなければならず、立ち上がり時間を優先すると、共振周波数付近の制御性が悪化し、逆に、共振周波数付近の制御性を優先すると、立ち上がり時間が長くなってしまうという課題がある。

（ｄ） ＶＣＯのようなアナログ発振器を使用する回路構成においては、制御目標電圧が低い場合に、スプリアス周波数の影響を受けて制御が困難となる。

本発明の電源装置は、クロックを発生する発振器と、前記クロックを分周してパルスを出力する分周手段と、前記パルスに同期して各要素の出現頻度が等しいＮ個（但し、Ｎ；整数）の数列を前記パルスの切り替わり毎に発生する数列発生手段と、前記パルスの分周比を設定する分周比設定手段と、前記パルスにより駆動されるスイッチング素子と、前記スイッチング素子により１次側に断続的に電圧が印加されると２次側から交流の高電圧を出力する圧電トランスとを有している。

そして、発生された前記数列と設定された前記分周比とを比較し、Ｍ分周（但し、Ｍ；正の整数）の前記パルスとＭ＋１分周の前記パルスとを出力し、単位時間当たりの前記Ｍ分周のパルスのα個（但し、α；正数）と前記Ｍ＋１分周のパルスのβ個（但し、β；正数）との分周比平均
（Ｍ×α＋（Ｍ＋１）×β）／（α＋β）
が、設定された前記分周比と前記数列の発生周期にて完全に等しくなり、且つ、前記数列発生周期より短い期間においても近似した値となることを特徴とする。

本発明の画像形成装置は、前記電源装置を有している。

本発明の電源装置及び画像形成装置によれば、数列発生手段により、パルスに同期して各要素の出現頻度が等しいＮ個の数列を前記パルスの切り替わり毎に発生するので、低い周波数のクロックの分周でも、低周波分解能の前記パルスが得られ、制御性の良い安定した高圧出力を得ることができる。更に、低い高圧出力から圧電トランスの共振周波数に近い高い高圧出力まで、安定した定電圧制御が可能となる。広い出力範囲を得ることができるので、環境によらず、安定した出力が可能となり、更に濃度段差や横筋のない安定した画像を得ることができる。その上、デジタル回路により実現可能となり、部品点数を大幅に削減できる

本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（画像形成装置の構成）
図３は、本発明の実施例１における電源装置を用いた画像形成装置を示す構成図である。

この画像形成装置１は、例えば，電子写真式のカラー画像形成装置であり、ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、シアン現像器２Ｃが着脱可能に挿着されている。各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃは、各色の感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃにそれぞれ接した各色の帯電ローラ３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃによってそれぞれ一様に帯電される。帯電された各色の感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃは、ブラック発光素子（以下「ＬＥＤ」という。）ヘッド３Ｋ、イエローＬＥＤヘッド３Ｙ、マゼンタＬＥＤヘッド３Ｍ、シアンＬＥＤヘッド３Ｃの発光によってそれぞれ潜像を形成される。

各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃ内の各色の供給ローラ３３Ｋ，３３Ｙ，３３Ｍ，３３Ｃが、各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃにトナーを供給し、各色の現像ブレード３５Ｋ，３５Ｙ，３５Ｍ，３５Ｃにより、各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃ表面に一様にトナー層が形成され、各感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃ上にトナー像が現像される。各色の現像器２Ｋ，２Ｙ，２Ｍ，２Ｃ内の各クリーニングブレード３７Ｋ，３７Ｙ，３７Ｍ，３７Ｃは、転写後の残トナーをクリーニングする。

ブラックトナーカートリッジ４Ｋ、イエロートナーカートリッジ４Ｙ、マゼンタトナーカートリッジ４Ｍ、及びシアントナーカートリッジ４Ｃは、各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃに着脱可能に取り付けられ、内部のトナーを各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃに供給可能な構造になっている。ブラック転写ローラ５Ｋ、イエロー転写ローラ５Ｙ、マゼンタ転写ローラ５Ｍ、及びシアン転写ローラ５Ｃは、転写ベルト８の裏面から転写ニップにバイアスが印加可能に配置されている。転写ベルト駆動ローラ６、及び転写ベルト従動ローラ７は、転写ベルト８を張架しローラの駆動によって用紙１５を搬送可能な構造になっている。

転写ベルトクリーニングブレード１１は、転写ベルト８上のトナーを掻き落とせるようになっていて、掻き落とされたトナーが転写ベルトクリーナ容器１２に収容される。用紙カセット１３は、画像形成装置１に着脱可能に取り付けられ、転写媒体である用紙１５が積載される。ホッピングローラ１４は、用紙１５を用紙カセット１３から搬送する。レジストローラ１６及び１７は、用紙１５を転写ベルト８に所定のタイミングで搬送する。定着器１８は、用紙１５のトナー像を熱と加圧によって定着する。用紙ガイド１９は、用紙１５を排紙トレー２０にフェースダウンで排出する。

レジストローラ１６，１７の近傍には、用紙検出センサ４０が設けられている。この用紙検出センサ４０は、接触又は非接触で用紙１５の通過を検出するものであり、このセンサ位置から転写ニップまでの距離と用紙搬送スピードの関係から求まる時間より、転写ローラ５Ｋ，５Ｙ，５Ｍ，５Ｃが転写を行う時の電源装置による転写バイアス印加タイミングを決定する。

図４は、図３の画像形成装置１における制御回路の構成を示すブロック図である。
この制御回路は、ホストインタフェース部５０を有し、このホストインタフェース部５０がコマンド／画像処理部５１に対してデータを送受信する。コマンド画像処理部５１は、ＬＥＤヘッドインタフェース部５２に対して画像データを出力する。ＬＥＤへツドインタフエース部５２は、プリンタエンジン制御部５３によってヘッド駆動パルス等が制御され、ＬＥＤヘッド３Ｋ，３Ｙ，３Ｍ，３Ｃを発光させる。

プリンタエンジン制御部５３は、用紙検出センサ４０からの検出信号等を受信し、高圧制御部６０に対して帯電バイアス、現像バイアス、転写バイアス等の制御値を送る。高圧制御部５３は、帯電バイアス発生部６１と、現像バイアス発生部６２と、転写バイアス発生部６３とに信号を送る。帯電バイアス発生部６１、及び現像バイアス発生部６２は、ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、及びシアン現像器２Ｃの各帯電ローラ３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃ及び各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃに対してバイアスを印加する。高圧制御部６０内の制御部及び転写バイアス発生部６３により、本発明の実施例１の電源装置が構成されている。

プリンタエンジン制御部５３は、ホッピングモータ５４、レジストモータ５５、ベルトモータ５６、定着器ヒータモータ５７、及び各色のドラムモータ５８Ｋ，５８Ｙ，５８Ｍ，５８Ｃを所定のタイミングで駆動する。定着器ヒータ５９は、サーミスタ６５の検出値に応じてプリンタエンジン制御部５３によって温度制御される。

（電源装置の構成）
図１は、本発明の実施例１における電源装置の概略を示すブロック図である。

この電源装置７０は、図４中の高圧制御部６０内の制御回路及び転写バイアス発生部６３により構成され、各色の転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）毎に設けられている。各色の電源装置７０は、同一の回路構成であるので、以下、１回路のみ説明する。

電源装置７０は、プリンタエンジン制御部５３の出力ポートＯＵＴ２から供給されるオン／オフ（以下「ＯＮ／ＯＦＦ」という。）信号と、出力ポートＯＵＴ３から供給されるリセット信号RESETとを入力すると共に、プリンタエンジン制御部５３内に設けられた第１の目標電圧設定手段である可変電圧出力回路(例えば、１０ビット（bit）の分解能を持つデジタル／アナログ変換器（以下「ＤＡＣ」という。））５３ａから例えば３．３Ｖのレンジで出力される第１の目標電圧Ｖ５３ａを入力し、直流（以下「ＤＣ」という。）の高圧電圧を生成して転写ローラ５である負荷ＺＬへ供給する装置である。

電源装置７０は、一定周波数（例えば、３３．３３ＭＨｚ）の基準クロック（以下単に「クロック」という。）ＣＬＫを発生する発振器７１を有し、この出力側に制御部７２が接続されている。制御部７２は、例えば、高圧制御部６０内に設けられ、発振器７１から供給されるクロックＣＬＫに同期して動作し、プリンタエンジン制御部５３により制御されて圧電トランス駆動パルス（以下単に「駆動パルス」という。）Ｓ７２を出力する回路であり、クロックＣＬＫを入力するクロック入力ポートCLK_IN、比較結果Ｓ７８を入力する入力ポートＩＮ１、プリンタエンジン制御部５３の出力ポートＯＵＴ２から出力されるＯＮ／ＯＦＦ信号を入力する入力ポートＩＮ２、プリンタエンジン制御部５３の出力ポートＯＵＴ３から出力されるリセット信号RESETを入力するリセット入力ポートＩＮ３、及び駆動パルスＳ７２を出力する出力ポートＯＵＴ１を有している。入力されるＯＮ／ＯＦＦ信号により、出力ポートＯＵＴ１からの駆動パルスＳ７２における出力のＯＮ／ＯＦＦが制御される。入力されるリセット信号RESETにより、出力ポートＯＵＴ１に対する出力設定が初期化される。なお、入力ポートＩＮ２において、ＯＮ／ＯＦＦ信号の入力に代えて、オン・リセットという組合せの信号を入力することにより、リセット入力ポートＩＮ３へのリセット信号RESETの入力を省略することも可能である。

制御部７２は、例えば、特定の用途向けに複数機能の回路を１つにまとめた集積回路であるエーシック（Application Specific Integrated Circuit、以下「ＡＳＩＣ」という。）、中央処理装置（以下「ＣＰＵ」という。）を内蔵したマイクロプロセッサ、あるいは、ユーザが独自の論理回路を書き込みことができるゲートアレイの一種であるフィールド・プログラマブル・ゲート・アレイ（Field Programmable Gate Array、以下「ＦＰＧＡ」という。）等により構成されている。

制御部７２の出力ポートＯＵＴ１と、ＤＣ２４Ｖを出力するＤＣ電源７３とには、圧電トランス駆動回路７４が接続されている。圧電トランス駆動回路７４は、スイッチング素子を用いて駆動電圧を出力する回路であり、この出力側に圧電トランス７５が接続されている。圧電トランス７５は、セラミック等の圧電振動子の共振現象を利用して駆動電圧の昇圧を行い交流（以下「ＡＣ」という。）の高圧電圧を出力するトランスであり、この出力側に整流手段（例えば、整流回路）７６が接続されている。整流回路７６は、圧電トランス７５から出力されたＡＣの高圧電圧をＤＣの高圧電圧に変換して負荷ＺＬへ供給する回路であり、この出力側に出力電圧変換手段７７が接続されている。

出力電圧変換手段７７は、ＤＣの高圧電圧を低電圧に変換する回路であり、この出力側に、比較手段である出力電圧比較手段７８が接続されている。出力電圧比較手段７８は、出力電圧変換手段７７から出力されたＤＣの低電圧と、プリンタエンジン制御部内のＤＡＣ５３ａから出力された目標電圧Ｖ５３ａとを比較して、この比較結果Ｓ７８を制御部７２の入力ポートＩＮ１へ入力するものである。

なお、図１の電源装置７０は、各色の転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）毎、即ち、チャンネル毎に並置されるが、これらの複数のチャンネルに対して一部を共用する構成にしても良い。例えば、圧電トランス７５及び整流回路７６等は、複数のチャンネル分必要となるが、発振器７１及び制御部７２は、１組で共用できる。この場合、制御部７２はチャンネル数分の入出力ポートを備えることになる。又、制御部７２は、電源装置７０内に設けられているが、プリンタエンジン制御部５３内の大規模集積回路（以下「ＬＳＩ」という。）中に設けても良い。

図２は、図１の電源装置７０における詳細な構成例を示す回路図である。図５は、図２中の圧電トランス７５における出力電圧／周波数の特性図である。
発振器７１は、電源７１ａから供給されるＤＣ３．３Ｖにより動作して発振周波数３３．３３ＭＨｚのクロックＣＬＫを発生する回路であり、ＤＣ３．３Ｖが印加される電源端子ＶＤＤ、ＤＣ３．３Ｖが印加される出力イネーブル端子ＯＥ、クロックＣＬＫを出力するクロック出力端子CLK_OUT、及びグランド端子ＧＮＤを有している。クロック出力端子CLK_OUTは、抵抗７１ｂを介して、制御部７２のクロック入力ポートCLK_INに接続されている。

クロックＣＬＫに同期して動作する制御部７２において、駆動パルスＳ７２を出力する出力ポートＯＵＴ１には、抵抗７２ａを介して、圧電トランス駆動回路７４が接続され、この圧電トランス駆動回路７４にＤＣ電源７３が接続されている。ＤＣ電源７３は、例えば、図示しない低圧電源装置から商用電源であるＡＣ１ＯＯＶを変圧整流することにより供給されるＤＣ２４Ｖの電源である。

圧電トランス駆動回路７４は、スイッチング素子であるパワートランジスタ（例えば、ＮチャネルパワーＭＯＳＦＥＴ（以下「ＮＭＯＳ」という。）７４ａを有し、このＮＭＯＳ７４ａのゲート・ソース間に、短絡防止用の抵抗７４ｂが接続されている。ＮＭＯＳ７４ａのドレインは、インダクタ（コイル）７４ｃを介してＤＣ２４ＶのＤＣ電源７３に接続されている。ＮＭＯＳ７４ａのドレイン・ソース間には、コンデンサ７４ｄが並列に接続され、このコンデンサ７４ｄ及びインダクタ７４ｃにより共振回路が構成されている。ＮＭＯＳ７４ａのゲートに、制御部７２からの駆動パルスＳ７２が入力されると、このＮＭＯＳ７４ａによりＤＣ２４Ｖがスイッチングされ、これが共振回路により共振されてピークがＡＣ１００Ｖ程度の正弦波（サイン波）の駆動電圧が出力される。

共振回路の出力側には、圧電トランス７５の１次側の入力端子７５ａが接続され、この２次側の出力端子７５ｂから、ＮＭＯＳ７４ａのスイッチング周波数に応じて０〜数ＫＶのＡＣ高電圧が出力される構成になっている。２次側の出力端子７５ｂの出力電圧特性は、図５に示すように、周波数によって異なり、ＮＭＯＳ７４ａのスイッチング周波数により昇圧比が決定される。

圧電トランス７５は、図５に示すように、周波数ｆｘで最大昇圧比を得、周波数ｆｙ付近で昇圧比が最小となる。周波数ｆｚは、スプリアス周波数を示す。本実施例１では、スプリアス周波数ｆｚより低い開始周波数fstartから共振周波数ｆｘより高い周波数fendの範囲にて、周波数を制御する構成になっている。

２次側の出力端子７５ｂには、ＡＣ／ＤＣ変換用の整流回路７６が接続されている。整流回路７６は、圧電トランス７５の２次側の出力端子７５ｂから出力されたＡＣ高電圧をＤＣ高電圧に変換して出力する回路であり、ダイオード７６ａ，７６ｂ及びコンデンサ７６ｃにより構成されている。整流回路７６の出力側には、抵抗７６ｄを介して負荷ＺＬである転写ローラ５が接続されると共に、出力電圧変換手段７７が接続されている。

出力電圧変換手段７７は、整流回路７６のＤＣ高電圧を分圧して低電圧（例えば、ＤＣ３．３Ｖ以下の低い電圧）に変換する分圧抵抗７７ａ，７７ｂと、その低電圧を保護抵抗７７ｃを介して入力する演算増幅器（以下「オペアンプ」という。）７７ｄからなるボルテージフォロア回路とにより構成されている。例えば、分圧抵抗７７ａの抵抗値は２００ＭΩ、分圧抵抗７７ｂの抵抗値は１００ＫΩであり、整流回路７６から出力されたＤＣ高電圧を１／２００１に分圧している。オペアンプ７７ｄには、ＤＣ電源７３から２４Ｖが印加され、このオペアンプ７７ｄからなるボルテージフォロア回路の出力側に、出力電圧比較手段７８が接続されている。

出力電圧比較手段７８は、ＤＣ電源７３から２４Ｖが印加される電圧比較器であるコンパレータ７８ａと、このコンパレータ７８ａの出力端子をプルアップするＤＣ３．３Ｖ電源７８ｂ及びプルアップ抵抗７８ｃとにより構成されている。コンパレータ７８ａは、ボルテージフォロア回路の出力電圧を入力する「−」入力端子と、プリンタエンジン制御部５３内のＤＡＣ５３ａから出力された目標電圧Ｖ５３ａを入力する「＋」入力端子とを有し、その「−」入力端子の電圧と「＋」入力端子の電圧とを比較し、比較結果Ｓ７８を出力端子から出力して制御部７２の入力ポートＩＮ１へ与える回路である。コンパレータ７８ａの出力端子は、プルアップ抵抗７８ｃを介してＤＣ３．３Ｖ電源７８ｂに接続されている。

プリンタエンジン制御部５３内に設けられた１０bitの分解能を持つＤＡＣ５３ａから、例えば、３．３Ｖのレンジの目標電圧Ｖ５３ａが出力されて、コンパレータ７８ａの「＋」入力端子に入力されると、このコンパレータ７８ａでは、出力電圧変換手段７７の出力電圧と目標電圧Ｖ５３ａとを比較する。
（目標電圧Ｖ５３ａ）＞（出力電圧変換手段７７の出力電圧）
の間は、コンパレータ７８ａの出力端子が、ＤＣ３．３Ｖ電源７８ｂ及び抵抗７７ｃによりプルアップされてＤＣ３．３Ｖ（＝高レベル、以下「“Ｈ”」という。）となり、この“Ｈ”が制御部７２の入力ポートＩＮ１に入力される。これに対し、
（目標電圧Ｖ５３ａ）＜（出力電圧変換手段７７の出力電圧）
になると、コンパレータ７８ａの出力端子が低レベル（以下「“Ｌ”」という。）となり、この“Ｌ”が制御部７２の入力ポートＩＮ１に入力される。

（電源装置内の制御部の構成）
図６は、図２中の制御部７２を示す構成図である。

制御部７２は、例えば、ＡＳＩＣにより構成されており、ハードウェア記述言語等により記述されてＡＳＩＣ化されている。これに入力されるクロックＣＬＫ及びリセット信号RESETのうち、クロックＣＬＫは同期回路を構成する後述する各回路ブロックに供給され、リセット信号RESETは初期化のために各回路ブロックに供給される。

制御部７２は、入力ポートＩＮ１に接続されたアップカウンタ８１を有している。アップカウンタ８１は、コンパレータ７８ａから出力される比較結果Ｓ７８の“Ｈ”をイネーブル信号enableとして動作を開始し、クロックＣＬＫの立ち上がりパルスによりカウントアップする１０bitのカウンタであり、比較結果Ｓ７８が“Ｌ”の間はカウントアップせず、“Ｈ”の時のみカウントアップする。アップカウンタ８１は、立ち上がりエッジ検出器９４の１クロックパルスの立ち上がり入力（RESETｅ信号）で０にリセットされ、同様に、プリンタエンジン制御部５３から与えられるリセット信号RESETの“Ｌ”入力によっても０にクリアされ、“Ｌ”が保持されている期間はカウントを停止する。このアップカウンタ８１の１０bit出力信号は、次段のデータラッチ（以下「Ｄラッチ」という。）８２に出力される。

Ｄラッチ８２は、立ち上がりエッジ検出器９４から出力される１クロックパルスの立ち上がり信号の入力（ｓｅｔ）で、アップカウンタ８１の１０bit出力信号を保持し、この保持した１０bit信号値を第１、第２の比較器８３−１，８３−２に出力し、入力されるリセット信号RESETの“Ｌ”により１０bit信号値が０にクリアされる。第１の比較器８３−１は、クロックＣＬＫの立ち上がりエッジ毎に、Ｄラッチ８２の出力信号と第１の除算器８４−１の出力信号とを比較し、
（Ｄラッチ８２の出力信号）＜（除算器８４−１の出力信号）
の時に、論理積（以下「ＡＮＤ」という。）回路８５に“Ｌ”を出力し、前記以外の条件で“Ｈ”を出力する。第２の比較器８３−２は、クロックＣＬＫの立ち上がりエッジ毎に、Ｄラッチ８２の出力信号と第２の除算器８４−２の出力信号とを比較し、
（Ｄラッチ８２の出力信号）＞（除算器８４−２の出力信号）
の時に、ＡＮＤ回路８５に“Ｌ”を出力し、前記以外の条件で“Ｈ”を出力する。

第１の除算器８４−１は、クロックＣＬＫの立ち上がりエッジ毎に、分周カウンタ８８の１０bit出力信号を１bit右シフト（除算）して最上位bitに０を入力する。言い換えれば、最下位bitを切り捨てて分周カウンタ８８の値を１／２にして第１の比較器８３−１に出力する。第２の除算器８４−２は、クロックＣＬＫの立ち上がりエッジ毎に、分周カウンタ８８の１０bit出力信号を２bit右シフト（除算）して最上位から２bitに０を入力する。言い換えれば、最下位２bitを切り捨てて分周カウンタ８８の値を１／４にして第２の比較器８３−２に出力する。

タイマ（分周器）８６は、１２８０Ｈサイクル（即ち、４７３６サイクル、１４２．０８μｓｅｃ）毎に１クロックのパルスを出力する。ここで言う１クロックとは、発振器７１から出力されるクロックＣＬＫからの入力クロックである。出力される１クロックの“Ｈ”の出力信号は、ＡＮＤ回路８５に入力される。

ＡＮＤ回路８５は、第１、第２の比較器８３−１，８３−２それぞれの出力信号とタイマ（分周器）８６の出力信号とのＡＮＤを取って分周比設定手段（例えば、６bitカウンタ）８７に出力する。ＡＮＤ回路８５において、第２の比較器８３−２の出力信号が“Ｈ”の場合にはタイマ（分周器）８６のパルスとＡＮＤが取られて、６bitカウンタ８７のカウントアップパルスupが出力され、第１の比較器８３−１の出力信号が“Ｈ”の場合にはタイマ（分周器）８６のパルスとＡＮＤが取られて、６bitカウンタ８７のカウントダウンパルスdownが出力される。第１の比較器８３−１と第２の比較器８３−２の出力信号は、前述した論理により常にどちらか片方のみ“Ｈ”又は両方“Ｌ”となる。

６bitカウンタ８７は、リセット信号RESETの“Ｌ”入力時に０にクリアされる。クロックＣＬＫの立ち上がりに同期してＡＮＤ回路８５から出力される比較器８３−２とタイマ（分周器）８６のＡＮＤ出力が“Ｈ”の場合に、６bitカウンタ８７を＋１カウントアップし、ＡＮＤ回路８５から出力される比較器８３−１とタイマ（分周器）８６のＡＮＤ出力が“Ｈ”の場合に、６bitカウンタ８７を−１カウントダウンする。６bitカウンタ８７のカウント値は、第３の比較器８３−３に出力される。更に、カウントアップ時の６bitカウンタ８７の値が１１１１１ｂから０００００ｂになる場合に、分周カウンタ８８に対してオーバフロー信号overの“Ｈ”を出力し、カウントダウン時の６bitカウンタ８７の値が０００００ｂから１１１１１ｂになる場合に、分周カウンタ８８に対してアンダフロー信号underの“Ｈ”を出力する。

分周カウンタ８８は、リセット信号RESETが“Ｌ”の時にカウンタ初期値レジスタ９５のに設定され、オーバフロー信号overの立ち上がりエッジでカウントアップし、アンダフロー信号underの立ち上がりエッジでカウントダウンする。カウントアップ時は、分周カウンタ８８の値とカウンタ上限値レジスタ９６の値とを比較して、値が等しくない場合のみカウントアップし、カウントダウン時は、分周カウンタ８８の値とカウンタ初期値レジスタ９５とを比較して、値が等しくない場合のみカウントダウンを行う。分周カウンタ８８の１０bit値は、第１の除算器８４−１、除算器８４−２、分周セレクタ９０、及び減算器８９に出力される。

カウンタ初期値レジスタ９５は、１０bitのレジスタであり、分周カウンタ８８に１０bitの信号を出力する。カウンタ上限値レジスタ９６は、１０bitのレジスタであり、分周カウンタ８８に１０bitの信号を出力する。この両レジスタ９５，９６は一定値を保持する。減算器８９は、分周カウンタ８８の１０bit出力信号から−１減算した値を分周セレクタ９０に出力する。分周セレクタ９０は、第３の比較器８３−３から出力される選択信号selectが“Ｌ”の時に、分周カウンタ８８の１０bit値を分周手段（例えば、分周器）９１に出力し、選択信号selectが“Ｈ”の時に、減算器８９の１０bitの値を分周器９１に出力する。

分周器９１は、クロックＣＬＫの立ち上がりでカウントアップする１０bitカウンタを内部に有し、分周セレクタ９０からの１０bit出力値、及び１０bit出力値を約３０％にした値、正確には１０bit出力値の１／４値、１／３２値、１／６４値の和、即ち分周セレクタ９０の１０bit出力信号をそれぞれ右シフト２bit、右シフト５bit、右シフト６bitした値との比較を行い、分周セレクタ９０の出力信号の３０％値と等しくなった時に、この分周器出力を“Ｌ”とし、分周セレクタ９０の出力信号と等しくなった時に、この分周器出力を“Ｈ”にすると同時に、内部のカウンタを０にクリアする。以上の動作によって、分周器９１はクロックＣＬＫを分周セレクタ出力値で分周した周波数で、約３０％のＯＮデューティのパルスを出力する。

本実施例１では、周波数３３．３３ＭＨｚのクロックＣＬＫを圧電トランス駆動周波数である約１１０〜１３０ＫＨｚに分周し、この分周比は２５６〜３０３程度の範囲となるので、正確にはデューティは２９．３〜３０．０％となる。この範囲のデューティ変動は、本実施例１の回路においては出力電圧変動に殆ど影響を及ぼさない。又、本実施例１においては、１サイクルで演算できる例として、前記シフト値の和で表わしたが、分周パルス周波数は１００ＫＨｚ台と動作周波数３３．３３ＭＨｚに対して十分低いので、正確に３０％となる演算を用いることも可能である。

出力セレクタ９３は、プリンタエンジン制御部５３から出力されるＯＮ／ＯＦＦ信号が“Ｈ”の時に、分周器９１の出力信号を選択し、ＯＮ／ＯＦＦ信号が“Ｌ”の時に、グランド電位の“Ｌ”を選択し、駆動パルスＳ７２として出力ポートＯＵＴ１に出力する。分周器９１は、リセット後、カウンタ初期値の分周比で常にパルスを出力するが、外部からのＯＮ／ＯＦＦ信号がＯＦＦの間は駆動パルスを出力しない。

数列発生手段（例えば、６bit数列発生器）９２は、出力セレクタ９３から出力される駆動パルスＳ７２の立ち上がりエッジで数列を第３の比較器８３−３に出力する。数列は、６４周期で各要素の出現頻度が等しいものである。第３の比較器８３−３は、６bit数列発生器９２の出力値と６bitカウンタ８７の出力値とを比較し、
（６bitカウンタ８７の出力値）＞（６bit数列発生器９２の出力値）
の時に、分周セレクタ９０に選択信号selectの“Ｌ”を出力し、それ以外の条件で、分周セレクタ９０に“Ｈ”を出力する。

立ち上がりエッジ検出器９４は、出力セレクタ９３から出力される駆動パルスＳ７２の立ち上がりエッジを検出すると、その立ち上がりエッジに１サイクル遅れて１クロックのパルスを出力する。この出力パルスは、アップカウンタ８１のリセット信号reset、Ｄラッチ８２のセット信号ｓｅｔとして出力される。

図７は、図６中の６bit数列発生器９２を示す構成図である。
６bit数列発生器９２は、内部にカウント手段（例えば、６bitカウンタ）９２ａを有している。６bitカウンタ９２ａは、クリア端子ＣＬＲに入力されるリセット信号RESETにより０にクリアされ、出力セレクタ９３から出力される駆動パルスＳ７２をＣＬＫ入力端子から入力してカウントし、このカウント値を出力端子ＱＯ〜Ｑ６に出力する。６bit数列発生器９２は、その各出力端子Ｑ０〜Ｑ６の出力信号におけるビット配列を上位下位の順序を逆にして、即ち上下入れ替えた数列bit５〜bit０を第３の比較器８３−３に出力する。

なお、図６の制御部７２は、ＡＳＩＣにより構成されているが、ＦＰＧＡやマイクロプロセッサのモジュール等として構成しても良い。

（画像形成装置の全体の動作）
図３及び図４において、画像形成装置１は、図示しない外部機器からホストインタフェース部５０を介してＰＤＬ（Page Description Language、ページ記述言語）等で記述された印刷データが入力されると、この印刷データは、コマンド／画像処理部５１によってビットマップデータ（画像データ）に変換され、ＬＥＤヘッドインタフェース部５２及びプリンタエンジン制御部５３へ送られる。プリンタエンジン制御部５３により、サーミスタ６５の検知値に応じて定着器１８内のヒータ５９が制御され、定着器１８内の熱定着ローラが所定の温度になり、印字動作が開始される。

給紙カセット１３にセットされた用紙１５は、ホッピングローラ１４で給紙される。以降説明する画像形成動作に同期したタイミングで、レジストローラ１６，１７によって用紙１５が転写ベルト８上に搬送される。各色の現像器２Ｋ，２Ｙ，２Ｍ，２Ｃにおいて、電子写真プロセスにより、各感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃにトナー像が形成される。この時、前記ビットマップデータに応じて各ＬＥＤヘッド３Ｋ，３Ｍ、３Ｙ，３Ｃが点灯される。各色の現像器２Ｋ，２Ｙ，２Ｍ，２Ｃによって現像されたトナー像は、電源装置７０から各転写ローラ５Ｋ，５Ｙ，５Ｍ，５Ｃに印加された高電圧のＤＣバイアスにより、転写ベルト８上を搬送される用紙１５に転写される。用紙１５に４色のトナー像が転写された後、定着器１８によって定着されて排紙される。

（電源装置の動作）
先ず、図１の電源装置７０における概略の動作を説明する。

カラー画像装置において転写は４出力となるが、４回路とも同じ構成となるので、本実施例１では、１出力の電源装置７０について動作を説明する。

プリンタエンジン制御部５３内に設けられた１０bitのＤＡＣ５３ａは、目標電圧Ｖ５３ａを電源装置７０内の出力電圧比較手段７８に出力し、電源装置７０から出力されるＤＣ高電圧を設定する。例えば、ＤＣ高電圧が５ＫＶなら目標電圧Ｖ５３ａは２．５Ｖである。即ち、１０bitのＤＡＣ５３ａなので１６進数に変換して３０７Ｈの値を設定して、ＤＡＣ５３ａから２．５Ｖの目標電圧Ｖ５３ａを出力電圧比較手段７８に出力する。この時、プリンタエンジン制御部５３は、出力ポートＯＵＴ２から制御部７２へ出力するＯＮ／ＯＦＦ信号をＯＦＦにすると共に、出力ポートＯＵＴ３から制御部７２へリセット信号RESETを出力して、制御部７２をリセットする。

制御部７２は、プリンタエンジン制御部５３からのＯＮ／ＯＦＦ信号に従って、発振器７１から出力されるクロックＣＬＫを分周した駆動パルスＳ７２を圧電トランス駆動回路７４に出力する。制御部５３は、出力電圧比較手段７８から入力される比較結果Ｓ７８の状態によって分周比を変化させる。圧電トランス駆動回路７４は、ＤＣ電源７３から供給されるＤＣ２４Ｖを、駆動パルスＳ７２によりスイッチングして駆動電圧を生成し、圧電トランス７５の１次側に与える。これにより、圧電トランス７５の１次側が駆動されて２次側からＡＣ高電圧が出力され、これが整流回路７６により整流されてＤＣ高電圧が転写ローラ５である負荷ＺＬへ供給される。

出力電圧変換手段７７は、整流回路７６から出力されたＤＣ高電圧を例えば１／２００１の電圧に変換し、出力電圧比較手段７８に与える。出力電圧比較手段７８は、ＤＡＣ５３ａからの目標電圧Ｖ５３ａと、出力電圧変換手段７７の出力電圧とを比較し、この比較結果Ｓ７８を制御部７２に与える。目標電圧Ｖ５３ａより出力電圧変換手段７７の出力電圧が低い場合には、制御部５３からＴＴＬレベルで“Ｈ”のＯＮ／ＯＦＦ信号が出力され、出力電圧変換手段７７の出力電圧が目標電圧Ｖ５３ａより高くなると、制御部５３から“Ｌ”のＯＮ／ＯＦＦ信号が出力される。

出力電圧変換手段７７の出力電圧がほぼ目標電圧Ｖ５３ａになった場合、出力電圧変換手段７７の出力電圧は、圧電トランス７５の２次側ＡＣ高電圧を整流回路７６により整流してもＡＣ成分であるリップルが残り、ＤＡＣ５３ａから出力される目標電圧Ｖ５３ａがほぼ安定したＤＣ電圧であるので、圧電トランス駆動回路７４に入力される駆動パルスＳ７２とほぼ同期した矩形波が出力電圧比較手段７８から出力される。

図８は、図２の電源装置７０における動作波形図である。
この図８を参照しつつ、図２の電源装置７０における詳細な動作を説明する。

プリンタエンジン制御部５３は、出力ポートＯＵＴ３から出力するリセット信号RESETを“Ｌ”にして、制御部５３における出力ポートＯＵＴ１の種々の設定をリセットする。このリセット信号は“Ｌ”trueの信号である。このリセット動作により、出力ポートＯＵＴ１出力の分周比等の値が初期値となる。

プリンタエンジン制御部内のＤＡＣ５３ａは、高圧出力の目標電圧値に対する指示電圧である目標電圧Ｖ５３ａを出力する。例えば、高圧出力が５ＫＶの場合には２．５Ｖを出力する。この場合、３．３Ｖ、１０bitのＤＡＣ５３ａであるので、内部の所定のレジスタに３０７Ｈを設定する。ＤＡＣ５３ａから目標電圧Ｖ５３ａを出力した後、リセット信号RESETを“Ｈ”に切り替える。制御部７２はリセットが解除されると、初期値にてクロック入力ポートCLK_INから入力されるクロックＣＬＫを初期値の分周比、ＯＮデューティ３０％で分周する。但し、プリンタエンジン制御部５３の出力ポートＯＵＴ２から出力されるＯＮ／ＯＦＦ信号が“Ｌ”の間は、出力ポートＯＵＴ１からは分周された駆動パルスＳ７２が出力されず、出力ポートＯＵＴｌの出力は“Ｌ”に保持される。

制御部５３のクロック入力ポートCLK_INには、抵抗７１ｂを介して発振器７１が接続されている。発振器７１は、電源７１ａから電源端子ＶＤＤとアウトプットイネーブル端子ＯＥにＤＣ３．３Ｖが供給され、電源没入直後から発振周波数３３．３３ＭＨｚ、周期３０ｎｓｅｃのクロックＣＬＫをＣＬＫ端子から出力する。

出力ポートＯＵＴ１が“Ｌ”に保持されている間は、圧電トランス駆動回路７４内のＮＭＯＳ７４ａはＯＦＦしているので、圧電トランス７５の１次側入力端子７５ａには、ＤＣ電源７３から供給されるＤＣ２４Ｖがそのまま印加される。この状態では、ＤＣ２４Ｖの電流値はほぼ０であり、圧電トランス７５も振動していないので、圧電トランス７５の２次側出力端子７５ｂも０Ｖであり、出力電圧変換手段７７内のオペアンプ７７ｄの出力電圧は“Ｌ”である。

出力電圧比較手段７８内のコンパレータ７８ａは、前記状態では「＋」入力端子に２．５Ｖ、「−」入力端子にはオペアンプ７７ｄの“Ｌ”が入力されている。そのため、オペアンプ７８ａの出力端子は、電源７８ｂでプルアップされたＤＣ３．３Ｖとなっており、制御部７２の入力ポートＩＮ１には“Ｈ”が入力される。

次に、プリンタエンジン制御部５３は、所定のタイミングで出力ポートＯＵＴ２から出力するＯＮ／ＯＦＦ信号を“Ｈ”にし、高電圧出力（以下単に「高圧出力」という。）をＯＮ状態にする。制御部７２は、ＯＮ／ＯＦＦ信号が入力される入力ポートＩＮ２が“Ｈ”になると、初期値にて分周した駆動パルスＳ７２を出力ポートＯＵＴ１から出力する。本実施例１では、例えば、初期値は２９０分周であり、１周期８．７μｓｅｃ、ＯＮデューティ２９％である。出力ポートＯＵＴ１から出力された駆動パルスＳ７２により、圧電トランス駆動回路７４内のＮＭＯＳ７４ａがスイッチングされ、インダクタ７４ｃとコンデンサ７４ｄ及び圧電トランス７５により、この圧電トランス７５の１次側入力端子７５ａには、図８に示すような数十Ｖの半波サイン波が印加される。

これにより、圧電トランス７５が振動して、２次側出力端子７５ｂから昇圧されたＡＣ高電圧が発生する。この場合、２９０分周、１１４．９４ＫＨｚの駆動周波数では数百Ｖの出力である。２次側出力端子７５ｂのＡＣ高電圧は、整流回路７６により整流されてＤＣ電圧になり、これが出力電圧変換手段７７内の２００ＭΩの抵抗７７ａ及び１００ＫΩの抵抗７７ｂにより分圧される。そして、オペアンプ７７ｄを通して出力電圧比較手段７８内におけるコンパレータ７８ａの「−」入力端子に入力された電圧は、ＤＡＣ５３ａから出力された目標電圧Ｖ５３ａの２．５Ｖより低い。そのため、コンパレータ７８ａの比較結果Ｓ７８は、ＤＣ３．３Ｖ電源７８ｂによりプルアップされた“Ｈ”となる。

図９−１〜図９−７は、制御部７２の分周動作における駆動パルスＳ７２の状態を示すタイミングチャートである。図１０は、図２の電源装置７０における高圧出力のオーバシュートとコンパレ一タ出力との関係を示す動作波形図である。

図９−１〜図９−４に示すように、制御部７２の動作により、この出力ポートＯＵＴ１からはＮ分周された駆動パルスＳ７２が６４回繰り返し出力される。この時点で、制御部７２の入力ポートＩＮ１は“Ｈ”入力であるので、制御部７２は、タイマ（分周器）８６から出力されるパルス毎に、６４個の駆動パルスＳ７２のうち１つずつ分周比を増加させる。タイマ（分周器）８６の周期は、１２８０Ｈ（即ち、１０進数で４７３６クロック周期の１４２．０８μｓｅｃ周期）である。分周比を変化させるタイミングは、６４個の駆動パルスＳ７２の区切りと同期を取る必要はなく、任意に設定可能である。図９−１〜図９−７に示すように、６４個の駆動パルスＳ７２に対して分周比設定値の小数部の値０／６４〜６３／６４に応じてＮ分周の駆動パルスＳ７２とＮ＋１分周の駆動パルスＳ７２を出力する。コンパレータ７８ａの比較結果Ｓ７８が“Ｈ”の間は、図示しない分周比の小数部４／６４〜１１／６４のタイムチャートにおいて、順次分周比の小数部を１つずつ増加させ、Ｎ＋１分周の駆動パルスＳ７２を１／６４，２／６４，・・・と増加させていく。分周比が６４個の駆動パルスＳ７２中の１個ずつ増えることにより、出力ポートＯＵＴ１から出力される駆動パルスＳ７２の平均周波数が下がっていく。分周比設定値は、整数部と小数部合せて６４個周期の駆動パルスＳ７２が出力されると、設定された周波数と周波数平均値が等しくなるが、例えば、図９−５に示される分周比の小数部３７／６４の時の平均周波数は６４パルスで、
｛２７×Ｎ＋３７×（Ｎ＋１）｝／６４＝Ｎ＋４０／６４＝Ｎ＋０．５７８１２５
となる。又、半分の３２パルスでは、
｛１３×Ｎ＋１９×（Ｎ＋１）｝／３２＝Ｎ＋１９／３２＝Ｎ＋０．５９３７５
となり、更に半分の１６パルスでは、
｛６×Ｎ＋１０×（Ｎ＋１）｝／１６＝Ｎ＋１０／１６＝Ｎ＋０．６２５
となり、同じ平均周波数となる。８パルスでは、
｛３×Ｎ＋５×（Ｎ＋１）｝／８＝Ｎ＋３／８＝Ｎ＋０．６２５
となる。

このように、６４パルスでどの設定値においても平均周波数となるが、それより短い期間に平均周波数に近似する。圧電トランス７５は、周期の異なる駆動電圧を混在させて駆動させると、与えた駆動電圧の平均周波数で振動するが、このように平均周波数が短い時間で平均値に近くなるように駆動させると、リップルの少ない出力電圧が得られる。

圧電トランス７５の駆動周波数を下げるに従い、整流回路７６から出力されるＤＣ高電圧は上昇し、その結果、オペアンプ７７ｄの出力電圧も上がっていく。圧電トランス７５から出力されるＡＣ高電圧は、出力ポートＯＵＴ１から出力される駆動パルスＳ７２の周波数変化より若干の時間遅れを伴って出力電圧が上昇するので、オペアンプ７７ｄの出力電圧は２．５Ｖを僅かに越える。その結果、コンパレータ７８ａの比較結果Ｓ７８は“Ｌ”となる。制御部７２は、入力ポートＩＮ１の入力が“Ｌ”に保持されると、今度は逆に分周比の小数部を１／６４ずつ減じていく。減じた時の動作は、図９−１〜図９−７に示すように、小数部の値に応じて平均周波数を上げる方向に設定値を変化させる。前述したオーバシュートを経てオペアンプ７７ｄの出力実効値は２．５Ｖとなり、図８に示すように、コンパレータ７８ａの比較結果Ｓ７８が矩形波となる。

図８の破線で示す出力電圧変換手段７７の出力電圧（即ち、オペアンプ７７ｄの出力電圧）は、圧電トランス７５のＡＣ出力成分がリップルとして残り、完全にフラットなＤＣ電圧とはならない。これに対し、ＤＡＣ５３ａから出力される目標電圧Ｖ５３ａは、図８の実線で示すＤＣ電圧となり、結果としてコンパレータ７８ａから出力される比較結果Ｓ７８（即ち、出力電圧比較手段７８の出力電圧）は矩形波となる。制御部７２は、この矩形波のデューティを出力ポートＯＵＴ１パルス周期毎にカウントし、デューティが２５％＜Ｄｕｔｙ＜５０％であれば、目標電圧Ｖ５３ａに到達したとして、分周比を固定し、デューティが５０％以上の場合は、高圧出力が上昇するように平均周波数が下がる方向に制御する。更に、デューティが２５％以下の場合には、高圧出力が下降するように平均周波数が上がる方向に制御する。図１０に示すように、前記オーバシュートは、駆動周波数を連続して変化させたことによって発生するもので、目標電圧Ｖ５３ａに到達すると安定した定電圧制御となる。

負荷ＺＬが変動して電源装置７０の高圧出力が変化した場合には、それによってコンパレータ７８ａから出力される比較結果Ｓ７８も“Ｈ”又は“Ｌ”となるので、前記同様、周波数を変化させて目標電圧Ｖ５３ａに追随するように制御される。

（電源装置内の制御部の動作）
図９−１〜図９−７を参照しつつ、電源装置７０内における図６及び図７に示す制御部７２の動作例を説明する。

先ず、入力ポートＩＮ３からリセット信号RESETが入力されて各カウンタ等が初期化される。分周カウンタ８８には、カウンタ初期値レジスタ９５の値が入力され、分周カウンタ８８が値２９０にセットされる。減算器８９によって分周セレクタ９０には、分周カウンタ８８の値２９０と減算器８９の値２８９が入力され、初期状態では後者の減算器８９の値２８９が分周器９１に入力される。分周器９１は、０〜２８９までクロックをカウントする毎にパルスを出力する。これにより、２９０分周パルスが分周器９１から出力セレクタ９３に出力される。出力セレクタ９３は、入力ポートＩＮ２から入力されるＯＮ／ＯＦＦ信号がＯＮである“Ｈ”となった場合に駆動パルスＳ７２を出力し、そうでない場合は出力“Ｌ”を保持する。

６bitカウンタ８７は、小数点以下の分周比を示すカウンタである。分周比は２９０分周から開始し、２９１分周となるまでの間、６４個のパルスの分周比を１／６４，２／６４，・・・，６３／６４と１つずつ変化させていく。初期値００００００ｂは、２９０分周のパルスが６４個あることを示し、１１１１１１ｂは、２９１分周のパルス６３個と２９０分周のパルスが１個あることを示す。図９−１〜図９−７に、各設定値に対する分周比が示されている。

図９−１〜図９−７でＮ分周となっているのが、この場合、２９０分周であり、Ｎ＋１分周となっているのが、この場合２９１分周である。６bitカウンタ８７の値が１１１１１１ｂからカウントアップして００００００ｂとなる場合は、最上位ビットの繰り上がりとしてオーバフローoverを出力し、分周カウンタ８８をカウントアップする。又、６bitカウンタ８７の値が００００００ｂからカウントダウンして１１１１１１ｂとなる場合は、アンダフローunderを出力し、分周カウンタ８８をカウントダウンする。この時、分周カウンタ８８がカウントアップする場合、カウンタ上限値レジスタ９６のレジスタ値と比較し、上限値と等しい場合はカウントアップしない。これに対してカウントダウンする場合に、カウンタ初期値と等しい場合にはカウントダウンしない。

上限値は、本実施例１では３０１とし、その結果、３０１分周パルス１個と３０２分周パルス６３個の組合せから、１１０．３８ＫＨｚが最低平均駆動周波数となる。上限値と等しい場合、６bitカウンタ８７は、１１１１１１ｂから００００００ｂに変化し、分周カウンタ８８の値が変化しないので、３０１分周のパルス６４個になり、平均駆動周波数が１１０．３８ＫＨｚから１１０．７４ＫＨｚに上がる。駆動平均周波数の変化がこの場合、０．３６ＫＨｚの変化となるが、制御範囲を越えて周波数が変化しようとする場合のみであるので、問題はない。

なお、本実施例１では、６bitカウンタ８７が１１１１１１ｂから００００００ｂに変化し、且つ、分周カウンタ８８の値が固定となっているが、６bitカウンタ８７のカウントアップも停止する回路構成としても構わない。

本実施例１の負荷ＺＬである転写ローラ５に供給される転写バイアスは、電圧１〜５ＫＶの範囲を想定しており、開始分周比２９０分周１１４．９ＫＨｚでは、負荷ＺＬによらず高圧出力が１ＫＶ未満であるので、下限値となって６bitカウンタ８７が０００００ｂから１１１１１ｂに変化し、且つ、分周カウンタ８８の値が２９０のまま変化せず、周波数が２９０分周３２個の１１４．９４ＫＨｚから２９０分周１個＋２９１分周６３個の１１４．５５ＫＨｚに下がっても問題はない。なお、６bitカウンタ８７のカウントダウンを停止する回路構成としても構わない。

分周器９１は、分周セレクタ９０により、分周カウンタ８８に設定された値及びその値から−１減算された値の分周比のパルスを交互に出力する。交互に出力する割合は、６bit数列発生器９２において、分周器９１から出力セレクタ９３を経由して出力されるパルスを６４個毎にカウントした値のビット配列を、図７に示すように並べ替えて、数列ｂｉｔ５〜ｂｉｔ０を出力し、比較器８３−３により６ｂｉｔカウンタ８７のカウント値と比較して切り替える。切り替えることにより、前記図９−１〜図９−７に示された分周比にて駆動パルスＳ７２が出力される。

分周時は、分周カウンタ８８の値を下記演算により約３０％のカウント値を求め、ＯＮデューティを３０％とした駆動パルスＳ７２を出力する。
（分周カウンタ値／４）＋（分周カウンタ値／３２）＋（分周カウンタ値／６４）
６bit数列発生器９２の値は、比較器８３−３に入力され、６bit数列発生器９２の値と６bitカウンタ８７の値とが比較され、
６bitカウンタ８７の値＞６bit数列発生器９２の値
となった時に、比較器８３−３から分周セレクタ９０に対して選択信号selectの“Ｌ”が出力され、そうでない場合に、分周セレクタ９０に対して選択信号selectの“Ｈ”が出力される。分周セレクタ９０は、比較器８３−３からの選択信号selectが“Ｌ”の場合は、分周カウンタ８８の値を選択して分周器９１に出力し、“Ｈ”の場合は、減算器８９の値を選択して分周器９１に出力する。

立ち上がりエッジ検出器９４は、分周器９１から出力セレクタ９３を経由して出力される駆動パルスＳ７２の立ち上がりエッジを検出すると、クロックＣＬＫに同期した１クロックのパルスを出力する。言い換えれば、分周器９１に同期した同じ周波数でＯＮデューティ１サイクルのパルスを１サイクル遅延して出力する。このパルスは、分周器９１から出力されるパルス毎に、アップカウンタ８１がカウントを行うためのリセット信号resetとなり、このリセット信号resetによりアップカウンタ８１がリセットされ、０にクリアされる時に、直前の値をＤラッチ８２に保持させるためのセット信号ｓｅｔとなる。

タイマ（分周器）８６は、クロックＣＬＫのパルスをカウントし、所定のタイミング（例えば、１４２．０８μｓｅｃ）でＯＮデューティ１サイクルのパルスを出力する。前記１４２．０８μｓｅｃは、周波数を変化させる制御周期であり、本実施例１に記載された値に限らない。タイマ（分周器）８６から出力されるパルスは、ＡＮＤ回路８５に入力され、図２のコンパレータ７８ａから出力される比較結果Ｓ７８の信号状態によって、平均周波数を変化させるための６bitカウンタ８７のカウントアップ／ダウンを行う信号となる。

なお、平均周波数は、６４パルス毎に目標電圧Ｖ５３ａの値と完全に等しくなるように設定されているが、６４パルス未満でも、近似した周波数となっているので、６４パルスの周期より短い周期であっても良いし、６４パルスの整数倍ではない６４パルス以上の長い周期であっても良い。

共振周波数近傍では、駆動周波数変化０．１ＫＨｚ当たり出力電圧変化が５００Ｖ程度と大きい図２の圧電トランス７５の場合に、平均周波数変化ステップを前記のように細かく設定できるようにする必要があった。又、平均周波数が収束するまでの時間もなるべく短くした方が、ＤＣ高圧出力のリップルが少なくなる。

アップカウンタ８１、Ｄラッチ８２、比較器８３−１，８３−２、除算器８４−１，８４−２及びＡＮＤ回路８５により、分周器９１から出力されるパルス周期で、図２のコンパレータ７８ａから出力される比較結果Ｓ７８のデューティが２５〜５０％か、５０％以上か、あるいは２５％以下かの３状態によって、平均周波数を制御するための６bitカウンタ８７のカウントアップ信号up／カウントダウン信号downを出力している。ＡＮＤ回路８５には３２回、３状態の結果が出力されるが、ＡＮＤ回路８５はそのうちの１回を立ち上がりエッジ検出器９４のクロックに同期して出力する。

なお、本実施例１では、１４２．０８μｓｅｃ周期のうち１パルスの期間のみの結果を使用しているが、前記期間の複数パルスから得た結果の平均から前記３種、カウントアップ、カウントダウン、保持の３信号状態を選択する回路構成にしても構わない。本実施例１では、カウントアップ、カウントダウン、保持の３信号状態であるが、カウントアップ、カウントダウンの２信号状態でも構わない。又、本実施例１では、説明のために小数部６bitの分解能で説明したが、この値に限らない。１０bitにして１０２４パルス周期としても良い。分解能を１０bitとした場合に、前記小数部設定周期１４２．０８μｓｅｃは出力電圧分解能が細かくなるため、短い周期とできる。

アップカウンタ８１は、１０bitのカウンタであり、クロックＣＬＫのパルスをカウントする。この時、図２のコンパレータ７８ａから出力される比較結果Ｓ７８が“Ｈ”の時はカウントアップし、その比較結果Ｓ７８が“Ｌ”の場合には値を保持する（カウントアップしない）。このアップカウンタ８１は、立ち上がりエッジ検出器９４から出力されるパルス（即ち、リセット信号reset）によりリセットされる。

Ｄラッチ８２は、立ち上がりエッジ検出器９４から出力されるパルスの立ち上がりエッジでアップカウンタ８１の値をラッチする。この動作で、出力セレクタ９３により分周器９１の出力信号が選択されている時は、常に分周器９１の１パルス周期間のコンパレ一タ比較結果Ｓ７８の“Ｈ”期間、サイクル数をＤラッチ８２に保持することとなる。

第１の除算器８４−１は、分周カウンタ８８の１０bit値を１bit右シフトした値９bitに対して、最上位bitに０を付加して分周カウンタ８８の１／２値を保持する。１／２除算時は、分周カウンタ８８の１０bit値の最下位bitが切り捨てられる。第２の除算器８４−２は、分周カウンタ８８の１０bit値を２bit右シフトした値８bitに対して、最上位２bitに０を付加して分周カウンタ８８の１／４値を保持する。１／４除算時は、分周カウンタ８８の１０bit値の最下位２bitが切り捨てられる。

第１の比較器８３−１は、Ｄラッチ８２の値と第１の除算器８４−１との値を比較する。比較した結果が、
（Ｄラッチ８２の値）＜（除算器８４−１の値）
の場合には、“Ｌ”をＡＮＤ回路８５に出力し、そうでない場合は、ＡＮＤ回路８５に“Ｈ”を出力する。言い換えれば、除算器８４−１の分周器９１から出力されるパルス周期の５０％以上、コンパレータ比較結果Ｓ７８が“Ｈ”の場合に、ＡＮＤ回路８５に“Ｈ”を出力する。ＡＮＤ回路８５に、立ち上がりエッジ検出器９４から立ち上がりパルスが入力される時に、この信号が“Ｈ”となっていると、６bitカウンタ８７をカウントダウンする信号downが出力される。コンパレータ比較結果Ｓ７８は、高圧出力が目標電圧Ｖ５３ａより低い間は“Ｈ”となるので、目標電圧Ｖ５３ａに到達するまでは６bitカウンタ８７のカウント値を減算し、分周器９１から出力されるパルスの平均周波数を下げる方向に制御される。コンパレータ比較結果Ｓ７８の“Ｈ”期間が分周器９１の出力パルス幅の５０％より短くなると、６bitカウンタ８７へのカウントダウン信号downは“Ｌ”となってカウントダウンは行われなくなる。

第２の比較器８３−２は、Ｄラッチ８２の値と第２の除算器８４−２の値とを比較する。比較した結果が、
（Ｄラッチ８２の値）＞（除算器８４−２の値）
の場合には、“Ｌ”をＡＮＤ回路８５に出力し、そうでない場合は、ＡＮＤ回路８５に“Ｈ”を出力する。言い換えれば、除算器８４−２の分周器９１から出力されるパルス周期の２５％以下、コンパレータ比較結果Ｓ７８が“Ｌ”の場合に、ＡＮＤ回路８５に“Ｈ”を出力する。ＡＮＤ回路８５に、立ち上がりエッジ検出器９４から立ち上がりパルスが入力される時に、この信号が“Ｈ”となっていると、６bitカウンタ８７をカウントアップする信号upが出力される。コンパレータ比較結果Ｓ７８は、高圧出力が目標電圧Ｖ５３ａより高い間は“Ｌ”となるので、目標電圧Ｖ５３ａに到達するまでは６bitカウンタ８７のカウント値を加算し、分周器９１から出力されるパルスの平均周波数を上げる方向に制御される。コンパレータ比較結果Ｓ７８の“Ｈ”期間が分周器９１の出力パルス幅の２５％より長くなると、６bitカウンタ８７へのカウントアップ信号upは“Ｌ”となってカウントダウンが行われなくなる。

以上、２つの比較器８３−１，８３−２の出力信号により、６bitカウンタ８７のカウント値はアップ／ダウンする。コンパレータ比較結果Ｓ７８の分周器９１のパルスに対する“Ｈ”デューティが２５〜５０％となった場合には、６bitカウンタ８７の値を保持して平均周波数が固定される。

図８に、コンパレータ比較結果Ｓ７８が目標電圧Ｖ５３ａになった時の波形が示されている。目標電圧設定手段であるＤＡＣ５３ａから出力される実線の目標電圧Ｖ５３ａと、出力電圧変換手段７７から出力される破線の電圧とを、コンパレータ７８ａで比較した結果、この比較結果Ｓ７８の矩形波が出力される。このデューティが２５〜５０％となるまで、平均周波数を上下させて出力電圧を制御する。

なお、本実施例１では、比較結果Ｓ７８を示す矩形波のデューティを２５〜５０％としたが、この値に限るものではない。回路を簡易なものとして前記の値としたが、コンパレータ比較結果Ｓ７８が、圧電トランス駆動回路７４に入力されるスイッチング手段であるＮＭＯＳ７４ａに印加されるパルス周期内で“Ｈ”と“Ｌ”の期間をそれぞれ有していれば良く、出力電圧変換手段７７から出力される電圧の実効値とＤＡＣ５３ａの出力電圧が完全に等しくなる必要はない。本発明の目的は、目標電圧設定手段であるＤＡＣ５３ａから出力される電圧値によって安定した定電圧制御を行うことであり、目標電圧設定手段であるＤＡＣ５３ａの１０bit値と高圧出力の関係とは、実験等により算出した式、あるいはテーブル等を用いても良い。

図１０に、高圧出力と周波数制御の関係の動作波形図が示されている。制御部７２の入力ポートＩＮ２に入力されるＯＮ／ＯＦＦ信号を“Ｈ”にすると、出力セレクタ９３から駆動パルスＳ７２が出力され、高圧出力が立ち上がる。コンパレータ比較結果Ｓ７８が“Ｈ”の間は、平均周波数を約６Ｈｚずつ下げていく。高圧出力が目標電圧Ｖ５３ａに到達すると、コンパレータ比較結果Ｓ７８が“Ｌ”となり、今度は平均周波数を約６Ｈｚずつ上げていく。目標電圧Ｖ５３ａになると、コンパレータ比較結果Ｓ７８が矩形波となり、周波数が固定されて定電圧が出力される。この状態で図２の負荷変動や圧電トランス７５の状態によって高圧出力が上下しても、コンパレータ比較結果Ｓ７８が変化するので、直ちに所定電圧になるよう平均周波数が制御される。

図２のプリンタエンジン制御部５３は、所定のタイミングでＯＮ／ＯＦＦ信号を“Ｌ”にすることにより、高圧出力をＯＦＦする。次のＯＮ／ＯＦＦ信号を“Ｈ”にするまでの間に、リセット信号RESETを“Ｌ”にして制御部７２内のカウンタ等を再度初期化する。

（実施例１の他の変形例）
本実施例１では、前述した変形例の他に、更に、以下の（ａ）〜（ｋ）のような変形例を採用することも可能である。

（ａ） 本実施例１では、リセット信号RESETとＯＮ／ＯＦＦ信号を設けているが、ＯＮ／ＯＦＦ信号の“Ｌ”時をリセット信号RESETとしても良い。

（ｂ） 発振器７１から供給されるクロックＣＬＫの周波数は３３．３３ＭＨｚとしたが、他の周波数であっても構わない。分周比を変化させるパルスを６bit、即ち６４個の組としたが、本実施例１の６bitより大きな値（例えば、７bit，８bit，９bit，１０bit等）あるいは小さな値（例えば、５bit，４bit等）でも良い。

（ｃ） 平均周波数を変化させる周期を１４２．０８μｓｅｃ周期としているが、周波数分解能のbit数、クロックＣＬＫの周波数、回路等の条件によって任意の値に設定可能である。

（ｄ） 共振周波数約１１０ＫＨｚ、駆動周波数範囲１１０〜１３０ＫＨｚの圧電トランス７５を用いたが、それよりサイズの小さい駆動周波数が高い圧電トランスを使用しても良いし、サイズの大きな駆動周波数の低い圧電トランスを用いても良い。

（ｅ） 本実施例１では、駆動周波数の上下限を設定するカウンタ値を固定値として制御部７２内に持たせているが、プリンタエンジン制御部５３から送信して設定するようにしても良い。又、固定値ではなく、個々の圧電トランス７５の特性を測定して不揮発性メモリ等にリミット値を記憶させて利用しても良い。

（ｆ） 本実施例１では、圧電トランス駆動開始周波数を固定値として制御部７２内に持たせているが、目標電圧Ｖ５３ａを設定するＤＡＣ設定値に応じて可変とし、プリンタエンジン制御部５３から制御部７２へ送信させても良い。

（ｇ） 圧電トランス７５を駆動する制御部７２を電源装置７０内に設けているが、プリンタエンジン制御部５３のＬＳＩ等内に組み込むことも可能である。

（ｈ） 転写用電源装置１回路として説明したが、同じ回路を並置することにより、複数チャンネルの制御をすることは容易である。カラー画像形成装置では通常４チャンネルの転写高圧チャンネルを有するが、本実施例１の構成においては、高圧出力ＯＮ／ＯＦＦ時のみプリンタエンジン制御部５３からの信号を切り替えるのみで，プリンタエンジン制御部５３に通常使用されるマイクロプロセッサ又はＬＳＩ等に特殊な物を必要としない。更に、転写以外の帯電バイアスや現像バイアスといった高圧出力全てを圧電トランス７５による回路で構成した場合でも、各回路の部品定数等をそれぞれに最適なものを選択すれば、容易に１０〜２０チャンネル程度の構成にすることも可能である。

（ｉ） 出力可変の転写用電源装置７０を構成するために、目標電圧指示手段としてＤＡＣ５３ａを用いて説明したが、出力可変の必要がない高圧出力に使用する場合には、ツェナーダイオードや、抵抗分圧による定電圧回路等を目標電圧指示手段としてコンパレータ７８ａに入力する構成にしても良い。

（ｊ） 本実施例１では、正バイアスの電源装置７０について説明したが、負バイアスの電源装置でも、出力電圧変換手段７７においてオペアンプ７７ｄの反転増幅回路等を用いることにより、容易に実現可能である。

（ｋ） 図７の６bit数列発生器９２を内部の６bitカウンタ９２ａの上位下位ビットを逆に並べ替えて構成しているが、カウンタ９２ａの最上位ビットを数列発生器９２ａの最下位ビットに配置する際に、例えば、カウンタ９２ａのbit５（最上位）→bit０、bit４→bit１、bit３→bit２、bit２→bit３、bitｌ→bit４、bit０→bit５としているものを、bit５→bit１、bit４→bit０、bit３→bit２、bit２→bit３、bitｌ→bit４、bit０→bit５のように、数列の低位のビットを入れ替えても良く、これにより、実施例１とほぼ同様の動作が可能になる。

（実施例１の効果）
本実施例１によれば、次の（１）〜（４）のような効果がある。

（１） カウンタ９２ａの出力を反転させた数列発生器９２により、周期の異なる駆動パルスＳ７２を平均的に分散させるようにしたので、数十ＭＨｚと低い周波数のクロックＣＬＫの分周でも、数Ｈｚの平均周波数分解能の駆動パルスＳ７２が得られ、制御性の良い安定した高圧出力を得ることができる。

（２） 圧電トランス７５の２次側出力端子７５ｂにおける整流出力の分圧出力と、目標電圧指示手段によるＤＡＣ出力をコンパレータ７８ａに入力し、このコンパレータ出力が矩形波となるように制御している。そのため、低い高圧出力から圧電トランス７５の共振周波数に近い高い高圧出力まで、安定した定電圧制御が可能となる。しかも、広い出力範囲を得ることができるので、環境によらず、安定した出力が可能となり、更に濃度段差や横筋のない安定した画像を得ることができる。

（３） 駆動パルスＳ７２、及びコンパレータ比較結果Ｓ７８共にデジタル信号としているので、ＬＳＩ等の集積化した回路により実現可能となり、部品点数を大幅に削減できる。更に、圧電トランス７５の共振周波数以下に駆動周波数が変化しないようにカウンタ初期値レジスタ９５及びカウンタ上限値レジスタ９６の分周比リミッタを設けたので、瞬間的な負荷変動等によって駆動周波数が、圧電トランス７５の共振周波数より低い周波数に制御されることによって、高圧出力が低い電圧に制御されてしまうという問題もなくなる。

（４） 駆動パルスＳ７２の発生及び周波数制御を、ＣＰＵのプログラムコード等を用いずに実現したので、多チャンネル化しても、安定した定電圧制御が可能となる。更に、分周比の異なる駆動パルスＳ７２を数列発生器９２により混合するようにしたので、位相同期回路（ＰＬＬ）等の逓倍回路を使うよりも、平均周波数分解能を容易に高くすることが可能となる。

本発明の実施例２では、実施例１における図３の画像形成装置１及び図４の制御回路の構成と同様であり、実施例１における図２の電源装置７０と構成が異なるので、以下、本実施例２の電源装置について説明する。

（電源装置の構成）
図１１は、本発明の実施例２における電源装置の概略の構成を示すブロック図であり、実施例１の電源装置を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２の電源装置７０Ａは、実施例１と同様に、各色の１回路のみが示されており、実施例１の制御部７２及び出力電圧比較手段７８とは異なる構成の制御部７２Ａ及び比較手段（例えば、出力電圧比較手段）７８Ａが設けられ、更に、第２の目標電圧設定手段（例えば、電圧変換手段）７９が追加されている。その他の構成は、実施例１と同様である。

本実施例２の制御部７２Ａは、発振器７１から供給されるクロックＣＬＫに同期して動作し、プリンタエンジン制御部５３により制御されて駆動パルスＳ７２Ａを出力する回路であり、実施例１と同様のクロック入力ポートCLK_IN、入力ポートＩＮ２、リセット入力ポートＩＮ３、及び駆動パルスＳ７２Ａを出力する出力ポートＯＵＴ１と、実施例１の１チャンネルの入力ポートＩＮ１とは異なり、２チャンネルの比較結果Ｓ７８−１，Ｓ７８−２を入力する入力ポートＩＮ１−１，ＩＮ１−２とを有している。この制御部７２Ａは、実施例１と同様に、ＡＳＩＣ、ＣＰＵを内蔵したマイクロプロセッサ、あるいはＦＰＧＡ等により構成されている。出力電圧比較手段７８Ａは、２チャンネル構成であり、出力電圧変換手段７７の出力電圧と、プリンタエンジン制御部５３内の第１の目標電圧設定手段（例えば、ＤＡＣ）５３ａから出力された目標電圧Ｖ５３ａ及び電圧変換手段７９の出力電圧とを比較して、この２チャンネルの比較結果Ｓ７８−１，Ｓ７８−２を制御部７２Ａの入力ポートＩＮ１−１，ＩＮ１−２へ入力するものである。

図１２は、図１１の電源装置７０Ａにおける詳細な構成例を示す回路図であり、実施例１を示す図２中の要素と共通の要素には共通の符号が付されている。

出力電圧比較手段７８Ａは、２チャンネルのコンパレータ７８ａ−１，７８ａ−２と、ＤＣ３．３Ｖの電源７８ｂと、２つのプルアップ抵抗７８ｃ−１，７８ｃ−２とを有している。一方のコンパレータ７８ａ−１は、出力電圧変換手段７７の出力電圧が入力される「−」入力端子と、ＤＡＣ５３ａから出力された目標電圧Ｖ５３ａを入力する「＋」入力端子とを有し、この出力端子が、プルアップ抵抗７８ｃ−１を介してＤＣ３．３Ｖの電源７８ｂに接続されると共に、制御部７２Ａの入力ポートＩＮ１−１に接続されている。他方のコンパレータ７８ａ−２は、出力電圧変換手段７７の出力電圧が入力される「−」入力端子と、電圧変換手段７９の出力電圧を入力する「＋」入力端子とを有し、この出力端子が、プルアップ抵抗７８ｃ−２を介してＤＣ３．３Ｖの電源７８ｂに接続されると共に、制御部７２Ａの入力ポートＩＮ１−２に接続されている。

電圧変換手段７９は、定電圧回路（例えば、ＤＡＣ５３ａから出力された目標電圧Ｖ５３ａを分圧する２つの分圧抵抗７９ａ，７９ｂ）により構成されている。２つの分圧抵抗７９ａ，７９ｂは、ＤＡＣ５３ａの出力端子とグランドとの間に直列に接続されている。他方の分圧抵抗７９ｂは、一方の分圧抵抗７９ａの２倍の抵抗値を有している。ＤＡＣ５３ａから出力された目標電圧Ｖ５３ａは、２つの分圧抵抗７９ａ，７９ｂにより２／３のレベルの電圧値に分圧され、コンパレータ７８ａ−２の「＋」入力端子に入力される構成になっている。

その他の構成は、実施例１と同様である。

（電源装置内の制御部の構成）
図１３は、図１２中の制御部７２Ａを示す構成図であり、実施例１の制御部７２を示す図６中の要素と共通の要素には共通の符号が付されている。

本実施例２の制御部７２Ａでは、実施例１の６bitカウンタ８７、第３の比較器８３−３、及び６bit数列発生器９２に代えて、分周比設定手段（例えば、１０bitカウンタ）８７Ａ、第３の比較器８３−３Ａ、及び数列発生手段（例えば、１０bit数列発生器）９２Ａが設けられ、更に、論理和（以下「ＯＲ」という。）回路９５が追加されている。入力ポートＩＮ１−１は、比較結果Ｓ７８−１を入力してアップカウンタ８１に供給するポートである。入力ポートＩＮ１−２は、比較結果Ｓ７８−２を入力してＯＲ回路９５及びタイマ（分周器）８６に供給するポートである。ＯＲ回路９５は、比較結果Ｓ７８−２と第２の比較器８３−２の比較結果とのいずれかが“Ｈ”の場合に“Ｈ”をＡＮＤ回路８５に出力する回路である。

タイマ（分周器）８６は、比較結果Ｓ７８−２が“Ｈ”の間は、１クロック長のパルスを６サイクル、１８０ｎｓｅｃ毎にＡＮＤ回路８５に出力し、比較結果Ｓ７８−２が“Ｌ”の場合は、２４００サイクル、７２μｓｅｃ毎にＡＮＤ回路８５に１クロック長のパルスを出力する構成になっている。カウンタ初期値レジスタ９５には例えば値２５６が設定される。上限値を設定するカウンタ上限値レジスタ９６は、例えば実施例１と同じ値３０１が設定される。

その他の構成は、実施例１と同様である。

（実施例２の動作）
本実施例２では、図３の画像形成装置１及び図４の制御回路の動作が実施例１と同様である。以下、実施例１と異なる部分の動作を説明する。

図１１中の制御部７２Ａは、実施例１における図１中の制御部７２に対して、入力ポートＩＮ１−２が１個増えている。出力電圧比較手段７８Ａは、出力電圧変換手段７７の出力電圧と、プリンタエンジン制御部５３内のＤＡＣ５３ａから出力される目標電圧Ｖ５３ａ及びこの目標電圧Ｖ５３ａを電圧変換手段７９により２／３に分圧した電圧とを比較し、出力電圧変換手段７７の出力電圧と目標電圧Ｖ５３ａとの比較結果Ｓ７８−１を制御部７２Ａの入力ポートＩＮ１−１に入力に、出力電圧変換手段７７の出力電圧と目標電圧Ｖ５３ａを２／３に分圧した電圧との比較結果Ｓ７８−２を入力ポートＩＮ１−２に入力する。

制御部７２Ａの入力ポートＩＮｌ−１に入力された比較結果Ｓ７８−１は、実施例１と同様に、定電圧制御するための信号として利用される。入力ポートＩＮ１−２に入力された比較結果Ｓ７８−２は、比較結果Ｓ７８−１が目標電圧Ｖ５３ａに到達して“Ｌ”に切り替わるより前に、目標電圧Ｖ５３ａの２／３の電圧に到達する時に“Ｌ”に切り替わる。制御部７２Ａは、入力された比較結果Ｓ７８−２が“Ｈ”の期間、出力ノードＯＵＴｌから出力される駆動パルスＳ７２Ａの平均周波数を変化させる周期を短い期間とすることにより、目標電圧Ｖ５３ａに必要な周波数になるまでの時間を実施例１より早くし、これに伴い駆動開始周波数を１３０．２１ＫＨｚと高くすることにより、低い高圧出力も可能になっている。

プリンタエンジン制御部５３は、プレバイアスである６００Ｖに相当するＤＡＣ値０．３０Ｖ、３．３Ｖ１０bitＤＡＣ５３ａを有し、このＤＡＣ５３ａに０５ＤＨを設定する。次に、プリンタエンジン制御部５３は、出力ポートＯＵＴ３から出力するリセット信号ＲＦＳＥＴを“Ｌ”にして、制御部７２Ａ内のレジスタ等を実施例１と同様に初期化する。

プリンタエンジン制御部５３は、印字動作に入り、各感光体ドラム３２（＝３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃ）、及び転写ベルト駆動ローラ６の駆動を始めた後、出力ポートＯＵＴ２から出力するＯＮ／ＯＦＦ信号を“Ｈ”にして転写出力をＯＮにする。転写バイアス５ＫＶに対応する２．５Ｖ、３．３Ｖ１０bitＤＡＣ５３ａであるので、制御部７２Ａによりプレバイアス６００Ｖが印加された後、用紙１５が搬送される所定のタイミングにて、実施例１同様、ＤＡＣ５３ａから出力される目標電圧Ｖ５３ａの値を３０７Ｈに設定する。制御部７２Ａは、前記ＤＡＣ設定値による２．５Ｖと、コンパレータ７８ａ−１，７８ａ−２の比較結果Ｓ７８−１，Ｓ７８−２が入力される入力ポートＩＮｌ−１，ＩＮ１−２の値とに応じて、出力ポートＯＵＴｌから出力する駆動パルスＳ７２Ａの平均周波数を制御して、転写バイアス５ＫＶを出力する。用紙検出センサ４０にて検出された用紙後端となる所定のタイミングでＯＮ／ＯＦＦ信号を“Ｌ”にし、制御部７２Ａから出力される駆動パルスＳ７２Ａを停止して高圧バイアス印加を終了する。

次に、図１３に示す制御部７２Ａの動作を詳細に説明する。
プレバイアスとしてＤＡＣ５３ａから目標電圧Ｖ５３ａの０．３Ｖが出力され、図１２に示されるコンパレータ７８ａ−１の「＋」入力端子には０．３Ｖが入力され、コンパレータ７８ａ−２の「＋」入力端子には分圧された０．２Ｖが入力される。入力ポートＩＮ３に入力されるリセット信号RESETを予め“Ｌ”にすることにより、内部のレジスタは実施例１と同様に初期化され、カウンタ初期値レジスタ９５に設定されている値２５６が分周カウンタ８８に設定される。

入力ポートＩＮ２に入力されるＯＮ／ＯＦＦ信号が、プリンタエンジン制御部５３により所定のタイミングで“Ｈ”に切り替えられると、圧電トランス７５が駆動される。駆動開始時は、駆動周波数１３０．２１ＫＨｚで、高圧出力は１００Ｖに満たないので、コンパレータ７８ａ−１から出力される比較結果Ｓ７８−１及びコンパレータ７８ａ−２から出力される比較結果Ｓ７８−２が共に“Ｈ”となる。その結果、ＯＲ回路９５の出力信号は“Ｈ”となり、ＡＮＤ回路８５に入力されるタイマ（分周器）８６へのコンパレータ７８ａ−２の比較結果Ｓ７８−２が“Ｈ”であることも併せて、１０bitカウンタ８７Ａのカウント値が１８０ｎｓｅｃ毎にカウントアップされ、実施例１と同様に、分周器９１の出力パルスの平均周波数が下がっていく。

駆動平均周波数が下がることにより、高圧出力は上昇する。高圧出力が４００Ｖを越えると、コンパレータ７８ａ−２の比較結果Ｓ７８−２が“Ｌ”になる。タイマ（分周器）８６の入力は“Ｌ”となり、ＡＮＤ回路８５に入力されるパルスの周期が７２μｓｅｃに切り替わり、第１の比較器８３−１と第２の比較器８３−２の出力状態に応じて、以降は実施例１と同様に、１０bitカウンタ８７Ａのカウント値が変更され、高圧出力が６００Ｖに定電圧制御される。

次に、所定のタイミングで、ＤＡＣ５３ａから出力される目標電圧Ｖ５３ａの値が２．５Ｖに変更され、目標高圧出力が５ＫＶに設定される。その結果、コンパレータ７８ａ−２の比較結果Ｓ７８−２が再度“Ｈ”となり、１０bitカウンタ８７Ａのカウントアップ周期が前記同様に１８０ｎｓｅｃ周期となる。高圧出力が３．３３４ＫＶとなると、再度、コンパレータ７８ａ−２の比較結果Ｓ７８−２が“Ｌ”となり、前記同様に１０bitカウンタ８７Ａのカウントアップ周期が７２μｓｅｃに切り替えられ、以降、実施例１と同様に５ＫＶに定電圧制御される。

高圧出力は、ＯＮ／ＯＦＦ信号が所定のタイミングで“Ｌ”に切り替えられることにより、ＯＦＦする。図５には、実施例１と同様に、本実施例２の圧電トランス駆動回路７４での高圧出力の周波数特性が模式的に示されている。

図５において、共振周波数ｆｘで高圧出力は極大値ＨＶ２を取り、周波数ｆｙで極小値となるが、そこから周波数をｆｚに上げると、高圧出力が１ＫＶ以上となってしまう。この周波数ｆｚは、スプリアス周波数と呼ばれる。従来のＶＣＯを使用した回路では、発振開始周波数がこのスプリアス周波数ｆｚより高くなってしまうために、図５に示すスプリアス電圧ＨＶｌより低い高圧出力に制御するのが困難であった。例えば、前記スプリアス電圧ＨＶｌより低い目標電圧にてプレバイアスを印加した場合に、周波数ｆｚより高い周波数に制御される。そこからスプリアス電圧ＨＶｌより高い転写電圧に切り替える際に、周波数ｆｚを越えて低い周波数に制御されると、一旦高圧出力が数百Ｖ低下した後、目標電圧Ｖ５３ａに到達する。高圧出力の低下と立ち上がり時間の双方に問題が発生する。これに対し、本実施例２においては、デジタル回路により開始周波数は任意に設定可能となるので、このような問題を回避可能である。

（実施例２の変形例）
本実施例２では、実施例１とほぼ同様の変形例の他に、更に、以下の（ａ）〜（ｅ）のような変形例を採用することも可能である。

（ａ） ２チャンネルのコンパレータ７８ａ−１，７８ａ−２を用いて目標電圧Ｖ５３ａと目標電圧Ｖ５３ａ以下の周波数切替電圧を設定しているが、目標電圧Ｖ５３ａと周波数切替電圧の選択をＴＴＬ信号等で制御部７２Ａに入力し、コンパレ一タ出力を１チャンネルとして、ＤＡＣ５３ａの出力を周波数切替電圧と目標電圧Ｖ５３ａに切り替えても良い。

（ｂ） 立ち上がり時の周波数切替電圧を目標電圧Ｖ５３ａの２／３としているが、回路特性等により最適値は変わり、この値の限りではない。又、周波数切替電圧をＤＡＣ等を用いて可変にできるようにしても良い。

（ｃ） 立ち上がり時の周波数変更周期をタイマ（分周器）８６の設定値によって変更することによって構成しているが、周波数変更ステップ、例えば高圧出力立ち上がり時のみ１０bitの複数ステップに変更しても良いし、立ち上がり時のみ周波数分解能を１０bitより少ないビット数とするのでも良い。又、本実施例２では１０bitという値を用いているが、この値に限らない。

（ｄ） 定電圧制御に入る前の立ち上がり時の周波数切り替えをコンパレータ７８ａ−１，７８ａ−２の比較結果Ｓ７８−１，Ｓ７８−２によって行っているが、定電圧制御の目標電圧値の設定をコンパレータ出力により制御し、高圧出力の立ち上がり時は出力電圧変換手段７７の出力電圧をプリンタエンジン制御部５３のＡＤＣ５３ａ等に入力し、プリンタエンジン制御部５３からそのＡＤＣ５３ａの入力値に応じて制御部７２Ａに信号を出力して制御しても良い。

（ｅ） 本実施例２では、制御部７２Ａとプリンタエンジン制御部５３のＣＰＵを使う構成としているが、両者を１チップ化することも可能であるし、制御部７２ＡではなくＦＰＧＡ等によっても実現可能である。

（実施例２の効果）
本実施例２によれば、定電圧制御用の信号と高圧出力立ち上がり監視用の信号を用いることにより、高圧出力立ち上がり時と定電圧制御時の時定数を異なるものとして立ち上がり時間が早く、且つ、共振周波数付近でも安定した定電圧制御が可能となる。更に、高圧出力開始時のスタート周波数をスプリアス周波数ｆｚより低い周波数としているので、スプリアス周波数ｆｚでの出力電圧より低い高圧出力から共振周波数ｆｘ付近の高い高圧出力まで、リニアな出力を得ることができる。

本発明の実施例３では、実施例１における図３の画像形成装置１、図４の制御回路、図１及び図２の電源装置７０の各構成と同様であり、実施例１の電源装置７０内における図６の制御部７２と構成が異なるので、以下、本実施例３の制御部について説明する。

（制御部の構成）
図１４は、本発明の実施例３における電源装置７０内の制御部７２Ｂを示す構成図であり、実施例１の制御部７２を示す図６中の要素と共通の要素には共通の符号が付されている。

本実施例３の制御部７２Ｂでは、実施例１の制御部７２における６bitカウンタ８７及び６bit数列発生器９２に代えて、これらとは構成の異なる分周比設定手段（例えば、６bitカウンタ）８７ｂ及び数列発生手段(例えば、６bit疑似乱数発生器）９２Ｂが設けられている。

６bitカウンタ８７Ｂは、ＡＮＤ回路８５の出力に応じてカウントアップ、カウントダウンするカウンタであるが、実施例１では０〜６３までをカウントするのに対して、１〜６３までをカウントする構成になっている。例えば、６３からカウントアップするとオーバフローoverを出力し、カウンタ８７Ｂを１にセットする。又、１からカウントダウンした場合にアンダフローunderを出力し、６３をセットする。それ以外の場合には１ずつカウントアップ／ダウンを行う。６bit擬似乱数発生器９２Ｂは、出力セレクタ９３から出力されるパルス毎に１〜６３の疑似乱数値を変えて出力する回路である。その他の構成は、実施例１と同様である。

図１５は、図１４中の６bit疑似乱数発生器９２Ｂを示す構成図である。
この６bit疑似乱数発生器９２Ｂは、例えば、リニアフィードバックシフトレジスタ（以下「ＬＦＳＲ」という。）により構成され、リセット信号RESETを反転するノット（以下「ＮＯＴ」という。）ゲート１０１と、このＮＯＴゲート１０１の出力信号とクロックＣＬＫとのＡＮＤを求める２入力ＡＮＤゲート１０２と、このＡＮＤゲート１０２の出力信号とパルスφとのＯＲを求める２入力ＯＲゲート１０３と、ＮＯＴゲート１０１の出力側の接続された２入力のＯＲゲート１０４と、このＯＲゲート１０４の入力側に接続された２入力の排他的論理和（以下「ＸＯＲ」という。）ゲート１０５と、ＯＲゲート１０３，１０４，の出力側とＸＯＲゲート１０５の入力側との間に縦続接続された６段の遅延型フリップフロップ（以下「ＤＦＦ」という。）１０６〜１１１とにより構成されている。

（制御部の動作）
図１６−１〜図１６−４は、図１４の制御部７２Ｂの分周動作における駆動パルスＳ７２の状態（整数部Ｎ、小数部３６／６３〜３９／６３）を示すタイミングチャートであり、実施例１の図９−１〜図９−７における一部図示しないパルスの状態（整数部Ｎ、小数部３６／６３〜３９／６３）を示すタイミングチャートに対応している。

以下、図１６−１〜図１６−４を参照しつつ、本実施例３における制御部７２Ｂの動作を、実施例１とは異なる部分のみ説明する。

本実施例３の制御部７２Ｂ内の６bit疑似乱数発生器９２Ｂにおいて、リセット信号RESETが“Ｌ”になってリセットされた時に、ＮＯＴゲート１０１から出力される“Ｈ”の信号によりＡＮＤゲート１０２及びＯＲゲート１０３が開いて、３３．３３ＭＨｚのクロックＣＬＫが各ＤＦＦ１０６〜１１１のＣＬＫ入力端子に入力される。クロックＣＬＫが入力されている間、ＯＲゲート１０４を介してＤＦＦ１０６のＤ入力端子に“Ｈ”が入力されるので、入力されたリセット信号RESETを所定時間、保持することにより、ＤＦＦ１０６〜１１１の各Ｑ出力端子が“Ｈ”となり、初期値が設定される。

以降、リセット信号RESETが“Ｈ”となってからは、パルスφが入力される毎に各ＤＦＦ１０６〜１１１の値がシフトして、以下のような１〜６３の擬似乱数列bit０〜bit５が出力される。

６３、６２、４６、３８、３４、３２、１、１６、８、４、２、３３、１７、２４、１２、６、３５、４８、９、２０、１０、３７、１９、５７、２９、３０、４７、５４、４２、３６、３、４９、２５、２８、１４、３９、５０、４０、５、１８、４１、２１、２６、４５、２３、５９、６０、１５、５５、５８、４４、７、５１、５６、１３、２２、４３、５２、１１、５３、２７、６１、３１

本実施例３では、実施例１に対して数列とカウンタの周期が１異なり、６３周期であることを除いて動作は同様となる。

図１６−１〜図１６−４には、実施例１の図９−１〜図９−７におけるパルスの状態（整数部Ｎ、小数部３６／６３〜３９／６３）に相当するものが示されている。例えば、図１６−２で示される小数部３７／６３の時の平均周波数は６３パルスで、
｛２７×Ｎ＋３６×（Ｎ＋１）｝／６３＝Ｎ＋４０／６４＝Ｎ＋０．５７１４３
となる。又、半分の３２パルスでは、
｛１１×Ｎ＋２１×（Ｎ＋１）｝／３２＝Ｎ＋１９／３２＝Ｎ＋０．６５６２５
となり、更に半分の１６パルスでは、
｛４×Ｎ＋１２×（Ｎ十１）｝／１６＝Ｎ＋１０／１６＝Ｎ＋０．７５
同じ平均周波数となる。８パルスでは、
｛４×Ｎ＋４×（Ｎ＋１）｝／８＝Ｎ＋３／８＝Ｎ＋０．５
となる。

なお、本実施例３では、ＬＦＳＲを用いた６bit擬似乱数発生器９２Ｂで説明したが、これに限るものではない。

（実施例３の効果）
本実施例３によれば、ＬＦＳＲ等により構成される６bit疑似乱数発生器９２Ｂを用いたので、回路構成を単純化して実施例１と同様な効果を得ることができる。

本発明の実施例４では、実施例２における図３の画像形成装置１、図４の制御回路、図１及び図２の電源装置７０の各構成と同様であり、実施例２の電源装置７０Ａ内における図１３の制御部７２Ａと構成が異なるので、以下、本実施例４の制御部について説明する。

（制御部の構成）
図１７は、本発明の実施例４における電源装置７０Ａ内の制御部７２Ｃを示す構成図であり、実施例２の制御部７２Ａを示す図１３中の要素と共通の要素には共通の符号が付されている。

本実施例４の制御部７２Ｃでは、実施例２の制御部７２Ａにおけるタイマ（分周器）８６及び１０bit数列発生器９２Ａに代えて、これらとは構成等が異なるタイマ（分周器）８６Ｃ及び数列発生手段（例えば、１０bit疑似乱数列発生器）９２Ｃが設けられ、更に、タイマ（分周器）８６Ｃの出力信号に対してクロックＣＬＫとのＡＮＤを取る２入力ＡＮＤゲート９６が追加されている。

本実施例４のタイマ（分周器）８６Ｃは、実施例２のタイマ（分周器）８６に比べて動作が異なる。実施例２では、コンパレータ７８ａ−２の比較結果７８ａ−２によって周期を変更していたが、本実施例４では、デューティを変更している。周期は実施例２と同様に、７２μｓｅｃであるが、コンパレータ７８ａ−２の比較結果７８ａ−２が“Ｈ”の場合には４００クロック、１．２μｓｅｃの“Ｈ”期間となる。コンパレータ７８ａ−２の比較結果Ｓ７８−２が“Ｌ”の場合には実施例２と同じ１パルスの“Ｈ”期間である。これにより、ＡＮＤ回路８５に入力される第１、第２の比較器８３−１，８３−２の比較結果に応じて、コンパレ一タ７８ａ−２の比較結果Ｓ７８−２が“Ｈ”の場合には、１０bitカウンタ８７Ａが一度に４００カウント変更される。ＡＮＤゲート９６は、タイマ（分周器）８６ＣとクロックＣＬＫとのＡＮＤを取ってＡＮＤ回路８５に出力する。

１０bitカウンタ８７Ａは、１６〜１０２３までカウントされるカウンタであり、１０２３で１カウントアップされた場合にはオーバフローoverを出力し、１６にセットされる。又、１６で１カウントダウンされた場合にはアンダフローunderを出力し、１０２３にセットされる。

１０bit疑似乱数列発生器９２Ｃは、実施例３と同様の６bit疑似乱数発生器９２Ｂと、４bitカウンタ１２０とにより構成されている。４bitカウンタ１２０は、出力セレクタ９３から出力される駆動パルスＳ７２Ａをカウントし、上位下位ビットを入れ替えて、実施例１の６bit数列発生器９２と同様に、カウント値が０、１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４、１５と変化するのに応じて０、８、４、１２、２、１０、６、１４、１、９、５、１３、３、１１、７、１５を出力し、６bit擬似乱数発生器９２Ｂの出力と併せて１６〜１０２３の数列を発生する構成になっている。

（制御部の動作）
本実施例４における制御部７２Ｃの動作を、実施例２とは異なる部分のみ説明する。

制御部７２Ｃにおいて、タイマ（分周器）８６Ｃは、コンパレータ７８ａ−２の比較結果Ｓ７８−２が“Ｈ”の間は４００ＣＬＫのＯＮデューティとなるので、ＡＮＤゲート９６でクロックＣＬＫとのＡＮＤが取られ、ＡＮＤ回路８５に４００パルスを７２μｓｅｃ毎に入力する。これにより、１０bitカウンタ８７Ａは−度に４００カウントアップされる。コンパレータ７８ａ−２の比較結果Ｓ７８−２が“Ｌ”になると、タイマ（分周器）８６Ｃは１ＣＬＫのＯＮデューティとなるので、実施例２と同様に、１０bitカウンタ８７Ａを１カウントずつアップ／ダウンする。

（実施例４の効果）
本実施例４によれば、１０bit疑似乱数列発生器９２Ｃを有するので、擬似乱数の周期を６bitと短くして平均周波数に収束する時間を短くした上で周波数分解能を１０bitと細かくすることができ、且つ、回路規模も小さくすることが可能となる。

（変形例）
本発明は、上記実施例や変形例に限定されず、更に、次のような他の変形例も適用可能である。

実施例では、カラータンデム方式の画像形成装置１について説明したが、本発明は、カラーに限らずモノクロ等の画像形成装置や、複合機等の他の画像形成装置にも適用可能である。又、転写用の電源装置７０，７０Ａは、帯電等の他の高圧電源にも適用可能である。

本発明の実施例１における電源装置の概略を示すブロック図である。 図１の電源装置７０における詳細な構成例を示す回路図である。 本発明の実施例１における電源装置を用いた画像形成装置を示す構成図である。 図３の画像形成装置１における制御回路の構成を示すブロック図である。 図２中の圧電トランス７５における出力電圧／周波数の特性図である。 図２中の制御部７２を示す構成図である。 図６中の６bit数列発生器９２を示す構成図である。 図２の電源装置７０における動作波形図である。 制御部７２の分周動作における前記パルスの状態を示すタイミングチャートである。 制御部７２の分周動作における駆動パルスＳ７２の状態を示すタイミングチャートである。 制御部７２の分周動作における駆動パルスＳ７２の状態を示すタイミングチャートである。 制御部７２の分周動作における駆動パルスＳ７２の状態を示すタイミングチャートである。 制御部７２の分周動作における駆動パルスＳ７２の状態を示すタイミングチャートである。 制御部７２の分周動作における駆動パルスＳ７２の状態を示すタイミングチャートである。 制御部７２の分周動作における駆動パルスＳ７２の状態を示すタイミングチャートである。 図２の電源装置７０における動作波形図である。 本発明の実施例２における電源装置の概略の構成を示すブロック図である。 図１１の電源装置７０Ａにおける詳細な構成例を示す回路図である。 図１２中の制御部７２Ａを示す構成図である。 本発明の実施例３における電源装置７０内の制御部７２Ｂを示す構成図である。 図１４中の６bit疑似乱数発生器９２Ｂを示す構成図である。 図１４の制御部７２Ｂの分周動作における駆動パルスＳ７２の状態を示すタイミングチャートである。 図１４の制御部７２Ｂの分周動作における駆動パルスＳ７２の状態を示すタイミングチャートである。 図１４の制御部７２Ｂの分周動作における駆動パルスＳ７２の状態を示すタイミングチャートである。 図１４の制御部７２Ｂの分周動作における駆動パルスＳ７２の状態を示すタイミングチャートである。 本発明の実施例４における電源装置７０Ａ内の制御部７２Ｃを示す構成図である。

符号の説明

１ 画像形成装置
５３ プリンタエンジン制御部
６０ 高圧制御部
６１ 帯電バイアス発生部
６２ 現像バイアス発生器
６３ 転写バイアス発生部
７０、７０Ａ， 電源装置
７２，７２Ａ，７２Ｂ，７２Ｃ 制御部

Claims (13)

1. クロックを発生する発振器と、
   前記クロックを分周してパルスを出力する分周手段と、
   前記パルスに同期して各要素の出現頻度が等しいＮ個（但し、Ｎ；整数）の数列を前記パルスの切り替わり毎に発生する数列発生手段と、
   前記パルスの分周比を設定する分周比設定手段と、
   前記パルスにより駆動されるスイッチング素子と、
   前記スイッチング素子により１次側に断続的に電圧が印加されると２次側から交流の高電圧を出力する圧電トランスと、
   を有する電源装置であって、
   発生された前記数列と設定された前記分周比とを比較し、Ｍ分周（但し、Ｍ；正の整数）の前記パルスとＭ＋１分周の前記パルスとを出力し、単位時間当たりの前記Ｍ分周のパルスのα個（但し、α；正数）と前記Ｍ＋１分周のパルスのβ個（但し、β；正数）との分周比平均
   （Ｍ×α＋（Ｍ＋１）×β）／（α＋β）
   が、設定された前記分周比と前記数列の発生周期にて完全に等しくなり、且つ、前記数列発生周期より短い期間においても近似した値となることを特徴とする電源装置。
2. 請求項１記載の電源装置は、更に、
   前記交流の高電圧を直流の高電圧に変換する整流手段と、
   前記直流の高電圧を直流の低電圧に変換する出力電圧変換手段と、
   第１の目標電圧を設定する第１の目標電圧設定手段と、
   前記直流の低電圧と設定された前記第１の目標電圧とを比較して比較結果を出力する比較手段とを有し、
   設定された前記分周比を前記比較結果により変化させ、前記比較結果の信号波形が前記パルスの出力周期にて矩形波となるように定電圧制御することを特徴とする電源装置。
3. 設定された前記分周比を変化させる周期は、前記数列発生手段の前記数列発生周期より短くしたことを特徴とする請求項２記載の電源装置。
4. 請求項２記載の電源装置は、更に、
   前記第１の目標電圧より低い第２の目標電圧を設定する第２の目標電圧設定手段を有し、
   設定された前記第２の目標電圧までは、設定された前記分周比を変化させる周期を前記定電圧制御時より短くしたことを特徴とする電源装置。
5. 請求項２記載の電源装置は、更に、
   前記第１の目標電圧より低い第２の目標電圧を設定する第２の目標電圧設定手段を有し、
   設定された前記第２の目標電圧までは、設定された前記分周比を変化させる変化率を前記定電圧制御時より大きくしたことを特徴とする電源装置。
6. 請求項２記載の電源装置は、更に、
   前記第１の目標電圧より低い第２の目標電圧を設定する第２の目標電圧設定手段を有し、
   設定された前記第２の目標電圧までは、設定された前記分周比を変化させる変化率と前記分周比を変化させる周期とを前記定電圧制御時より大きくしたことを特徴とする電源装置。
7. 前記第１の目標電圧設定手段は、可変電圧出力回路により構成されていることを特徴とする請求項２〜６のいずれか１項に記載の電源装置。
8. 前記第２の目標電圧設定手段は、定電圧回路により構成されていることを特徴とする請求項４〜６のいずれか１項に記載の電源装置。
9. 前記数列発生手段は、分周された前記パルスをカウントして複数ビットの出力信号を出力するカウント手段を有し、前記出力信号のビット配列を入れ替えて前記数列を発生することを特徴とする請求項１〜８のいずれか１項に記載の電源装置。
10. 前記数列発生手段は、分周された前記パルスをカウントして複数ビットの出力信号bit０，bit１，・・・，bitＮ−１，bitＮを出力するカウント手段を有し、前記出力信号bit０，bit１，・・・，bitＮのビット配列を上下入れ替えた前記数列bitＮ，bitＮ−１，・・・，bit１，bit０を発生することを特徴とする請求項１〜８のいずれか１項に記載の電源装置。
11. 前記数列発生手段は、任意の前記数列を発生する擬似乱数発生器により構成されていることを特徴とする請求項１〜１０のいずれか１項に記載の電源装置。
12. 前記数列発生手段は、任意の前記数列を発生する疑似乱数発生器と、分周された前記パルスをカウントして複数ビットの出力信号を出力するカウンタとを有し、任意の前記数列と前記出力信号とを混合して前記数列を発生することを特徴とする請求項１〜１０のいずれか１項に記載の電源装置。
13. 請求項１〜１２のいずれか１項に記載の電源装置を有することを特徴とする画像形成装置。

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