JP5394041B2 - 電源装置及び画像形成装置 - Google Patents

Description

本発明は、圧電トランスを用いた電源装置と、この電源装置を用いた電子写真等の画像形成装置に関するものである。

従来，電子写真式の画像処理装置に用いられる電源装置として、例えば、下記の特許文献１に記載されているように、圧電トランスを用いて昇圧するものがあった。

この種の電源装置は、圧電振動子の共振現象を利用して低電圧入力で高電圧を発生させることができる圧電トランスを有し、この圧電トランスの入力電流が電流検出抵抗で検出される。電流検出抵抗の端子電圧と制御信号をオペアンプに入力し、オペアンプの出力をＶＣＯに入力し駆動パルスが生成される。生成された駆動パルスにより圧電トランスが駆動されると、この圧電トランスから交流の高電圧が出力され、整流回路で直流電圧に整流されて出力される。出力された直流の高電圧は、電子写真式の画像処理装置内の転写ローラへ印加される。

特開平１１−２０６１１３号公報

しかしながら、圧電トランスを用いた従来の電源装置を、例えば、電子写真等の画像形成装置における転写バイアスとして適用した場合、印刷スピードが速くなると、印刷に伴い電源装置における電圧の調整を行う時に、用紙の搬送スピードが速くて印刷が間に合わなくなってしまうという課題があった。

本発明の電源装置は、駆動パルスに共振して交流の高電圧を発生する圧電トランスを有し、前記駆動パルスの周波数を制御して高電圧の目標電圧に対応する出力電圧を出力する電源装置であって、前記目標電圧よりも高い前記出力電圧を出力するための第１の前記周波数を記憶する記憶手段と、前記第１の周波数よりも高い第２の周波数であって、前記目標電圧に対応する前記出力電圧を出力するための前記第２の周波数を出力する周波数出力手段と、前記目標電圧に対応する前記出力電圧の出力前に、前記第１の周波数で前記圧電トランスを制御し、前記第１の周波数で制御した後に、前記第２の周波数で前記圧電トランスを制御する制御手段と、を有することを特徴とする。

本発明の画像形成装置は、前記発明の電源装置を用いた転写部を有する画像形成装置であって、前記転写部における転写ニップに転写媒体が到達する前に、前記目標電圧より低い電圧を得る第３の前記周波数で前記圧電トランスを制御することを特徴とする。

本発明の他の電源装置は、駆動パルスに共振して交流の高電圧を発生する圧電トランスを有し、前記駆動パルスの周波数を制御して高電圧の目標電圧に対応する出力電圧を出力する電源装置であって、前記出力電圧の時定数を記憶する記憶手段と、前記出力電圧の立ち上げ時に前記駆動パルスの周波数と前記時定数との関係より、前記目標電圧に対応する前記出力電圧を求め、この求めた結果に応じて前記駆動パルスの周波数を、前記目標電圧より高い前記出力電圧を出力するための第１の前記周波数と、前記目標電圧より低い前記出力電圧を出力するための第２の前記周波数と、に変更して、前記出力電圧を前記目標電圧に対応するように制御する制御手段と、を有することを特徴とする。

本発明の他の画像形成装置は、前記他の発明の電源装置を用いた転写部を有することを特徴とする。

本発明及び他の発明の電源装置及び画像形成装置によれば、電源装置における短時間での立ち上げが可能となる。従って、印刷速度の高速化に対応できる。

本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の画像形成装置）
図１３は、本発明の実施例１における電源装置を用いた画像形成装置を示す構成図である。

この画像形成装置１は、例えば，電子写真式のカラー画像形成装置であり、ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、シアン現像器２Ｃが着脱可能に挿着されている。各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃは、各色の感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃにそれぞれ接した各色の帯電ローラ３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃによってそれぞれ一様に帯電される。帯電された各色の感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃは、ブラックＬＥＤヘッド３Ｋ、イエローＬＥＤヘッド３Ｙ、マゼンタＬＥＤヘッド３Ｍ、シアンＬＥＤヘッド３Ｃの発光によってそれぞれ潜像を形成される。

各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃ内の各色の供給ローラ３３Ｋ，３３Ｙ，３３Ｍ，３３Ｃが、各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃにトナーを供給し、各色の現像ブレード３５Ｋ，３５Ｙ，３５Ｍ，３５Ｃにより、各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃ表面に一様にトナー層が形成され、各感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃ上にトナー像が現像される。各色の現像器２ｋ，２Ｙ，２Ｍ，２Ｃ内の各クリーニングブレード３７Ｋ，３７Ｙ，３７Ｍ，３７Ｃは、転写後の残トナーをクリーニングする。

ブラックトナーカートリッジ４Ｋ、イエロートナーカートリッジ４Ｙ、マゼンタトナーカートリッジ４Ｍ、及びシアントナーカートリッジ４Ｃは、各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃに着脱可能に取り付けられ、内部のトナーを各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃに供給可能な構造になっている。ブラック転写ローラ５Ｋ、イエロー転写ローラ５Ｙ、マゼンタ転写ローラ５Ｍ、及びシアン転写ローラ５Ｃは、転写ベルト８の裏面から転写ニップにバイアスが印加可能に配置されている。転写ベルト駆動ローラ６、及び転写ベルト従動ローラ７は、転写ベルト８を張架しローラの駆動によって用紙１５を搬送可能な構造になっている。

転写ベルトクリーニングブレード１１は、転写ベルト８上のトナーを掻き落とせるようになっていて、掻き落とされたトナーが転写ベルトクリーナ容器１２に収容される。用紙カセット１３は、画像形成装置１に着脱可能に取り付けられ、転写媒体である用紙１５が積載される。ホッピングローラ１４は、用紙１５を用紙カセット１３から搬送する。レジシトローラ１６及び１７は、用紙１５を転写ベルト８に所定のタイミングで搬送する。定着器１８は、用紙１５のトナー像を熱と加圧によって定着する。用紙ガイド１９は、用紙１５を排紙トレー２０にフェースダウンで排出する。

レジストローラ１６，１７の近傍には、用紙検出センサ４０が設けられている。この用紙検出センサ４０は、接触又は非接触で用紙１５の通過を検出するものであり、このセンサ位置から転写ニップまでの距離と用紙搬送スピードの関係から求まる時間より、転写ローラ５Ｋ，５Ｙ，５Ｍ，５Ｃが転写を行う時の電源装置による転写バイアス印加タイミングを決定する。

図１４は、図１３の画像形成装置１における制御回路の構成を示すブロック図である。
この制御回路は、ホストインタフェース部５０を有し、このホストインタフェース部５０がコマンド／画像処理部５１に対してデータを送受信する。コマンド画像処理部５１は、ＬＥＤヘッドインタフェース部５２に対して画像データを出力する。ＬＥＤへツドインタフエース部５２は、プリンタエンジン制御部５３によってヘッド駆動パルス等が制御され、ＬＥＤヘッド３Ｋ，３Ｙ，３Ｍ，３Ｃを発光させる。

プリンタエンジン制御部５３は、用紙検出センサ４０からの検出信号等を受信し、高圧制御部６０に対して帯電バイアス、現像バイアス、転写バイアス等の制御値を送る。高圧制御部５３は、帯電バイアス発生部６１と、現像バイアス発生部６２と、圧電トランスを用いた電源装置により構成された転写バイアス発生部６３とに信号を送る。帯電バイアス発生部６１、及び現像バイアス発生部６２は、ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、及びシアン現像器２Ｃの各帯電ローラ３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃ及び各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃに対してバイアスを印加する。

プリンタエンジン制御部５３は、ホッピングモータ５４、レジストモータ５５、ベルトモータ５６、定着器ヒータモータ５７、及び各色のドラムモータ５８Ｋ，５８Ｙ，５８Ｍ，５８を所定のタイミングで駆動する。定着器ヒータ５９は、サーミスタ６５の検出値に応じてプリンタエンジン制御部５３によって温度制御される。

（実施例１の電源装置）
図１は、本発明の実施例１における電源装置の概略の構成を示すブロック図である。

図１の電源装置７０は、図１４中の転写バイアス発生部６３を構成する装置であり、各色の転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）毎に設けられる。各色の電源装置７０は、同一の回路構成であるので、以下、１回路のみ説明する。

電源装置７０は、水晶発振器等の発振回路７１から供給される一定周波数（例えば、２５ＭＨｚ）の基準クロックＣＬＫに基づき動作する制御部（例えば、マイクロプロセッサ（以下「ＭＰＵ」という。））７２を有している。ＭＰＵ７２は、プログラミングされた制御コードに従って動作する制御回路であり、例えば、圧電トランス制御用の周波数等のデータを記憶する記憶手段７２ａと、アナログ信号をデジタル信号に変換するアナログ・デジタルコンバータ（以下「ＡＤＣ」という。）からなる出力電圧検知手段７２ｂと、出力設定手段７２ｃと、制御パルス（例えば、パルス幅変調（Pulse Width Modulation、ＰＷＭ）された信号（以下「ＰＷＭ信号」という。））等のパルスを発生する周波数出力手段（例えば、分周回路制御用の分周回路制御手段）７２ｄ等とを有している。出力設定手段７２ｃには、シリアル通信ライン等を介して、高圧出力値指示手段である外部機器８０が接続されている。外部機器８０は、ＭＰＵ７２に対して高圧出力値を指示する機器であり、タイマ等を有し、これには用紙検出センサ４０が接続されている。

ＭＰＵ７２内の分周回路制御手段７２ｄ２ｄには、分周回路７３が接続されている。分周回路７３は、分周回路制御手段７２ｄ２ｄにより制御され、発振回路７１から供給された基準クロックＣＬＫを分周して任意の周波数の分周パルスを発生する回路である。この分周回路７３と直流（以下「ＤＣ」という。）電源（例えば、ＤＣ２４Ｖ）７４との出力側には、圧電トランス駆動手段（例えば、圧電トランス駆動回路）７５が接続されている。圧電トランス駆動回路７５は、スイッチング素子を用いて駆動パルスを発生して圧電トランス７６を駆動する回路である。これらのＭＰＵ７２、分周回路７３及び圧電トランス駆動回路７５により、圧電トランス７６を制御するための制御手段が構成されている。

圧電トランス７６は、セラミック等の圧電振動子の共振現象を利用して昇圧を行い高圧の交流（以下「ＡＣ」という。）電圧を出力するトランスであり、この出力側に整流手段（例えば、整流回路）７７が接続されている。整流回路７７は、圧電トランス７６から出力された高圧のＡＣ電圧をＤＣ電圧に変換して出力負荷である転写ローラ５へ供給する回路であり、ダイオード及びコンデンサ等により構成されている。整流回路７７の出力側には、出力電圧変換手段（例えば、出力電圧変換回路）７８が接続されている。出力電圧変換回路７８は、高圧のＤＣ電圧をＭＰＵ７２等が検知可能な値に変換する回路であり、分圧回路等で構成されている。この出力電圧変換回路７８とＭＰＵ７２内の出力電圧検知手段７２ｂとにより、電圧検出手段が構成されている。

図２は、図１の電源装置７０における詳細な構成例を示す回路図である。図３は、図２中の圧電トランス７６における出力電圧／周波数の特性図である。

発振回路７１は、例えば、帰還抵抗７１ａ、信号反転用のＣＭＯＳインバータ７１ｂ，７１ｆ、水晶振動子７１ｃ、帰還コンデンサ７１ｄ，７１ｅ、及び出力用のＣＭＯＳインバータ７１ｆからなる水晶発振器により構成され、図示いない電源電圧５Ｖが供給されると発振を開始し、一定周波数（例えば、２５ＭＨｚ）の基準クロックＣＬＫを出力する回路である。なお、この発振回路７１は、他の回路で構成しても良い。

ＭＰＵ７２は、基準クロックＣＬＫを入力するクロック入力端子ＯＳＣ、ＰＷＭ出力端子、出力ポートPort１，Port２，Port３、５Ｖ／１０ビットの分解能を有するＡＤＣ入力端子、シリアル出力端子ＴＸＤｌ、及びシリアル入力端子ＲＸＤｌ等を備えている。ＰＷＭ出力端子には、プルアップ抵抗８１を介してＤＣ電源（例えば、ＤＣ５Ｖ）８２が接続されている。シリアル出力端子ＴＸＤｌ、及びシリアル入力端子ＲＸＤｌには、シリアル通信ライン等を介して、高圧出力値指示手段である外部機器８０のシリアル入力端子ＲＸＤ２及びシリアル出力端子ＴＸＤ２が接続されている。外部機器８０は、高圧出力値指示機能の他に、用紙検出センサ４０からの検出信号を受信すると、転写バイアス印加タイミング時間を計時するタイマ８１も有している。

分周回路７３は、例えば、発振回路７１から供給された基準クロックＣＬＫ（２５ＭＨｚ）をカウントする第１のカウント手段（例えば、７ビットのカウンタ）７３ａと、ＭＰＵ７２からのＰＷＭ信号に基づき、そのカウンタ７３ａのカウント数を変更するカウント数変更手段と、第２のカウント手段（例えば、１ビットのカウンタ）７３ｍとを有している。７ビットのカウンタ７３ａは、基準クロックＣＬＫを入力するクロック入力端子ＣＬＫ＿Ａ、カウント結果を出力する７ビットの出力端子Ｑ０〜Ｑ６、及びクリア（リセット）端子ＣＬＲ＿Ａを有している。

カウント数変更手段は、インバータ７３ｂ，７３ｃ、２入力の論理和ゲート（以下「ＯＲゲート」という。）７３ｄ，７３ｆ，７３ｇ，７３ｌ、２入力の論理積ゲート（以下「ＡＮＤゲート」という。）７３ｅ，７３ｊ、及び２入力の排他的論理和ゲート（以下「ＥＯＲゲート」という。）７３ｈ，７３ｉにより構成され、この出力側に１ビットカウンタ７３ｍが接続されている。カウンタ７３ｍは、ＡＮＤゲート７３ｋの出力信号を入力するクロック入力端子ＣＬＫ＿Ｂ、ＰＷＭ出力端子に接続されたクリア端子ＣＬＲ＿Ｂ、及びカウント結果を出力する出力端子Ｑ＿Ｂを有している。

この分周回路７３において、カウンタ７３ａは２５ＭＨｚの基準クロックＣＬＫをカウント、分周し、出力端子ＱＯ〜Ｑ６に出力する。カウント数変更手段は、出力ポートPortｌ〜Port３の出力値に応じて、カウンタ７３ａの出力が４ＢＨ（１００１０１１Ｂ）、４ＣＨ（１００１１００Ｂ）、４ＤＨ（１００１１０１Ｂ）になった時に、６入力ＡＮＤゲート７３ｋの出力が“Ｈ”レベルとなるように構成されている。カウンタ７３ａのカウンタ値が４Ｂ，４Ｃ，４ＤＨのいずれかで“Ｈ”となるかは出力ポートPortｌ〜Port３の出力の“Ｈ”／“Ｌ”の組み合わせにより設定可能となっている。

１ビットカウンタ７３ｍは、６入力ＡＮＤゲート７３ｋの出力が出る毎に出力端子Ｑ＿Ｂをトグルで“Ｈ”／“Ｌ”に切り替える。ＡＮＤゲート７３ｋはこの出力が“Ｈ”になると、ＯＲゲート７３ｌを通してカウンタ７３ａのクリア端子ＣＬＲＡに“Ｈ”を入力するので、クロック入力端子ＣＬＫ＿Ａに次の基準クロックＣＬＫが入力されると、“Ｌ”になる。出力端子Ｑ＿Ｂは、ＯＲゲート７３ｇを介してＸＯＲゲート７３ｉに入力されることと、ＡＮＤゲート７３ｅを介してＯＲゲート７３ｆ，７３ｄに入力されることにより、前記カウント値が４ＢＨの場合にカウント値を４ＢＨ→４ＣＨ→４ＢＨとトグルで切り替えたり、４ＣＨ→４ＤＨ→４ＣＨと切り替えられるようになっている。ＭＰＵ７２のＰＷＭ出力端子から出力されるＰＷＭ信号は、第１、第２のカウンタ７３ａ，７３ｍを所定周期に所定時間リセットすることにより、１ビットカウンタ７３ｍにおける出力端子Ｑ＿Ｂの出力を遅延させることが可能となっている。

圧電トランス駆動回路７５は、スイッチング素子であるパワートランジスタ（例えば、ＮチャンネルパワーＭＯＳＦＥＴ（以下「ＮＭＯＳ」という。））７５ａを有し、このＮＭＯＳ７５ａのゲート・ソース間に、短絡防止用の抵抗７５ｂが接続されている。ＮＭＯＳ７５ａのドレインは、インダクタ（コイル）７５ｃを介してＤＣ電源（ＤＣ２４Ｖ）７４に接続されている。ＤＣ電源７４は、例えば、図示しない低圧電源装置から商用電源であるＡＣ１００Ｖを変圧整流することにより供給される電源である。ＮＭＯＳ７５ａのドレイン・ソースには、コンデンサ７５ｄが並列に接続され、このコンデンサ７５ｄ及びインダクタ７５ｃにより共振回路が構成されている。ＮＭＯＳ７５ａのゲートに分周回路７３の出力パルスが印加されると、このＮＭＯＳ７５ａによりＤＣ２４Ｖがスイッチングされ、これが共振回路により共振されてピークがＡＣ２００Ｖ程度の正弦波が出力される。

共振回路の出力側には、圧電トランス７６の１次側７６ａが接続され、この２次側７６ｂから、入力電圧ＡＣ２００Ｖ程度の数十倍の高電圧が出力される構成になっている。２次側７６ｂの出力電圧特性は、図３に示されるように、周波数によって異なり、ＮＭＯＳ７５ａのスイッチング周波数により昇圧比が決定される。この２次側７６ｂに、ＡＣ／ＤＣ変換用の整流回路（例えば、コッククロフト・ウォルトンの倍電圧整流回路）７７が接続されている。

整流回路７７であるコッククロフト・ウォルトンの倍電圧整流回路は、圧電トランス７６のＡＣ出力電圧を整流して２倍のＤＣ電圧に昇圧する回路であり、コンデンサ７７ａ，７７ｃ，７７ｆ，７７ｈ及びダイオード７７ｂ，７７ｄ，７７ｇにより構成されている。整流回路７７の出力側には、抵抗８３を介して出力負荷である転写ローラ５が接続されると共に、出力電圧変換回路７８が接続されている。出力電圧変換回路７８は、整流回路７７のＤＣ出力電圧を分圧して低電圧（例えば、５Ｖ以下）に変換する分圧抵抗７８ａ，７８ｂと、その低電圧をＭＰＵ７２のＡＤＣ入力端子に与える演算増幅器（以下「オペアンプ」という。）７８ｃとにより構成されている。

（実施例１の画像形成装置の動作）
図１３及び図１４において、画像形成装置１は、図示しない外部機器からホストインタフェース部５０を介してＰＤＬ（Page Description Language、ページ記述言語）等で記述された印刷データを入力する。入力された印刷データは、コマンド／画像処理部５１によってビットマップデータ（画像データ）に変換される。画像形成装置１は、定着器１８の熱定着ローラをサーミスタ６５の検知値に応じて定着器ヒータ５９を制御することにより、所定の温度にした後、印字動作を開始する。印字動作が開始されると、用紙カセット１３にセットされた用紙１５が、ホッピングローラ１４で給紙される。以降説明する画像形成動作に同期したタイミングで、レジストローラ１６，１７によって用紙１５が転写ベルト８上へ搬送される。用紙１５がレジストローラ１６，１７に送られてきた時、これが用紙検出センサ４０により検出されて検出信号が出力され、前記のタイミング設定等が行われる。

各色の現像器２Ｋ，２Ｙ，２Ｍ，２Ｃは、電子写真プロセスにより、この現像器内の各色の感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃにトナー像を形成する。この時、ビットマップデータに応じてＬＥＤヘッド３Ｋ，３Ｍ，３Ｙ，３Ｃが点灯される。各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃによって現像されたトナー像は、転写ベルト８上を搬送される用紙１５に対し、前記のタイミング設定に基づき各転写ローラ５Ｋ，５Ｙ，５Ｍ，５Ｃに印加されたバイアスにより、その用紙１５に転写される。用紙１５は、４色のトナー像が転写された後，定着器１８により定着されて排紙される。

（実施例１の電源装置の動作）
先ず、図１及び図２の電源装置７０における概略の動作を説明する。

カラー画像形成装置において転写は４出力となるが、４回路とも同じ構成となるので、本実施例１では、１出力の電源装置７０について動作を説明する。

高圧出力値指示手段である外部機器８０は、ＭＰＵ７２のプログラムコードによりなる出力設定手段７２ｃに対し、ＲＳ２３２Ｃ規格等に基づいたデータ通信により、電源装置７０のＤＣ出力電圧を所定のフォーマットで送信する。所定のフォーマットとは、例えば、５ＫＶなら５０００、１６進数に変換して１３８８Ｈ等の値を所定のヘッダ等と共に送信する。

ＭＰＵ７２おいて、出力設定手段７２ｃは、図示しない電源装置からＤＣ５Ｖの電源電圧が投入されると、ＭＰＵ７２内のブートプログラムにより、イニシャル動作が開始される。イニシャル動作により、分周回路制御手段７２ｄ２ｄに対しての設定、出力電圧検知手段７２ｂの設定等が行われる。ＭＰＵ７２は、発振回路７１から供給される２５ＭＨｚの基準クロックＣＬＫに従って動作する。

分周回路７３は、分周回路制御手段７２ｄからのＰＷＭ信号に従って、発振回路７１から出力される基準クロックＣＬＫを分周した分周パルスを、圧電トランス制御回路７５へ出力する。圧電トランス駆動回路７５は、分周回路７３の出力パルスによって、ＤＣ電源７４から供給されるＤＣ２４Ｖをスイッチングして駆動パルスを出力し、圧電トランス７６の１次側７６ａを駆動してこの圧電トランス７６の２次側７６ｂから高圧のＡＣ電圧を出力させる。この高圧のＡＣ電圧は、整流回路７７によって約２倍のＤＣ電圧に変換され、前記のタイミング設定に基づき、出力負荷である転写ローラ５へ供給される。出力電圧変換回路７８は、出力された高圧のＤＣ電圧をＭＰＵ７２の電源電圧５Ｖ以下に変換し、このＭＰＵ７２の出力電圧検知手段７２ｂに入力する。この時、出力電圧変換回路７８内の分圧抵抗７８ａ，７８ｂを流れる電流を、出力負荷である転写電流より十分大きくすることにより、負荷変動による出力変動を抑える。

高圧出力値指示手段である外部機器８０が、例えば、５ＫＶの高圧出力指示データをＭＰＵ７２へ送信する。ＭＰＵ７２は、分周回路７３に対して８．０２ＫＶの出力を得るための初期値である第１の周波数を設定し、分周を開始させて圧電トランス駆動回路７５により圧電トランス７６を駆動する。整流回路７７を通って出力電圧変換回路７８により変換された電圧は、出力電圧検知手段７２ｂにより、１．０４ｍsec毎に検知され、ＭＰＵ７２により、５ＫＶとなるまで分周回路７３に対するＰＷＭ信号を可変して圧電トランス７６の２次側７６ｂの出力電圧を上昇させる。ＭＰＵ７２は、出力電圧が目標電圧に到達したら、５ＫＶの出力電圧を得るための第２の周波数及びこの第２の周波数のパルスの３０サイクル毎の遅延時間を設定し、圧電トランス７６を制御する。以降、ＭＰＵ７２は、１．０４ｍsec毎に出力電圧を検知して、出力電圧が目標電圧より大きいか小さいかによって前記遅延時間を調整して出力電圧を制御する。

次に、図２及び図４〜図７を参照して電源装置７０の動作を詳細に説明する。
図４の（１）、（２）は、図２中の７ビットカウンタ７３ａと１ビットカウンタ７３ｍの動作を示すタイミングチャート、図５の（１）〜（４）は、図２中のＭＰＵ７２における各出力ポートPort１〜Port３の設定と１ビットカウンタ７３ｍの出力端子Ｑ＿Ｂから出力される分周パルスとの関係を示すタイミングチャートである。

図２の電源装置７０において、外部機器８０のシリアル出力端子ＴＸＤ２及びシリアル入力端子ＲＸＤ２は、ＭＰＵ７２のシリアル出力端子ＴＸＤ１及びシリアル入力端子ＲＸＤ１と接続され、データ通信を行う。ＭＰＵ７２のＡＤＣ入力端子は、図示しない電源電圧５Ｖが供給されているこのＭＰＵ７２において、電圧０Ｖ〜５Ｖを１０ビットの分解能でデジタルデータに変換するための入力端子である。ＭＰＵ７２において、出力ポートPortｌ〜Port３は、ＴＴＬレベルの“Ｈ”／“Ｌ”をこのＭＰＵ７２内のプログラムによって出力するようになっている。クロック入力端子ＯＳＣは、ここに入力される基準クロックＣＬＫにより、ＭＰＵ７２が所定のタイミングにて処理を行う。

ＭＰＵ７２のＰＷＭ出力端子は、電源投入時には入力端子の設定であるが、このＭＰＵ７２内のプログラムコードにより初期化処理後に出力端子の設定とされ、“Ｈ” レベルを出力する。初期化以前の電源投入直後は、プルアップ抵抗８１とＤＣ電源（ＤＣ５Ｖ）８２により、“Ｈ”レベルに維持される。

分周回路７３内の７ビットカウンタ７３ａは、図４（１）に示されるように、クロック入力端子ＣＬＫ＿Ａに入力される基準クロックＣＬＫの立ち下がりエッジをカウントしてこの基準クロックＣＬＫの立ち上がりエッジで出力を切り替え、出力端子Ｑ０〜Ｑ６から、カウント値を７ビットの２進数として出力する。出力端子Ｑ０からは基準クロックＣＬＫの２分周のパルス、出力端子Ｑ１からは出力端子ＱＯの２分周（ＣＬＫの４分周に相当）のパルス、出力端子Ｑ２からは出力端子Ｑ１の２分周（ＣＬＫの８分周に相当）のパルス、出力端子Ｑ３からは出力端子Ｑ２の２分周（ＣＬＫの１６分周に相当）のパルス、出力端子Ｑ４からは出力端子Ｑ３の２分周（ＣＬＫの３２分周に相当）のパルス、出力端子Ｑ５からは出力端子Ｑ４の２分周（ＣＬＫの６４分周に相当）のパルス、及び、出力端子Ｑ６からは出力端子Ｑ５の２分周（ＣＬＫの１２８分周に相当）のパルスがそれぞれ出力される。クリア端子ＣＬＲ＿Ａに“Ｈ”レベルが入力されると、出力端子ＱＯ〜Ｑ６の出力が全て０である“Ｌ”レベルになり、このカウンタ７３ａがリセットされる。

これに対し、１ビットカウンタ７３ｍは、図４（２）に示されるように、クロック入力端子ＣＬＫ＿ＢにＡＮＤゲート７３Ｋの出力パルスが入力される毎に、出力端子Ｑ＿Ｂの出力パルスが反転する。

分周回路７３の６入力ＡＮＤゲート７３ｋは、インバータ７３ｂ，７３ｃとＯＲゲート７３ｄ，７３ｌ，７３ｆ，７３ｇとＸＯＲゲート７３ｈ，７３ｉと１ビットカウンタ７３ｍと出力ポートPort１〜Port３の出力信号とに応じて、発振回路７１から出力される基準クロックＣＬＫを分周する。図５（１）〜（４）に、各出力ポートPort１〜Port３の出力設定と１ビットカウンタ７３ｍの分周パルスとの関係が示されている。

出力ポートPortｌ＝“Ｌ”、Port２＝“Ｌ”、Port３＝“Ｈ”では、発振回路７１の２５ＭＨｚの基準クロックＣＬＫが７７＋７７＝１５４分周されて１ビットカウンタ７３ｍの出力端子Ｑ＿Ｂから１６２．３３７７ｋＨｚの矩形波が出力される。出力ポートPortｌ＝“Ｌ”、Port２＝“Ｈ”、Port３＝“Ｈ”では、発振回路７１の２５ＭＨｚの基準クロックＣＬＫが７７＋７６＝１５３分周されて出力端子Ｑ＿Ｂから１６３．３９８７ｋＨｚの矩形波が出力される。出力ポートPortｌ＝“Ｈ”、Port２＝“Ｌ”、Port３＝“Ｈ”では、発振回路７１の２５ＭＨｚの基準クロックＣＬＫが７６＋７６＝１５２分周されて出力端子Ｑ＿Ｂから１６４．４７３７ｋＨｚの矩形波が出力される。出力ポートPortｌ＝“Ｌ”、Port２＝“Ｈ”、Port３＝“Ｌ”では、発振回路７１の２５ＭＨｚの基準クロックＣＬＫが７５＋７６＝１５１分周されて出力端子Ｑ＿Ｂから１６５．５６２９ｋＨｚの矩形波が出力される。これらの出力端子Ｑ＿Ｂから出力される分周パルスは、圧電トランス駆動回路７５へ送られる。

圧電トランス駆動回路７６は、分周回路７３における１ビットカウンタ７３ｍの出力端子Ｑ＿Ｂから出力された分周パルスにより、ＮＭＯＳ７５ａがＤＣ２４Ｖをスイッチングして圧電トランス７６の１次側に駆動パルスを印加する。圧電トランス７６は、この１次側７６に入力される駆動パルスによって周波数特性に応じた２次側７６ｂの出力電圧を生成する。分周回路７３における出力端子Ｑ＿Ｂの出力が“Ｌ”の状態を維持された場合、又は出力端子Ｑ＿Ｂの出力が不定の場合には、出力端子Ｑ＿Ｂが抵抗７５ｂによってグランドＧＮＤ電位にプルダウンされているので、圧電トランス７６の１次側７６ａに駆動パルスが印加されず、高圧出力電圧が発生しない。

整流回路７７は、圧電トランス７６の２次側７６ｂの出力電圧を２倍のＤＣ電圧に変換し、抵抗８３を介して負荷である転写ローラ５に印加する。出力電圧変換回路７８は、分圧抵抗７７ａ，７７ｂによって高圧のＤＣ電圧を１／２０４８に分圧し、オペアンプ７８ｃを介してＭＰＵ７２のＡＤＣ入力端子に入力する。これにより、高圧のＤＣ出力電圧１０．２３ＫＶを５Ｖに変換し、１０ビットの分解能より１０Ｖの分解能を得る。１０ビットの最大値（ＭＡＸ値）は３ＦＦＨ＝１０２３である。

図６（１）〜（３）は、図２中のＭＰＵ７２におけるＰＷＭ出力端子から出力されるＰＷＭ信号と１ビットカウンタ７３ｍの出力端子Ｑ＿Ｂから出力される分周パルスとの関係を示すタイミングチャートである。

図６（１）は、ＰＷＭ信号の“Ｈ”期間を基準パルス１サイクル分設けた場合のタイミングである。この場合の出力ポートPort１，Port２の出力信号は“Ｌ”、Port３が“Ｈ”の場合であるが、出力ポートPort１〜Port３の出力信号によって７ビットカウンタ７３ａにおける出力端子Ｑ６の分周比が異なっても、１ビットカウンタ７３ｍにおける出力端子Ｑ＿Ｂの立ち下りを基準とするのは同様である。ＰＷＭ信号が“Ｈ”である期間、ＯＲゲート７３ｌを介して７ビットカウンタ７３ａのクリア端子ＣＬＲ＿Ａ及び１ビットカウンタ７３ｍのクリア端子ＣＬＲ＿Ｂに“Ｈ”が入力され、この期間、７ビットカウンタ７３ａ及び１ビットカウンタ７３ｍのカウントアップが停止し、分周回路７３の出力端子Ｑ＿Ｂにおける分周パルスの“Ｌ”期間が保持され、遅延される。

同様に、図６（２）はＰＷＭ信号の“Ｈ”である期間が基準パルス２サイクルの場合、図６（３）は１０サイクルの場合を示している。ＭＰＵ７２のプログラムにより、この期間は１，２，３，・・・，５０（任意の整数）基準サイクル（２５ＭＨｚの１パルスであり、周期４０ｎsec）の設定が可能になっている。

図７（１）、（２）は、図６における出力端子Ｑ＿Ｂから出力される分周パルスとＰＷＭ周期との関係を示すタイミングチャートである。

本実施例１では、出力端子Ｑ＿Ｂから出力される分周パルスの３０パルス毎にＰＷＭ信号を“Ｈ”としてパルス間に遅延が生じるように制御している。

図７（１）では、パルス遅延時間はｎｌで示される基準パルス２５ＭＨｚ（４０ｎsec）の整数倍の時間であり、そのデューティを図７（２）に示すように、ｎ２で示される時間に変更するように可変としている。遅延時間ｎ１，ｎ２を可変として、この遅延時間ｎ１，ｎ２を設ける間の出力端子Ｑ＿Ｂから出力される分周パルスのパルス幅を固定として制御している。本実施例１では、３０パルス、分周比が１５１〜１５４で１８１．２〜１８４．８μsecの期間に遅延時間ｎ１，ｎ２を０〜２μsec設けている。但し、この周期は３０パルスに限らない。

図８は、図２において分周比１５１（７５＋７６）、１５２（７６＋７６）、１５３（７７＋７６）及び１５４（７７＋７７）の場合において３０パルス毎の遅延サイクル（パルス）数０〜５０の場合の高圧出力電圧を示す図である。図９は、図８のデータを高圧出力電圧／遅延サイクルでグラフ化した図である。

図８及び図９から分かるように、分周比によって高圧出力電圧が変化し、遅延サイクルの増加に伴い高圧出力電圧が上昇する。

図１０は、図２において分周比１５４、遅延サイクル０で圧電トランス７６を駆動した場合の経過時間と出力値を示す図である。

時定数２０．８ｍsecは回路の時定数であり、分周比１５４の１６２．３３７７ｋＨｚで圧電トランス７６を駆動した場合の定常状態の電圧８０２０Ｖの６３．２％の値、５０７０Ｖとなるまでの時間を実測により得て、予めＭＰＵ７２内の記憶手段７２ａに記録してある。時定数は、電源装置１をテスト冶具等を用いて動作させ、不揮発性メモリ等の記憶手段７２ａに記録する。本実施例１における圧電トランス７６の立ち上がり特性は、同一周波数の駆動パルスを印加し続けた場合に、次式（１）のような１次遅れの特性を持つ。
Ｖｏｕｔ＝｛１−ｅ^（-t）｝×ＭＡＸｏｕｔ （１）
但し、ＭＡＸｏｕｔ；定常状態の出力電圧
ｔ；（経過時間）／Ｔ
Ｔ；２０．８ｍsec（時定数）

（実施例１の電源装置のフローチャート）
図１１−１及び図１１−２は、図１、図２の電源装置７０における動作を示すフローチャートである。

本実施例１の電源装置７０では、以下のステップＳ１〜Ｓ３２に従って高圧出力の動作が行われる。

動作が開始されると（ステップＳ１）、ＭＰＵ７２は、シリアル通信により外部機器８０から高圧設定電圧を受信する（ステップＳ２）。ＭＰＵ７２は、ステップＳ２で受信した設定電圧が３．５ＫＶ以上か否かを判定し（ステップＳ３）、３．５ＫＶ以上の場合はステップＳ５へ進み、３．５ＫＶ以下の場合はステップＳ４へ進む。ＭＰＵ７２は、ステップＳ４において、第２の周波数の分周比を１５１（７５＋７６）に設定し、予め記憶手段７２ａに記憶されている図８のデータのテーブルを参照して遅延サイクルを決定する。例えば、２．８ＫＶが設定電圧であった場合は、遅延サイクルを計算すると１９．５となり、整数値しか設定できないので、この場合は四捨五入して２０が設定される。１９．５の計算は、２８００を超えない最も大きい値をテーブルから参照し、１９を得る。１９＋１の値のテーブル値２８２０Ｖと１９のテーブル値２７８０Ｖの差分を計算すると４０Ｖ、１９のテーブルの値を目標電圧２８００Ｖから差し引くと２０Ｖ、２０／４０＝０．５で１９．５を得る。設定電圧が遅延時間０の場合の値より小さな場合は、０を遅延時間として設定する。

ＭＰＵ７２は、ステップＳ５において、ステップＳ２で受信した設定電圧が５ＫＶ以上か否かを判定し、５ＫＶ以上の場合はステップＳ７へ進み、５ＫＶ以下ならステップＳ６へ進む。ＭＰＵ７２は、ステップＳ６において、第２の周波数の分周比を１５２（７６＋７６）に設定し、記憶手段７２ａに記憶された図８のテーブルを参照して、ステップＳ４と同様に、遅延時間を設定する。ＭＰＵ７２は、ステップＳ７において、第２の周波数の分周比を１５３（７７＋７６）に設定し、記憶手段７２ａに記憶された図８のテーブルを参照して、ステップＳ４と同様に、遅延時間を設定する。設定電圧が遅延時間５０の７２００Ｖより大きな場合は５０を遅延時間として設定する。ＭＰＵ７２は、ステップＳ８において、第１の周波数の分周比を１５４（７７＋７７）に設定し、設定電圧に対応した印加時間を決定する。例えば、目標電圧２８００Ｖの場合には、図１０の出力期待値から２８００を越えない最も大きな値を選択する。この場合は、２６４０Ｖで印加時間は８．３２ｍsecとなる。第１の目標電圧として２６４０Ｖを記憶手段７２ａに記憶する。

ＭＰＵ７２は、ステップＳ９において、外部機器８０からの高圧オン（ＯＮ）信号が入るまで待機する。図１３中のレジシトローラ１６，１７へ用紙１５が送られてくると、これが用紙検出センサ４０で検出されてこの検出信号が外部機器８０へ送られ、この外部機器８０内のタイマ８１にて、用紙１５の転写ニップまでの搬送時間（即ち、用紙１５が転写ニップ位置に到達する時間）が計時され、その搬送時間が経過すると、図１４中のプリンタエンジン制御部５３及び高圧制御部６０を介して転写バイアス発生部６２である図１の電源装置７０へ、高圧ＯＮ信号が送られてくる。

ＭＰＵ７２は、ステップＳ９で、高圧ＯＮ信号を受信した場合はステップＳ１０へ進み、そうでない場合はこのステップＳ９を繰り返す。ＭＰＵ７２は、ステップＳ１０において、第１の周波数で圧電トランス駆動回路７５を駆動するように、分周回路７３に対する出力ポートPortｌ〜Port３等の設定を行い、圧電トランス７６の駆動を開始する。ＭＰＵ７２は、ステップＳ１１において、１．０４ｍsec（０．０５）周期で、ＡＤＣ入力端子にて出力電圧を検出する。ＭＰＵ７２は、ステップＳ１２において、検出電圧が第１の目標電圧（ステップＳ４で遅延サイクル１９と設定した場合の２７８０Ｖ）を超えているか否かを判定し、越えていればステップＳ１４へ進み、そうでなければステップＳ１３へ進む。第１の目標電圧は、ステップＳ８で図１０のテーブル値から選択した値である。

ＭＰＵ７２は、ステップＳ１３において、圧電トランス７６の駆動を開始してから当初設定した第１の周波数での設定時間（例えば、ステップＳ８で例とした８．３２ｍsec）となったか否かを判定し、設定時間となった場合にはステップＳ１４へ進み、そうでない場合はステップＳ１１へ戻る。ＭＰＵ７２は、ステップＳ１４において、圧電トランス７６の駆動周波数を第２の周波数に切り替え、ステップＳ４，Ｓ７，Ｓ８にて設定された値になるようにＰＷＭ出力端子及び出力ポートPortｌ〜Port３の信号を設定し、ステップＳ１５へ進む。ＭＰＵ７２は、ステップＳ１５において、１．０４ｍsec周期（ステップＳ１１の検出から１．０４ｍsec後）にて、ＡＤＣ入力端子によって出力電圧を検出する。検出した値は、記憶手段７２ａに保持する。ステップＳ１５で検出した後、更に、ステップＳ１６において、１４．５６ｍsec後にＡＤＣ入力端子によって出力電圧を検出する。以降、ステップＳ３０からのループ毎に、１４．５６ｍsec周期にてＡＤＣ入力端子を検出する。ステップＳ１６の後、結合子（１）を介してステップＳ１７へ進む。

ＭＰＵ７２は、ステップＳ１７において、目標電圧と検出電圧の差分の絶対値（ＡＢＳ）が１５０Ｖより大きいか否かを判定し、大きければステップＳ１８へ進み、そうでなければステップＳ２６へ進む。ＭＰＵ７２は、ステップＳ１８において、（目標電圧−検出電圧）の差分を２回のＡＤＣ検出値の差分ΔＡＤＣで除算した値が０．７５以下か否かを判定し、
（目標電圧−検出電圧）／ΔＡＤＣ≦０．７５
０．７５以下ならステップＳ１９へ進み、そうでなければステップＳ２２へ進む。２回のＡＤＣ検出値の差分とは、初回はステップＳ１６の検出値からステップＳ１５の検出値を差し引いた値であり、以降、１４．５６ｍsec周期でステップＳ１６が繰り返されることにより、前回の値との差分を取ることにより得ることができる。例えば、目標電圧が３０００Ｖで検出電圧が２８００Ｖ（目標電圧より検出電圧が低い場合）、ΔＡＤＣ＝３００Ｖの場合、
（３０００−２８００）／３００＝０．６７
となり、この条件を満たす。ＡＤＣ入力端子のサンプリング周期は０．７Ｔ（Ｔ；時定数）なので、
１−ｅ^(-0.7)＝０．５
となり、１次遅れのこの系の場合には目標電圧３０００Ｖに対して定常出力値が３１００Ｖとなることになる。又、目標電圧が３０００Ｖで、検出電圧が３２００Ｖ（目標電圧より検出電圧が高い場合）、ΔＡＤＣ＝−３００Ｖの場合、
（３０００−３２００）／（−３００）＝０．６７
となり、この場合もこの条件を満たす。この場合は定常出力値が２９００Ｖとなることになる。

ＭＰＵ７２は、ステップＳ１９において、目標電圧が検出電圧より高い場合はステップＳ２０へ進み、そうでない場合はステップＳ２１へ進む。ＭＰＵ７２は、ステップＳ２０において、遅延サイクルを１減算し、ＰＷＭ出力端子から出力されるＰＷＭ信号をそれに応じた値に制御する。遅延サイクルを減算すると、高圧出力は出力値が低い方へ制御される。ＭＰＵ７２は、ステップＳ２１において、遅延サイクルを１加算し、ＰＷＭ信号をそれに応じた値に制御する。遅延サイクルを加算すると、高圧出力は出力値が高い方へ制御される。

ＭＰＵ７２は、ステップＳ２２において、（目標電圧−検出電圧）の差分を２回のＡＤＣ検出値の差分ΔＡＤＣで除算した値が１．５以上か否かを判定し、
（目標電圧−検出電圧）／ΔＡＤＣ≧１．５
１．５以上ならステップＳ２３へ進み、そうでなければステップＳ３０へ進む。２回のＡＤＣ検出値の差分とは、初回はステップＳ１６の検出値からステップＳ１１５の検出値を差し引いた値であり、以降、１４．５６ｍsec周期でステップＳ１６が繰り返されることにより、前回の値との差分を取ることにより得ることができる。例えば、目標電圧が３０００Ｖで、検出電圧が２８００Ｖ（目標電圧より検出電圧が低い場合）、ΔＡＤＣ＝５０Ｖの場合、
（３０００−２８００）／５０＝４
となり、この条件を満たす。ＡＤＣ入力端子のサンプリング周期は０．７Ｔ（Ｔ；時定数）なので、
１−ｅ^(-0.7)＝０．５
となり、１次遅れのこの系の場合には、目標電圧３０００Ｖに対して定常出力値が２８５０Ｖとなることになる。又、目標電圧が３０００Ｖで検出電圧が３２００Ｖ（目標電圧より検出電圧が高い場合）、ΔＡＤＣ＝５０Ｖの場合、
（３０００−３２００）／（−５０）＝４
となり、この場合もこの条件を満たす。この場合は、定常出力値が３１５０Ｖとなることになる。

ＭＰＵ７２は、ステップＳ２３において、目標電圧が検出電圧より高いか否かを判定し、高い場合はステップＳ２４へ進み、そうでない場合はステップＳ１２５へ進む。ステップＳ２４において、遅延サイクルを１加算し、ＰＷＭ信号をそれに応じた値に制御する。遅延サイクルを加算すると、高圧出力は出力値が高い方へ制御される。ステップＳ２５において、遅延サイクルを１減算し、ＰＷＭ信号をそれに応じた値に制御する。遅延サイクルを減算すると、高圧出力は出力値が低い方へ制御される。

ＭＰＵ７２は、ステップＳ２６において、検出電圧平均、初回はステップＳ１５とステップＳ１６にて検出されたＡＤＣ検出電圧の平均、初回以降はステップＳ１６が繰り返されることにより得られた検出電圧の直近２回の平均値が（目標電圧−５０Ｖ）より低いか否かを比較し、低い場合にはステップＳ２７へ進み、そうでない場合はステップＳ２８へ進む。ステップＳ２７において、遅延サイクルを１加算し、ＰＷＭ信号をそれに応じた値に制御する。遅延サイクルを加算すると、高圧出力は出力値が高い方へ制御される。ステップＳ２８において、検出電圧平均、初回はステップＳ１５とステップＳ１６にて検出されたＡＤＣ検出電圧の平均、初回以降はステップＳ１６が繰り返されることにより得られた検出電圧の直近２回の平均値が（目標電圧＋５０Ｖ）より高いか否かを比較し、高い場合にはステップＳ２９へ進み、そうでない場合はステップＳ３０へ進む。ステップＳ２９において、遅延サイクルを１減算し、ＰＷＭ信号をそれに応じた値に制御する。遅延サイクルを減算すると、高圧出力は出力値が低い方へ制御される。

ＭＰＵ７２は、ステップＳ３０において、外部機器８０から高圧電源オフ（ＯＦＦ）命令を受信したかを判定し、受信した場合にはステップＳ３１へ進み、そうでない場合は結合子（２）を介してステップＳ１６へ戻る。ステップＳ３１において、１ビットカウンタ７３ｍの出力端子Ｑ＿Ｂのパルス出力を停止する。ＰＷＭ端子を“Ｈ”に維持することにより、圧電トランス駆動回路７５に入力されるパルスが停止し、電源装置７０の動作が終了する（ステップＳ３２）。

図１２は、図１、図２の電源装置７０による転写バイアス印加タイミングを示す波形図である。

用紙検出センサ４０で用紙先端を検出した後、外部機器８０内のタイマ８１により、用紙先端が転写ニップに到達するまでの時間ｔｌを計時してこの時間ｔ１が経過した後、転写バイアスを印加するための圧電トランス７６の駆動を開始する。用紙先端から例えば５ｍｍ進んだタイミングｔ２が用紙先端から経過した時点で、転写出力は目標出力に到達している。用紙後端を用紙検出センサ４０が検出したら、用紙後端から例えば５ｍｍ手前、（ｔｌ−ｔ２）時間のタイミングで、圧電トランス７６の駆動パルスをオフする。用紙後端が転写ニップに到達するまでの時間ｔｌ以内に、高圧出力は減衰して０となる。

このように、圧電トランス７６の２次側７６ｂにコッククロフト・ウォルトンの倍電圧整流回路７７を設けたことにより、高出力の額域においても単位周波数変化（遅延時間変化）に対しての出力電圧変化量を小さくすることが可能となり、正確な出力電圧制御が可能となる。更に、圧電トランス駆動パルスをデジタル回路である分周回路７３で分周して生成し、一定周期毎に遅延時間設けることにより、圧電トランス駆動パルスの平均周波数を細かく制御することが可能となる。この結果、単位ステップ当たりの出力圧変化量を数十Ｖとすることが可能となり、従来、デジタル回路においては計算上数１００ＭＨｚ〜ＧＨｚオーダの回路が必要とされ、実現困難であった圧電トランス７６のデジタル制御回路を２５ＭＨｚという低い周波数で実現している。

（実施例１の変形例）
本実施例１では、次の（ａ）〜（ｅ）のような変形例を採用することも可能である。

（ａ） 本実施例１においては、第１の周波数に遅延時間を設けていないが、遅延時間を設けない設定と出力電圧が高くなる条件が重なったからであって、圧電トランス７６の特性によっては遅延時間を設けても良い。

（ｂ） 圧電トランス７６は製造上のばらつき等により、印加周波数と出力電圧の関係が個体間で等しくならない場合があるが、本実施例１中で説明した記憶手段７２ａに記憶するパラメータを各々異なるものとして対応しても良い。

（ｃ） 本実施例１では発振回路７１の周波数を２５ＭＨｚとしたが、この周波数を可変する手段を用いて圧電トランス７６の素子ばらつきを吸収する方法を採用しても良い。

（ｄ） 圧電トランス７６は負荷変動により出力電圧が変動する特性を持つので、本実施例１では、出力電圧変換回路７８に流す電流を転写電流より相対的に大きな値として対応したが、負荷の違いによるテーブル値を各々記憶手段７２ａに保持し、紙の種類、温度、湿度等の条件によってテーブル値を選択する構成としても良い。又、前記テーブル値を計算式として保持して良い。

（ｅ） 実施例１において第１の出力を得る周波数の出力部と第２の周波数の出力を得る出力部は同じ回路を用いているが、別々の回路にて実現しても良い。

（実施例１の効果）
本実施例１によれば、次の（ｉ）、（ｉｉ）のような効果がある。

（ｉ） 圧電トランス７６の駆動パルスを高圧出力立ち上げ時に高出力に対応した第１の周波数で駆動し、目標電圧到達直前に目標電圧に対応した第２の周波数に切り替えることにより、短時間での立ち上げが可能となる。例えば、出力電圧６ＫＶ以下であれば、３０ｍｓｅｃ以内に立ち上げが可能となる。出力電圧３．５ＫＶまでであれば、１５ｍｓｅｃ以内となる。

（ｉｉ） 前記（ｉ）の効果を有する電源装置７０から出力される高圧のＤＣ電圧を転写ローラ５に印加して転写を行わせるようにしたので、印刷速度の高速化に対応できる。

（比較例）
本発明者が先に提案した電源装置（以下「比較例の電源装置」という。）を挙げ、この比較例に対して本発明の実施例１が優れている点について以下説明する。

図１５は、比較例の電源装置における概略の構成を示すブロック図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

この電源装置７０Ａでは、実施例１の発振回路７１及びＭＰＵ７２に代えて積分回路からなる比較回路７２Ａ、実施例１の分周回路７３に代えて電圧制御発振器（以下「ＶＣＯ」という。）７３Ａ、更に、実施例１の出力電圧変換回路７８に代えて検出回路７８Ａがそれぞれ設けられている。

比較例の電源装置７０Ａでは、外部機器８０により指示された高圧出力値と、整流回路７７の出力電圧を検出する検出回路７８Ａからの帰還信号とを、比較回路７２Ａで比較してＶＣＯ７３Ａを発振させる。圧電トランス駆動回路７５は、ＶＣＯ７３Ａの出力パルスに基づき、ＤＣ電源７４のＤＣ電圧をスイッチングして圧電トランス７６の１次側を駆動し、２次側に昇圧されたＡＣ電圧を得る。２次側のＡＣ電圧は整流回路７７により整流され、このＤＣ電圧が、高圧のＤＣバイアスを必要とする出力負荷である転写ローラ５に印加される。これにより、電源装置７０Ａは、外部機器８０で指示された高圧出力値に応じた高圧のＡＣ電圧を出力して転写ローラ５に供給する。

図１６は、比較例における出力電圧の立ち上がり特性を示す波形図である。
比較例の電源装置７０Ａにおいて、外部機器８０で指示された高圧出力値により転写ローラ５に印加されるバイアスが立ち上がるまでの時間は、ＶＣＯ７３Ａによる発振周波数を図３に示される周波数ｆｙから開始して周波数ｆｘで最終的に安定してＮ（Ｖ）の出力電圧を得る。この場合の高圧出力立ち上がり時間は、図１６に示されるように、３．５ＫＶで６０ｍsecである。

このような比較例の電源装置７０Ａを電子写真等の画像形成装置の転写バイアスとして適用した場合には、次のような問題がある。

電子写真等の画像形成装置にて転写を行う場合には、感光ドラムと転写ローラ（又は転写ベルト）のなす転写ニップに搬送されてきた用紙が到達してから転写バイアスが印加される。紙が転写ニップに到達する以前に転写バイアスを印加すると、体積抵抗値の低い転写ローラや転写ベルトに直に感光ドラムが接した状態で数ＫＶの転写バイアスを印加することとなり、感光ドラムにダメージを与えてしまう。そのため、用紙先端が転写ニップに到達すると同時に転写バイアスを印加するのであるが、例えば、用紙の余白部分を５ｍｍとした場合、転写バイアスの立ち上がり時間が６０ｍｓであると、８４ｍｍ／sec以上の用紙搬送速度には対応できなくなってしまう。年々印刷速度の高速化が市場要求としてある画像形成装置においては、低速の装置にしか適用できないという問題がある。

図１７は、本発明の実施例１を示す図１の電源装置７０における出力電圧の立ち上がり特性を示す波形図である。

本実施例１の電源装置７０では、図１７に示すように、出力電圧３．５ＫＶまでであれば、出力電圧の立ち上がり時間が１５ｍsec以内となって印刷速度の高速化に対応でき、比較例の問題を解決できる。

（実施例２の電源装置）
図１８は、本発明の実施例２における電源装置の詳細な構成例を示す回路図であり、実施例１を示す図２中の要素と共通の要素には共通の符号が付されている。

本実施例２の電源装置７０Ｂは、実施例１の電源装置７０におけるＭＰＵ７２、分周回路７３、整流回路７７、及び出力電圧変換回路７８に代えて、これらとは構成の異なるＭＰＵ７２Ｂ、分周回路７３Ｂ、整流回路７７Ｂ、及び出力電圧変換回路７８Ｂが設けられている。

ＭＰＵ７２Ｂは、実施例１のＭＰＵ７２と同様のクロック入力端子ＯＳＣ、ＰＷＭ出力端子に相当するＰＷＭ１出力端子、出力ポートPort１〜Port３、ＡＤＣ入力端子、シリアル出力端子ＴＸＤ１、及びシリアル入力端子ＲＸＤ１と、新たに追加されたＰＷＭ２出力端子とを有している。ＰＷＭ２出力端子は、抵抗８１を介してＤＣ電源（ＤＣ５Ｖ）８２に接続されており、クロック入力端子ＯＳＣに入力される２５ＭＨｚの基準クロックＣＬＫを分周してこの分周クロックを圧電トランス駆動回路７５に供給する機能を有している。

分周回路７３Ｂは、実施例１の分周回路７３に対して、ＰＷＭ２出力端子の出力パルスを反転するインバータ７３ｎと、このインバータ７３ｎの出力パルスと１ビットカウンタ７３ｍにおける出力端子Ｑ＿Ｂの出力パルスとの論理和を求めて圧電トランス駆動回路７５に供給する２入力のＯＲゲート７３ｏとが、新たに追加されている。

整流回路７７Ｂは、コンデンサ７７ａ，７７ｆ及びダイオード７７ｂ，７７ｄにより構成され、実施例１における整流回路７７の構成から２倍の電圧昇圧する回路が省かれている。従来のこの種の装置に用いられている整流回路とは、コンデンサ７７ａの有無で異なる。

出力電圧変換回路７８Ｂは、実施例１における出力電圧変換回路７８の抵抗７８ｂに代えて、この抵抗７８ｂに対して２倍の抵抗値を持つ抵抗７８ｄが設けられている。出力負荷である転写ローラ５への印加電圧が５１１５Ｖの時に、５Ｖがオペアンプ７８ｃの（＋）入力端子に入力され、このオペアンプ７８ｃの出力５Ｖが、ＭＰＵ７２ＢのＡＤＣ入力端子に入力されるようになっている。ＭＰＵ７２ＢのＡＤＣ入力端子は、１０ビットの分解能を持ち、ＭＡＸ値３ＦＦＨ＝１０２３なので５１１５／１０２３＝５Ｖの分解能を有する。

ＭＰＵ７２ＢにおけるＰＷＭ２出力端子の出力パルスが圧電トランス７６を駆動する場合には、ＰＷＭ１出力端子の出力を“Ｈ”にして１ビットカウンタ７３ｍにおける出力端子Ｑ＿Ｂの出力を停止する。又、出力端子Ｑ＿Ｂからパルスの出力を行う場合には、ＰＷＭ２出力端子は出力パルスを“Ｈ”にして２入力ＯＲゲート７３ｏの入力が“Ｌ”となるようにする。電源装置７０Ｂのオン時のＭＰＵ７２Ｂの初期化時は、ＰＷＭ１出力端子と同様に電圧５Ｖにプルアップされているので、圧電トランス駆動回路７５のＮＭＯＳ７５ａはオフされる構成になっている。

その他の構成は、実施例１と同様である。

（実施例２の電源装置の動作）
本実施例２の動作については、実施例１と異なる部分のみ説明する。

図１９は、図１８中のＭＰＵ７２ＢにおけるＰＷＭ２出力端子の出力に対する整流回路７７Ｂの出力電圧を示す図である。

ＰＷＭ２出力端子から出力されるパルスの周波数は、ＭＰＵ７２Ｂ中のプログラム等により制御される。デューティが５０％で分周比が奇数の場合は、“Ｈ”周期を“Ｌ”周期より１サイクル短くする。但し、逆の“Ｌ”周期を“Ｈ”周期より１サイクル短くした場合でも、出力されるパルスは殆ど変化せず、どちらに設定されても良い。圧電トランス７６は、図３に示されるように、出力電圧が高い領域においては、周波数変化当たりの出力変化が大きいが、出力電圧が相対的に低い領域においては、２５ＭＨｚの基準クロックＣＬＫの分周のみで転写ローラ５の初期バイアス印加に必要な分解能が得られる。

本実施例２が実施例１と異なる点は、転写ローラ５の初期バイアスを印加することである。これについて説明する。

図１２に示すように、転写高圧出力は用紙１５が転写ニップに存在する状態で印加を行う。その理由は、前述したように、各転写ローラ５や転写ベル８が各感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃ（又は感光体ベルト）と接した状態にて高いバイアスを印加すると、感光体にダメージを与えてしまう。それが横帯状の画像欠陥として画像形成装置１の出力に現れてしまう場合がある。しかし、１ＫＶ程度までの低いバイアスであれば、この感光体に対するダメージが避けられるので、従来の画像形成装置でも初期バイアスを転写前に印加することが行われている。例えば、従来の技術において、この初期バイアスを印加することにより、周波数変化に対する出力電圧変化の少ない領域（即ち、図３のグラフの裾の領域）を避けることにより、立ち上がり特性の改善が行われている。

これに対し、本実施例２は、従来の場合と異なり、初期バイアスを印加して目標出力電圧との電位差を小さくすることにより、第１の周波数の印加時間を短くし、この結果、更なる立ち上がり時間の改善を得るものである。

図２０は、図１８において出力電圧と分周比、遅延時間を組み合わせた場合の出力電圧テーブルを示す図、図２１は、図２０の特性をグラフ化した図、更に、図２２は、図１８において分周比１５４（７７＋７７）で立ち上げた場合の経過時間と出力の関係を示すテーブルの図である。

本実施例２の電源装置７０Ｂにおいては、実施例１に対して整流回路７７Ｂの構成が異なるために、時定数Ｔは１３．２ｍsecとなる。前記テーブルは、ＭＰＵ７２Ｂ内の記憶手段７２ａに保持される。

図２３は、図１８における初期バイアス印加タイミングを示す波形図である。
図１３の画像形成装置１において、用紙検出センサ４０が用紙先端を検出すると、図１８の外部機器８０を通してＭＰＵ７２Ｂにより、転写ローラ５に対する初期バイアスの印加を開始する。ＭＰＵ７２Ｂは、ＰＷＭ２出力端子からパルスを出力し、分周回路７３Ｂ内のＯＲゲート７３ｏ及び圧電トランス駆動回路７５を通して圧電トランス７６を駆動する。初期バイアスは、段階的に目標電圧である１ＫＶ前後の値に調整され、その後、転写ニップに用紙１５が到達すると同時に、第１の周波数での圧電トランス７６の駆動に切り替えられる。

以降は、実施例１と同様にして転写バイアスを調整し、用紙後端に達する印字余白である５ｍｍ手前で第２の周波数による駆動を終了する。連続印字中は第２の周波数の駆動を終了すると同時に、初期バイアスとなる駆動周波数を切り替え、以降、２ページ目以降も同様にして制御する。最終ページの印字終了時は、第２の周波数による駆動を終了し、圧電トランス７６の１次側７６ａのパルス入力を止めて、出力を終了する。

（実施例２の電源装置の動作フローチャート）
図２４−１及び図２４−２は、図１８の電源装置７０Ｂにおける動作を示すフローチャートである。

本実施例２の電源装置７０Ｂでは、以下のステップＳ４１〜Ｓ８０に従って高圧出力の動作が行われる。

動作が開始されると（ステップＳ４１）、ＭＰＵ７２Ｂは、シリアル通信により外部機器８０から高圧出力設定電圧（この場合は第２の周波数で駆動する場合の目標電圧）を受信する（ステップＳ４２）。ＭＰＵ７２は、ステップＳ４２で受信した高圧出力設定電圧が１．７５ＫＶ以上か否かを判定し（ステップＳ４３）、１．７５ＫＶ以上の場合はステップＳ４５へ進み、１．７５ＫＶよりも低い場合はステップＳ４４へ進む。ＭＰＵ７２Ｂは、ステップＳ４４において、第２の周波数の分周比を１５１（７６＋７５）、第２の周波数での遅延時間を図２０のテーブルから設定する。又、ステップＳ４５において、高圧出力設定電圧が２．５ＫＶ以上か否かを判定し、２．５ＫＶ以上の場合はステップＳ４７へ進み、２．５ＫＶよりも低い場合にはステップＳ４６へ進む。

ＭＰＵ７２Ｂは、ステップＳ４６において、第２の周波数の分周比を１５２（７６＋７６）、第２の周波数での遅延時間を図２０のテーブルから設定する。又、ステップＳ４７において、第２の周波数の分周比を１５３（７７＋７６）、第２の周波数での遅延時間を図２０のテーブルから設定する。例えば、設定電圧が３．５ＫＶであった場合は、遅延サイクルを計算すると３５．３となり、整数値しか設定できないので、この場合は四捨五入して３５が設定される。計算方法は実施例１のステップＳ４の説明と同様である。ＭＰＵ７２Ｂは、ステップＳ４８において、用紙検出センサ４０から外部機器８０を介して送られてくる初期バイアスオンＯＮの制御信号を待つ。受信した場合はステップＳ４９へ進み、そうでない場合はステップＳ４８を繰り返す。

ＭＰＵ７２Ｂは、ステップＳ４９において、初期バイアスの分周比を１３９に設定し、ＡＤＣ検出周期を３３ｍsecに設定する。３３ｍsecは３３／１３．２＝２．５で時定数Ｔの２．５倍の時間であり、出力電圧は定常電圧の９１．８％に到達する時間である。ＭＰＵ７２Ｂは、ステップＳ５０において、ＡＤＣ検出値が９００Ｖ以上か否かを判定し、以上ならステップＳ５１へ進み、そうでない場合はステップＳ５２へ進む。ステップＳ５１において、ＡＤＣ検出値が１１００Ｖ以下か否かを判定し、以下ならステップステップＳ５４へ進み、そうでない場合はステップＳ５３へ進む。ステップＳ５２において、初期バイアスの分周比を１加算する。例えば、初期値１３９であれば１４０にする。ステップＳ５３において、初期バイアスの分周比を１減算する。ステップＳ５０〜Ｓ５３の動作によって、初期バイアスは９００Ｖ〜１１００Ｖに調整される。

ＭＰＵ７２Ｂは、ステップＳ５４において、第１の分周比を１５４（７７＋７７）に設定し、第１の遅延サイクルを３３に設定する。又、第１の周波数印加時間を決定する。印加時間は、図１９の値をステップＳ５１で最後に検出したＡＤＣ検出値で補正して利用する。図１９の値は１０００Ｖの場合の値であるから、例えば、ステップＳ５１で最後に検出したＡＤＣ値が９５０Ｖであった場合には５０Ｖ差し引いた値を用いる。時定数１．００Ｔ（１３．２０ｍsec）の値３５３０Ｖから５０Ｖを引いた値３４８０Ｖが目標電圧３５００Ｖ未満で最も大きい値であるので、印加時間を１３．２０ｍsecと設定する。正確には、初期バイアスが９５０Ｖの場合には図１９の初期バイアス１ＫＶ時出力期待値のテーブル値も計算し直す必要があるが、第１の周波数での定常出力５０００Ｖと初期バイアスとの電圧差が、図２２のテーブルは４０００Ｖとして計算しているものが４０５０Ｖで計算する必要があるが、１％程度の違いしかないので、本実施例２ではテーブル値との差分を用いる。当然、図２２の定常電圧に対する出力比を記憶手段７２ａに保持して毎回計算させても良い。又、ステップＳ５１からステップＳ５４へ進む時に。初期バイアスの分周比を記憶手段７２ａに記録しておき、以降の連続印字の用紙間の初期バイアス出力時はその設定を用いる。

ＭＰＵ７２Ｂは、ステップＳ５５において、外部機器８０から転写高圧のＯＮ指示を待つ。ＯＮ指示を受けたらステップＳ５６へ進み、そうでない場合はステップＳ５５を繰り返す。ステップＳ５６において、遅延サイクル３３、分周比１５４となるようにＭＰＵ７２Ｂの出力ポートPortｌ〜Port３、ＰＷＭ出力を設定し、圧電トランス駆動回路７５にパルスを出力する。パルス出力時は、初期バイアス出力時に出力していたＰＷＭ２出力端子の出力パルスを“Ｈ”にする。ステップＳ５７において、ＡＤＣ入力端子の検出を６６０μsec（０．０５Ｔ）周期に設定し、高圧出力を検出する。ステップＳ５８において、検出電圧は第１の目標電圧（例えば、ステップＳ５４で決定した３４８０Ｖ）を超えているか否かを判定し、超えていればステップＳ５９へ進み、そでなければステップＳ６０へ進む。

ＭＰＵ７２Ｂは、ステップＳ５９において、第２の周波数と遅延時間（例えば、ステップＳ４７で設定した分周比１５３、遅延サイクル３５）になるよう出力ポートPort１〜Port３、及びＰＷＭ２出力端子の出力を切り替え、結合子（１）を介してステップＳ６１へ進む。ステップＳ６０において、第１の周波数印加時間を経過したか否かを判定し、設定時間に到達した場合はステップＳ５９へ進み、そうでない場合はステップＳ５７へ戻る。

ＭＰＵ７２Ｂは、ステップＳ６１において、第１の周波数印加状態と同じ周期６６０μsec（０．０５Ｔ）で１回、ＡＤＣを検出する。ステップＳ６２において、ＡＤＣ検出周期を９．２４ｍsec（０．７０Ｔ）に変更する。ステップＳ６３において、第２の周波数での（目標電圧−検出電圧）の差分が１５０Ｖより大きいか否かを判定し、大きければステップＳ６４へ進み、そうでなければステップＳ７２へ進む。ステップＳ６４において、（目標電圧−検出電圧）の差分を２回のＡＤＣ検出値の差分ΔＡＤＣで除算した値が０．７５以下か否かを判定し、
（目標電圧−検出電圧）／ΔＡＤＣ≦０．７５
以下ならステップＳ６５へ進み、そうでなければステップＳ６８へ進む。

ＭＰＵ７２Ｂは、ステップＳ６５において、日標電圧が検出電圧より高いか否かを判定し、高い場合はステップＳ６６へ進み、そうでない場合はステップＳ６７へ進む。ステップＳ６６において、遅延サイクルを１減算し、ＰＷＭ１出力端子の出力をそれに応じた値に制御する。遅延サイクルを減算すると、高圧出力は出力値が低い方へ制御される。ステップＳ６７において、遅延サイクルを１加算し、ＰＷＭ１出力端子の出力をそれに応じた値に制御する。遅延サイクルを加算すると、高圧出力は出力値が高い方へ制御される。

ＭＰＵ７２Ｂは、ステップＳ６８において、（目標電圧−検出電圧）の差分を２回のＡＤＣ検出値の差分ΔＡＤＣで除算した値が１．５以上か否かを判定し、
（目標電圧−検出電圧）／ΔＡＤＣ≧１．５
１．５以上ならステップＳ６９へ進み、そうでなければステップＳ７６へ進む。

ＭＰＵ７２Ｂは、ステップＳ６９において、目標電圧が検出電圧より高いか否かを判定し、高い場合はステップＳ７０へ進み、そうでない場合はステップＳ７１へ進む。ステップＳ７０において、遅延サイクルを１加算し、ＰＷＭ１出力端子の出力をそれに応じた値に制御する。遅延サイクルを加算すると、高圧出力は出力値が高い方へ制御される。ステップＳ７１において、遅延サイクルを１減算し、ＰＷＭ１出力端子の出力をそれに応じた値に制御する。遅延サイクルを減算すると、高圧出力は出力値が低い方へ制御される。

ＭＰＵ７２Ｂは、ステップＳ７２において、検出電圧平均、初回はステップＳ６１とステップＳ６２にて検出されたＡＤＣ検出電圧の平均、初回以降はステップＳ６２が繰り返されることにより得られた検出電圧の直近２回の平均値が、（目標電圧−５０Ｖ）より低いか否かを比較し、低い場合にはステップＳ７３へ進み、そうでない場合はステップＳ７４へ進む。ステップＳ７３において、遅延サイクルを１加算し、ＰＷＭ１出力端子の出力をそれに応じた値に制御する。遅延サイクルを加算すると、高圧出力は出力値が高い方へ制御される。ステップＳ７４において、検出電圧平均、初回はステップＳ６１とステップＳ６２にて検出されたＡＤＣ検出電圧の平均、初回以降はステップＳ６２が繰り返されることにより得られた検出電圧の直近２回の平均値が、（目標電圧＋５０Ｖ）より高いか否かを比較する。高い場合にはステップＳ７５へ進み、そうでない場合はステップＳ７６へ進む。ステップＳ７５において、遅延サイクルを１減算し、ＰＷＭ１出力端子の出力をそれに応じた値に制御する。遅延サイクルを減算すると、高圧出力は出力値が低い方へ制御される。

ＭＰＵ７２Ｂは、ステップＳ７６において、外部機器８０から高圧ＯＦＦの信号を受信したか否かを判定し、受信した場合はステップＳ７７へ進み、そうでない場合はステップＳ７８へ進む。ステップＳ７７において、分周回路７３Ｂから圧電トランス駆動回路７５へ印加されるパルスを停止し、処理が終了する（ステップＳ８０）。

ＭＰＵ７２Ｂは、ステップＳ７８において、初期バイアスへの切り替え信号を受信したか否かを判定し、受信した場合はステップＳ７９へ進み、そうでない場合はステップＳ６２へ戻る。外部機器８０からのこの通信は、連続印字時の用紙間の高圧を停止する時に送信される。ステップＳ７９において、圧電トランス駆動回路７５へ供給されるパルスをＰＷＭ２出力端子のパルスに切り替え、電源装置７０Ｂは転写に必要な高圧出力を停止する代わりに、初期バイアスを出力し、結合子（２）を介してステップＳ５５へ戻る。

（実施例２の変形例）
本実施例２では、次のような変形例を採用することも可能である。

本実施例２において、初期バイアス出力を得る周波数の出力部は別の出力を用いているが、第１、第２の周波数の出力部と同一となるように回路を構成しても良い。

（実施例２の効果）
本実施例２によれば、実施例１とほぼ同様の効果が得られる上に、更に、次の（ｉ）、（ｉｉ）のような効果がある。

（ｉ） 本実施例２では、用紙検出センサ４０と第１の転写ニップ間の距離を例えば７０ｍｍとしている。そして、転写に必要な高圧出力を転写ローラ５に印加する前に初期バイアスを印加することにより、目標電圧値との差分を抑えている。初期バイアス立ち上がり時間は２００ｍsec以内であり、用紙検出センサ４０が用紙先端を検出してから印加され、以降連続印字中は連続送行用紙間で印加される。３．５ＫＶ印加時の転写バイアス立ち上がり時間は１５ｍsec以内なので、用紙余白を５ｍｍとした場合に３３３ｍｍ／secの用紙搬送速度まで対応可能である。

（ｉｉ） 図２５は、本発明の実施例２を示す図１８の電源装置７０Ｂにおける出力電圧の立ち上がり特性を示す波形図である。

本実施例２によれば、図２５に示すように、圧電トランス７６の駆動パルスを高圧出力立ち上げ時に高出力に対応した第１の周波数で駆動し、目標電圧到達直前に目標電圧に対応した第２の周波数に切り替えている。そのため、短時間での立ち上げが可能となる。例えば、出力３．５ＫＶ以下であれば１５ｍsec以内に立ち上げが可能となり、最大出力電圧を実施例１の８ＫＶから５ＫＶと抑えた回路としても短時間での立ち上げを可能にしている。

（実施例３の電源装置）
図２６は、本発明の実施例３における電源装置の詳細な構成例を示す回路図であり、実施例１及び実施例２を示す図２及び図１８中の要素と共通の要素には共通の符号が付されている。

本実施例３の電源装置７０Ｃは、実施例１の電源装置７０における整流回路７７を、実施例２の整流回路７７Ｂに置き換えた構成になっている。

整流回路７７Ｂは、コンデンサ７７ａ，７７ｆ及びダイオード７７ｂ，７７ｄからなるコッククロフト・ウォルトンの倍電圧整流回路により構成されている。この整流回路７７Ｂから出力される高圧のＤＣ電圧は、出力電圧変換回路７８により５Ｖ以下の低い電圧に変換され、ＭＰＵ７２のＡＤＣ入力端子に入力される。ＡＤＣ入力端子は、実施例１とは異なり、５Ｖのレンジで１２ビットの分解能を有し、出力電圧変換回路７８内の抵抗７８ａ，７８ｂにより整流回路７７Ｂの出力電圧が５１２０Ｖの時に５Ｖの分圧出力を得る定数となっている。そのため、５１２０Ｖを４０９５で除した１．２５Ｖの分解能を有する。その他の構成は、実施例１とほぼ同様である。

（実施例３の電源装置の動作）
本実施例３の動作については、実施例１と異なる部分のみ説明する。

高圧出力値指示手段である外部機器８０は、３ＫＶの高圧出力指示データをＭＰＵ７２へ送信する。ＭＰＵ７２は、分周回路７３に対して３ＫＶの出力を得る初期値である第１の周波数と３０サイクル毎の遅延時間を設定し、分周を開始させて圧電トランス駆動回路７５により圧電トランス７６を駆動する。圧電トランス７６の２次側出力電圧は、整流回路７７Ｂにより整流され、抵抗８３を介して出力負荷である転写ローラ５に供給される。

出力電圧変換回路７８は、分圧抵抗７８ａ，７８ｂによってＤＣ高圧出力を１／１０２４に分圧し、オペアンプ７８ｃを介してＭＰＵ７２のＡＤＣ入力端子に入力される。これにより、高圧出力５１２０Ｖが５Ｖに変換され、１２ビットの分解能より１．２５Ｖの分解能を得る。１２ビットのＭＡＸ値ＦＦＦＨ＝４０９５である。

ＭＰＵ７２は、出力電圧変換回路７８により変換された電圧を、ＡＤＣ入力端子にて９．２４ｍsec毎に検知し、検知した値から出力上昇特性をフィードバックして３ＫＶとなる３０サイクル毎の遅延時間を再調整するため、分周回路７３に対するＰＷＭ出力端子から出力されるＰＷＭ信号を変更して圧電トランス７６の２次側出力を調整する。出力電圧が目標電圧付近に到達したら、以降９．２４ｍsec毎に出力電圧を検知して、出力電圧が目標電圧より大きいか小さいかによって前記遅延時間を調整して出力を制御する。

図７（１）、（２）のＰＷＭ周期を示すタイミングチャートにおいて、本実施例３では、分周回路７３内における１ビットカウンタ７３ｍの出力端子Ｑ＿Ｂから出力される分周パルスの３０パルス毎にＰＷＭ信号を“Ｈ”としてパルス間に遅延が生じるように制御している。実施例１と同様に、図７（１）では、パルス遅延時間はｎｌで示される基準パルス２５ＭＨｚ（４０ｎsec）の整数倍の時間であり、このデューティを図７（２）に示すようにｎ２で示される時間に変更するように可変としている。遅延時間を可変として、遅延時間を設ける間の出力端子Ｑ＿Ｂの出力パルス幅を固定として制御している。本実施例３では、実施例１と同様に、３０パルス、分周比が１５１〜１５４で１８１．２〜１８４．８μsecの期間に遅延時間を０〜２μsec設けている。但し、この周期は３０パルスに限らない。

各分周比の時の遅延サイクル数による出力の変化は次式（２）〜（５）となる。これらの式（２）〜（５）は、実験により求めた近似式である。

分周比１５１（７５＋７６） １１００＋１６×遅延サイクル数（Ｖ） （２）
分周比１５２（７６＋７６） １６００＋２４×遅延サイクル数（Ｖ） （３）
分周比１５３（７７＋７６） ２４００＋３２×遅延サイクル数（Ｖ） （４）
分周比１５４（７７＋７７） ４０００＋４０×遅延サイクル数（Ｖ） （５）

分周比によって出力電圧が変化し、遅延サイクル数の増加に伴い高圧出力電圧が上昇する。遅延サイクル数の増加は、３０パルス中１〜２９パルスの周期は変化しないが、３０パルス目の周期が変化することにより、３０パルスの平均周波数が低くなる方向に変化する。これにより、圧電トランス７６の駆動周波数が低い方へ変化することとなる。

図２７は、図２６中の圧電トランス７６を駆動した場合の経過時間と出力比を示す図である。

この図２７において、時定数１３．２ｍsecは回路の時定数であり、圧電トランス７６を駆動した場合の定常状態の電圧、即ち、同一周波数で駆動し続けた場合に０Ｖから出力電圧が立ち上がり、出力電圧が飽和する電圧との比率を示す。時定数１３．２ｍsecは実測により得られた値であり、予め記憶手段７２ａに記録してある。時定数は電源装置７０Ｃをテスト冶具等を用いて動作させ、不揮発性メモリ等の記憶手段７２ａに記録する。

本実施例３における圧電トランス駆動回路７５の立ち上がり特性は、実施例１と同様に、同一周波数の駆動パルスを印加し続けた場合に次式（１）の１次遅れの特性を持つ。
Ｖｏｕｔ＝｛１−ｅ^(−ｔ)｝×ＭＡＸｏｕｔ （１）

（実施例３の電源装置の動作フローチャート）
図２８−１及び図２８−２は、図２６の電源装置７０Ｃにおける動作を示すフローチャートである。

本実施例３の電源装置７０Ｃでは、以下のステップＳ８１〜Ｓ１０２に従って高圧出力の動作が行われる。

動作が開始されると（ステップＳ８１）、ＭＰＵ７２は、シリアル通信により外部機器８０から高圧出力設定電圧を受信する（ステップＳ８２）。ステップＳ８３において、ステップＳ８２で受信した設定電圧が４．０ＫＶ未満か否かを判定し、未満の場合はステップＳ８５へ進み、そうでなければステップＳ８４へ進む。ステップＳ８４において、分周比を１５４（７７＋７７）に設定し、予め記憶手段７２ａに記憶されている式（５）より、遅延サイクルを決定する。例えば、設定電圧が４．２ＫＶであった場合は、遅延サイクルを計算すると５となる。設定値は０〜５０の範囲である。計算値に小数点以下が発生した場合は、四捨五入して整数とする。変数Ａに４０Ｖを入力する。この値は、単位遅延サイクル当たりの電圧変化量を示す。

ＭＰＵ７２は、ステップＳ８５において、ステップＳ８２で受信した設定電圧が２．４ＫＶ未満か否かを判定し、未満の場合はステップＳ８７へ進み、そうでないならステップＳ８６へ進む。ステップＳ８６において、分周比を１５３（７７＋７６）に設定し、遅延時間を記憶手段７２ａに記憶された式（４）を参照してステップＳ８４と同機に設定する。変数Ａに３２Ｖを入力する。この値は、単位遅延サイクル当たりの電圧変化量を示す。ステップＳ８７において、ステップＳ８２で受信した設定電圧が１．６ＫＶ未満か否かを判定し、未満の場合はステップＳ８９へ進み、そうでないならステップＳ８８へ進む。

ＭＰＵ７２は、ステップＳ８８において、分周比を１５２（７６＋７６）に設定し、遅延時間を記憶手段７２ａに記憶された式（３）を参照してステップＳ８４と同様に設定する。変数Ａに２４Ｖを入力する。この値は、単位遅延サイクル当たりの電圧変化量を示す。ステップＳ８９において、分周比を１５１（７５＋７６）に設定し、遅延時間を記憶手段７２ａに記憶された式（２）を参照してステップＳ８４と同様に設定する。変数Ａに１６Ｖを入力する。この値は、単位遅延サイクル当たりの電圧変化量を示す。ステップＳ９０において、外部機器８０からの高圧ＯＮ信号が入るまで待機する。ＯＮ信号を受信した場合は結合子（１）を介してステップＳ９１へ進み、そうでない場合はステップＳ８９を繰り返す。

ＭＰＵ７２は、ステップＳ９１において、ステップＳ８４，Ｓ８６，Ｓ８８，Ｓ８９のいずれかで設定された分周比と遅延時間による周波数で圧電トランス駆動回路７５を駆動するように分周回路７３に対する出力ポートPort１〜Port３等の設定を行い、圧電トランス７６の駆動を開始する。ステップＳ９２において、９．２４ｍsec周期にてＡＤＣ入力端子にて出力電圧を検出する。初回検出はステップＳ９１のカウンタ７３ｍにおける出力端子Ｑ＿ＢＮの出力パルスから９．２４ｍsec後とする。

ＭＰＵ７２は、ステップＳ９３において、圧電トランス７６の駆動を開始してから２．８Ｔ＝３６．９６ｍsec以上経過したか否かを判定し、２．８Ｔ時間経過していない場合はステップＳ９４へ進み、経過した場合はステップＳ９５へ進む。ステップＳ９４において、変数Ｂに｛（目標電圧− 前回の検出電圧）×０．５０３−（現在の検出電圧−前回の検出電圧）｝を演算し、代入する。（現在の検出電圧−前回の検出電圧）は単位時間０．７０Ｔ（９．２４ｍsec）当たりの電圧変化量の実測値であり、（目標電圧−前回の検出電圧）×０．５０３は０．７０Ｔ（９．２４ｍsec）当たりの期待される電圧変化量で、現在の駆動周波数で駆動し続けて目標電圧に到達する場合はＢ＝０となる。しかしながら、転写電流の過多により同一駆動周波数による出力電圧に差が生じるため、変数Ｂの値が目標電圧とのずれを示すこととなる。０．５０３は１−ｅ^-0.7を計算した値である。

ＭＰＵ７２は、ステップＳ９５において、変数Ｃに経過時間を時定数Ｔ（１３．２ｍsec）で除した値
Ｃ＝（経過時間／Ｔ）
を代入する。ステップＳ９６において、変数Ｄに目標電圧に（１−ｅ^Ｃ）を乗算した値
Ｄ＝｛目標電圧×（１−ｅ^Ｃ）｝
を代入する。この値は出力定常状態（出力が飽和する電圧）に駆動経過時間での立ち上がり特性による出力比を掛けたものである。ステップＳ９７において、変数Ｂに現在の検出電圧から変数Ｄを引いた値
Ｂ＝（現在の検出電圧−Ｄ）
を代入する。現在の駆動周波数が目標電圧に到達する場合と合致していれば、この値は０となる。ステップＳ９８において、Ｂの絶対値ＡＢＳ（Ｂ）が変数Ａ以上か否かを判定し、以上の場合はステップＳ９９へ進み、そうでない場合はステップＳ１００へ進む。ステップＳ９９において、変数Ｂを変数Ａで除した値の小数点以下を切り捨てて現在の遅延サイクルの値に加算する。この結果に応じて前述したように分周回路７３に対する信号を変更する。

ＭＰＵ７２は、ステップＳ１００において、外部機器８０から高圧電源ＯＦＦ命令を受信したか否かを判定し、受信した場合にはステップＳ１０１へ進み、そうでない場合は結合子（２）を介してステップＳ９２へ戻る。ステップＳ１０１において、１ビットカウンタ７３ｍの出力端子Ｑ＿Ｂの出力を停止する。ＰＷＭ出力端子の出力を“Ｈ”に維持することにより、圧電トランス駆動回路７５に入力されるパルスが停止する。これにより、電源装置７０Ｃの動作が終了する（ステップＳ１０２）。

（実施例３の変形例）
本実施例３では、基準クロックＣＬＫを分周回路７３で分周して圧電トランス７６の駆動パルスを生成しているが、分周回路７３に代えてＶＣＯ等を使用しても良い。

（実施例３の効果）
本実施例３によれば、実施例１とほぼ同様の効果が得られる上に、更に、次のような効果がある。

図２９は、本発明の実施例３を示す図２６の電源装置７０Ｃにおける出力電圧の立ち上がり特性を示す波形図である。

本実施例３では、圧電トランス７６に駆動パルスを印加した時の出力立ち上がり特性をフィードバックして制御しているので、従来のようなＶＣＯの周波数を高い周波数から開始して徐々に目標電圧を得る低周波数に制御する方式に比べて、短時間で立ち上げることが可能となる。本実施例３の場合は、図２９に示すように、５ＫＶの出力電圧でも６０ｍsecの立ち上がり時間となり、転写に必要な出力と立ち上がり特性の両方を得ることが可能となる。

（比較例）
図１５に示す比較例の電源装置７０Ａに対して本発明の実施例３が優れている点について以下説明する。

比較例の電源装置７０Ａにおいて、外部機器８０で指示された高圧出力値により転写ローラ５に印加されるバイアスが立ち上がるまでの時間は、図１６に示されるように、３．５ＫＶで６０ｍsecである。

転写立ち上がり時間６０ｍsecは、実用上問題の無い立ち上がり時間ではあるが、転写バイアス３．５ＫＶという値は、各種転写媒体に対応しようとした場合には十分な値であるとは言えない。ＯＨＰのように高抵抗の媒体においては、同じ転写電流を与えるにも高いバイアスが必要となる。しかし、比較例で用いているプレバイアスは、感光体へのダメージ等を考慮すると高い電圧にするのは困難であり、出力電圧を３・５ＫＶより高い値とした場合に（出力電圧−プレバイアス）の値は大きくなることになり、転写立ち上がり時間も６０ｍsecを超えたものとなってしまう。

これに対し、本実施例３の電源装置７０Ｃでは、図２９に示すように、出力電圧３．５ＫＶまでであれば、出力電圧の立ち上がり時間が１５ｍsec以内となって印刷速度の高速化に対応でき、比較例の問題を解決できる。

（実施例４の電源装置）
本発明の実施例４における電源装置は、実施例３を示す図２６の電源装置７０Ｃと同一の構成であり、以下のように動作が異なる。

（実施例３の電源装置の動作）
本実施例４の動作については、実施例３と異なる部分のみ説明する。

ＭＰＵ７２は、外部機器８０からの高圧出力値を受信すると、この目標電圧に従って分周回路７３の分周比を設定する。ＭＰＵ７２は、高圧出力のオン指示を外部機器８０から受信し、高圧出力を開始する。この時の遅延サイクルは、０サイクルで設定された分周比の周波数にて圧電トランス７６を駆動する。４．６２ｍsec（０．３５Ｔ）の時間、前記設定にて駆動した後、遅延サイクルを５０サイクルに変更して、更に４．６２ｍsec（０．３５Ｔ）の時間駆動する。

この遅延サイクル０の場合と５０の場合の単位時間４．６２ｍsec（０．３５Ｔ）当たりの出力電圧変化量から、遅延サイクル０と遅延サイクル５０での出力飽和電圧を計算し、その間を線形補間して目標電圧となる遅延サイクルを計算する。又、１遅延サイクル当たりの出力電圧変化量を計算し、記憶手段７２ａに双方を記憶する。前記総計９．２４ｍsec（０．７０Ｔ）経過後も遅延サイクル５０の設定にて駆動を継続し、目標電圧以上となった時点で、記憶手段７２ａに記憶された目標電圧となる遅延サイクルでの駆動に切り替える。以降、目標電圧と検出電圧を９．２４ｍsec（０．７０Ｔ）周期にて検出比較し、遅延サイクルを調整して目標電圧出力を維持する。

（実施例４の電源装置の動作フローチャート）
図３０−１及び図３０−２は、図２６の電源装置７０Ｃにおける動作を示すフローチャートである。図３１は、図１０と同様に、分周比１５４、遅延サイクル０で圧電トランス７６を駆動した場合の経過時間と出力値を示す図である。

本実施例４の電源装置７０Ｃでは、以下のステップＳ１１１〜Ｓ１３４に従って高圧出力の動作が行われる。

動作が開始されると（ステップＳ１１１）、ＭＰＵ７２は、シリアル通信により外部機器８０から高圧出力設定電圧を受信する（ステップＳ１１２）。ステップＳ１１３において、高圧出力設定値が４．０ＫＶ未満か否かを判定し、未満ならステップＳ１１５へ進み、そうでないならステップＳ１１４へ進む。ステップＳ１１４において、分周比を１５４（７７＋７７）に設定する。ステップＳ１１５において、高圧出力設定値は２．４ＫＶ未満か否かを判定し、未満ならステップＳ１１７へ進み、そうでないならステップＳ１１６へ進む。

ＭＰＵ７２は、ステップＳ１１６において、分周比を１５３（７７＋７６）に設定する。ステップＳ１１７において、高圧出力設定値が１．６ＫＶ未満か否かを判定し、未満ならステップＳ１１９へ進み、そうでないならステップＳ１１８へ進む。ステップＳ１１８において、分周比を１５２（７６＋７６）に設定し、ステップＳ１１９において、分周比を１５１（７５＋７６）に設定する。ステップＳ１２０において、外部機器８０から高圧ＯＮ信号を受信したか否かを判定し、受信した場合はステップＳ１２１へ進み、そうでない場合はステップＳ１２０を繰り返す。

ＭＰＵ７２は、ステップＳ１２１において、ステップＳ１１４，Ｓ１１６，Ｓ１１８，Ｓ１１９のいずれかにて設定された分周比、遅延サイクル０の設定にて、分周回路７３内の１ビットカウンタ７３ｍにおける出力端子Ｑ＿Ｂから分周パルスを出力させて圧電トランス駆動回路７５により圧電トランス７６を駆動する。ステップＳ１２２において、ステップＳ１２１で圧電トランス７６の駆動を開始してから４．６２ｍsec（０．３５Ｔ）後にＡＤＣ入力端子にて出力電圧を検出する。検出直後に分周比はそのままに、遅延サイクルを５０サイクルとなるようＰＷＭ出力端子の出力を変更し、結合子（１）を介してステップＳ１２３へ進む。

ＭＰＵ７２は、ステップＳ１２３において、ステップＳ１２２でのＡＤＣ検出から４．６２ｍsec（０．３５Ｔ）後にＡＤＣ入力端子にて出力電圧を検出する。ステップＳ１２４において、ステップＳ１２２，Ｓ１２３で検出した結果から、目標電圧となる遅延サイクルを計算する。例えば、目標電圧設定値が３．５ＫＶの場合は分周比１５３となり、分周比１５３且つ遅延サイクル０での駆動が出力電圧０Ｖから開始される。４．６２ｍsec後のＡＤＣ検出値は図３１で示す通り時定数１３．２ｍsecでは０．３５Ｔとなり、ステップＳ１２２での検出電圧は分周比１５３且つ遅延サイクル０での最終飽和出力電圧の２９．５％となるので、ステップＳ１２２で検出した電圧を０．２９５で除した値、
（遅延サイクル０時出力）＝Ｓ１２２検出値／０．２９５ （６）
となり、同様に、
（遅延サイクル５０時出力）＝（Ｓ１２３検出値−Ｓ１２２検出値）／０．２９５ （７）
となる。分周比１５３時の遅延サイクルによる出力は、
（遅延サイクル０時出力）＋（遅延サイクル数）×｛（遅延サイクル５０時出力）
−（遅延サイクル０時出力）｝／５０ （８）
となる。遅延サイクル１サイクル当たりの電圧変化量は、
Ａ＝（（遅延サイクル５０時出力）−（遅延サイクル０時出力）｝／５０ （９）
となる。目標電圧を得る遅延サイクル数は、
｛（目標電圧）−（遅延サイクル０時出力））／Ａ （１０）
となる。

ＭＰＵ７２は、ステップＳ１２５において、ステップＳ１２３以降１．０４ｍｓｅｓ（０．０５Ｔ）周期にてＡＤＣ検出を行う。ステップＳ１２６において、ステップＳ１２５で検出された電圧は目標電圧以上か否かを判定し、以上ならステップＳ１２７へ進み、そうでなければステップＳ１２５へ進む。ステップＳ１２７において、ステップＳ１２４で式（９）及び式（１０）で計算した値より決定される遅延サイクル数にて圧電トランス７６を駆動する。ステップＳ１２８において、ＡＤＣ検出周期を９．２４ｍsec（０．７０Ｔ）として出力電圧を検出する。ステップＳ１２９において、目標電圧からステップＳ１２８で検出された電圧を差し引いて変数Ｂに代入する。ステップＳ１３０において、変数Ｂの絶対値はステップＳ１２４の式（９）にて計算した値Ａ以上か否かを判定し、以上ならステップＳ１３１へ進み、そうでないならステップＳ１３２へ進む。

ＭＰＵ７２は、ステップＳ１３１において、変数Ｂを変数Ａで除した値（Ｂ／Ａ）の小数点以下を切り捨てて遅延サイクルに加算する。遅延サイクル設定範囲は０〜５０であり、計算結果が０未満の場合は０に、５０より大きい場合は５０とする。ステップＳ１３２において、外部機器８０から高圧電源ＯＦＦ命令を受信したか否かを判定し、受信した場合にはステップＳ１３４へ進み、そうでない場合はステップＳ１２８へ戻る。ステップＳ１３３において、１ビットカウンタ７３ｍにおける出力端子Ｑ＿Ｂの出力を停止する。ＰＷＭ出力端子の出力を“Ｈ”に維持することにより、圧電トランス駆動回路７５に入力されるパルスが停止し、電源装置７０Ｃの動作が終了する（ステップＳ１３４）。

（実施例４の効果）
本実施例４によれば、実施例１とほぼ同様の効果が得られる上に、更に、次のような効果がある。

図３２は、本発明の実施例４を示す図２６の電源装置７０Ｃにおける出力電圧の立ち上がり特性を示す波形図である。

本実施例４では、圧電トランス７６の駆動パルスを遅延サイクルを変えて所定時間出力するようにしたので、その立ち上がり特性を計測し、目標電圧を得る周波数を負荷によらず正確に検出可能となる。この結果、目標電圧より高い出力を得る周波数での駆動時間が立ち上げ時間の半分以上となることによって、早い立ち上がり特性を得ることが可能となる。図３２に示すように、出力電圧３．５ＫＶ、５．ＯＫＶそれぞれで約４０ｍsecの立ち上がり時間となる。

（その他の変形例）
上記実施例１〜４の他の変形例としては、例えば、次の（ａ）〜（ｈ）のようなものがある。

（ａ） 実施例では、ＭＰＵ７２，７２Ｂと分周回路７３，７３Ｂの構成にてＭＰＵ７２，７２Ｂのプログラムコードで動作するように説明したが、ＡＳＩＣ（Application Specific Integrated Circuit）等のゲートアレイによって構成しても良い。又、高圧出力指示手段である外部機器８０、ＭＰＵ７２，７２Ｂ、及び分周回路７３，７３Ｂを１つの大規模集積回路（ＬＳＩ）等によって構成しても良い。

（ｂ） 発振回路７１の周波数を２５ＭＨｚとして説明したが、この周波数に限定されるものではない。ＭＰＵ７２，７２Ｂ内の出力電圧検知手段７２ｂは、ＡＤＣによって高圧出力を分圧した値を検出するようにしたが、目標電圧との差分を示すような回路構成でも良い。

（ｃ） 実施例中では、遅延時間を設けるパルスを３０パルス毎に設定したが、数十〜数百μsec周期であれば何パルスでも良い。

（ｄ） 実施例においては、立ち上げ時の第１の周波数の印加時間を出力のオーバシュートのない時間に設定したが、オーバシュートの発生する設定でももちろん構わない。又、立ち上げ時間に余裕がある場合に、第１の周波数の印加時間を短めにし、その後の１次遅れの比例制御の精度を上げる方法を取っても良い。

（ｅ） 立ち上がり特性を検出するためのＡＤＣ検出周期は、実施例の値に限定されるものではない。

（ｆ） 実施例のコッククロフト・ウォルトン回路は２倍、１倍の場合を示したが、３倍等の他の倍率となるように回路を構成しても良い。

（ｇ） 実施例においては印字余白を５ｍｍとしたが、この値に限らない。

（ｈ） 転写ローラ５は、これに印加する高電圧の変動等が転写品質等に大きな影響を及ぼす。そのため、実施例では、転写ローラ５に用いて好適な画像品質等が得られる高圧電源装置７０，７０Ｂ，７０Ｃについて説明している。しかし、実施例の高電圧装置７０，７０Ｂ，７０Ｃは、帯電バイアス発生部６１や現像バイアス発生部６２等の他の箇所に設けても所望の効果が得られる。

本発明の実施例１における電源装置の概略の構成を示すブロック図である。 図１の電源装置７０における詳細な構成例を示す回路図である。 図２中の圧電トランス７６における出力電圧／周波数の特性図である。 図２中の７ビットカウンタ７３ａと１ビットカウンタ７３ｍの動作を示すタイミングチャートである。 図２中の各出力ポートPort１〜Port３の設定と分周パルスとの関係を示すタイミングチャートである。 図２中のＰＷＭ信号と分周パルスとの関係を示すタイミングチャートである。 図６における分周パルスとＰＷＭ周期との関係を示すタイミングチャートである。 図２において３０パルス毎の遅延サイクル（パルス）数０〜５０の場合の高圧出力電圧を示す図である。 図８のデータを高圧出力電圧／遅延サイクルでグラフ化した図である。 図２において圧電トランス７６を駆動した場合の経過時間と出力値を示す図である。 図１、図２の電源装置７０における動作を示すフローチャートである。 図１、図２の電源装置７０における動作を示すフローチャートである。 図１、図２の電源装置７０による転写バイアス印加タイミングを示す波形図である。 本発明の実施例１における電源装置を用いた画像形成装置を示す構成図である。 図１３の画像形成装置１における制御回路の構成を示すブロック図である。 比較例の電源装置における概略の構成を示すブロック図である。 比較例における出力電圧の立ち上がり特性を示す波形図である。 本発明の実施例１を示す図１の電源装置７０における出力電圧の立ち上がり特性を示す波形図である。 本発明の実施例２における電源装置の詳細な構成例を示す回路図である。 図１８中のＭＰＵ７２ＢにおけるＰＷＭ２出力端子の出力に対する整流回路７７Ｂの出力電圧を示す図である。 図１８において出力電圧と分周比、遅延時間を組み合わせた場合の出力電圧テーブルを示す図である。 図２０の特性をグラフ化した図である。 図１８において分周比１５４（７７＋７７）で立ち上げた場合の経過時間と出力の関係を示すテーブルの図である。 図１８における初期バイアス印加タイミングを示す波形図である。 図１８の電源装置７０Ｂにおける動作を示すフローチャートである。 図１８の電源装置７０Ｂにおける動作を示すフローチャートである。 本発明の実施例２を示す図１８の電源装置７０Ｂにおける出力電圧の立ち上がり特性を示す波形図である。 本発明の実施例３における電源装置の詳細な構成例を示す回路図である。 図２６中の圧電トランス７６を駆動した場合の経過時間と出力比を示す図である。 図２６の電源装置７０Ｃにおける動作を示すフローチャートである。 図２６の電源装置７０Ｃにおける動作を示すフローチャートである。 本発明の実施例３を示す図２６の電源装置７０Ｃにおける出力電圧の立ち上がり特性を示す波形図である。 図２６の電源装置７０Ｃにおける動作を示すフローチャートである。 図２６の電源装置７０Ｃにおける動作を示すフローチャートである。 圧電トランス７６を駆動した場合の経過時間と出力値を示す図である。 本発明の実施例４を示す図２６の電源装置７０Ｃにおける出力電圧の立ち上がり特性を示す波形図である。

符号の説明

１ 画像形成装置
５，５Ｋ，５Ｙ，５Ｍ，５Ｃ 転写ローラ
４０ 用紙検出センサ
７０，７０Ｂ，７０Ｃ 電源装置
７１ 発振回路
７２，７２Ｂ ＭＰＵ
７３，７３Ｂ 分周回路
７４ ＤＣ電源
７５ 圧電トランス駆動回路
７６ 圧電トランス
７７，７７Ｂ 整流回路
７８，７８Ｂ 出力電圧変換回路
８０ 外部機器

Claims (12)

1. 駆動パルスに共振して交流の高電圧を発生する圧電トランスを有し、前記駆動パルスの周波数を制御して高電圧の目標電圧に対応する出力電圧を出力する電源装置であって、
   前記目標電圧よりも高い前記出力電圧を出力するための第１の前記周波数を記憶する記憶手段と、
   前記第１の周波数よりも高い第２の周波数であって、前記目標電圧に対応する前記出力電圧を出力するための前記第２の周波数を出力する周波数出力手段と、
   前記目標電圧に対応する前記出力電圧の出力前に、前記第１の周波数で前記圧電トランスを制御し、前記第１の周波数で制御した後に、前記第２の周波数で前記圧電トランスを制御する制御手段と、
   を有することを特徴とする電源装置。
2. 前記制御手段では、
   基準クロックを分周した分周クロックから前記第１及び第２の周波数の駆動パルスを生成し、前記分周クロックの整数パルス毎に遅延時間を設け、前記分周クロックの分周比及び前記遅延時間を制御することにより前記出力電圧を制御することを特徴とする請求項１記載の電源装置。
3. 請求項１又は２記載の電源装置は、更に、
   前記圧電トランスから発生する前記交流の高電圧を整流して負荷に供給する整流回路を有することを特徴とする電源装置。
4. 前記整流回路は、
   コッククロフト・ウォルトン回路により構成されていることを特徴とする請求項３記載の電源装置。
5. 前記記憶手段は、前記第１の周波数で前記圧電トランスを駆動した時の前記駆動パルスの立ち上がり時定数を記憶し、
   前記制御手段は、前記目標電圧に対応する前記出力電圧の出力前に、前記駆動パルスの立ち上がり時定数を用いて前記圧電トランスを制御することを特徴とする請求項１〜４のいずれか１項に記載の電源装置。
6. 駆動パルスに共振して交流の高電圧を発生する圧電トランスを有し、前記駆動パルスの周波数を制御して高電圧の目標電圧に対応する出力電圧を出力する電源装置であって、
   前記出力電圧の時定数を記憶する記憶手段と、
   前記出力電圧の立ち上げ時に前記駆動パルスの周波数と前記時定数との関係より、前記目標電圧に対応する前記出力電圧を求め、この求めた結果に応じて前記駆動パルスの周波数を、前記目標電圧より高い前記出力電圧を出力するための第１の前記周波数と、前記目標電圧より低い前記出力電圧を出力するための第２の前記周波数と、に変更して、前記出力電圧を前記目標電圧に対応するように制御する制御手段と、
   を有することを特徴とする電源装置。
7. 前記制御手段では、
   前記第１の周波数と前記第２の周波数との２つの周波数の前記駆動パルスにより前記圧電トランスを所定時間駆動し、この駆動時の電圧上昇特性から前記目標電圧を得る周波数を予測し、前記予測した周波数の前記駆動パルスにより前記圧電トランスを駆動することを特徴とする請求項６記載の電源装置。
8. 前記制御手段では、
   基準クロックを分周した分周クロックから前記駆動パルスを生成し、前記分周クロックの整数パルス毎に遅延時間を設け、前記分周クロックの分周比及び前記遅延時間を制御することにより前記出力電圧を制御することを特徴とする請求項６記載の電源装置。
9. 請求項６〜８のいずれか１項に記載の電源装置は、更に、
   前記圧電トランスから発生する前記交流の高電圧を整流して負荷に供給する整流回路を有することを特徴とする電源装置。
10. 前記整流回路は、
    コッククロフト・ウォルトン回路により構成されていることを特徴とする請求項９記載の電源装置。
11. 請求項１〜５のいずれか１項に記載の電源装置を用いた転写部を有する画像形成装置であって、
    前記転写部における転写ニップに転写媒体が到達する前に、前記目標電圧より低い電圧を得る第３の前記周波数で前記圧電トランスを制御することを特徴とする画像形成装置。
12. 請求項６〜１０のいずれか１項に記載の電源装置を用いた転写部を有することを特徴とする画像形成装置。

Images