JP2008299292A - 電圧電源装置及び画像形成装置 - Google Patents

Abstract

【課題】不要輻射ノイズ、消費電力及びコストを増大させることなく、所望の精度で電圧を制御する電圧電源装置及び画像形成装置を提供する
【解決手段】電圧電源装置は、入力される駆動パルスに応じて出力する電圧が変化する圧電トランスと、一部のパルスのパルス周期が他のパルスのパルス周期と異なる複数のパルスから構成される駆動パルスを生成する生成手段とを備える。
【選択図】図８

Description

本発明は、圧電トランスを備える電圧電源装置に関する。特に、本発明は、当該電圧電源装置を備える画像形成装置に関する。

電子写真方式の画像形成装置は、画像形成時に感光体を帯電させるための電圧や記録材へ画像を転写する際に使用する電圧を発生させる必要がある。そのため、画像形成装置は、所望の電圧を発生させる電圧電源装置を備える。電圧電源装置には、電圧を発生させるために巻線式の電磁トランスを使用した方式がある。しかし、画像形成装置では１０μＡ程度という微小な電流が利用されるため、漏れ電流を可能な限り低減させる必要がある。したがって、電磁トランスの巻線をモールド等により絶縁し、さらに、供給電力と比較して大きなトランスを必要とするため、電圧電源装置の小型化・軽量化の妨げとなっていた。

そこで、これらの問題を解決するために、薄型で軽量の高出力の圧電トランスを用いた電圧電源装置が知られている。圧電トランスは、巻線を必要としないため構造が簡単で薄型化・軽量化に有利である。また、圧電トランスは、高周波化に有利であり、電磁ノイズが発生しないという特徴がある。なお、圧電トランスは、圧電振動子の共振現象を利用することにより、低電圧入力で高電圧を発生することができる。

特許文献１及び特許文献２は、圧電トランスに入力する駆動周波数を、アナログ回路である電圧制御発振回路（ＶＣＯ）によって発生させる高圧電源装置を示している。圧電トランスは、共振周波数において出力電圧が最大となる特徴を有するため、周波数による出力電圧の制御が可能となる。なお、駆動周波数と出力電圧の関係は、共振周波数で出力電圧が最大となり、共振周波数より高い周波数ほど、或いは、共振周波数より低い周波数ほど出力電圧が低下する特徴がある。これにより、特許文献１及び特許文献２に記載の高圧電源装置は、ＶＣＯから出力する周波数を制御することで圧電トランスの出力電圧を制御している。
特開平１１−２０６１１３号公報 特開平１１−２５２９０５号公報

しかしながら、従来技術には以下のような問題がある。例えば、記録材に画像を転写する際に使用する転写電圧においては、記録材が転写位置に到達しているか否かによって、出力される電圧が異なる。具体的に、同じ駆動周波数において、転写部に記録材が到達していない場合の出力電圧は、転写部に記録材が到達している場合の出力電圧より低い。また、ＶＣＯは、一般的に、所望の出力電圧を圧電トランスから発生させるために、最初に入力する所定の駆動周波数によって発生した出力電圧に基づいて入力する駆動周波数を制御する。具体的に、ＶＣＯは、最初に入力した駆動周波数から、出力する周波数を徐々に低下させるか、又は、徐々に上昇させる。

ここで、記録材に画像を転写する際に必要となる電圧が圧電トランスにおける最大出力電圧である場合を想定する。即ち、転写部に記録材が到達していない場合、共振周波数（最大出力電圧）においても所望の出力電圧が得られないこととなる。このような場合、ＶＣＯは、所望の出力電圧が得られるまで、共振周波数を超えて、駆動周波数を低下させるか、又は、上昇させてしまう。したがって、その後に転写部に記録材が到達した場合であっても、既に駆動周波数が共振周波数を超えているため所望の出力電圧を得ることができない。このような問題が発生すると、転写電圧がＯＦＦにされるまで画像不良が発生し続けることとなる。

そこで、圧電トランスへ入力する駆動周波数を柔軟に制御するため、ＣＰＵやＡＳＩＣなどのデジタル回路からデジタル信号を出力する方法が考えられる。しかし、デジタル化した場合、必要な電圧精度を出力しようとすると、内部で非常に高速なクロックを必要とする。例えば、より高画質な画像を得るためには、感光体への帯電電圧を５〜１０Ｖ程度の精度で変化させる必要がある。圧電トランスの周波数対出力電圧比が２Ｈｚ／Ｖであるとすると、５〜１０Ｖの精度で電圧を変化させるためには、１０〜２０Ｈｚ単位で圧電トランスへの入力周波数を変化させる必要がある。即ち、１〜２ｎｓ単位で圧電トランスへの入力周期を変化させる必要があり、この周期分解能のクロックを生成するには５００ＭＨｚ〜１ＧＨｚの内部クロックがＣＰＵやＡＳＩＣに必要となる。

５００ＭＨｚ〜１ＧＨｚの内部クロックをＣＰＵやＡＳＩＣ内部で用いた場合、多くの問題が発生する。例えば、不要輻射ノイズの増大、消費電力の増大、半導体プロセスの微細化が必要になることによる開発コストの増大、開発期間の長期化やチップコストの高価格化などである。

本発明は、上述の問題に鑑みて成されたものであり、不要輻射ノイズ、消費電力及びコストを増大させることなく、所望の精度で電圧を制御する電圧電源装置及び画像形成装置を提供することを目的とする。

本発明は、例えば、電圧電源装置として実現できる。電圧電源装置は、入力される駆動パルスに応じて出力する電圧が変化する圧電トランスと、一部のパルスのパルス周期が他のパルスのパルス周期と異なる複数のパルスから構成される駆動パルスを生成する生成手段とを備える。

本発明は、例えば、不要輻射ノイズ、消費電力及び開発コストを増大させることなく、所望の精度で電圧を制御する電源装置及び画像形成装置を提供できる。

以下、本発明に係る実施形態について図面を用いて説明する。なお、以下の実施の形態は特許請求の範囲に記載された発明を限定するものでなく、また本実施形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。また、本発明は、一適用例として、電子写真方式のプリンタによって実現される。しかしながら、本発明は、インクジェットプリンタ等、他の画像形成方式を採用した画像形成装置によって実現されてもよい。

まず、図１を参照して、プリンタの概要について説明する。図１は、本発明に係るプリンタの概要を示す図である。ここでは、主に、本発明に関する要素について説明を記載する。

プリンタ１００は、イエローＹ、マゼンタＭ、シアンＣ、ブラックＢのトナーごとに画像形成手段として機能する画像形成部１０１ａ、ｂ、ｃ、ｄを備える。また、プリンタ１００は、転写ベルト１０７、記録材カセット１０８及び定着装置１０９を備える。さらに、プリンタ１００は、当該プリンタ１００を制御するエンジンコントローラ１１０、電圧電源装置１１３及びビデオコントローラ１１５を含む。また、プリンタ１００内には、記録材を搬送するための複数のローラや記録材を検知するための複数のセンサが配置されている。

各画像形成部１０１（ａ〜ｄ）が同一の構成であるため、ここでは、画像形成部１０１ａを例に詳細を説明する。画像形成部１０１ａは、露光器１０２、感光ドラム１０３、帯電ローラ１０４、現像器１０５及び転写ローラ１０６を備える。帯電ローラ１０４は、感光ドラム１０３を一様に帯電する。一様に帯電された感光ドラム１０３には、形成する画像信号に基づいた露光器１０２からの露光によって静電潜像が形成される。現像器１０５は、担当するトナー色の現像剤を備え、当該現像剤によって感光ドラム１０３に形成された静電潜像を現像する。転写ローラ１０６は、感光ドラム１０３に形成された現像剤像を記録材に転写させる。具体的に、転写ローラ１０６と感光ドラム１０３とが搬送されてきた記録材を狭持搬送することにより、感光ドラム１０３上に形成された現像剤像が記録材に転写される。

転写ベルト１０７は、駆動ローラ及び従属ローラによって配設され、駆動ローラの駆動力により記録材の搬送を制御する。記録材カセット１０８は、記録材を積載し、印刷ジョブに応じて記録材を画像形成部１０１へ供給する。定着装置１０９は、画像形成部１０１ａから出力される記録材に形成された現像剤像を加圧、加熱することにより当該記録材に定着させる。定着装置１０９から出力された記録材は、プリンタ１００の機外へ排出される。

エンジンコントローラ１１０は、ＲＡＭ、ＲＯＭ、タイマ、デジタル入出力ポート及びＡ／Ｄポートを備えた１チップマイクロコンピュータ（以下では、メインＣＰＵと称す。）１１１と、不揮発記憶装置（ＥＥＰＲＯＭ）１１２と、各種入出力制御回路（不図示）とを備えている。

ビデオコントローラ１１５は、パーソナルコンピュータ等の外部装置１１６から入力される画像データをビットマップデータに展開し、画像形成用の画像信号に変換する。また、ビデオコントローラ１１５は、プリンタ１００に含まれるスキャナーから読み込んだ画像データを画像形成用の画像信号に変換する。

電圧電源装置（圧電トランス式高圧電源装置）１１３は、帯電ローラ１０４へ印可する帯電高圧電源、現像剤へ印可する現像高圧電源及び各画像形成部１０１に対応した転写ローラ１０６へ印可する転写高圧電源を備える。さらに、電圧電源装置１１３は、生成手段として機能する１チップマイクロコンピュータ（以下では、サブＣＰＵと称す。）及び圧電トランスを備える。圧電トランスは、セラミックを素材として構成され、電磁トランス以上の効率で高電圧を生成する事が可能である。さらに、一次側と二次側の電極間の距離を離すことが可能であり、特別に絶縁のためのモールド加工を施す必要がなく、電圧電源装置の小型化、軽量化に有効である。サブＣＰＵ５０１は、ＲＡＭ、格納手段として機能するＲＯＭ、タイマ、デジタル入出力ポート及びＡ／Ｄポートを備える。また、サブＣＰＵ５０１は、メインＣＰＵ１１１とシリアル通信を行い、出力するパルスの周波数を変化させることによって圧電トランスを制御し、各高圧電源の出力電圧を制御する。シリアル通信は、一般的な３本の通信線を使い、メインＣＰＵ１１１からクロック（ＣＬＫ）、コマンド（ＣＭＤ）を出力し、サブＣＰＵ５０１からステータス（ＳＴＳ）を出力する構成としてもよい。このように、本発明におけるプリンタ１００は、電圧電源装置１１３において、サブＣＰＵ５０１から出力されるパルスの周波数を変化させることで所望の電圧を発生させる。即ち、本発明の電圧電源装置１１３は、デジタル回路であるＣＰＵのクロック周波数を変化させることにより、発生させる電圧を制御している。電圧電源装置１１３の詳細については図５を参照して後述する。

次に、図２乃至図４を参照して、従来から知られている電圧制御発信器（ＶＣＯ）２１０を利用した電圧電源装置２００について説明する。図２は、ＶＣＯ２１０を利用した電圧電源装置２００の回路を示す図である。ＶＣＯ２１０は、圧電トランス２０１に接続され、発信周波数により圧電トランス２０１の出力電圧を制御する。

ＶＣＯ２１０は、比較素子であるコンパレータ２３１を備え、ＣＲ発振回路を基本構成としている。コンパレータ２３１の反転入力端子（−端子）には、充放電動作を行うためのコンデンサ２３０及び抵抗素子２３６が接続される。コンパレータ２３１の非反転入力端子（＋端子）には、充放電の切換えとなる充電閾値電圧及び放電閾値電圧を生成するための抵抗素子２３２、２３３及びダイオード２３７が接続される。さらに、トランジスタ２３８及び抵抗素子２３９、２４０、２４１からなるエミッタフォロア回路が抵抗素子２３６と並列に接続される。これにより、コンデンサ２３０への充電電流を可変にすることができ、オペアンプ２０９からの出力電圧に応じて発振周波数が制御可能となっている。トランジスタ２３５及び抵抗素子２４２は、コンパレータ２３１の出力端子の立ち上がり時間を速めるために接続される。また、ダイオード２３４は、トランジスタ２３８の保護ダイオードである。

電圧電源装置２００は、その他の構成要素として、圧電トランス２０１、整流ダイオード２０２、２０３、平滑用コンデンサ２０４及び抵抗器２０５、２０６、２０７、２０８、２１４を備える。さらに、電圧電源装置２００は、オペアンプ２０９、トランジスタ２１１、インダクタ２１２及びコンデンサ２１３を備える。

次に、従来例における電圧電源装置２００の動作について説明する。ここでは、転写電圧を発生させる際の動作を一例に説明する。まず、オペアンプ２０９の反転入力端子（−端子）に抵抗素子２１４を介して不図示のコントローラから出力されたアナログ信号である出力制御信号（以降Ｖｃｏｎｔと記載）が入力される。一方、オペアンプ２０９の非反転入力端子（＋端子）には出力電圧（以降Ｖｏｕｔと記載）を抵抗器２０５、２０６、２０７によって分圧した電圧が、保護用抵抗２０８を介して入力される。ここで、オペアンプ２０９は、反転入力端子（−端子）に入力されるＶｃｏｎｔの電圧値と、Ｖｏｕｔを抵抗器２０５、２０６、２０７によって分圧した分圧電圧とが同じになるように出力端子から電圧を出力する。オペアンプ２０９の出力端子はＶＣＯ２１０に接続される。ＶＣＯ２１０はオペアンプ２０９の出力電圧に応じた周波数でトランジスタ２１１をスイッチングさせ圧電トランス２０１の一次側に駆動パルスを供給する。圧電トランス２０１は一次側に供給された駆動パルスに応じて振動し、２次側に圧電トランス２０１のサイズに応じた昇圧比で増幅した交流電圧を発生させる。発生した交流電圧は、整流ダイオード２０２、２０３及び平滑用コンデンサ２０４によって正電圧に整流平滑され、転写ローラ１０６に供給される。

図３は、圧電トランス２０１の駆動周波数と出力電圧の関係を示す図である。一般に圧電トランス２０１の特性は、図３に示すように共振周波数ｆ０において出力電圧が最大となるような裾広がりな形状をしている。通常は、最高周波数ｆＨと共振周波数ｆ０との間で駆動パルスを変化させることにより圧電トランスの出力電圧を制御している。

しかし、ＶＣＯ２１０を利用した電圧電源装置２００は、共振周波数ｆ０を超えて所定の電圧を得ることができないという特徴がある。これは、記録材の搬送が遅れた場合に画像形成に必要な所定の電圧を確保できないため、画像不良を発生させつづけるという問題を発生させる。

図３では、転写部に記録材がある場合（実線）と記録材が無い場合（破線）とについて、圧電トランスの駆動周波数と出力電圧の関係を示している。ｆＬはＶＣＯ２１０で動作可能な最低周波数を示す。ｆＨはＶＣＯ２１０で動作可能な最高周波数を示す。また、ここで、記録材が無い場合とは、記録材の搬送が遅れることにより、転写電圧を印加する際に転写部に記録材が到達していないことを示す。以下では、図２乃至図４を参照して、記録材の搬送が遅れた場合の動作について説明する。図４は、転写部に記録材が到達していない場合の出力電圧の推移を示す図である。図４（ａ）は、高圧出力制御信号Ｖｃｏｎｔの電圧を示す。図４（ｂ）は、転写部に記録材が到達していない場合の出力電圧の推移を示す。また、図４（ａ）、（ｂ）は、横軸に時間を示し、縦軸に出力電圧を示す。以下では、（１）から（４）の期間に沿って説明を記載する。

まず、（１）において、コントローラは、所定のタイミングでＶｏｕｔを３ｋＶにするためにＶｃｏｎｔを４．５Ｖに上昇させる。次に、（２）において、オペアンプ２０９はＶｃｏｎｔとＶｏｕｔの分圧電圧とが同じになるまで出力電圧を低下させ、ＶＣＯ２１０の駆動周波数を低下させる。記録材が無い場合、ＶＣＯ２１０の駆動周波数とＶｏｕｔは、図３に示す破線及び図４（ｂ）の（２）に示すように変化する。

しかしながら、記録材が無い場合、圧電トランス２０１は、共振周波数ｆ０においてもＶｏｕｔを２．７ｋＶまでしか出力できない。したがって、（３）において、ＶＣＯ２１０の駆動周波数は、共振周波数ｆ０よりも低域側に変化することとなる。一旦、ＶＣＯ２１０の駆動周波数が共振周波数ｆ０よりも低域側に変化してしまうと、Ｖｏｕｔは低下するため、ＶＣＯ２１０は駆動最低周波数ｆＬで動作を続け、ＶｏｕｔはＥｆＬｂとなる。

その後、（４）において、記録材が到達してもＶｏｕｔは図３に記載のＥｆＬａまでは上昇するものの、Ｖｃｏｎｔで設定した３ｋＶまでは到達しない。即ち、ＶＣＯ２１０は、動作最低周波数ｆＬでの動作を継続する。ＥｆＬａでは良好な転写を行うために必要な転写電流を確保できないため、画像不良が発生する。さらに、この画像不良はＶｃｏｎｔをＥｆＬａ以下の設定電圧にするまで発生しつづける。

また、感光体の帯電ムラを防止するため、転写ローラ１０６から感光ドラム１０３に流れる電流を記録材の有無に関わらず所定範囲以内に保つ方式もある。この方式では、連続した画像形成における記録材と記録材との間（紙間）においても転写ローラ１０６に所定の電圧が印加されている。この場合、一旦、ＶＣＯの駆動周波数が共振周波数ｆ０よりも低域側に変化してしまうと、連続した画像形成が終了して転写バイアスがＯＦＦされるまで画像不良が発生しつづけることとなる。

本実施形態に係る電圧電源装置は、ＶＣＯ２１０の代わりに、圧電トランス２０１を制御するＣＰＵ又はＡＳＩＣ等のデジタル回路を備える。この場合、デジタル回路から出力したクロックやパルスでトランジスタ２１１をスイッチングさせることで、Ｆ／Ｗ等で圧電トランスを直接制御する。これにより、出力電圧の変化をＦ／Ｗで確認することで共振周波数ｆ０を超えて制御不能となることを回避できる。以下では、図５乃至図９を参照して、第１の実施形態について説明する。

［第１の実施形態］
本実施形態に係る電圧電源装置１１３は、デジタル化することで、圧電トランス２０１の共振周波数ｆ０を越えて所定の電圧を得ることができないといった事態を防ぐような制御や、高圧を高速に立ち上げるような制御を柔軟に行う。また、本実施形態に係るデジタル回路は、１００ＭＨｚのクロックを用いて１００ｋＨｚ付近のクロックを約２０Ｈｚ単位で変化させることで出力電圧を精度良く変化させる。これは、デジタル回路が５００ＭＨｚ〜１ＧＨｚの内部クロックを必要とすることなく、所望の電圧精度を確保することを意味する。

図５は、第１の実施形態に係る電圧電源装置１１３の回路構成を示す図である。図２と同一の構成は、同一の記号を付し、説明を省略する。電圧電源装置１１３は、圧電トランス２０１に入力する駆動パルスを生成するための生成手段として機能するサブＣＰＵ５０１を備える。また、Ｖｏｕｔのフィードバック先は、サブＣＰＵ５０１のＡ／Ｄコンバータに接続される。さらに、サブＣＰＵ５０１は、プリンタ１００のエンジンコントローラ１１０のメインＣＰＵ１１１に接続される。図５に示すＦｏｕｔは、サブＣＰＵ５０１から出力される駆動パルスを示す。なお、本実施形態に係るサブＣＰＵ５０１は、１００ＭＨｚのクロックを有する。

本実施形態に係るサブＣＰＵ５０１は、一部のパルスのパルス周期が他のパルスのパルス周期と異なる複数のパルスから構成される駆動パルスを生成する。これにより、サブＣＰＵ５０１は、駆動パルスの平均周波数を制御して、圧電トランス２０１からの出力電圧を制御する。また、本発明による駆動パルスを生成する手段は、ＣＰＵに限定されず、ＡＳＩＣなどの他のデジタル回路であってもよい。なお、パルス周期とは、パルスのハイレベル区間（パルス幅）とローレベル区間とを合わせた幅（長さ）を示す。

図６は、圧電トランス２０１の駆動周波数に対する出力電圧（Ｖｏｕｔ）の関係を示す図である。図６に示すように、圧電トランス２０１の共振周波数ｆ０において出力電圧が最大となるような裾広がりな形状をしている。ｆＬは圧電トランス２０１のバラツキにより共振周波数ｆ０が変動する最低周波数、ｆＨはサブＣＰＵ５０１で駆動パルスを発生させることができる最高周波数を示す。通常の動作範囲としては、最高周波数ｆＨと共振周波数ｆ０との間で制御される。

図７は、第１の実施形態に係るサブＣＰＵ５０１から出力される駆動パルスＦｏｕｔを説明する図である。サブＣＰＵ５０１は、予め定められた数のパルスを含むパルス群を一単位として駆動パルスを生成する。具体的に、ここでは、１０パルスのパルス群を１サイクルとし、この１サイクルを繰り返したパルスが駆動パルスとなる。１０パルスの各パルスは、図７に示すように、Ｔ１〜Ｔ１０という記号で表す。

サブＣＰＵ５０１は、１００ＭＨｚの源クロックから、図７に示すような駆動パルスＦｏｕｔを生成する。ここでは、駆動パルスＦｏｕｔのＨｉｇｈレベル区間（以下、Ｈ区間と称す。）と、Ｌｏｗレベル区間（以下、Ｌ区間と称す。）との比となるデューティを５０％とする。Ｈ区間とＬ区間の源クロック数を同一にすることは、圧電トランス２０１からの出力電圧を安定させることに繋がる。そのため、サブＣＰＵ５０１は、パルス周期を制御する際に、パルスのＨ区間及びＬ区間において、同じ源クロック数だけ増減させる。１００ＭＨｚの源クロックの場合、Ｈ区間で１源クロック、かつ、Ｌ区間で１源クロック変化させることが最小の周期変化単位となり、１／１００ＭＨｚ×２＝２０ｎｓ単位で周期を変更できる。

図８は、第１の実施形態に係る駆動パルスを生成するためのテーブル８００を示す図である。ここでは、図７に示すパルス群Ｔ１〜Ｔ１０における各パルスのパルス周期の制御を示す。テーブル８００は、パルス群の平均周波数と、複数のパルスから構成されるパルス群Ｔ１〜Ｔ１０の各パルスのパルス周期との対応関係を定義したルックアップテーブルである。テーブル８００は、サブＣＰＵ５０１に含まれるＲＯＭに予め格納される。また、テーブル８００には、パルス群により構成される駆動パルスによって圧電トランス２０１から出力される電圧と、各パルスのパルス周期との対応関係が定義されてもよい。さらに、テーブル８００には、Ｔ１〜Ｔ１０の源クロック数のパターンに対する標準的な出力電圧や平均周波数が予め格納されてもよい。一方、個体差を考慮して１台ごとに工場での出荷調整時に測定して格納されてもよい。

以下では、駆動パルスが１００ｋＨｚ付近での駆動パルス周波数に対する圧電トランス２０１の出力電圧の関係を２Ｈｚ／Ｖ、即ち０．５Ｖ／Ｈｚとする。列８０１は、パルス群Ｔ１〜Ｔ１０の平均周波数（ｋＨｚ）を示す。即ち、サブＣＰＵ５０１から出力される駆動パルスＦｏｕｔの平均周波数を示す。列８０２は、パルス群Ｔ１〜Ｔ１０の平均周期（ｎｓ）を示す。列８０３は、パルス群Ｔ１〜Ｔ１０によって圧電トランス２０１から出力される出力電圧において、１００．００ｋＨｚにおける出力電圧からの差分を示す。列８０４は、パルス群Ｔ１〜Ｔ１０の各パルスのパルス周期（源クロック数）を示す。

行１では、パルス群Ｔ１〜Ｔ１０の全てのパルスが１０００源クロックから構成されている。この場合、平均周期は、１００００（総源クロック数）×１０（ｎｓ）／１０＝１００００（ｎｓ）となる。ここで、総源クロック数は、パルス群Ｔ１〜Ｔ１０の各パルスの源クロック数を加算した値となる。また、１０（ｎｓ）は、１００ＭＨｚにおける１源クロックの周期となる。したがって、行１での平均周波数は、１／１００００（ｎｓ）＝１００．００ｋＨｚとなる。また、図８では、行１のパルス群Ｔ１〜Ｔ１０によって圧電トランス２０１から出力される出力電圧を基準とする。

サブＣＰＵ５０１は、１０Ｖ刻みで出力電圧を制御するために、行２〜行２１のように各パルスを変更させる。具体的に、行２では、パルスＴ１のみ９９８源クロックとし、パルスＴ２〜Ｔ１０が行１と同様に１０００源クロックから構成される。行２での平均周期は９９９８ｎｓとなり、平均周期から求められる平均周波数は１００．０２ｋＨｚとなる。即ち、行１の平均周波数と比較して、２０Ｈｚ高い。このとき、出力電圧の変化（１００ｋＨｚ基準）は、圧電トランス２０１における駆動パルスの周波数と出力電圧との関係が０．５Ｖ／Ｈｚであるため、２０（Ｈｚ）×０．５（Ｖ／Ｈｚ）＝＋１０Ｖとなる。

行３では、９９８源クロックの駆動パルスを２パルスとする。この場合、平均周波数は１００．０４ｋＨｚとなり、１００．００ｋＨｚからの出力電圧の変化は＋２０Ｖとなる。行４〜行１１までは、同様に９９８源クロックの駆動パルスを１パルスずつ増やしていくことで、１行上の設定より出力電圧が約＋１０Ｖずつ変化していく。行１２〜行２１では、９９６源クロックの駆動パルスを１パルスずつ増やしていくことで、出力電圧を同様に約＋１０Ｖずつ変化させていくことができる。

このように、電圧電源装置１１３は、１０パルスのパルス群を１サイクルとし、１サイクルの中で１パルスずつ源クロック数を変化させることで、５００ＭＨｚから１ＧＨｚの源クロックの周波数を必要とすることなく、１０Ｖ単位での電圧制御が可能となる。 次に、図９を参照して、電圧電源装置１１３の動作について説明する。図９は、第１の実施形態に係る電圧電源装置１１３の処理手順を示すフローチャートである。

ステップＳ９０１において、サブＣＰＵ５０１は、メインＣＰＵ１１１からターゲットとなる出力電圧（以下、ターゲット電圧と称す。）をシリアル通信（ＳＩＯ）を通じて受信する。次に、ステップＳ９０２において、サブＣＰＵ５０１は、予めＲＯＭ等に記憶されているＬＵＴから、ターゲット電圧に一番近い電圧を出力するパルス群Ｔ１〜Ｔ１０のパターンを選択する。その後、ステップＳ９０３において、サブＣＰＵ５０１は、選択したパルスパターンに従ってパルス出力ポートＰ１から駆動パルスＦｏｕｔを出力する。これにより、駆動パルスＦｏｕｔによってトランジスタ２１１がスイッチングされ、圧電トランス２０１の１次側に電力が供給される。圧電トランス２０１は１次側に供給された駆動パルスに応じて振動し、２次側に交流電圧を発生させる。発生された交流電圧は、整流ダイオード２０２、２０３及び平滑用コンデンサ２０４によって整流平滑され、電圧Ｖｏｕｔが負荷である転写部や帯電部等に供給される。

続いて、ステップＳ９０４において、サブＣＰＵ５０１は、圧電トランス２０１から出力された電圧を検出する。具体的に、Ｖｏｕｔは抵抗器２０５と抵抗器２０７で分圧され、Ｖｏｕｔに比例した電圧がサブＣＰＵ５０１のＡ／ＤコンバータＡＩＮ１に入力される。サブＣＰＵ５０１は、Ａ／ＤコンバータＡＩＮ１の電圧からＶｏｕｔの電圧を検出する。

ステップＳ９０５において、サブＣＰＵ５０１は、検出した電圧値がターゲット電圧から予め定められた範囲内の値であるか否かを判定する。ここで、Ｖｏｕｔがターゲット電圧値から予め定められた範囲外である場合、サブＣＰＵ５０１は、処理をステップＳ９０２に遷移させる。一方、範囲内である場合、サブＣＰＵ５０１は、処理をステップＳ９０４に遷移させ、出力電圧のフィードバックを続ける。ただし、次のターゲット電圧を受信する場合には「ＳＴＡＲＴ」に戻る。ここで、２回目以降のＳ９０２の処理において、サブＣＰＵ５０１は、ターゲット電圧とＶｏｕｔとの差分に応じた電圧だけ高いか、或いは、低い電圧が出るパルス群Ｔ１〜Ｔ１０のパターンをＬＵＴから選択し、駆動パルスＦｏｕｔの出力パターンを変更する。

サブＣＰＵ５０１は、上述の処理をターゲット電圧とＶｏｕｔの差が予め定められた範囲内の値となるまで繰り返し行う。これにより、Ｖｏｕｔとターゲット電圧をほぼ等しくすることができる。また、圧電トランス２０１、整流ダイオード２０２、２０３、平滑用コンデンサ２０４からなる電圧生成部のローパルフィルタのカットオフ周波数を駆動パルスのサイクル数から決まる周波数よりも十分に高くすることが望ましい。具体的に、ここでは、サイクル数を１０サイクルとする。したがって、駆動パルスのサイクル数から決まる周波数は１００ｋＨｚのときで、１００ｋＨｚ／１０＝１０ｋＨｚとなる。これは、クロック周波数を変動させることによる出力電圧の変動を問題ない程度まで低減させることに有利である。上述の説明では簡単のため一部のローパスフィルタを説明したが、実際には電圧生成回路全体のフィードバック系のフィルタを考慮して駆動パルスのサイクル数を決めることが望ましい。

以上説明したように、本実施形態に係る電圧電源装置１１３は、一部のパルスのパルス周期が他のパルスのパルス周期と異なるように、圧電トランス２０１に入力される駆動パルスを生成する。即ち、電圧電源装置１１３は、予め定められた数のパルスを含むパルス群の平均周波数を制御することにより、圧電トランス２０１から出力される電圧を制御する。これにより、電圧電源装置１１３は、例えば、感光ドラム１０３に帯電する際の耐電電圧において要求される電圧精度を低い源クロック周波数（例えば、１００ＭＨｚ）を用いて実現することができる。よって、電圧電源装置１１３は、５００ＭＨｚ〜１ＧＨｚ等の高い源クロック周波数を用いた場合に発生する不要輻射ノイズ、消費電力及びコストの増大を抑制しうる。

上述したように、本実施形態では、２種類のパルス周期を有するパルスの組み合わせ（パターン）により平均的に特定の周波数を作り出す構成について記載している。しかしながら、３種類以上のパルス周期を有するパルスを組み合わせたパルス群を採用してもよい。

［第２の実施形態］
次に、図１０を参照して、第２の実施形態について説明する。本実施形態に係る電圧電源装置１１３は、駆動パルスの生成方法について第１の実施形態と異なる。他の構成については、図１及び図５を用いて説明した構成と同様であるため説明を省略する。具体的に、サブＣＰＵ５０１は、駆動パルスの１サイクル内での出力パターンを時間に対して均一に近づけることで、より出力電圧の変動が抑制する。

図１０は、第２の実施形態に係る駆動パルスを生成するためのテーブル１０００を示す図である。テーブル１０００の各行（１〜２１）に定義されるパルス群Ｔ１〜Ｔ１０は、テーブル８００と比較して、平均周波数は同一となるが、生成されるパターンが異なる。列１００１は、パルス群Ｔ１〜Ｔ１０の平均周波数（ｋＨｚ）を示す。列１００２は、パルス群Ｔ１〜Ｔ１０の平均周期（ｎｓ）を示す。列１００３は、パルス群Ｔ１〜Ｔ１０が入力されることにより、圧電トランス２０１から出力される電圧について行１の出力電圧との差分を示す。列１００４は、パルス群Ｔ１〜Ｔ１０の各パルスのパルス周期（源クロック数）を示す。

具体的に、行３の場合、テーブル８００では、源クロック数が９９８であるパルス周期を有するパルスがＴ１、Ｔ２に定義されているのに対して、テーブル１０００では、Ｔ１、Ｔ６に定義されている。これは、サブＣＰＵ５０１がパルス群Ｔ１〜Ｔ１０を連続して生成する際に、パルス周期が変化するタイミングが最小となるように、パターンを定義している。実際に、サブＣＰＵ５０１は、テーブル８００或いはテーブル１０００を用いて、パルスＴ１、Ｔ２・・・Ｔ１０、Ｔ１、Ｔ２・・・の順序で各パルスを生成する。

１サイクルの中での源クロック数の変化の回数はテーブル８００では２回なのに対して、テーブル１０００では４回となる。また、源クロック数が変化するまでに生成するパルス数がテーブル８００では８パルスであるのに対して、テーブル１０００では５パルスとなる。

このように、源クロック数が変化するまでに生成するパルス数を小さくすることは、駆動パルスに含まれる周波数成分が高くなることにつながる。また、電圧生成部のローパルフィルタのカットオフ周波数よりも駆動パルスに含まれる周波数成分を電圧生成部のフィルタの時定数に比べて十分に低くすることで、駆動パルスの変動による電圧変動を小さくすることができる。よって、プリンタ１００は、より高品質な画像を提供しうる。

［第３の実施形態］
次に、図１１乃至図１３を参照して、第３の実施形態について説明する。本実施形態に係るサブＣＰＵ５０１は、ハイレベル区間とローレベル区間とのデューティが異なるパルスを生成する。具体的に、本実施形態に係るテーブル１１００は、パルス群Ｔ１〜Ｔ１０における各パルスのパルス周期として、Ｈ区間の幅（源クロック数）とＬ区間の幅とを定義している。即ち、Ｈ区間及びＬ区間ごとに、源クロック数を個別に定義している。これにより、本実施形態に係る電圧電源装置１１３は、５０ＭＨｚのクロックを有するサブＣＰＵ５０１を使用して、第１及び第２の実施形態と同様の電圧精度を実現する。

図１１は、第３の実施形態に係る駆動パルスを生成するためのテーブル１１００を示す図である。図１２は、第３の実施形態に係るサブＣＰＵ５０１から出力される駆動パルスＦｏｕｔを説明する図である。

列１１０１は、パルス群Ｔ１〜Ｔ１０の平均周波数（ｋＨｚ）を示す。列１１０２は、パルス群Ｔ１〜Ｔ１０の平均周期（ｎｓ）を示す。列１１０３は、パルス群Ｔ１〜Ｔ１０が入力されることにより、圧電トランス２０１から出力される電圧について行１の出力電圧との差分を示す。列１１０４は、パルス群Ｔ１〜Ｔ１０の各パルスのパルス周期（源クロック数）を示す。Ｈ（１〜１０）の列は、駆動パルスの出力パターンがＨ出力である源クロック数（Ｈの時間と同等）、即ち、パルス幅を示す。同様に、Ｌ（１〜１０）の列は、駆動パルスの出力パターンがＬ出力である源クロック数（Ｌの時間と同等）を示す。また、図１１に示す「表」、「裏」の行は、各パルスにおいて、Ｈ区間とＬ区間の源クロック数が逆に定義されたパルス群のパターンを示す。

例えば、１００．０６ｋＨｚでは、「表」パターンのＨ区間は、１サイクル中に２５０源クロックの幅が９個、２４９源クロックの幅が１個である。「表」パターンのＬ区間は、１サイクル中に２５０源クロックの幅が８個、２４９源クロックの幅が２個である。「裏」パターンのＨ区間は、１サイクル中に２５０源クロックの幅が８個、２４９源クロックの幅が２個である。「表」パターンのＬ区間は、１サイクル中に２５０源クロックの幅が９個、２４９源クロックの幅が１個である。よって、１サイクルのデューティの平均は、「表」パターンで５０．０１％、「裏」パターンで４９．９９％となる。

本実施形態に係るサブＣＰＵ５０１は、同じ周波数を出している間、上述の「表」パターンと「裏」パターンを交互に生成する。これにより、予め定められた数のパルスにおけるデューティの平均を５０．００％とすることができる。このように、デューティの異なる「表」パターンと「裏」パターンでデューティを変えることで、デューティ５０％を保ちつつ、より細かい周波数制御が可能となる。例えば、第２の実施形態では１００ＭＨｚの源クロックで０．０２ｋＨｚ単位の周波数制御が可能であるのに対して、本実施形態では５０ＭＨｚの源クロックで、同様に、０．０２ｋＨｚ単位の周波数制御が可能となる。或いは、本実施形態で使用する源クロック周波数を第２の実施形態と同様に１００ＭＨｚとする場合、より細かい単位で周波数制御を行うことが可能である。

図１３は、第３の実施形態に係る駆動パルスを生成するためのテーブル１３００を示す図である。列１３０１は、パルス群Ｔ１〜Ｔ１０の平均周波数（ｋＨｚ）を示す。列１３０２は、パルス群Ｔ１〜Ｔ１０の平均周期（ｎｓ）を示す。列１３０３は、パルス群Ｔ１〜Ｔ１０が入力されることにより、圧電トランス２０１から出力される電圧について行１の出力電圧との差分を示す。列１３０４は、パルス群Ｔ１〜Ｔ１０の平均デューティを示す。列１３０５は、パルス群Ｔ１〜Ｔ１０の各パルスのパルス周期（源クロック数）を示す。Ｈ（１〜１０）の列は、駆動パルスの出力パターンがＨ出力である源クロック数（Ｈの時間と同等）、即ち、パルス幅を示す。同様に、Ｌ（１〜１０）の列は、駆動パルスの出力パターンがＬ出力である源クロック数（Ｌの時間と同等）を示す。

具体的に、テーブル１３００は、テーブル１１００のうち、「表」パターンだけを定義している。この場合、行２・行４・行６・行８・行１０ではデューティが５０．０１％、行１・行３・行５・行７・行９・行１１ではデューティが５０．００％となる。しかしながら、デューティが５０％から僅かにずれても出力電圧には大きな影響はない。したがって、テーブル１３００を用いる場合、テーブル１１００を用いた制御よりも簡単な制御でさらに詳細な電圧精度を得ることができる。

以上説明したように、本実施形態に係るサブＣＰＵ５０１は、各パルスのデューティを５０．００％に保つことなく、予め定められたパルス数の平均デューティを５０．００％に保つことでより詳細な電圧制御を可能としている。即ち、本実施形態に係るサブＣＰＵ５０１が１００ＭＨｚの源クロック周波数を有する場合、１０ｎｓ単位での周期変化が可能となる。これにより、本実施形態に係る電圧電源装置１１３は、より低い源クロック周波数によって、所望の電圧精度を実現することができる。よって、電圧電源装置１１３は、５００ＭＨｚ〜１ＧＨｚ等の高い源クロック周波数を用いた場合に発生する不要輻射ノイズ、消費電力及びコストの増大を抑制しうる。

本発明に係るプリンタの概要を示す図である。 ＶＣＯ２１０を利用した電圧電源装置２００の回路を示す図である。 圧電トランス２０１の駆動周波数と出力電圧の関係を示す図である。 転写部に記録材が到達していない場合の出力電圧の推移を示す図である。 第１の実施形態に係る電圧電源装置１１３の回路構成を示す図である。 圧電トランス２０１の駆動周波数に対する出力電圧（Ｖｏｕｔ）の関係を示す図である。 第１の実施形態に係るサブＣＰＵ５０１から出力される駆動パルスＦｏｕｔを説明する図である。 第１の実施形態に係る駆動パルスを生成するためのテーブル８００を示す図である。 第１の実施形態に係る電圧電源装置１１３の処理手順を示すフローチャートである。 第２の実施形態に係る駆動パルスを生成するためのテーブル１０００を示す図である。 第３の実施形態に係る駆動パルスを生成するためのテーブル１１００を示す図である。 第３の実施形態に係るサブＣＰＵ５０１から出力される駆動パルスＦｏｕｔを説明する図である。 第３の実施形態に係る駆動パルスを生成するためのテーブル１３００を示す図である。

符号の説明

１００：プリンタ
１１０：エンジンコントローラ
１１１：メインＣＰＵ
１１３：電圧電源装置
２０１：圧電トランス
５０１：サブＣＰＵ

Claims (10)

1. 入力される駆動パルスに応じて出力する電圧が変化する圧電トランスと、
   一部のパルスのパルス周期が他のパルスのパルス周期と異なる複数のパルスから構成される前記駆動パルスを生成する生成手段と
   を備えることを特徴とする電圧電源装置。
2. 前記生成手段は、デジタル回路であることを特徴とする請求項１に記載の電圧電源装置。
3. 前記生成手段は、
   予め定められた数のパルスを含むパルス群を一単位として前記駆動パルスを生成することを特徴とする請求項１又は２に記載の電圧電源装置。
4. 前記生成手段は、
   前記パルス群の平均周波数と、該パルス群を構成する各パルスのパルス周期との対応関係が定義されたテーブルを格納する格納手段を含み、
   前記テーブルを用いて前記パルス群を生成することを特徴とする請求項１乃至３の何れか１項に記載の電圧電源装置。
5. 前記テーブルは、
   前記パルス周期が変化するタイミングが最小となるパターンで、前記パルス群が定義されていることを特徴とする請求項４に記載の電圧電源装置。
6. 前記テーブルは、
   前記パルス群に含まれるパルスのパルス周期として、ハイレベル区間の幅とローレベル区間の幅とをさらに定義することを特徴とする請求項４又は５に記載の電圧電源装置。
7. 前記生成手段は、
   前記パルスのハイレベル区間の幅とローレベル区間の幅とを逆にした前記パルス群を交互に生成することを特徴とする請求項６に記載の電圧電源装置。
8. 画像を形成する画像形成手段と、
   入力される駆動パルスに応じて、前記画像形成手段に出力する電圧が変化する圧電トランスと、
   一部のパルスのパルス周期が他のパルスのパルス周期と異なる複数のパルスから構成される前記駆動パルスを生成する生成手段と
   を備えることを特徴とする画像形成装置。
9. 入力される駆動パルスに応じて出力する電圧が変化する圧電トランスを備える電圧電源装置の制御方法であって、
   一部のパルスのパルス周期が他のパルスのパルス周期と異なる複数のパルスから構成される前記駆動パルスを生成するステップを
   備えることを特徴とする制御方法。
10. 画像を形成する画像形成手段と、入力される駆動パルスに応じて、前記画像形成手段に出力する電圧が変化する圧電トランスとを備える画像形成装置の制御方法であって、
    一部のパルスのパルス周期が他のパルスのパルス周期と異なる複数のパルスから構成される前記駆動パルスを生成するステップを
    備えることを特徴とする制御方法。

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