JP5977099B2 - 圧電トランス駆動装置、電源装置および画像形成装置 - Google Patents

Description

本発明は、圧電トランス駆動装置、電源装置および画像形成装置に関し、例えば、電子写真式の画像形成装置に適用し得る。

従来の画像形成装置で、転写ローラ等のバイアス電源として用いられる高圧電源装置では、圧電トランスと、その圧電トランスを駆動する圧電トランス駆動装置が用いられている。従来の圧電トランス駆動装置としては、例えば、特許文献１に記載されたものがある。

特許文献１に記載された圧電トランス駆動装置は、圧電振動子の共振現象を利用し低電圧を昇圧して高電圧を得る圧電トランスを、デジタル制御により駆動して高電圧を出力する構成になっている。この圧電トランス駆動装置は、整数値及び小数値からなる分周値により、基準クロック信号（以下単に「クロック」という。）を分数分周器により分数分周して駆動パルス生成して圧電トランスを駆動するようになっている。

特開２０１０−１７８４６４号公報

従来の圧電トランス駆動装置では、分数分周器を利用して高い分解能の周波数制御を実現している。しかし、分数分周器では、分数分周の分解能にあたる１クロックサイクル分、周波数変調されており、従来の圧電トランス駆動装置では、２つの周波数成分が混在することにより駆動周波数のスプリアス成分が残る場合があった。

また、従来の圧電トランス駆動装置では、圧電トランスの駆動周波数によっては、圧電トランスの駆動（パワートランジスタ）に用いられるＦＥＴ（Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）の動作状態が完全なゼロボルトスイッチングとならず、当該ＦＥＴが発熱しやすいという問題点があった。

上述のような問題点に鑑みて、安定的に圧電トランスを駆動させることができる圧電トランス駆動装置、電源装置および画像形成装置が望まれている。

第１の本発明は、圧電トランスに駆動電圧を印加する圧電トランス駆動装置において、（１）クロック信号を第１の分周値に基づいて分数分周して第１のパルスを生成する第１のパルス生成手段と、（２）前記第１のパルスに同期した第２のパルスを生成する第２のパルス生成手段と、（３）前記第２のパルスと同じ周期であって、前記第１のパルス生成手段で用いられる第１の分周値に応じたパルス幅の第３のパルスを生成する第３のパルス生成手段と、（４）前記第３のパルスに基づいたタイミングで、前記圧電トランスの１次側に駆動電圧を印加して、前記圧電トランスを駆動させる圧電トランス駆動手段とを有し、（５）前記第３のパルス生成手段では、前記圧電トランスがゼロボルトスイッチングで駆動するように、前記第３のパルスのパルス幅が調整されていることを特徴とする。
第２の本発明は、圧電トランスに駆動電圧を印加する圧電トランス駆動装置において、（１）クロック信号を第１の分周値に基づいて分数分周して第１のパルスを生成する第１のパルス生成手段と、（２）前記第１のパルスに同期した第２のパルスを生成する第２のパルス生成手段と、（３）前記第２のパルスと同じ周期であって、前記第１のパルス生成手段で用いられる第１の分周値に応じたパルス幅の第３のパルスを生成する第３のパルス生成手段と、（４）前記第３のパルスに基づいたタイミングで、前記圧電トランスの１次側に駆動電圧を印加して、前記圧電トランスを駆動させる圧電トランス駆動手段とを有し、（５）前記第１のパルス生成手段は閾値マトリクスを利用した分周器を用いて、前記第１のパルスを生成することを特徴とする。

第２の本発明は、圧電トランスと、前記圧電トランスの一次側に駆動電圧を印加する圧電トランス駆動装置とを有する電源装置において、前記圧電トランス駆動装置として第１又は第２の本発明の圧電トランス駆動装置を適用したことを特徴とする。

第３の本発明は、圧電トランスと、前記圧電トランスの一次側に駆動電圧を印加する圧電トランス駆動装置とを有する電源装置を備える画像形成装置において、前記圧電トランス駆動装置として第１又は第２の本発明の圧電トランス駆動装置を適用したことを特徴とする。

本発明によれば、圧電トランス駆動装置において、安定的に圧電トランスを駆動させることができる。

第１の実施形態に係る高圧電源装置の構成を示すブロック図である。 第１の実施形態に係る画像形成装置の概略断面図である。 第１の実施形態に係る画像形成装置の制御系の構成について示したブロック図である。 第１の実施形態に係る高圧電源装置の回路構成例について示す回路図である。 第１の実施形態に係る高圧制御部の構成を示すブロック図である。 第１の実施形態に係る誤差保持レジスタの動作について示した説明図である。 第１の実施形態に係る高圧制御部における、分周器出力周期、誤差保持レジスタの値、１８ｂｉｔレジスタの下位１０ｂｉｔの値、及び加算器入力信号の関係を示す説明図である。 第１の実施形態に係るＰＬＬ回路の周辺回路を示す回路図である。 第１の実施形態に係る圧電トランスの周波数特性を示す説明図である。 第１の実施形態に係る高圧制御部の動作を示すフローチャートである。 第１の実施形態に係る圧電トランス駆動装置内で生成される各信号の関係について示したタイミングチャートである。 第１の実施形態に係る高圧電源装置において、ＦＥＴのドレインでの電位の波形、及び、駆動パルスの波形を示した説明図である。 第１の実施形態に係る遅延テーブルに設定されるテーブルの構成例について示した説明図である。 第２の実施形態に係る画像形成装置の制御系の構成について示したブロック図である。 第２の実施形態に係る高圧電源装置の構成を示すブロック図である。 第２の実施形態に係る高圧電源装置の回路構成例について示す回路図である。 第２の実施形態に係る高圧制御部の構成を示すブロック図である。 第２の実施形態に係るカウンタ及び比較器の動作について示した説明図である。 第２の実施形態に係る高圧制御部における、分周器出力周期、カウンタ入替値、１８ｂｉｔレジスタの下位１０ｂｉｔの値、及び加算器入力信号の関係を示す説明図である。 第２の実施形態に係る圧電トランス駆動装置内で生成される各信号の波形について示した説明図である。 第２の実施形態に係るレベルテーブルに設定されるテーブルの構成例について示した説明図である。

（Ａ）第１の実施形態
以下、本発明による圧電トランス駆動装置、電源装置および画像形成装置の第１の実施形態を、図面を参照しながら詳述する。なお、この実施形態の電源装置は、高圧電源装置である。

（Ａ−１）第１の実施形態の構成
まず、第１の実施形態の画像形成装置１０１全体構成について説明する。

図２は、この実施形態の画像形成装置１０１の概略断面図である。

この画像形成装置１０１は、例えば、電子写真方式のカラー画像形成装置であり、複数色の現像装置１０２（例えば、ブラック現像装置１０２Ｋ、イエロー現像装置１０２Ｙ、マゼンタ現像装置１０２Ｍ、及びシアン現像装置１０２Ｃ）と、複数色の露光装置としての発光ダイオード（以下「ＬＥＤ」という。）ヘッド１０３（例えば、ブラックＬＥＤヘッド１０３Ｋ、イエローＬＥＤヘッド１０３Ｙ、マゼンタＬＥＤヘッド１０３Ｍ、及びシアンＬＥＤヘッド１０３Ｃ）とを備えている。各色の現像装置１０２（１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃ）内には、各色のトナーカートリッジ１０４（１０４Ｋ，１０４Ｙ，１０４Ｍ，１０４Ｃ）、各色の帯電ローラ１３６（１３６Ｋ，１３６Ｙ，１３６Ｍ，１３６Ｃ）、各色の供給ローラ１３３（１３３Ｋ，１３３Ｙ，１３３Ｍ，１３３Ｃ）、各色の現像ローラ１３４（１３４Ｋ，１３４Ｙ，１３４Ｍ，１３４Ｃ）、各色の現像ブレード１３５（１３５Ｋ，１３５Ｙ，１３５Ｍ，１３５Ｃ）、各色の感光体ドラム１３２（１３２Ｋ，１３２Ｙ，１３２Ｍ，１３２Ｃ）、及び、各色のクリーニングブレード１３７（１３７Ｋ，１３７Ｙ，１３７Ｍ，１３７Ｃ）が設けられている。

各現像装置１０２は、内部の各感光体ドラム１３２に接している各帯電ローラ１３６によって一様に帯電されるようになっている。帯電された各感光体ドラム１３２は、各ＬＥＤヘッド１０３の発光によって静電潜像が形成される。各供給ローラ１３３は、現像剤としてのトナーを各現像ローラ１３４へ供給するものである。各現像ブレード１３５が、各現像ローラ１３４の表面に一様にトナー層を形成すると、各感光体ドラム１３２上にトナー像が現像される構成になっている。各クリーニングブレード１３７は転写後の残トナーをクリーニングするものである。各トナーカートリッジ１０４は、各現像装置１０２内に着脱可能に取り付けられ、内部のトナーを各現像装置１０２に供給する構成になっている。

各現像装置１０２の下方向には、各色の転写ローラ１０５（１０５Ｋ，１０５Ｙ，１０５Ｍ，１０５Ｃ）、転写ベルト駆動ローラ１０６、及び転写ベルト従動ローラ１０７が設けられている。各転写ローラ１０５は、転写ベルト１０８の裏面から転写位置に、バイアス電圧（以下単に「バイアス」という。）が印加可能に配置されている。転写ベルト駆動ローラ１０６及び転写ベルト従動ローラ１０７は、転写ベルト１０８を張架し、転写ベルト駆動ローラ１０６の駆動によって記録媒体（例えば、用紙）が搬送可能な構成になっている。

転写ベルト１０８の近傍には、転写ベルトクリーニングブレード１１１及びクリーナ容器１１２が設けられ、更に、その転写ベルト１０８の下方向に、用紙カセット１１３が着脱可能に取り付けられている。転写ベルトクリーニングブレード１１１は、転写ベルト１０８上のトナーを掻き落とせるようになっていて、その掻き落とされたトナーが、クリーナ容器１１２に収容される。用紙カセット１１３内には、用紙１１５が積載される。

用紙カセット１１３の先端と転写ベルト駆動ローラ１０６との間には、ホッピングローラ１１４、用紙ガイド１１４ａ、及び一対のレジストローラ１１６、１１７が配設されている。ホッピングローラ１１４は、用紙カセット１１３から用紙１１５を取り出して、用紙ガイド１１４ａへ給紙する。給紙された用紙１１５は、用紙ガイド１１４ａに沿って搬送され、停止状態の一対のレジストローラ１１６、１１７に突き当たってスキュー補正（ずれ補正）される。一対のレジストローラ１１６、１１７は、用紙１１５のスキュー補正後に所定タイミングで駆動され、その用紙１１５を転写ベルト１０８へ搬送する構成になっている。

転写ベルト１０８の用紙供給下流側には、定着器１１８が配設されている。定着器１１８は、一対の熱定着ローラ１１８ａ、１１８ｂを有し、用紙１１５上のトナー像を熱と圧力によって定着するものである。定着器１１８内には、熱発生部としての定着器ヒータ２５９、及び熱検知手段（温度測定センサ）としてサーミスタ２６５が設けられている。

そして、この定着器１１８の下流側には、一対の排出ローラ１１９ａ、１１９ｂ、用紙ガイド１１９、及び排紙トレー１２０が設けられている。用紙１１５は、一対の排出ローラ１１９ａ、１１９ｂにより、用紙ガイド１１９に沿って搬送され、排紙トレー１２０にフェースダウンで排出される構成になっている。

図３は、画像形成装置１０１における制御系の構成を示すブロック図である。

画像形成装置１０１は、制御系として、ホストインタフェース部２５０を有し、このホストインタフェース部２５０がコマンド／画像処理部２５１を制御する。コマンド／画像処理部２５１は、ＬＥＤヘッドインタフェース部２５３に対して画像データを出力する。ＬＥＤヘッドインタフェース部２５３は、プリンタエンジン制御部２５３によってヘッド駆動パルス等で制御され、ＬＥＤヘッド１０３Ｋ，１０３Ｙ，１０３Ｍ，１０３Ｃを発光させる。

プリンタエンジン制御部２５３は、高圧制御部２６０に対して帯電バイアス、現像バイアス、転写バイアス等の制御値を供給する。高圧制御部２６０は、供給された制御値に応じた信号を、帯電バイアス発生部２６１、現像バイアス発生部２６２、及び転写バイアス発生部２６３のそれぞれに供給する。

帯電バイアス発生部２６１は、高圧制御部２６０からの信号に基づいて、各帯電ローラ１３６Ｋ，１３６Ｙ，１３６Ｍ，１３６Ｃに対してバイアスを印加する。また、現像バイアス発生部２６２は、高圧制御部２６０からの信号に基づいて、各現像ローラ１３４Ｋ，１３４Ｙ，１３４Ｍ，１３４Ｃに対してバイアスを印加する。さらにまた、転写バイアス発生部２６３は、高圧制御部２６０からの信号に基づいて、各転写ローラ１０５Ｋ，１０５Ｙ，１０５Ｍ，１０５Ｃにバイアスを印加する。

なお、図３では、高圧電源装置３０１に、高圧制御部２６０、帯電バイアス発生部２６１、現像バイアス発生部２６２、及び転写バイアス発生部２６３が含まれる構成として図示している。

プリンタエンジン制御部２５３は、ホッピングモータ２５４、レジストモータ２５５、ベルトモータ２５６、定着器ヒータモータ２５７、及び各色のドラムモータ２５８Ｋ，２５８Ｙ，２５８Ｍ，２５８Ｃを所定のタイミングで駆動する。定着器ヒータ２５９は、サーミスタ２６５の検出値に応じてプリンタエンジン制御部２５３によって温度制御される。

次に、第１の実施形態における高圧電源装置３０１の構成について、図１を用いて説明する。

図１では、図３に示す高圧電源装置３０１の構成のうち、高圧制御部２６０及び転写バイアス発生部２６３の転写１チャンネル分の回路構成（１つの転写ローラ１０５に対してバイアスを印加する構成）についてのみ図示している。すなわち、高圧電源装置３０１では、転写ローラ１０５毎に図１に示す回路が設けられている。なお、第１の実施形態の高圧電源装置としては、図１に示す転写１チャンネル分の回路構成だけで独立した装置として構成するようにしてもよいし、図３に示すように複数チャンネル分を１つの装置に収容する構成としてもよい。

高圧電源装置３０１は、プリンタエンジン制御部２５３の出力ポートＯＵＴ１からオン／オフ信号ＯＮ／ＯＦＦ（以下、単に「信号ＯＮ／ＯＦＦ」という。）の供給を受ける。また、高圧電源装置３０１は、プリンタエンジン制御部２５３の出力ポートＯＵＴ２からリセット信号ＲＥＳＥＴ（以下、単に「信号ＲＥＳＥＴ」という。）の供給を受ける。さらに、プリンタエンジン制御部２５３は、目標値設定手段であるプリンタエンジン制御部２５３の出力ポートＯＵＴ３から、８ｂｉｔの目標値を表す目標データＤＡＴＡ（以下、単に「信号ＤＡＴＡ」という。）の供給を受ける。そして、プリンタエンジン制御部２５３は、上述の信号に基づいて、ＤＣの高電圧を生成して、出力負荷３１１（転写ローラ１０５と）へ供給する。

高圧電源装置３０１は、圧電トランス駆動装置３１０、圧電トランス３０７、整流回路３０８、及び出力電圧変換手段３０９等により構成されている。

圧電トランス駆動装置３１０は、圧電トランス３０７に駆動バルスを供給して駆動するものであり、高圧制御部２６０、発振手段としての発振回路３０２、フェーズロックループ（以下「ＰＬＬ」という。）回路３０３、ループフィルタ３０４、ＤＣ電源３０５、圧電トランス駆動回路３０６、及びＡＮＤゲート３１２を有している。

発振回路３０２は、例えば、水晶発振子から構成することができ、一定周波数（例えば、２５ＭＨｚ）のクロック（以下、単に「クロックＣＬＫ」という。）を発生する回路であり、この出力側に高圧制御部２６０が接続されている。

高圧制御部２６０は、例えば、発振回路３０２から供給されるクロックＣＬＫに同期して動作し、プリンタエンジン制御部２５３の制御に基づいて、制御パルス等を出力する。そして、高圧制御部２６０は、クロックＣＬＫの供給を受けるクロック入力ポートＣＬＫ＿ＩＮ、プリンタエンジン制御部２５３の出力ポートＯＵＴ１から出力される信号ＯＮ／ＯＦＦの供給を受ける入力ポートＩＮ１１、プリンタエンジン制御部２５３の出力ポートＯＵＴ２から出力される信号ＲＥＳＥＴの供給を受ける入力ポートＩＮ１２、プリンタエンジン制御部２５３の出力ポートＯＵＴ３から出力される目標データＤＡＴＡの供給を受ける入力ポートＩＮ１３、検出値を表す検出信号Ｓ３０９の供給を受ける入力ポートＩＮ１４、ＰＬＬ回路３０３に対して制御パルスＳ２６０ａ（詳細については後述する）を供給する出力ポートＯＵＴ１１、ＰＬＬ回路３０３に対して禁止パルスＳ２６０ｂ（詳細については後述する）を供給する出力ポートＯＵＴ１２、及びＡＮＤゲート３１２に対して遅延制御パルスＳ２６０ｃ（詳細については後述する）を供給する出力ポートＯＵＴ１３を有している。

高圧制御部２６０では、信号ＯＮ／ＯＦＦに基づいて、出力ポートＯＵＴ１１からの制御パルスＳ２６０ａ、ＯＵＴ１２からの禁止パルスＳ２６０ｂ、及びＯＵＴ１３からの遅延制御パルスＳ２６０ｃの出力のＯＮ／ＯＦＦが制御される。また、高圧制御部２６０では、信号ＲＥＳＥＴにより、各レジスタが初期化される。

この実施形態では、高圧制御部２６０は、特定の用途向けに複数機能の回路を１つにまとめた集積回路であるエーシック（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、以下「ＡＳＩＣ」という。）により構成されているものとする。なお、高圧制御部２６０の具体的なハードウェア構成については限定されないものであり、ＡＳＩＣとディスクリート部品を組み合わせて構成するようにしてもよいし、全部をディスクリート部品を用いて構成するようにしてもよい。

高圧制御部２６０の出力ポートＯＵＴ１１，ＯＵＴ１２には、制御パルスＳ２６０ａに同期した制御パルスＳ３０３を出力するＰＬＬ回路３０３が接続されている。ＰＬＬ回路３０３は、例えば、半導体メーカ各社から提供されているＨＣ４０４６等の集積回路（以下「ＩＣ」という。）を用いて構成することができる。また、ＰＬＬ回路３０３には、ループフィルタ３０４が接続されている。そして、ＰＬＬ回路３０３の出力側には、ＡＮＤゲート３１２が接続されている。

出力電圧変換手段３０９は、整流回路３０８が出力するＤＣの高圧電圧を低電圧に変換する回路である。そして、出力電圧変換手段３０９の出力側が、高圧制御部２６０の入力ポートＩＮ１４を介して８ｂｉｔのアナログデジタルコンバータ（以下「８ｂｉｔＡＤＣ」という。）４１６に接続されている。すなわち、出力電圧変換手段３０９は、ＤＣの低電圧を検出信号Ｓ３０９として、高圧制御部２６０内の８ｂｉｔＡＤＣ４１６に供給するものである。

ＡＮＤゲート３１２は、ＰＬＬ回路３０３から供給される制御パルスＳ３０３と、高圧制御部２６０から供給される遅延制御パルスＳ２６０ｃとの論理積の信号（ＡＮＤで論理演算した結果の信号）を、駆動パルスＳ３１２として出力する。ＡＮＤゲート３１２は、制御パルスＳ３０３及び遅延制御パルスＳ２６０ｃの両方がＨの場合にのみ、Ｈを出力し、それ以外の場合（いずれか一方の信号のレベルがＬの場合）にはＬを出力する。そして、ＡＮＤゲート３１２から出力された駆動パルスＳ３１２は、圧電トランス駆動装置３１０に供給される。そして、圧電トランス駆動装置３１０は、この駆動パルスＳ３１２に基づいて、圧電トランス３０７を駆動させることになる。

ＡＮＤゲート３１２を実現する方式については限定されないものであるが、例えば、既存のＡＮＤゲートを備えるＩＣ（例えば、半導体各社からＩＣとして供給されている７４ＨＣ０８）を用いて実現するようにしてもよい。

圧電トランス駆動回路３０６は、ＡＮＤゲート３１２から供給される駆動パルスＳ３１２に基づいてスイッチングするスイッチング素子を用いて、駆動電圧Ｓ３０６を出力する回路である。そして、この圧電トランス駆動回路３０６の出力側に、圧電トランス３０７が接続されている。

圧電トランス３０７は、セラミック等の圧電振動子の共振現象を利用して駆動電圧の昇圧を行い交流（以下「ＡＣ」という。）の高電圧であるＡＣ出力電圧Ｓ３０７を出力するトランスである。そして、この圧電トランス３０７の出力側（２次側）に、整流手段としての整流回路３０８が接続されている。整流回路３０８は、圧電トランス３０７から出力されたＡＣ出力電圧Ｓ３０７をＤＣの高電圧であるＤＣ出力電圧に変換して出力負荷３１１へ供給する回路である。整流回路３０８の出力側には、出力電圧変換手段３０９が接続されている。

なお、図１の高圧電源装置３０１は、上述の通り、各転写ローラ１０５（１０５Ｋ，１０５Ｙ，１０５Ｍ，１０５Ｃ）、即ち、チャンネル毎に並置されるが、これらの複数のチャンネルに対して一部を共用する構成にしてもよい。例えば、圧電トランス３０７及び整流回路３０８等は、複数のチャンネル分必要となるが、発振回路３０２及び高圧制御部２６０は、１組で共用できる。この場合、高圧制御部２６０はチャンネル数分の入出力ポートを備えることになる。又、高圧制御部２６０は、高圧電源装置３０１内に設けられているが、プリンタエンジン制御部２５３内の大規模集積回路（以下「ＬＳＩ」という。）中に設けてもよい。

図４は、高圧電源装置３０１の内部構成の例について示した回路図である。

図４に示す発振回路３０２は、水晶発振子４０８を有しており、水晶発振子４０８の一端は、コンデンサ４０４の一端と高圧制御部２６０のクロック入力ポートＯＳＣ＿ＩＮとに接続されている。コンデンサ４０４の他端は、コンデンサ４０６の一端に接続され、コンデンサ４０６の他端は、水晶発振子４０８の他端と抵抗４０７の一端に接続されている。抵抗４０７の他端は、抵抗４０８の一端と高圧制御部２６０のクロック出力ポートＯＳＣ＿ＯＵＴに接続されている。抵抗４０８の他端は、水晶発振子４０８の一端とクロック入力ポートＯＳＣ＿ＩＮとに接続されている。

発振回路３０２は、水晶発振子４０８によって定まる周波数で発振し、高圧制御部２６０にクロックＣＬＫを供給する。第１の実施形態では、水晶発振子４０８を使用しているが、セラミック発振子等の他の発振子に置き換えるようにしてもよい。コンデンサ４０４，４０６及び抵抗４０７，４０８は、高圧制御部２６０とのマッチングに応じて定数が決定されている。

高圧制御部２６０の出力ポートＯＵＴ１１は、ＰＬＬ回路３０３の入力ポートＳＩＧ＿ＩＮに接続され、高圧制御部２６０の出力ポートＯＵＴ１２は、ＰＬＬ回路３０３の入力ポートＩＮＨに接続されている。

高圧制御部２６０は、８ｂｉｔのパラレル信号で、目標データＤＡＴＡを入力ポートＩＮ１３から取得する構成となっている。すなわち、入力ポートＩＮ１３は、８ｂｉｔのパラレルインタフェースとなっている。目標データＤＡＴＡの１フレームあたりのデータ長は、８ｂｉｔに限定されず、例えば、１０ｂｉｔや１２ｂｉｔとしてもよい。また、目標データＤＡＴＡはシリアル信号（この場合入力ポートＩＮ１３はシリアルインタフェース）としてもよい。高圧制御部２６０において、８ｂｉｔＡＤＣ４１６に検出信号Ｓ３０９を入力して、８ｂｉｔのデジタル信号である変換検出信号に変換する。そして、高圧制御部２６０では、信号ＯＮ／ＯＦＦがハイレベル（以下「Ｈ」という。）のときに、目標データＤＡＴＡと変換検出信号が等しくなるように制御パルスＳ２６０ａを制御する。高圧制御部２６０では、ＰＬＬ回路３０３の出力を禁止するときには、出力ポートＯＵＴ１２から禁止パルスをＨにして出力するようになっている。

ＰＬＬ回路３０３では、ＤＣ電源４１７から５Ｖの電圧が供給される。また、ＰＬＬ回路３０３では、入力ポートＳＩＧ＿ＩＮに供給された制御パルスＳ２６０ａと、出力ポートＶＣＯ＿ＯＵＴから出力され、入力ポートＣＯＭＰにフィードバック供給される制御パルスＳ３０３との位相が比較される。そして、ＰＬＬ回路３０３では、上述の２つの信号の位相比較結果を示す位相比較信号Ｓ３０３ａが、出力ポートＰＣ２ＯＵＴからループフィルタ３０４へ供給されるようになっている。ＰＬＬ回路３０３において、入力ポートＶＣＯ＿ＩＮには、ループフィルタ３０４からの平滑化された信号が供給される。

禁止パルスＳ２６０ｂがローレベル（以下「Ｌ」という。）になると、ＰＬＬ回路３０３が活性化し、出力ポートＶＣＯ＿ＯＵＴから制御パルスＳ３０３が出力される。ＰＬＬ回路３０３では、この制御パルスＳ３０３は、入力ポートＳＩＧ＿ＩＮに入力される制御パルスＳ２６０ａに同期するようになっている。

ループフィルタ３０４は、抵抗４２４とコンデンサ４２５とを有し、抵抗４２４の一端は、ＰＬＬ回路３０３の出力ポートＰＣ２ＯＵＴに接続され、抵抗４２４の他端は、コンデンサ４２５の一端とＰＬＬ回路３０３の入力ポートＶＣＯ＿ＩＮに接続されている。コンデンサ４２５の他端は、グランドＧＮＤに接続されている。

そして、ＰＬＬ回路３０３の出力ポートＶＣＯ＿ＯＵＴは、ＡＮＤゲート３１２に接続されている。すなわち、制御パルスＳ３０３は、ＰＬＬ回路３０３の出力ポートＶＣＯ＿ＯＵＴから出力されて、ＡＮＤゲート３１２の入力ポートに供給される。

そして、ＡＮＤゲート３１２から出力される駆動パルスＳ３１２は、圧電トランス駆動回路３０６に入力され、この圧電トランス駆動回路３０６にＤＣ電源３０５が接続されている。ＤＣ電源３０５は、例えば、図示しない低圧電源装置から商用電源であるＡＣ１００Ｖを変圧整流することにより供給されるＤＣ２４Ｖの電源である。

圧電トランス駆動回路３０６は、抵抗４２６と、スイッチング素子であるＦＥＴ４２８（例えば、ＮチャネルパワーＭＯＳＦＥＴ）と、共振回路を構成するインダクタ４２７及びコンデンサ４２９とを有している。ＦＥＴ４２８のゲートには、ＰＬＬ回路３０３の出力ポートＶＣＯ＿ＯＵＴが接続されている。インダクタ４２７及びＦＥＴ４２８は、ＤＣ電源３０５とグランドＧＮＤとの間に直列に接続され、コンデンサ４２９は、ＦＥＴ４２８に対して並列に、このＦＥＴ４２８のドレイン及びソース間に接続されている。

この圧電トランス駆動回路３０６では、ＡＮＤゲート３１２から出力される駆動パルスＳ３１２が、抵抗４２６を介して、ＦＥＴ４２８のゲートに入力される。すると、ＦＥＴ４２８により、ＤＣ電源３０５ＤＣ２４Ｖがスイッチングされ、これが共振回路のインダクタ４２９及びコンデンサ４２７により共振されて、半波正弦波の駆動電圧Ｓ３０６が出力されるようになっている。

第１の実施形態では、インダクタ４２７で説明したが、オートトランス等を用いることも可能である。又、ＦＥＴ４２８については、ＮＭＯＳでなくバイポーラトランジスタに置き換えることも可能である。また負荷が大きく、ＦＥＴ４２８のドレイン・ソース間に流れる電流が大きい場合には、出力ポートＶＣＯ＿ＯＵＴと、ＦＥＴ４２８との間にゲートドライブ回路を設けてもよい。
圧電トランス駆動回路３０６の共振回路の出力側には、圧電トランス３０７の１次側の入力端子３０７ａが接続されている。そして、圧電トランス３０７の２次側の出力端子３０７ｂから、ＦＥＴ４２８のスイッチング周波数に応じて０〜数ＫＶのＡＣ高電圧Ｓ３０７が出力される構成になっている。２次側の出力端子３０７ｂの出力電圧特性は、図９に示すように、周波数によって異なり、ＦＥＴ４２８のスイッチング周波数により昇圧比が決定される。

圧電トランス３０７における２次側の出力端子３０７ｂには、ＡＣ／ＤＣ変換用の整流回路３０８が接続されている。整流回路３０８は、圧電トランス３０７の２次側の出力端子３０７ｂから出力されたＡＣ出力電圧Ｓ３０７をＤＣ出力電圧Ｓ３０８に変換して出力する回路であり、ダイオード４３０，４３１及びコンデンサ４３２により構成されている。第１の実施形態では、整流回路３０８の出力は、正バイアス出力であるが、ダイオード４３０、４３１のアノード、カソードの極性を逆方向に実装すれば負極性のバイアスを出力することも容易である。高圧電源装置３０１では、出力負荷３１１の内容に応じて対応する極性のバイアスを出力するように構成されている必要がある。

ＤＣ高電圧信号は、コンデンサ４３２によって平滑化され、抵抗４３３を介して出力負荷３１１にバイアスとして印加される。

整流回路３０８の出力側には、出力電圧変換手段３０９が接続されている。出力電圧変換手段３０９は、整流回路３０８から供給される出力電圧Ｓ３０８を分圧して、ＤＣ低電圧に変換する分圧抵抗４３５，４３６と、フィルタ回路を構成する抵抗４３７と、コンデンサ４３８と、そのフィルタ回路を介して出力電圧Ｓ３０８に基づくＤＣ低電圧を入力する演算増幅器（以下「オペアンプ」という。）４３４とを有している。

整流回路３０８の出力電圧Ｓ３０８は、抵抗４３５と抵抗４３６とにより分圧され、抵抗４３７とコンデンサ４３８により構成されるフィルタ回路によってリップル成分が除去さる。

そして、出力電圧Ｓ３０８に基づくＤＣ低電圧が、オペアンプ４３４によりインピーダンス変換され、高圧制御部２６０の入力ポートＩＮ１４を介して８ｂｉｔＡＤＣ４１６に、検出信号Ｓ３０９として供給される。例えば、抵抗４３５が１００ＭΩ、抵抗４３６が１００ｋΩの場合には、ＤＣ高電圧は、１００／（１００＋１０００００）でＤＣ低電圧に変換される。例えば、ＤＣ高電圧が５０００Ｖのときには、ＤＣ低電圧は約５Ｖとなる。例えば、８ｂｉｔＡＤＣ４１６に入力される検出信号Ｓ３０９の値が「ＦＦｈｅｘ」（ｈｅｘ；１６進数を示す。以下同様）となるように制御した場合には、ＤＣ高電圧は、５０００Ｖとなる。また、例えば、「８０ｈｅｘ」を目標データＤＡＴＡに設定し、８ｂｉｔＡＤＣ４１６への入力値が「８０ｈｅｘ」となるように制御する場合には、ＤＣ高電圧は、２５１０Ｖとなる。なお、上述の設定数値は一例であり、出力電圧範囲に応じて定数を変更してもよい。

図５は、高圧制御部２６０の構成を示す回路ブロック図である。また、図６は、誤差保持レジスタ５０７の動作を示す説明図である。さらに、図７は、分周器パルスＳ５０８周期（分周器出力周期）、誤差保持レジスタ５０７の値、１８ｂｉｔレジスタ５０５の下位１０ｂｉｔの値、及び加算器５０６への入力信号の関係を示す説明図である。

図５に示すように、高圧制御部２６０は、比較器５０１、上限値レジスタ５０２、下限値レジスタ５０３、タイマ５０４、１８ｂｉｔレジスタ５０５、加算器５０６、誤差保持レジスタ５０７、分周器５０８、出力セレクタ５０９、インバータ５１０、遅延器５２０、及び遅延テーブル５２１を有している。

クロックＣＬＫは、発振回路３０２から入力される２５ＭＨｚのクロック信号であり、高圧制御部２６０では、この信号に同期して内部回路が動作する。８ｂｉｔＡＤＣ４１６は、所定の変換周期で出力電圧変換手段３０９から入力される検出信号Ｓ３０９である０から５Ｖのアナログ信号を００ｈｅｘ〜ＦＦｈｅｘの８ｂｉｔのデジタル信号に変換する。変換周期は、マイクロ秒（以下「μsec」という。）オーダーで良く、制御周期と同期を取る必要はない。

比較器５０１は、プリンタエンジン制御部２５３から入力される８ｂｉｔの目標データＤＡＴＡと検出信号Ｓ３０９（８ｂｉｔのデータが示す値）とを比較する。そして、比較器５０１は、目標データＤＡＴＡの値が、検出信号Ｓ３０９の値より大きい場合には、Ｈを、大きくない場合にはＬを、１８ｂｉｔレジスタ５０５に供給する。

１８ｂｉｔレジスタ５０５は、タイマ５０４から供給されるパルスの立ち上がりエッジをトリガとして、比較器５０１からの信号に応じて１８ｂｉｔレジスタ５０５の設定値を増減する処理を行う。

圧電トランス３０７は、図９に示すような特性を有している。即ち、圧電トランス３０７は、周波数ｆｘで最大昇圧比を得、周波数ｆｙ付近で昇圧比が最小となる。第１の実施形態では、開始周波数ｆｓｔａｒｔから共振周波数ｆｘより高い周波数ｆｅｎｄの範囲にて、周波数を制御する構成になっているものとする。例えば、第１の実施形態では、ｆｙが約１３０ｋＨｚ、ｆｘが約１０７ｋＨｚであり、駆動周波数範囲を１３０（ｆｓｔａｒｔ）〜１０８（ｆｅｎｄ）ｋＨｚに設定している。

上限値レジスタ５０２の値は、１０８ｋＨｚに対応する値となり、周期９．２５９μｓｅｃ、２３１．４７５分周である。したがって、上位８ｂｉｔがＥ７ｈｅｘ、下位１０ｂｉｔが１０２４×０．４７５＝４８６（１Ｅ６ｈｅｘ）となり、１８ｂｉｔ値「３９ＤＥ６ｈｅｘ」が設定される。また、下限値レジスタ５０３の値は１３０ｋＨｚに対応する値となり、周期７．６９２μｓｅｃ、１９２．３分周であるので上位８ｂｉｔが「Ｃ０ｈｅｘ」、下位１０ｂｉｔが１０２４×０．３＝３０７（１３３ｈｅｘ）となり、１８ｂｉｔ値「３０１３３ｈｅｘ」が設定される。

タイマ５０４は、分周器を有しており、クロックＣＬＫを分周したパルスを生成して出力する。高圧制御部２６０では、このパルスの周期が、制御周期となる。例えば、制御周期が１０μｓｅｃであれば、タイマ５０４は、２５０クロックサイクル周期のパルスを出力する。また、制御周期が１００μｓｅｃであれば、タイマ５０４は、２５００クロックサイクル周期のパルスを出力する。制御周期は２００μｓｅｃ以下が好ましいが、実装設計において適宜調整するようにしてもよい。第１の実施形態では、制御周期は固定周期となっているが、可変としてもよい。例えば、プリンタエンジン制御部２５３から高圧制御部２６０へ、制御周期を設定する制御信号を供給する構成を追加し、高圧制御部２６０において、当該制御信号に応じた制御周期を適用するようにしてもよい。

１８ｂｉｔレジスタ５０５は、分周器５０８に設定する分周値を保持するレジスタである。１８ｂｉｔレジスタ５０５が保持する１８ビットのうち、上位８ｂｉｔは整数値を格納する整数部である。また、１８ｂｉｔレジスタ５０５が保持する１８ビットのうち、下位１０ｂｉｔが小数値を格納する分数部である。１８ｂｉｔレジスタ５０５において、「（上位８ｂｉｔ）＋（下位１０ｂｉｔ）／１０２４」が平均分周比となる。

そして、信号ＲＥＳＥＴがＨになると、１８ｂｉｔレジスタ５０５には、下限値レジスタ５０３の１８ｂｉｔ値が設定されるようになっている。１８ｂｉｔレジスタ５０５は、タイマ５０４から供給されるパルスの立ち上がりエッジをトリガとして、比較器５０１からの信号に基づいて１８ｂｉｔレジスタ５０５の設定値を増減する処理を行うようになっている。

この１８ｂｉｔレジスタ５０５と、加算器５０６と、誤差保持レジスタ５０７と、分周器５０８とは、分数分周器を構成している。これらの構成要素により構成される分数分周器は、「フラクショナルＮ分周器」として機能するものであり、誤差保持レジスタ５０７に分数部の値が累算される。分数部の値の加算値がオーバフローすると、誤差保持レジスタ５０７は、加算器５０６に第１論理値（例えば、Ｈ）を出力し、それ以外の時には第２論理値（例えば、Ｌ）を出力する。

加算器５０６は、１８ｂｉｔレジスタ５０５の整数部である上位８ｂｉｔ値Ｓ５０５ｂが供給されると、誤差保持レジスタ５０７の出力信号がＨの場合は、１を、Ｌの場合には、０を加算して分周器５０８に出力する。１８ｂｉｔレジスタ５０５の整数部である８ｂｉｔの値をＮとすると、分周器５０８には、Ｎ又はＮ＋１が供給される。すなわち、分周器５０８は、５０％デューティのＮ又はＮ＋１分周のパルスを出力する。

図６において、誤差保持レジスタ５０７は、１８ｂｉｔレジスタ５０５の下位１０ｂｉｔ値Ｓ５０５ａの加算結果を保持する誤差保持レジスタ本体５０７ａと、１８ｂｉｔレジスタ５０５の下位１０ｂｉｔ値Ｓ５０５ａを入力して誤差保持レジスタ本体５０７ａの値に加算して加算結果を誤差保持レジスタ本体５０７ａに格納する加算器５０７ｂとを有している。

加算器５０７ｂは、誤差保持レジスタ５０７の下位１０ｂｉｔ値Ｓ５０５ａを誤差保持レジスタ本体５０７ａの値に加算し、加算結果を誤差保持レジスタ５０７のｂｉｔ０−１０、及び下位１１ｂｉｔと置き換えるようになっている。加算器５０７ｂによる加算処理は、分周器５０８から出力される分周器パルスＳ５０８の立ち上がりエッジをトリガとして行われる。誤差保持レジスタ５０７では、加算器５０７ｂによる加算処理と同時に、ｂｉｔ１０の値がｂｉｔ１１へシフトされる。誤差保持レジスタ５０７において、ｂｉｔ１０は、値がｂｉｔ１１へシフトされた後には、０クリアされるようになっている。図６に示す誤差保持レジスタ５０７のｂｉｔ１１は、説明を簡易にするために図示したが、省略してもよい。

図７において、分周器出力周期は、分周器５０８から出力されるパルスのカウント値を示す。誤差保持レジスタ５０７の１２ｂｉｔの値は、初期状態では「０００ｈｅｘ」になっている。第１の実施形態では、１８ｂｉｔレジスタの下位１０ｂｉｔ値Ｓ５０５ａは、「１２Ｃｈｅｘ」としている。この値は、３００／１０２４＝約０．３である。誤差保持レジスタ５０７のレジスタ値（図７では「誤差保持レジスタ値」）は、分周器５０８がパルスを出力する毎に、図７のように更新され、加算器５０６に対しては、Ｌ（０）、若しくは、Ｈ（１）が供給されるようになっている。そして、加算器５０６により分周値は誤差加算され、繰り上がりを発生した場合に、分周値整数部に加算される。このように、制御パルスＳ２６０ａの平均周波数が１８ｂｉｔレジスタで指示した値に収斂するようになっている。

図５において、出力セレクタ５０９は、信号ＯＮ／ＯＦＦがＨになるとＰＬＬ回路３０３に対して制御パルスＳ２６０ａを供給する。また、出力セレクタ５０９は、インバータ５１０を介して、信号ＯＮ／ＯＦＦを反転した禁止信号Ｓ２６０ｂを生成し、ＰＬＬ回路３０３の入力ポートＩＮＨに供給する。

ＰＬＬ回路３０３は、制御パルスＳ２６０ａに同期した周波数の制御パルスＳ３０３をＡＮＤゲート３１２に供給する。制御パルスＳ２６０ａは、短い時間で周期がＮ分周、Ｎ＋１分周と切り替わるが、ＰＬＬ回路３０３のＶＣＯ＿ＩＮポートに供給される信号は、ループフィルタ３０４により平滑される。したがって、ＰＬＬ回路３０３からは、１８ｂｉｔレジスタ５０５に設定されたデジタル値に応じた周波数の制御パルスＳ３０３が出力される。

例えば、１８ｂｉｔレジスタ５０５の設定値が２２０．５×１０２４＝２２５７９２（３７２００ｈｅｘ）の場合、２２０分周、１１３．６３ｋＨｚ（２５ＭＨｚ／２２０）と２２１分周、１１３．１２ｋＨｚのパルスが高圧制御部２６０から交互に出力されるが、ＰＬＬ回路３０３からは１１３．３８ｋＨｚのパルスが圧電トランス駆動回路３０６へ出力されることになる。

第１の実施形態では、分数部１０ｂｉｔ、基準周波数２５ＭＨｚとしたが、分数部のｂｉｔ数は任意に取り得るし、基準周波数も任意に選択することが可能である。更に、分数分周器を、フラクショナルＮ方式で説明したが、複数の分周比を短時間に切り替え可能なら閾値マトリクスを用いてもよいし、乱数を用いてもよい。

遅延器５２０は、分周器５０８から供給される分周器パルスＳ５０８に対して、遅延テーブル５２１から供給されるデータに基づいた遅延を付与した信号を生成し、この信号を遅延制御パルスＳ２６０ｃとして出力するものである。

遅延テーブル５２１は、例えば、図１３のようなテーブル情報を記憶し、入力データ（図１３では、「入力値８ｂｉｔ」）に応じた出力データ（図１３では、「出力値８ｂｉｔ」）を出力する。具体的には、遅延テーブル５２１は、１８ｂｉｔレジスタ５０５から上位８ｂｉｔのデータが供給されると、その上位８ビットのデータを入力値８ｂｉｔとした場合に、対応する出力値８ｂｉｔをテーブル（図１３に示すテーブル）から検索して出力する。

そして、遅延器５２０では、遅延テーブル５２１から供給される出力値８ｂｉｔに応じて、制御パルスＳ２６０ａを遅延させることにより、遅延制御パルスＳ２６０ｃを生成する。すなわち、遅延テーブル５２１は、分周値（１８ｂｉｔレジスタ５０５が保持している値）に応じた遅延時間を求めて、遅延器５２０に供給する処理を行う構成となっている。

図１１は、圧電トランス駆動装置３１０内で生成される各信号の関係について示したタイミングチャートである。

図１１では、上段から、制御パルスＳ２６０ａ、制御パルスＳ３０３、遅延パルスＳ２６０ｃ、駆動パルスＳ３１２について図示している。図１１に示すように、遅延パルスＳ２６０ｃは、制御パルスＳ３０３と同じ周期（周波数）で、遅延時間Ｔｄ（遅延テーブル５２１から出力される出力値８ｂｉｔに基づく遅延時間）だけ遅延したパルスとなっている。図１１では、遅延パルスＳ２６０ｃ及び制御パルスＳ３０３のパルス幅（Ｈとなっている時間の幅）は、いずれもＴｐとしている。そして、ＡＮＤゲート３１２から出力される駆動パルスＳ３１２は、制御パルスＳ３０３と遅延パルスＳ２６０ｃとの論理積である。したがって、図１１に示すように、駆動パルスＳ３１２のパルス幅はＴｐ−Ｔｄとる。したがって、圧電トランス駆動装置３１０では、Ｔｄを用いて、駆動パルスＳ３１２のパルス幅（時間幅）を調整している。言い換えると、圧電トランス駆動装置３１０では、駆動パルスＳ３１２の立ち上がりエッジのタイミングを調整している。これにより、圧電トランス駆動装置３１０では、分周値（１８ｂｉｔレジスタ５０５が保持している値）に応じた、パルス幅（オンデューティ）の調整を行っている。

なお、第１の実施形態圧電トランス駆動回路３０６は、他励方式であるので、ＦＥＴ４２８（ドレイン）の電位の立ち上がりは、ＦＥＴ４２８のゲートオフ直後となる。

そして、第１の実施形態では、圧電トランス駆動装置３１０では、圧電トランス駆動回路３０６（圧電トランス３０７）でゼロボルトスイッチング可能となるように、駆動パルスＳ３１２のパルス幅（オンデューティ）が調整されている。すなわち、遅延テーブル５２１には、圧電トランス駆動回路３０６（圧電トランス３０７）でゼロボルトスイッチング可能となるような値が設定されている必要がある。圧電トランス駆動回路３０６（圧電トランス３０７）において、ゼロボルトスイッチングが可能となるパルス幅（オンデューティ）の範囲は、駆動パルスＳ３１２の周波数により異なる。また、圧電トランス駆動回路３０６（圧電トランス３０７）において、駆動周波数ごとにゼロボルトスイッチングが可能となるパルス幅（オンデューティ）は、実装構成（例えば、圧電トランスの特性、回路定数等）により異なる。したがって、予め実験等を行って、圧電トランス駆動回路３０６（圧電トランス３０７）の周波数特性を把握した上で、遅延テーブル５２１に最適な値を設計することが望ましい。そして、図１３に示す遅延テーブル５２１の例は、実際に高圧電源装置３０１を構築して、上述のような実験を行った結果に基づく内容となっている。

例えば、第１の実施形態において、１８ｂｉｔレジスタ５０５の上位８ｂｉｔが「Ｅ６ｈｅｘ」の場合には、遅延テーブル５２１から出力されるデータ（出力値８ｂｉｔ）は、「００ｈｅｘ」となる。この場合、遅延器５２０は、分周器５０８から供給される制御パルスＳ２６０ａをそのまま、遅延制御パルスＳ２６０ｃとして出力することになる。この場合は、ＰＬＬ回路３０３から出力される制御パルスＳ３０３と、遅延制御パルスＳ２６０ｃは、ほぼ同じ出力（デューティ５０％のパルス）となる。したがって、この場合、ＡＮＤゲート３１２からは、デューティ５０％のパルスが、駆動パルスＳ３１２として出力されることになる。

また、例えば、第１の実施形態において、１８ｂｉｔレジスタ５０５の上位８ｂｉｔが「Ｃ８ｈｅｘ」の場合には、遅延テーブル５２１から出力されるデータ（出力値８ｂｉｔ）は、「２８ｈｅｘ」となる。この場合、遅延器５２０は、２８ｈｅｘサイクル、すなわち４０サイクル（４０×４０ｎｓｅｃ＝１．６μｓｅｃ）遅延したパルスを出力する。１８ｂｉｔレジスタ５０５の上位８ｂｉｔが「Ｃ８ｈｅｘ」の場合は、分周器５０８に設定される分周値が２００となる。したがって、分周器５０８から出力される制御パルスＳ２６０ａは、８．００μｓｅｃ周期（４０ｎｓｅｃ×２００＝８．００μｓｅｃ）で、５０％デューティのパルス（オン時間４．００μｓｅｃのパルス）となる。この制御パルスＳ２６０ａに対して、遅延器５２０は、１．６μｓｅｃの遅延を付与したパルスを、遅延制御パルスＳ２６０ｃとして出力する。そして、ＡＮＤゲート３１２は、制御パルスＳ２６０ａと遅延制御パルスＳ２６０ｃの論理積を、駆動パルスＳ３１２として出力する。したがって、ＡＮＤゲート３１２は、８．００μｓｅｃ周期で、２．４μｓｅｃのオン期間（３０％デューティ）のパルスを、駆動パルスＳ３１２として出力することになる。

以上のように、遅延テーブル５２１に、図１３に示す内容を設定することにより、ＡＮＤゲート３１２から出力される駆動パルスＳ３１２は、１３０ｋＨｚ〜１０８ｋＨｚの間でオンデューティが約２９〜５０％に変化するように設定されているものとする。

図１２は、駆動パルスＳ３１２の周波数とオンデューティ（パルス幅）を変化させた場合における、ＦＥＴ４２８のドレインでの電位の波形、及び、駆動パルスＳ３１２の波形を示した説明図である。

図１２（ａ）は、駆動周波数（駆動パルスＳ３１２の周波数）を１０８ｋＨｚ、オンデューティを５０％とした場合について示している。また、図１２（ｂ）は、駆動周波数を１０８ｋＨｚ、オンデューティを３０％とした場合について示している。さらに、図１２（ｃ）は、駆動周波数を１２５ｋＨｚ、オンデューティを５０％とした場合について示している。さらにまた、図１２（ｄ）は、駆動周波数を１２５ｋＨｚ、オンデューティを５５％とした場合について示している。

図１２（ｂ）に示すように、駆動パルスＳ３１２の周波数が１０８ｋＨｚの時は、オンデューティを３０％にすると、駆動パルスＳ３１２の立ち上がりエッジ直前にＦＥＴ（ドレイン）の電位が上昇する成分（以下、「高調波成分」と呼ぶ）が現れ、ゼロボルトスイッチングとならない領域が生じる。それに対し、図１２（ａ）に示すように、オンデューティを５０％で駆動する場合には、図１２（ｂ）における上述の電位上昇タイミングより手前で、駆動パルスＳ３１２が立ち上がるのでゼロボルトスイッチングとなっている。また、駆動パルスＳ３１２の周波数が１２５ｋＨｚの時は、オンデューティを３０％にすると、図１２（ｃ）に示すように、ゼロボルトスイッチングとなる。しかし、オンデューティを５５％とすると、図１２（ｄ）に示すように、共振波形である正弦波がゼロボルトとなる前に、駆動パルスＳ３１２の立ち上がりエッジが発生してしまい、ゼロボルトスイッチングとならない。

駆動周波数ごとに、ゼロボルトスイッチングが可能となるパルス幅（オンデューティ）は、上述の通り、実装構成に依存している。そのため、例えば、上述の図１２のように、駆動周波数とオンデューティの組み合わせごとに、ＦＥＴ４２８（ドレイン）の電位の波形を得て、ゼロボルトスイッチングとなる範囲を求めれば、遅延テーブル５２１内容を適切に設計することができる。また、実験ではなく、高圧電源装置３０１の設計図（回路構成）から、圧電トランス３０７の特性や回路定数を求め、さらに、シミュレーション等により、ＦＥＴ４２８（ドレイン）の電位の波形を得るようにしてもよい。

第１の実施形態の圧電トランス駆動回路３０６（圧電トランス３０７）でゼロボルトスイッチングを実現するためには、オン期間（駆動パルスＳ３１２がＨとなっている期間）を、ＦＥＴ４２８（ドレイン）の電位が０Ｖとなっている期間（以下、「ゼロボルト期間」と呼ぶ）以内とし、さらに、ゼロボルト期間が開始してから、図１２（ｂ）に示す高調波成分が立ち上がる直前までの期間を、上述のゼロボルト期間から差し引いた範囲で設定する必要がある。例えば、図１２（ｂ）では、ゼロボルト期間が、タイミングＴ１からタイミングＴ３までとなっている。そして、図１２（ｂ）では、高調波成分が立ち上がる直前のタイミングがタイミングＴ２となっている。したがって、図１２（ｂ）の場合（駆動パルスＳ３１２の周波数が１０８ｋＨｚの場合）は、オン期間をＴ１〜Ｔ３の期間内とし、さらに、少なくともタイミングＴ２までにオン期間が開始される必要がある。言い換えると、図１２（ｂ）の場合は、タイミングＴ１からタイミングＴ２までの間に、駆動パルスＳ３１２のオン期間が開始されるように、オンデューティが調整されている必要がある。

図８は、ＰＬＬ回路３０３における周辺回路を示す回路図である。

ＰＬＬ回路３０３は、例えば、ＨＣ４０４６等のＩＣを用いて構成することができる。図８では、ＰＬＬ回路３０３をＨＣ４０４６のＩＣ（図８では、ＩＣ３０３ａ）を用いて実現した場合の回路構成について示している。

図８において、抵抗４２４とコンデンサ４２５とは、ループフィルタ３０４を構成している。第１の実施形態では、ループフィルタとして、ラグフィルタで説明しているが、ラグリードフィルタ等の他のフィルタであってもよい。

ＩＣ３０３ａの電源入力ポートＶｃｃには、ＤＣ電源４１７が接続されている。また、ＩＣ３０３ａの電源入力ポートＶｃｃには、パスコンであるコンデンサ６０１が接続されている。コンデンサ６００、抵抗６０２、６０３は、ＩＣ３０３ａに搭載されたＶＣＯの発振周波数範囲を決定する素子であり、発振周波数範囲が第１の実施形態の圧電トランス駆動範囲１００〜１３０ｋＨｚを含むように調整されているものとする。ＩＣ３０３ａに搭載されたＶＣＯの発振周波数可変範囲は、１００倍以上の範囲を有するので、最低周波数が１０ｋＨｚ程度となるように調整されていることが望ましい。

以上のように第１の実施形態では、第１のパルス生成手段を構成する高圧制御部２６０（主として、上限値レジスタ５０２、下限値レジスタ５０３、タイマ５０４、１８ｂｉｔレジスタ５０５、加算器５０６、誤差保持レジスタ５０７、分周器５０８）により、第１のパルスとしての制御パルスＳ２６０ａが生成される。そして、第２のパルス生成手段を構成するＰＬＬ回路３０３（ループフィルタ３０４を含む）により、第２のパルスとしての制御パルスＳ３０３が生成される。そして、第３のパルス生成手段を構成する高圧制御部２６０（主として、遅延器５２０、遅延テーブル５２１）及びＡＮＤゲート３１２により、制御パルスＳ３０３を利用して、第３のパルスとしての駆動パルスＳ３１２が生成される。そして、圧電トランス駆動手段としての圧電トランス駆動回路３０６により、圧電トランス３０７が駆動される。

（Ａ−２）第１の実施形態の動作
[画像形成装置の全体の動作]
まず、図２、図３を参照して、第１の実施形態における画像形成装置１０１全体の概略の動作を説明する。

まず、画像形成装置１０１において、図３に示すホストインタフェース部２５０に、図示しない外部機器から、ＰＤＬ（Ｐａｇｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ、ページ記述言語）等で記述された印刷データが供給されたものとする。ホストインタフェース部２５０は、供給された印刷データを、コマンド／画像処理部２５１によってビットマップデータに変換し、ＬＥＤヘッドインタフェース部２５３及びプリンタエンジン制御部２５３に出力する。

そして、プリンタエンジン制御部２５３により、ＬＥＤヘッドインタフェース部２５３、及び高圧制御部２６０等が制御される。プリンタエンジン制御部２５３は、定着器１１８に設けられたサーミスタ２６５の検出信号に応じて定着器ヒータ２５９を制御することにより、定着器１１８内の一対の熱定着ローラ１１８ａ、１１８ｂを所定温度にした後、印字動作を開始する。

プリンタエンジン制御部２５３で制御されるホッピングモータ２５４により、ホッピングローラ１１４が駆動すると、用紙カセット１１３内に積載された用紙１１５が１枚ずつ取り出され、用紙ガイド１１４ａへ給紙される。給紙された用紙１１５は、用紙ガイド１１４ａに沿って搬送され、停止状態の一対のレジストローラ１１６、１１７に突き当てられてレジストモータ２５５の駆動によりスキューが補正される。次に、用紙１１５の通過が図示しない用紙検出センサで検出され、この検出信号がプリンタエンジン制御部２５３へ送られる。そして、プリンタエンジン制御部２５３の制御により、画像形成動作に同期したタイミングでベルトモータ２５６、定着器ヒータモータ２５７、及び複数の感光体ドラムを駆動する各ドラムモータ２５８Ｋ，２５８Ｙ，２５８Ｍ，２５８Ｃが駆動を開始する。同時に、ＬＥＤヘッドインタフェース部２５３の動作により、各ＬＥＤヘッド１０３（１０３Ｋ，１０３Ｙ，１０３Ｍ，１０３Ｃ）が駆動を開始する。そして、高圧制御部２６０により制御される帯電バイアス発生部２６１及び現像バイアス発生部２６２の動作により、各現像器１０２（１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃ）が駆動を開始し、更に、高圧制御部２６０により制御される転写バイアス発生部２６３の動作により、各転写ローラ１０５（１０５Ｋ，１０５Ｙ，１０５Ｍ，１０５Ｃ）が駆動を開始する。

前記ベルトモータ２５６の駆動が開始されると、一対のレジストローラ１１６、１１７によって用紙１１５が転写ベルト１０８上へ搬送される。

各現像器１０２（１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃ）は、電子写真プロセスにより、各感光体ドラム１３２（１３２Ｋ，１３２Ｙ，１３２Ｍ，１３２Ｃ）にトナー像を形成する。この時、前記ビットマップデータに応じて各ＬＥＤヘッド１０３（１０３Ｋ，１０３Ｙ，１０３Ｍ，１０３Ｃ）が点灯される。各転写ローラ１０５（１０５Ｋ，１０５Ｙ，１０５Ｍ，１０５Ｃ）に印加された転写バイアスにより、各現像器１０２（１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃ）で現像された４色のトナー像が、転写ベルト１０８上を搬送される用紙１１５に転写される。４色のトナー像が転写された用紙１１５は、定着器１１８によってその４色のトナー像が加圧及び加熱されて定着された後、一対の排出ローラ１１９ａ、１１９ｂにより、用紙ガイド１１９に沿って搬送され、排紙トレー１２０へフェースダウンで排出（載置）される。

[高圧電源装置の動作概略]
次に、図１を用いて、高圧電源装置３０１における概略の動作を説明する。

なお、第１の実施形態における転写バイアスは、画像形成装置１０１の４色、即ち高電圧出力４チャンネルをそれぞれ独立に制御するが、各制御の構成及び動作が同一であるので、以下、１チャンネルについてのみ動作を説明する。

プリンタエンジン制御部２５３は、図示しない用紙検出センサによる用紙検出信号を基準として、所定のタイミングで、４色（Ｋ，Ｙ，Ｍ，Ｃ）の転写バイアスを順次オン、即ち出力ポートＯＵＴ１から出力する信号ＯＮ／ＯＦＦをＨ（転写バイアスのオンを指示する信号）にする。転写バイアスオフ（信号ＯＮ／ＯＦＦをＬ）のタイミングは、図示しない用紙検出センサによる用紙検出信号を基準として、用紙１１５が各色の転写ローラ１０５（１０５Ｋ，１０５Ｙ，１０５Ｍ，１０５Ｃ）上を通り抜けたタイミングとしてもよい。

転写バイアス印加を行う際には、プリンタエンジン制御部２５３の出力ポートＯＵＴ２から、高圧制御部２６０の入力ポートＩＮ１２へ、Ｌの信号ＲＥＳＥＴが供給され、高圧制御部２６０内の諸々の設定が初期化される。そして、プリンタエンジン制御部２５３は、出力ポートＯＵＴ３から、高圧の出力電圧Ｓ３０８に対する８ｂｉｔの目標データＤＡＴＡを、高圧制御部２６０の入力ポートＩＮ１３へ供給する。

そして、プリンタエンジン制御部２５３は、出力ポートＯＵＴ３から目標データＤＡＴＡを出力した後、転写バイアスを印加するタイミングで、出力ポートＯＵＴ１から出力する信号ＯＮ／ＯＦＦをＬからＨに遷移させる。

高圧制御部２６０の８ｂｉｔＡＤＣ４１６では、検出信号Ｓ３０９が供給されると、これを８ｂｉｔのデジタル信号である変換検出信号Ｓ４１６に変換する。そして、高圧制御部２６０は、信号ＯＮ／ＯＦＦがＨのときに、目標データＤＡＴＡと変換検出信号Ｓ４１６が等しくなるように制御パルスＳ２６０ａを制御する。高圧制御部２６０は、ＰＬＬ回路３０３の出力を禁止するときには、出力ポートＯＵＴ１２から禁止パルスＳ２６０ｂをＨにして出力する。ＰＬＬ回路３０３から出力される制御パルスＳ２６０ａは、ＡＮＤゲート３１２へ供給される。

圧電トランス駆動回路３０６は、ＤＣ電源３０５から供給されるＤＣ２４Ｖをスイッチングし、正弦半波電圧の駆動電圧Ｓ３０６を圧電トランス３０７の１次側入力端子３０７ａに印加する。圧電トランス３０７は、１次側入力端子に駆動電圧Ｓ３０６が入力されると、振動して駆動周波数に応じて昇圧した高圧のＡＣ出力電圧Ｓ３０７を、２次側出力端子３０７ｂから整流回路３０８へ出力する。整流回路３０８は、入力された高圧のＡＣ出力電圧Ｓ３０７を整流して、正極性の高圧のＤＣ出力電圧Ｓ３０８を出力し、出力負荷３１１及び出力電圧変換手段３０９へ供給する。

出力電圧変換手段３０９は、高圧のＤＣ出力電圧Ｓ３０８を、０〜５．０Ｖの範囲のＤＣ低電圧に変換し、検出信号Ｓ３０９として、高圧制御部２６０の入力ポートＩＮ１４を介して８ｂｉｔＡＤＣ４１６へ供給する。

[高圧電源装置の詳細動作]
次に、図４を用いて高圧電源装置３０１の動作を詳細に説明する。

まず、発振回路３０２で生成された２５ＭＨｚのクロックＣＬＫが、高圧制御部２６０のクロック入力ポートＣＬＫ＿ＩＮに供給されたものとする。そして、高圧制御部２６０は、プリンタエンジン制御部２５３から入力ポートＩＮ１２に供給される信号ＲＥＳＥＴがＬになった時、内部回路の諸々の設定を初期化する。高圧制御部２６０は、プリンタエンジン制御部２５３から入力ポートＩＮ１１に供給される信号ＯＮ／ＯＦＦがＬからＨになると、整数部及び小数部からなる分周値（デジタル値）により、クロックＣＬＫを分数分周した制御パルスＳ２６０ａを、出力ポートＯＵＴ１１から出力する。

制御パルスＳ２６０ａは、ＰＬＬ回路３０３内の入力ポートＳＩＧ＿ＩＮに供給される。ＰＬＬ回路３０３では、ＤＣ電源３０５から５Ｖの電圧が供給される。そして、ＰＬＬ回路３０３では、入力ポートＳＩＧ＿ＩＮから供給された制御パルスＳ２６０ａと、出力ポートＶＣＯ＿ＯＵＴから出力された制御パルスＳ３０３（入力ポートＣＯＭＰにフィードバック入力される）とが比較される。そして、ＰＬＬ回路３０３では、比較結果を示す位相比較信号Ｓ３０３ａが出力ポートＰＣ２ＯＵＴからループフィルタ３０４へ供給される。ループフィルタ３０４は、位相比較信号Ｓ３０３ａを平滑化して、ＰＬＬ回路３０３の入力ポートＶＣＯ＿ＩＮに供給する。ＰＬＬ回路３０３は、禁止パルスＳ２６０ｂがＬになると、活性化して出力ポートＶＣＯ＿ＯＵＴから制御パルスＳ３０３を出力する。この制御パルスＳ３０３は、ＰＬＬ回路３０３によって、入力ポートＳＩＧ＿ＩＮに供給される制御パルスＳ２６０ａに位相同期することになる。

駆動パルスＳ３１２は、圧電トランス駆動回路３０６の抵抗４２６を介してＦＥＴ４２８のゲートに印加され、このＦＥＴ４２８がオン／オフ動作する。ＦＥＴ４２８のオン／オフ動作により、インダクタ４２７、及びコンデンサ４２９により構成される圧電トランス駆動回路３０６が駆動され、駆動電圧Ｓ３０６（正弦半波電圧）が圧電トランス３０７の１次側入力端子３０７ａに印加されて、この圧電トランス３０７が振動する。これにより、圧電トランス３０７の２次側の出力端子３０７ｂから、高圧のＡＣ出力電圧Ｓ３０７が出力される。

整流回路３０８の出力側に接続された出力電圧変換手段３０９は、例えば、１００ＭΩの抵抗４３５と１００ｋΩの抵抗４３６とにより、高圧のＤＣ出力電圧Ｓ３０８を約１０００分の１に分圧する。そして、出力電圧変換手段３０９は、抵抗４３７及びオペアンプ１４５のボルテージフォロアにより、高圧のＤＣ出力電圧Ｓ３０８を低電圧の検出信号Ｓ３０９に変換する。そして、検出信号Ｓ３０９は、高圧制御部２６０の入力ポートＩＮ１４を介して、８ｂｉｔＡＤＣ４１６へ供給される。

[高圧制御部の動作]
次に、図５に示す高圧電源装置３０１の動作を説明する。

高圧制御部２６０は、図４に示す発振回路３０２から供給される２５ＭＨｚのクロックＣＬＫに同期して動作する。高圧制御部２６０では、入力ポートＩＮ１１に供給される信号ＯＮ／ＯＦＦがＬからＨになると、比較器５０１が動作する。そして、高圧制御部２６０では、その信号ＯＮ／ＯＦＦ（選択信号Ｓｅｌｅｃｔ）にもとづいて、出力セレクタ５０９が分周器５０８側に切り換えられ、その出力セレクタ５０９から制御パルスＳ２６０ａが出力される。選択信号Ｓｅｌｅｃｔは、同時にインバータ５１０で反転されて禁止信号Ｓ２６０ｂとしてＰＬＬ回路３０３に供給される。

高圧制御部２６０は、プリンタエンジン制御部２５３から出力されるＬの信号ＲＥＳＥＴについて、入力ポートＩＮ１２で供給を受ける。

８ｂｉｔＡＤＣ４１６は、所定の変換周期で出力電圧変換手段３０９から供給される検出信号Ｓ３０９（０から５Ｖのアナログ信号）を、変換検出信号Ｓ４１６（００ｈｅｘ〜ＦＦｈｅｘの８ｂｉｔのデジタル信号）に変換する。

比較器５０１は、プリンタエンジン制御部２５３から供給される８ｂｉｔの目標データＤＡＴＡの値と、変換検出信号Ｓ４１６の値とを比較し、目標データＤＡＴＡが変換検出信号Ｓ４１６より大きい場合には、Ｈを、大きくない場合にはＬを、１８ｂｉｔレジスタ５０５へ供給する。

１８ｂｉｔレジスタ５０５は、タイマ５０４から供給されるパルスの立ち上がりエッジをトリガとして、比較器５０１からの信号に応じて１８ｂｉｔレジスタ５０５の設定値を増減する。１８ｂｉｔレジスタ５０５は、分周値を設定するレジスタであり、上位８ｂｉｔが整数値を示し、下位１０ｂｉｔが分数値を示す。１８ｂｉｔレジスタ５０５では、「（上位８ｂｉｔ）＋（下位１０ｂｉｔ）／１０２４」が、平均分周比となる。１８ｂｉｔレジスタ５０５では、信号ＲＥＳＥＴがＨになると、下限値レジスタ５０３の１８ｂｉｔ値が設定される。１８ｂｉｔレジスタ５０５は、タイマ５０４から供給されるパルスの立ち上がりエッジをトリガとして、比較器５０１からの信号に基づいて１８ｂｉｔレジスタ５０５の設定値を増減する。

誤差保持レジスタ５０７では、分数値が累算される。誤差保持レジスタ５０７は、分数値の加算値がオーバフローすると、加算器５０６にＨを供給し、それ以外の時にはＬを供給する。

加算器５０６は、上位８ｂｉｔ値Ｓ５０５ｂ（１８ｂｉｔレジスタ５０５の整数部）の供給を受ける。そして、加算器５０６は、誤差保持レジスタ５０７から供給される信号がＨの場合は、１を、Ｌの場合には、０を、上位８ｂｉｔ値Ｓ５０５ｂに加算して分周器５０８に供給する。

１８ｂｉｔレジスタ５０５の整数部である８ｂｉｔの値をＮとすると、分周器５０８は、Ｎ又はＮ＋１の供給を受け、５０％デューティのＮ又はＮ＋１分周のパルスを出力する。分周器５０８において、５０％デューティ値は、８ｂｉｔの値を１ｂｉｔ右シフトした７ｂｉｔの値により算出される。

図６に示すように、加算器５０７ｂは、誤差保持レジスタ５０７の下位１０ｂｉｔ値Ｓ５０５ａを誤差保持レジスタ本体５０７ａの値に加算し、加算結果を誤差保持レジスタ５０７のｂｉｔ０−１０、及び下位１１ｂｉｔと置き換える。加算器５０７ｂでは、分周器５０８から供給される分周器パルスＳ５０８の立ち上がりエッジをトリガとして上述の加算処理が行われる。誤差保持レジスタ５０７では、上述の加算処理と同時にｂｉｔ１０の値がｂｉｔ１１へシフトされる。誤差保持レジスタ５０７において、ｂｉｔ１０は、値がｂｉｔ１１へシフトされた後には、０クリアされる。

出力セレクタ５０９は、信号ＯＮ／ＯＦＦがＨになるとＰＬＬ回路３０３に対して制御パルスＳ２６０ａを供給する。また、出力セレクタ５０９は、インバータ５１０を介して、信号ＯＮ／ＯＦＦを反転した禁止信号Ｓ２６０ｂを、ＰＬＬ回路３０３の入力ポートＩＮＨに供給する。

図７に示すように、第１の実施形態の誤差保持レジスタ５０７において、１８ｂｉｔレジスタ下位１０ｂｉｔには、「１２Ｃｈｅｘ」が設定されている。分周器パルスＳ５０８の出力周期が０のときには、オーバフローが発生しないので、加算器５０７ｂには、Ｌのオーバフロー信号が入力される。なお、図７においては、Ｌを０、Ｈを１で表している。分周器パルスＳ５０８の出力周期が１のときには、１８ｂｉｔレジスタ下位１０ｂｉｔ信号Ｓ５０５ａの値が、誤差保持レジスタ５０７に累算されて「１２Ｃｈｅｘ」になる。その結果、誤差保持レジスタ５０７では、オーバフローが発生しないので、加算器５０７ｂには、Ｌのオーバフロー信号が入力される。同様に、分周器パルスＳ５０８の出力周期が１〜３のときには、誤差保持レジスタ５０７においてオーバフローが発生しない。

例えば、分周器パルスＳ５０８の出力周期が４のときには、１８ｂｉｔレジスタ下位１０ｂｉｔ信号Ｓ５０５ａの値が誤差保持レジスタ５０７に累算されて４Ｂ０ｈｅｘになる。その結果、誤差保持レジスタ５０７では、オーバフローが発生して、加算器５０７ｂには、Ｈのオーバフロー信号が入力される。

次に、高圧制御部２６０の動作の概要について図１０のフローチャートを用いて説明する。この実施形態の高圧制御部２６０は、ＡＳＩＣで構成されている。したがって、高圧制御部２６０は、例えば、論理記述言語により記述されたハードワェアでＡＳＩＣ上に実現することができる。但し、第１の実施形態の構成はハードウェアでなくソフトウェア（プロセッサと、当該プロセッサに実行させるプログラム）によっても実現可能である。

高圧制御部２６０では、信号ＲＥＳＥＴがＨになると後述するフローチャートの動作が開始される。そして、高圧制御部２６０では、まず下限値レジスタ５０３の設定値が１８ｂｉｔレジスタ５０５にセットされる（Ｓ１０１）。

そして、高圧制御部２６０では、信号ＲＥＳＥＴがＬ（ＦＡＬＳＥ）であるかＨ（ＴＲＵＥ）であるかが判定される（Ｓ１０２）。高圧制御部２６０は、ステップＳ１０２で、信号ＲＥＳＥＴがＬ（ＦＡＬＳＥ）である場合には、後述するステップＳ１０３から動作し、そうでない場合には、上述のステップＳ１０１に戻って動作する。

そして、ステップＳ１０２で、信号ＲＥＳＥＴがＬ（ＦＡＬＳＥ）である場合には、高圧制御部２６０は、タイマ５０４の立ち上がりエッジを検出するまで待機する（Ｓ１０３）。

そして、高圧制御部２６０は、８ｂｉｔＡＤＣ４１６が出力する変換検出信号Ｓ４１６が示す値について、目標データＤＡＴＡより小さいか否かを判定する（Ｓ１０４）。そして、高圧制御部２６０は、８ｂｉｔＡＤＣ４１６が出力する変換検出信号Ｓ４１６が示す値について、目標データＤＡＴＡより小さい場合には、後述するステップＳ１０５から動作し、そうでない場合には、後述するステップＳ１０７から動作する。

上述のステップＳ１０４で、８ｂｉｔＡＤＣ４１６が出力する変換検出信号Ｓ４１６が示す値について、目標データＤＡＴＡより小さいという条件を満たす場合、高圧制御部２６０は、さらに１８ｂｉｔレジスタ５０５の値が上限値レジスタ５０２に等しいか否かを判定し、両者が等しくない場合のみ、１８ｂｉｔレジスタ５０５の値を１だけ加算（インクリメント）する（Ｓ１０５、Ｓ１０６）。そして、高圧制御部２６０は、上述のステップＳ１０２に戻って動作する。

一方上述のステップＳ１０４で、８ｂｉｔＡＤＣ４１６が出力する変換検出信号Ｓ４１６が示す値について、目標データＤＡＴＡより小さいという条件を満たさない場合、高圧制御部２６０は、さらに１８ｂｉｔレジスタ５０５の値が下限値レジスタ５０３に等しいか否かを判定し、両者が等しくない場合のみ、１８ｂｉｔレジスタ５０５の値を１だけ減算（デクリメント）する（Ｓ１０７、Ｓ１０８）。そして、高圧制御部２６０は、上述のステップＳ１０２に戻って動作する。

図１０では、分周値の設定値である１８ｂｉｔレジスタ５０５の値を１ずつ加減算しているが、目標値との差分に応じて加減算量を変更する等して周波数制御時の周波数変化量の可変幅を変更してもよい。周波数制御方法については公知文献等により種々提案されている。

（Ａ−３）第１の実施形態の効果
第１の実施形態によれば、以下のような効果を奏することができる。

（Ａ−３−１）圧電トランス３０７の入力端子３０７ａには、駆動電圧Ｓ３０６が印加される。圧電トランス３０７の制御パルスＳ３０３が圧電トランスの振動に対して僅かながら位相差を有するために、駆動電圧Ｓ３０６の波高が不均一となる。圧電トランス３０７は、機械的振動をするために、分周値の異なるパルスにより駆動しても平均周波数で振動する。しかしながら、平均周波数の振動に対して整数分周値での駆動により個々のパルスに対する位相差が生じ、共振波形のピーク電圧に変動が生じる。

そして、圧電トランス３０７では、１次側駆動波形（駆動電圧Ｓ３０６）が昇圧され、２次側にＡＣ出力電圧Ｓ３０７が出力される。出力されたＡＣ出力電圧Ｓ３０７は整流されるが、この整流波形（ＤＣ出力電圧Ｓ３０８）には、駆動周波数のリップルとは別の低周波のリップルが生じる。圧電トランス３０７の駆動電圧Ｓ３０６の駆動周波数は、１００ｋＨｚ程度と高く、リップルの周期は１０μｓｅｃ程度であるので、例えば３００ｍｍ／ｓｅｃの速度で用紙が搬送される画像形成装置であってもリップル周期は、３００／１０５＝０．００３ｍｍであり、画像上で認識されることはない。しかしながら、低周波のリップルは、画像に縞状のムラとして認識されてしまう。前記低周波のリップルは、従来の分数分周器を使用した場合、分数部のビット数をＮビットとした場合に（駆動周波数周期）×２Ｎを最大周期として、駆動周波数周期の整数倍の周期で現れる。

しかし、第１の実施形態では、個々のパルスの位相差をループフィルタ３０４により打ち消して駆動するので、低周波のリップルを低減することが可能となった。

すなわち、第１の実施形態によれば、制御パルスＳ２６０ａを出力する高圧制御部２６０の出力側にＰＬＬ回路３０３及びループフィルタ３０４を設け、制御パルスＳ２６０ａに位相同期し、周波数が制御パルスＳ２６０ａの平均周波数に一致する制御パルスＳ３０３を出力するようにした。この制御パルスＳ３０３により、圧電駆動回路７５を駆動するようにしたので、圧電トランス３０７から出力される高圧のＤＣ出力電圧Ｓ３０８の低周波のリップルを低減するという効果がある。

更に、制御パルスＳ２６０ａの平均周波数と制御パルスＳ３０３の周波数が等しいため、周波数可変周期を１０μｓｅｃ〜数１００μｓｅｃとすることが可能となった。そのため、立ち上がり時間の速い高圧電源装置３０１を実現することができる。

（Ａ−３−２）高圧電源装置３０１（圧電トランス駆動装置３１０）では、圧電トランス駆動回路３０６（圧電トランス３０７）でゼロボルトスイッチング可能となるように、駆動パルスＳ３１２のパルス幅（オンデューティ）が調整されている。これにより、高圧電源装置３０１（圧電トランス駆動装置３１０）では、駆動周波数（駆動パルスＳ３１２の周波数）によらず、圧電トランス駆動回路３０６（圧電トランス３０７）のゼロボルトスイッチングが可能となる。すなわち、第１の実施形態では、ＦＥＴ４２８の発熱を抑えて、高圧電源装置３０１（圧電トランス駆動装置３１０）を安定的に動作することができる。

（Ｂ）第２の実施形態
以下、本発明による圧電トランス駆動装置、電源装置および画像形成装置の第２の実施形態を、図面を参照しながら詳述する。なお、この実施形態の電源装置は、高圧電源装置である。

（Ｂ−１）第２の実施形態の構成及び動作
図１４は、第２の実施形態の画像形成装置の機能的構成について示したブロック図である。なお、図１４では、第１の実施形態との同一又は対応する部分には、同一又は対応する符号を付している。以下、第２の実施形態を示す図面についても同様である。

図１４に示すように、第２の実施形態の画像形成装置１０１では、高圧電源装置３０１が高圧電源装置１３０１に置き換わっている。また、第２の実施形態では、高圧電源装置３０１の転写バイアス発生部２６３が転写バイアス発生部１２６３に置き換わっている。第２の実施形態では、その他の構成は第１の実施形態と同様となっている。したがって、以下では、第２の実施形態について、第１の実施形態との差異を説明する。

図１５は、第２の実施形態の高圧電源装置１３０１の内部構成を示すブロック図である。図１５では、第１の実施形態（上述の図１）と同様に、高圧制御部１２６０及び転写バイアス発生部１２６３の転写１チャンネル分の回路構成（１つの転写ローラ１０５に対してバイアスを印加する構成）についてのみ図示している。

図１６は、図１５に示すブロック図の回路の構成例について示した回路図である。

図１５、図１６に示すように、第２の実施形態の高圧電源装置１３０１では、ＰＬＬ回路３０３（ループフィルタ３０４を含む）、ＡＮＤゲート３１２等が省略されている。そして、第２の実施形態の高圧電源装置１３０１に搭載される圧電トランス駆動装置１３１０は、図１５に示すように、高圧制御部１２６０、発振回路３０２、ＤＣ電源３０５、圧電トランス駆動回路３０６、及び出力電圧変換手段３０９を有している。第２の実施形態の高圧電源装置１３０１（圧電トランス駆動装置１３１０を含む）は、第１の実施形態とほぼ同様の効果を奏するものであるが、具体的な構成方式が異なっている。

したがって、第２の実施形態の高圧制御部１２６０（ＡＳＩＣ）では、第１の実施形態の分数分周回路及びＰＬＬ回路の機能についても、ＡＳＩＣ上に実現した構成となっている。

第２の実施形態の高圧制御部１２６０では、外部インタフェースの構成が第１の実施形態と異なっている。第１の実施形態の高圧制御部２６０では、３つの出力ポート（ＯＵＴ１１〜ＯＵＴ１３）を備えていたが、第２の実施形態では出力ポートＯＵＴ１１だけとなっている。また第２の実施形態の高圧制御部１２６０において、入力ポートＩＮ１１〜ＩＮ１４の構成は第１の実施形態と同様である。

第２の実施形態の高圧制御部１２６０では、出力ポートＯＵＴ１１から、圧電トランス駆動回路３０６を駆動するための駆動パルスＳ１２６０が出力される。そして、第２の実施形態では、高圧制御部１２６０から圧電トランス駆動回路３０６へ、駆動パルスＳ１２６０が直接供給される構成となっている。

図１７は、第２の実施形態の高圧制御部１２６０の内部構成について示したブロック図である。第２の実施形態の高圧制御部１２６０も、第１の実施形態と同様にＡＳＩＣにより実現することが可能となっている。

第２の実施形態の高圧制御部１２６０は、８ｂｉｔＡＤＣ４１６、比較器５０１、上限値レジスタ５０２、下限値レジスタ５０３、タイマ５０４、出力セレクタ５０９、１８ｂｉｔレジスタ１５０５、加算器１５０６、比較器１５０７、分周器１５０８、カウンタ１５５０、位相比較器１５５１、三角波ＶＣＯ１５５２、１／４分周器１５５３、ループフィルタ１５２３、レベルテーブル１５２１、８ｂｉｔＤＡＣ１５２２、及び比較器１５２４を有している。

第２の実施形態において、比較器５０１、上限値レジスタ５０２、下限値レジスタ５０３、出力セレクタ５０９の構成は、第１の実施形態と同様であるので詳しい説明は省略する。第２の実施形態では、比較器１５０７から、圧電トランス駆動回路３０６に供給するための駆動パルスＳ１２６０が出力される。なお、駆動パルスＳ１２６０が生成される詳細構成については後述する。

第２の実施形態では、位相比較器１５５１、三角波ＶＣＯ１５５２、ループフィルタ１５２３を用いてＰＬＬ回路が構成されている。ループフィルタ１３０６は、ＰＬＬ回路においてラグ・リードタイプのループフィルタとして機能するように構成されているものとする。ループフィルタ１３０６は、位相比較器１５５１から出力される位相比較信号を平滑化して、三角波ＶＣＯ１５５２供給する。

三角波ＶＣＯ１５５２は、位相比較器１５５１からループフィルタ１３０６を介して供給される位相比較信号に基づいた周期の三角波のパルスを生成して、比較器１５２４に供給するものである。

そして、比較器５０１の出力信号である駆動パルスＳ１２６０は、出力セレクタ５０９を介して、圧電トランス駆動回路８０へ出力されると同時に、１／４分周器１５５３へ入力されて４分周され、位相比較器１５５１に還流するようになっている。

第２の実施形態では、１／４分周器１５５３を用いた４分周の構成となっているが、他の分周値の分周器に置き換えるようにしてもよい。例えば、１８ｂｉｔレジスタ１５０５に設定される目標データＤＡＴＡを可変にする制御周期より、分周器（第２の実施形態では１／４分周器１５５３）の出力パルスの周期が短くなるように設計されていれば、その分周器に設定する分周値は限定されないものである。タイマ５０４により、周波数指示値可変周期が決定されるが、指示値可変に対して、三角波ＶＣＯ１５５２の出力周波数がリニアに追随するには、「タイマ５０４の出力パルス周期≧１／４分周器１５３３の出力パルス周期」という関係を満たす必要がある。

そして、１／４分周器１５５３から位相比較器１５５１に供給されるパルスは、駆動パルスＳ１２６０の周波数の１／４の周波数となる。例えば、駆動パルスＳ１２６０の周波数が１０８〜１３０ｋＨの場合、１／４分周器１５５３が出力するパルスの周波数は２７〜３２．５ｋＨｚとなる。１８ｂｉｔレジスタ１５０５は、整数部１０ｂｉｔ、小数部８ｂｉｔなので設定値が第１の実施形態の場合と等しくなる。

第２の実施形態における分数分周は、第１の実施形態と異なり、「閾値マトリクス」を用いている点で異なっている。分周器１５０８の動作は第１の実施形態の分周器５０８と同様であるが、分周器１５０８から出力される分周器パルスＳ１５０８（パルスの数）が、カウンタ１５５０によりカウントされる。カウンタ１５５０は、８ｂｉｔのカウンタで００〜ＦＦｈｅｘまでカウントすることが可能であるものとする。カウンタ１５５０は、カウント値が「ＦＦｈｅｘ」となると（オーバフローすると）、「００ｈｅｘ」に戻ってカウントを再開する構成となっている。

図１８は、１８ｂｉｔレジスタ１５０５、カウンタ１５５０、及び比較器１５０７の動作について示した説明図である。

図１８に示すように、カウンタ１５５０の値は、ｂｉｔ７→ｂｉｔ０、ｂｉｔ６→ｂｉｔ１、ｂｉｔ５→ｂｉｔ２、ｂｉｔ４→ｂｉｔ３、ｂｉｔ３→ｂｉｔ４、ｂｉｔ２→ｂｉｔ５、ｂｉｔ１→ｂｉｔ６、ｂｉｔ０→ｂｉｔ７と入れ替えられ、その入れ替えられた値（以下、「カウンタ入替値」と呼ぶ）が比較器１５０７に供給されるようになっている。そして、比較器１５０７において、上述のカウンタ入替値は、１８ｂｉｔレジスタ１５０５の分数部である下位８ｂｉｔと比較される。そして、「下位８ｂｉｔの値≧カウンタ入替値」となったとき、比較器１５０７は、加算器１５０６に第１論理（例えば、Ｈ）を供給し、それ以外の時には第２論理値（例えば、Ｌ）を供給する。

図１９は、「分数器出力周期（分周器パルスＳ１５０８の周期）」、「カウンタ入替値」、「１８ｂｉｔレジスタ１５０５の下位８ｂｉｔ」、及び「加算器入力」（加算器１５０６に入力される値）の関係について示した説明図である。なお、図１９においては、Ｌを０、Ｈを１で表している。

図１８、図１９に示すように、カウンタ入替値が閾値マトリクスを構成するようになっている。そして、比較器１５０７において、閾値マトリクスを構成するカウンタ入替値が、小数部の値（１８ｂｉｔレジスタ１５０５の下位８ｂｉｔ）と比較された結果、加算器１５０６に対してＨ（１）又はＬ（０）の信号（値）が供給されることになる。

加算器５０６は、１８ｂｉｔレジスタ５０５の整数部である上位８ｂｉｔ値Ｓ１５０５ｂが供給されると、比較器１５０７の出力信号がＨの場合は、１を、Ｌの場合には、０を加算して分周器１５０８に供給する。１８ｂｉｔレジスタ１５０５の整数部である８ｂｉｔの値をＮとすると、分周器１５０８には、Ｎ又はＮ＋１が供給されることになる。

第２の実施形態では分周器パルスＳ１５０８をカウントするカウンタ１５５０を用いるが、８ｂｉｔ×２５６のテーブルとして閾値マトリクスを構成してもよい。分周器１５０８から出力される分周器パルスＳ１５０８に対して、周期が４逓倍された三角波が、三角波ＶＣＯ１５５２から出力されることになる。

次に、駆動パルスＳ１２６０が生成される構成（レベルテーブル１５２１、８ｂｉｔＤＡＣ１５２２、三角波ＶＣＯ１５５２、及び比較器１５２４）について説明する。

１８ｂｉｔレジスタ１５０５の上位８ｂｉｔはレベルテーブル１５２１へ供給される。

レベルテーブル１５２１は、例えば、図２１のようなテーブル情報を記憶し、入力データ（図２１では、「入力値８ｂｉｔ」）に応じた出力データ（図２１では、「出力値８ｂｉｔ」）を出力する。具体的には、レベルテーブル１５２１は、１８ｂｉｔレジスタ１５０５から上位８ｂｉｔのデータが供給されると、その上位８ビットのデータを入力値８ｂｉｔとした場合に、対応する出力値８ｂｉｔをテーブル（図２１に示すテーブル）から検索して出力する。

そして、８ｂｉｔＤＡＣ１５２２では、レベルテーブル１５２１から供給される出力値８ｂｉｔに応じたレベル（電圧）の電圧信号Ｓ１５２２が生成され、比較器１５２４に供給される。以下では、この電圧信号Ｓ１５２１の電圧レベルを「電圧レベルＬＶ１５２１」と呼ぶものとする。

そして、比較器１５２４では、三角波ＶＣＯ１５５２から供給される三角波パルスＳ１５５２の電圧レベルと、電圧信号Ｓ１５２１の電圧レベルＬＶ１５２１とが比較される。比較器１５２４は、三角波パルスＳ１５５２の電圧レベルが、電圧レベルＬＶ１５２１よりも大きい場合にはＨを出力し、そうでない場合にはＬを出力する。比較器１５２４の比較結果に応じたレベルで出力される信号が、駆動パルスＳ１２６０となる。したがって、電圧信号Ｓ１５２１の電圧レベルＬＶ１５２１は、図２０に示すように、パルス幅（オンデューティ）を変動させるためのパラメータ（閾値）として機能する。すなわち、レベルテーブル１５２１は、第１の実施形態の遅延テーブル５２１（図１３参照）と同様の機能を果たす。

例えば、レベルテーブル１５２１に入力値８ｂｉｔ（１８ｂｉｔレジスタ１５０５の上位８ｂｉｔ）として、「Ｅ７ｈｅｘ」が供給された場合を想定する。この場合、レベルテーブル１５２１から８ｂｉｔＤＡＣ１５２２へ、出力値８ｂｉｔとして「８０ｈｅｘ」が供給される。このとき、三角波パルスＳ１５５２の周波数は、１０８．２２ｋＨｚとなり、さらに、駆動パルスＳ１２６０は、５０％デューティ（オンデューティが５０％）のパルスとなるように、各構成要素（レベルテーブル１５２１、三角波ＶＣＯ１５５２、８ｂｉｔＤＡＣ１５２２）はなされているものとする。

すなわち、図２１に示すように、駆動周波数（三角波パルスＳ１５５２及び駆動パルスＳ１２６０の周波数）が１２５ｋＨｚとなるまで、電圧信号Ｓ１５２１の電圧レベルＬＶ１５２１は暫滅する。そして、駆動周波数が１２５ｋＨｚ以上となると、８ｂｉｔＤＡＣ１５２２の設定値は「４Ｃｈｅｘ」で１．４９Ｖとなり約３０％のデューティとなる。

以上のように第２の実施形態では、第１のパルス生成手段を構成する高圧制御部１２６０（主として上限値レジスタ５０２、下限値レジスタ５０３、タイマ５０４、出力セレクタ５０９、１８ｂｉｔレジスタ１５０５、加算器１５０６、比較器１５０７、分周器１５０８、及びカウンタ１５５０）により、第１のパルスとしての制御パルスＳ１５０８が生成される。そして、第２のパルス生成手段を構成する高圧制御部１２６０（主として、ＰＬＬ回路を構成する位相比較器１５５１、三角波ＶＣＯ１５５２、１／４分周器１５５３、ループフィルタ１５２３）により、第２のパルスとしての三角波パルスＳ１５５２が生成される。そして、第３のパルス生成手段を構成する高圧制御部１２６０（主としてレベルテーブル１５２１、８ｂｉｔＤＡＣ１５２２、比較器１５２４）により、三角波ＶＣＯ１５５２を利用して、第３のパルスとしての駆動パルスＳ１２６０が生成される。そして、圧電トランス駆動手段としての圧電トランス駆動回路３０６により、圧電トランス３０７が駆動される。

（Ｂ−２）第２の実施形態の効果
第２の実施形態によれば、以下のような効果を奏することができる。

（Ｂ−２−１）第２の実施形態では、分数分周されたデジタルパルス（分周器パルスＳ１５０８）に同期した三角波ＶＣＯ１５５２と、電圧信号Ｓ１５２２とを比較した結果により生成される駆動パルスＳ１２６０で、圧電トランス３０７（圧電トランス駆動回路３０６）を駆動させている。これにより、第２の実施形態では、第１の実施形態と同様に、圧電トランス３０７（圧電トランス駆動回路３０６）でゼロボルトスイッチング可能となるように、駆動パルスＳ１２６０のパルス幅（オンデューティ）が調整されている。したがって、第２の実施形態においても、第１の実施形態と同様に、ＦＥＴ４２８の発熱を抑えて、高圧電源装置３０１（圧電トランス駆動装置３１０）を安定的に動作することができる。

（Ｂ−２−２）第２の実施形態では、三角波ＶＣＯ１５５２の出力パルスを１／４に分周して位相比較器１５５１で位相比較することにより、制御パルス（分周器パルスＳ１５０８）の周波数を下げても、第１の実施形態と同程度の精度の駆動パルスを得ることが可能となった。また、第２の実施形態の圧電トランス駆動装置１３１０では、第１の実施形態と同一分解能で小数値のビット数を減ずるが可能となることに伴い、制御パルス（分周器パルスＳ１５０８）によるノイズを減じることが可能となった。さらに、第２の実施形態の圧電トランス駆動装置１３１０では、第１の実施形態よりも精度の高い駆動パルスを得ることが可能となり、且つ、分数分周によりＰＬＬ回路に入力するパルスの周波数を極端に低下させることもないので必要な制御周期も確保可能となった。

（Ｃ）他の実施形態
本発明は、上記の各実施形態に限定されるものではなく、以下に例示するような変形実施形態も挙げることができる。

（Ｃ−１）上記の各実施形態では、本発明の圧電トランス駆動装置、及び電源装置を、画像形成装置（カラータンデム直接転写方式の画像形成装置）に適用する例について説明したが、本発明の圧電トランス駆動装置、及び電源装置を適用する装置は限定されないものである。例えば、本発明の圧電トランス駆動装置、及び電源装置を、モノクロの画像形成装置、カラー中間転写装置、カラー複写機、ファクシミリ装置等の種々の画像形成装置に適用するようにしてもよい。

（Ｃ−２）上記の各実施形態では、本発明の圧電トランス駆動装置、及び電源装置を、転写バイアスの生成に適用する例について説明したが、転写以外のバイアス生成に適用するようにしてもよい。

１０１…画像形成装置、２５３…プリンタエンジン制御部、２６０…高圧制御部、Ｓ２６０ｃ…遅延制御パルス、２６１…帯電バイアス発生部、２６２…現像バイアス発生部、２６３…転写バイアス発生部、３０１…高圧電源装置、３１１…出力負荷、３１０…圧電トランス駆動装置、３０２…発振回路、３０３…ＰＬＬ回路、Ｓ３０３…制御パルス、３０４…ループフィルタ、３０５…ＤＣ電源、３０６…圧電トランス駆動回路、３１２…ＡＮＤゲート、Ｓ３１２…駆動パルス、３０７…圧電トランス、３０８…整流回路、３０９…出力電圧変換手段。

Claims (9)

1. 圧電トランスに駆動電圧を印加する圧電トランス駆動装置において、
   クロック信号を第１の分周値に基づいて分数分周して第１のパルスを生成する第１のパルス生成手段と、
   前記第１のパルスに同期した第２のパルスを生成する第２のパルス生成手段と、
   前記第２のパルスと同じ周期であって、前記第１のパルス生成手段で用いられる第１の分周値に応じたパルス幅の第３のパルスを生成する第３のパルス生成手段と、
   前記第３のパルスに基づいたタイミングで、前記圧電トランスの１次側に駆動電圧を印加して、前記圧電トランスを駆動させる圧電トランス駆動手段とを有し、
   前記第３のパルス生成手段では、前記圧電トランスがゼロボルトスイッチングで駆動するように、前記第３のパルスのパルス幅が調整されていること
   を特徴とする圧電トランス駆動装置。
2. 圧電トランスに駆動電圧を印加する圧電トランス駆動装置において、
   クロック信号を第１の分周値に基づいて分数分周して第１のパルスを生成する第１のパルス生成手段と、
   前記第１のパルスに同期した第２のパルスを生成する第２のパルス生成手段と、
   前記第２のパルスと同じ周期であって、前記第１のパルス生成手段で用いられる第１の分周値に応じたパルス幅の第３のパルスを生成する第３のパルス生成手段と、
   前記第３のパルスに基づいたタイミングで、前記圧電トランスの１次側に駆動電圧を印加して、前記圧電トランスを駆動させる圧電トランス駆動手段とを有し、
   前記第１のパルス生成手段は閾値マトリクスを利用した分周器を用いて、前記第１のパルスを生成すること
   を特徴とする圧電トランス駆動装置。
3. 前記第２のパルス及び前記第３のパルスの周波数が、前記第１のパルスの平均周波数の整数倍となるように、前記第１の分周値が設定されることを特徴とする請求項１又は２に記載の圧電トランス駆動装置。
4. 前記第１のパルス生成手段はフラクショナルＮ分周器を用いて、前記第１のパルスを生成することを特徴とする請求項１又は３に記載の圧電トランス駆動装置。
5. 前記第２のパルス生成手段は、前記第２のパルス又は前記第３のパルスを第２の分周値で分周して、前記第１のパルスと比較し、その比較結果に基づいた信号を前記第２のパルスとして生成することを特徴とする請求項１〜４のいずれかに記載の圧電トランス駆動装置。
6. 前記第３のパルス生成手段は、前記第１の分周値に応じた時間値を利用して、前記第３のパルスの時間幅を調節することを特徴とする請求項１〜５のいずれかに記載の圧電トランス駆動装置。
7. 前記第２のパルス生成手段は、前記第１のパルスに同期した三角波パルスを、前記第２のパルスとして生成し、
   前記第３のパルス生成手段は、前記第１の分周値に応じた閾値と、前記第２のパルスの電圧値との比較結果を利用して、前記第３のパルスを生成することを特徴とする請求項１〜６のいずれかに記載の圧電トランス駆動装置。
8. 圧電トランスと、前記圧電トランスの一次側に駆動電圧を印加する圧電トランス駆動装置とを有する電源装置において、
   前記圧電トランス駆動装置として請求項１〜７のいずれかに記載の圧電トランス駆動装置を適用した
   ことを特徴とする電源装置。
9. 圧電トランスと、前記圧電トランスの一次側に駆動電圧を印加する圧電トランス駆動装置とを有する電源装置を備える画像形成装置において、 前記圧電トランス駆動装置として請求項１〜７のいずれかに記載の圧電トランス駆動装置を適用したことを特徴とする画像形成装置。

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