JP2013121276A - 高圧電源装置及び画像形成装置 - Google Patents

Abstract

【課題】圧電トランスの製造ばらつき等による個々の入出力特性の違いによらず、複数の圧電トランスを同一の制御で駆動して昇圧動作を行い、オーバシュートなく安定して且つ高速に高電圧出力立ち上げを行うことを可能にする。
【解決手段】画像形成装置に設けられる高圧電源装置１００では、高圧制御部３６内の第２の演算手段により算出した圧電トランス補正値と、高圧制御部３６内の第１の演算手段から出力された第３の分周比と、を高圧制御部３６内の第３の演算手段により演算して第１の分周比を求め、高圧制御部３６内の分周手段により、その第１の分周比によって基準クロックを分周して、圧電トランス１２０の駆動を制御する制御信号Ｓ３６を生成するようにしている。
【選択図】図１

Description

本発明は、圧電トランスを用いた高圧電源装置と、それを用いた画像形成装置に関するものである。

従来、画像形成装置に用いられる高圧電源装置は、例えば、下記の特許文献１に記載されているように、圧電振動子の共振現象を利用し低電圧を昇圧して高電圧を得る圧電トランスを、デジタル制御により駆動して高電圧を出力する構成になっている。

特開２０１０−１４８３２１号公報

しかしながら、従来の画像形成装置に用いられる高圧電源装置では、圧電トランスの製造ばらつき等による個々の入出力特性の違いにより、複数の圧電トランスを同一の制御で駆動及び昇圧動作を行うことが困難であった。

本発明の高圧電源装置は、第１の分周比により基準クロック信号（以下単に「クロック」という。）を分周して制御信号を出力する分周手段と、前記制御信号に基づき電源電圧をスイッチングして駆動信号を出力するスイッチ手段と、所定の共振周波数を有し、前記駆動信号により駆動されて高電圧を出力する圧電トランスと、前記高電圧を低電圧に変換して変換電圧ｘを出力する出力変換手段と、前記駆動信号の周波数の制御値である第２の分周比を保持しつつ、前記第２の分周比を演算制御して第３の分周比を出力する第１の演算手段と、前記変換電圧ｘに基づき、前記圧電トランス補正値ｙを算出する第２の演算手段と、前記圧電トランス補正値ｙと前記第３の分周比とを演算して前記分周手段に与える前記第１の分周比を算出する第３の演算手段と、を備えた高圧電源装置であって、前記第２の演算手段は、使用する前記圧電トランスの特性ばらつき標準品における前記共振周波数より高い周波数において前記圧電トランスを駆動した時の前記変換電圧ｘから、下記の数式に従い、前記圧電トランス補正値ｙを算出することを特徴とする。
ｙ＝αｘ十β（但し、α，βは実数）

本発明の画像形成装置は、前記高圧電源装置を備え、前記高圧電源装置から出力される前記高電圧により駆動されて記録媒体に画像を形成することを特徴とする。

本発明の高圧電源装置及び画像形成装置によれば、第２の演算手段により算出した圧電トランス補正値と、第１の演算手段から出力された第３の分周比と、を第３の演算手段により演算して第１の分周比を求め、分周手段により、その第１の分周比によって基準クロックを分周して、圧電トランスの駆動を制御する制御信号を生成するようにしている。そのため、圧電トランスの製造ばらつき等による個々の入出力特性の違いによらず、複数の圧電トランスを同一の制御で駆動して昇圧動作を行うことができ、オーバシュートなく安定して且つ高速に高電圧出力立ち上げを行うことが可能になる。

図１は本発明の実施例１における図２の画像形成装置１に設けられる高圧電源装置の構成を示すブロック図である。 図２は本発明の実施例１における高圧電源装置を備えた画像形成装置を示す構成図である。 図３は図２の画像形成装置１における制御回路の構成を示すブロック図である。 図４は図１の構成例を示す回路図である。 図５は図４中の高圧制御部３６の構成を示す回路ブロック図である。 図６−１は図１中のＤＣ出力電圧Ｓ１３０、ＤＣ変換電圧Ｓ１４０、ＡＤＣ１８１の出力値、及び目標値ＤＡＴＡの関係を示す図である。 図６−２は図１中のＤＣ出力電圧Ｓ１３０、ＤＣ変換電圧Ｓ１４０、ＡＤＣ１８１の出力値、及び目標値ＤＡＴＡの関係を示す図である。 図７は図１中の制御信号Ｓ３６及び駆動信号Ｓ１１０を示す波形図である。 図８は図４中の目標電圧値Ｓ１８０とＤＣ変換電圧Ｓ１４０及び電圧比較手段１５０から出力される比較結果との関係、更に、比較信号Ｓ１７０とＤＣ変換電圧Ｓ１４０及び電圧比較手段１６０から出力される比較結果との関係を示す波形図である。 図９は異なる製品単位（ロット）の複数の圧電トランス１２０における入出力（周波数−電圧）特性及びロット間のばらつきを示す特性図である。 図１０は図５中のテーブルレジスタ２３２−１の入出力値を示す図である。 図１１−１は図５中のテーブルレジスタ２３２−２の入出力値を示す図である。 図１１−２は図５中のテーブルレジスタ２３２−２の入出力値を示す図である。 図１２は図５中の比較器２０６の動作を示すフローチャートである。 図１３は図５中のテーブルレジスタ２３２−３の動作を示すフローチャートである。 図１４は圧電トランス補正値設定前におけるＤＣ出力電圧Ｓ１３０（ＤＣ変換電圧Ｓ１４０）の立ち上げ波形を示す波形図である。 図１５−１は図５におけるテストモード出力と圧電トランス補正値との関係を示す図である。 図１５−２は図５におけるテストモード出力と圧電トランス補正値との関係を示す図である。 図１６は図５中の圧電トランス補正値を設定するためのテストモードの動作を示すフローチャートである。 図１７は圧電トランス補正値設定後におけるＤＣ出力電圧Ｓ１３０（ＤＣ変換電圧Ｓ１４０）の立ち上げ波形を示す波形図である。 図１８は本発明の実施例２における高圧電源装置の構成を示すブロック図である。 図１９は図１８の高圧電源装置１００Ａにおける構成例を示す回路図である。 図２０は図１９中の高圧制御部３６Ａの構成を示す回路ブロック図である。 図２１−１は、図１９及び図２０中のＤＣ出力電圧Ｓ１３０、ＤＣ変換電圧Ｓ１４０、１６ｂｉｔＡＤＣ２３６の出力値、及び目標値ＤＡＴＡの関係を示す図である。 図２１−２は、図１９及び図２０中のＤＣ出力電圧Ｓ１３０、ＤＣ変換電圧Ｓ１４０、１６ｂｉｔＡＤＣ２３６の出力値、及び目標値ＤＡＴＡの関係を示す図である。 図２２−１は図２０中のテーブルレジスタ２３２−４の入出力値を示す図である。 図２２−２は図２０中のテーブルレジスタ２３２−４の入出力値を示す図である。 図２３−１は図２０におけるテストモード出力と圧電トランス補正値との関係を示す図である。 図２３−２は図２０におけるテストモード出力と圧電トランス補正値との関係を示す図である。 図２４は図２０中の比較器２０６Ａの動作を示すフローチャートである。 図２５は図２０中の圧電トランス補正値を設定するためのテストモードの動作を示すフローチャートである。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（画像形成装置の構成）
図２は、本発明の実施例１における高圧電源装置を備えた画像形成装置を示す構成図である。

この画像形成装置１は、例えば、電子写真方式のカラー画像形成装置であり、複数色の現像装置２（例えば、ブラック現像装置２Ｋ、イエロー現像装置２Ｙ、マゼンタ現像装置２Ｍ、及びシアン現像装置２Ｃ）と、複数色の露光装置としての発光ダイオード（以下「ＬＥＤ」という。）ヘッド３（例えば、ブラックＬＥＤヘッド３Ｋ、イエローＬＥＤヘッド３Ｙ、マゼンタＬＥＤヘッド３Ｍ、及びシアンＬＥＤヘッド３Ｃ）とを備えている。各色の現像器２（＝２Ｋ，２Ｙ，２Ｍ，２Ｃ）内には、各色のトナーカートリッジ４（＝４Ｋ，４Ｙ，４Ｍ，４Ｃ）、各色の帯電ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）、各色の供給ローラ６（＝６Ｋ，６Ｙ，６Ｍ，６Ｃ）、各色の現像ローラ７（＝７Ｋ，７Ｙ，７Ｍ，７Ｃ）、各色の現像ブレード８（＝８Ｋ，８Ｙ，８Ｍ，８Ｃ）、各色の感光体ドラム９（＝９Ｋ，９Ｙ，９Ｍ，９Ｃ）、及び、各色のクリーニングブレード１０（＝１０Ｋ，１０Ｙ，１０Ｍ，１０Ｃ）が設けられている。

各現像器２は、内部の各感光体ドラム１０に接している各帯電ローラ５によって一様に帯電されるようになっている。帯電された各感光体ドラム９は、各ＬＥＤヘッド３の発光によって静電潜像が形成される。各供給ローラ６は、現像剤としてのトナーを各現像ローラ７へ供給するものである。各現像ブレード８が、各現像ローラ７の表面に一様にトナー層を形成すると、各感光体ドラム９上にトナー像が現像される構成になっている。各クリーニングブレード１０は転写後の残トナーをクリーニングするものである。各トナーカートリッジ４は、各現像器２内に着脱可能に取り付けられ、内部のトナーを各現像器２に供給する構成になっている。

各現像器２の下方向には、各色の転写ローラ１１（＝１１Ｋ，１１Ｙ，１１Ｍ，１１Ｃ）、転写ベルト駆動ローラ１２、及び転写ベルト従動ローラ１３が設けられている。各転写ローラ１１は、転写ベルト１４の裏面から転写位置に、バイアス電圧（以下単に「バイアス」という。）が印加可能に配置されている。転写ベルト駆動ローラ１２及び転写ベルト従動ローラ１３は、転写ベルト１４を張架し、そのローラ１２，１３の駆動によって記録媒体（例えば、用紙）が搬送可能な構成になっている。

転写ベルト１４の近傍には、クリーニングブレード１５及びクリーナ容器１６が設けられ、更に、その転写ベルト１４の下方向に、用紙カセット１７が着脱可能に取り付けられている。クリーニングブレード１５は、転写ベルト１４上のトナーを掻き落とせるようになっていて、その掻き落とされたトナーが、クリーナ容器１６に収容される。用紙カセット１７内には、用紙１７ａが積載される。

用紙カセット１１７の先端と転写ベルト駆動ローラ１２との間には、給紙ローラ１８、用紙ガイド１９、一対のレジストローラ２０，２１、及び用紙検出センサ２２が配設されている。給紙ローラ１８は、用紙カセット１７から用紙１７ａを取り出して、用紙ガイド１９へ給紙する。給紙された用紙１７ａは、用紙ガイド１９に沿って搬送され、停止状態の一対のレジストローラ２０，２１に突き当たってスキュー補正（ずれ補正）される。一対のレジストローラ２０，２１は、用紙１７ａのスキュー補正後に所定タイミングで駆動され、その用紙１７ａを転写ベルト１４へ搬送する構成になっている。用紙検出センサ２２は、接触又は非接触で用紙１７ａの通過を検出し、この検出信号によって一対のレジストローラ２０，２１、複数の現像器２、転写ベルト駆動ローラ１２、及び複数の転写ローラ１１等が動作するようになっている。

転写ベルト従動ローラ１３の下流側には、定着器２３が配設されている。定着器２３は、一対の熱定着ローラ２４，２５を有し、用紙１７ａ上のトナー像を熱と圧力によって定着するものである。この定着器２３の下流側には、一対の排出ローラ２６，２７、用紙ガイド２７、及び排紙トレー２９が設けられている。用紙１７ａは、一対の排出ローラ２６，２７により、用紙ガイド２８に沿って搬送され、排紙トレー２９にフェースダウンで排出される構成になっている。

図３は、図２の画像形成装置１における制御回路の構成を示すブロック図である。
図２の画像形成装置１を制御する制御回路は、図示しない外部機器との間でデータを送受信するホストインタフェース部３１を有し、このホストインタフェース部３１に、コマンド／画像処理部３２を介してＬＥＤヘッドインタフェース部３３及びプリンタエンジン制御部３４が接続されている。プリンタエンジン制御部３４には、モータ制御部３５及び高圧制御部３６が接続され、この高圧制御部３６に、帯電バイアス発生部３７、現像／供給バイアス発生部３８、及び転写バイアス発生部３９が接続されている。

ホストインタフェース部３１は、コマンド／画像処理部３２にデータを送受信する機能を有している。コマンド／画像処理部３２は、ホストインタフェース部３１から受信したデータを処理し、この処理結果をプリンタエンジン制御部３４へ出力すると共に、画像データをＬＥＤヘッドインタフェース部３３へ出力するものである。ＬＥＤヘッドインタフェース部３３は、プリンタエンジン制御部３４によってヘッド駆動パルス等を制御され、各色のＬＥＤヘッド３（＝ブラックＬＥＤヘッド３Ｋ、イエローＬＥＤヘッド３Ｙ、マゼンタＬＥＤヘッド３Ｍ、シアンＬＥＤヘッド３Ｃ）を発光させるものである。

プリンタエンジン制御部３４は、モータ制御値をモータ制御部３５へ与えると共に、帯電バイアス、現像バイアス、転写バイアス等の制御値を高圧制御部３６へ与え、モータ制御部３５及び高圧制御部３６を制御する機能を有している。高圧制御部３６は、帯電バイアス発生部３７、現像／供給バイアス発生部３８、及び転写バイアス発生部３９に信号を与えて制御するものである。

帯電バイアス発生部３７及び現像／供給バイアス発生部３８は、各色の現像器２（＝ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、シアン現像器２Ｃ）内の各色の帯電ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）、供給ローラ６（＝６Ｋ，６Ｙ，６Ｍ，６Ｃ）、及び現像ローラ７（＝７Ｋ，７Ｙ，７Ｍ，７Ｃ）にそれぞれ印加する帯電バイアス及び現像／供給バイアスを発生する機能を有している。転写バイアス発生部３９は、各色の転写ローラ１１（＝１１Ｋ，１１Ｙ，１１Ｍ，１１Ｃ）に印加する転写バイアスを発生する機能を有している。プリンタエンジン制御部３４には、用紙検出センサ２２が接続されており、この用紙検出センサ２２の検出信号が、転写バイアスの発生タイミング、及び各ＬＥＤヘッド３（＝３Ｋ，３Ｙ，３Ｍ，３Ｃ）の点灯タイミングを調整するために用いられる。

モータ制御部３５は、給紙モータ４０、搬送モータ４１、転写ベルト駆動モータ４２、定着器駆動モータ４３、ブラック感光体ドラム駆動モータ４４Ｋ、イエロー・マゼンタ・シアン感光体ドラム駆動モータ４４ＹＭＣを所定のタイミングで駆動するものである。

又、プリンタエンジン制御部３４には、エンジン補正値記憶部４５と、定着器２３に設けられた温度検出用のサーミスタ４６及び定着器加熱用の定着器ヒータ４７と、が接続されている。定着器ヒータ４７は、サーミスタ４６の温度検出値に応じてプリンタエンジン制御部３４によって温度制御される。

図１は、本発明の実施例１における図２の画像形成装置１に設けられる高圧電源装置の構成を示すブロック図である。

この高圧電源装置１００は、例えば、プリンタエンジン制御部３４により制御されて転写バイアスを出力する転写バイアス用の高圧電源装置であり、図３中の高圧制御部３６及び転写バイアス発生部３９により構成されている。

各色の転写ローラ１１（＝１１Ｋ，１１Ｙ，１１Ｍ，１１Ｃ）に供給するための転写バイアスは、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の各チャンネルそれぞれ独立に制御するものであるが、その構成が全て同一のものであるので、以下では１チャンネルについてのみ説明する。

転写バイアス用の高圧電源装置１００を制御するプリンタエンジン制御部３４は、リセット信号ＲＥＳＥＴを出力する出力ポートＯＵＴ１、転写バイアス出力オン信号ＯＮを出力する出力ポートＯＵＴ２、テストモード信号ＴＥＳＴを出力する出力ポートＯＵＴ３、及び、出力目標である転写バイアスの目標値ＤＡＴＡ（例えば、８ビット、以下「８ｂｉｔ」という。）を出力する出力ポートＯＵＴ４等を有し、これらの出力ポートＯＵＴ１〜ＯＵＴ４に、高圧電源装置１００内の高圧制御部３６が接続されている。

高圧電源装置１００内の高圧制御部３６は、転写バイアス発生部３９を制御するものであり、例えば、特定の用途向けに複数機能の回路を１つにまとめた集積回路であるエーシック（Application Specific Integrated Circuit、以下「ＡＳＩＣ」という。）、中央処理装置（以下「ＣＰＵ」という。）を内蔵したマイクロプロセッサ、あるいは、ユーザが独自の論理回路を書き込みことができるゲートアレイの一種であるフィールド・プログラマブル・ゲート・アレイ（Field Programmable Gate Array、以下「ＦＰＧＡ」という。）等により構成されている。この高圧制御部３６は、リセット信号ＲＥＳＥＴを入力する入力ポートＩＮ１１、転写バイアス出力オン信号ＯＮを入力する入力ポートＩＮ１２、テストモード信号ＴＥＳＴを入力する入力ポートＩＮ１３、目標値ＤＡＴＡを入力する入力ポートＩＮ１４、転写バイアス発生部３９側からの電圧比較結果を入力する２つの入力ポートＩＮ１５，ＩＮ１６、転写バイアス発生部３９側からのデジタル信号を入力する入力ポートＩＮ１７、及び複数の出力ポートＯＵＴ１１〜ＯＵＴ１３等を有している。

なお、本実施例１では、高圧制御部３６が、高圧電源装置１００内に設けられているが、プリンタエンジン制御部３４内に設けても良い。

高圧制御部３６により制御される転写バイアス発生部３９は、所定の直流（以下「ＤＣ」という。）電圧を出力するＤＣ電源１０１を有し、このＤＣ電源１０１に、スイッチング手段としての圧電トランス駆動回路１１０が接続されている。圧電トランス駆動回路１１０は、スイッチング素子等で構成され、高圧制御部３６の出力ポートＯＵＴ１から出力される矩形パルスからなる制御信号Ｓ３６により、ＤＣ電源１０１のＤＣ電圧をスイッチングして矩形パルスからなる駆動信号Ｓ１１０を出力する回路であり、この出力側に、圧電トランス１２０が接続されている。圧電トランス１２０は、圧電セラミック等の圧電振動子の共振現象を利用し、圧電トランス駆動回路１１０から供給される駆動信号Ｓ１１０を昇圧して高圧の交流（以下「ＡＣ」という。）出力電圧Ｓ１２０を２次側から出力するものであり、この２次側に、整流手段としての整流回路１３０が接続されている。

整流回路１３０は、圧電トランス１２０の２次側から出力される高圧のＡＣ出力電圧Ｓ１２０を正極性のＤＣ出力電圧Ｓ１３０に変換する回路であり、この出力側に、出力変換手段としての出力電圧変換手段１４０と、出力負荷１９０とが接続されている。出力負荷１９０は、転写手段である図３中の各色の転写ローラ１１（＝１１Ｋ，１１Ｙ，１１Ｍ，１１Ｃ）に相当する。出力電圧変換手段１４０は、圧電トランス１２０から出力される高圧のＤＣ出力電圧Ｓ１３０を、変換電圧ｘとしての所定のＤＣ変換電圧Ｓ１４０（例えば、０〜３．３Ｖ）に変換するものであり、この出力側に、第１及び第２の電圧比較手段１５０，１６０と、例えば８ｂｉｔのアナログ／デジタルコンバータ（以下「ＡＤＣ」という。）１８１と、が接続されている。第２の圧電比較手段１６０の入力側には、制御用比較信号生成部１７０の出力側が接続されている。更に、第１の電圧比較手段１５０及び制御用比較信号生成部１７０の入力側には、デジタル／アナログコンバータ（以下「ＤＡＣ」という。）１８０の出力側が接続されている。

ＤＡＣ１８０の入力側は、高圧制御部３６の出力ポートＯＵＴ１３に接続されている。高圧制御部３６は、プリンタエンジン制御部３４の出力ポートＯＵＴ４から出力される目標値ＤＡＴＡ（即ち、ＤＣ出力電圧Ｓ１３０の出力目標に相当するデータ）を入力ポートＩＮ１４から入力すると、その目標値ＤＡＴＡに対応したデジタル値を出力ポートＯＵＴ１３からＤＡＣ１８０へ出力する機能を有している。ＤＡＣ１８０は、出力ポートＯＵＴ１３から出力されるデジタル値をアナログ値に変換して、目標電圧値Ｓ１８０（例えば、０〜３．３Ｖ）を第１の電圧比較手段１５０及び制御用比較信号生成部１７０へ出力する機能を有している。

第１の電圧比較手段１５０は、出力電圧変換手段１４０のＤＣ変換電圧Ｓ１４０と、ＤＡＣ１８０から出力される目標電圧値Ｓ１８０と、を比較して、比較結果を高圧制御部３６の入力ポートＩＮ１５へ与える機能を有している。制御用比較信号生成部１７０は、ＤＡＣ１８０から出力される目標電圧値Ｓ１８０を入力し、高圧制御部３６の出力ポートＯＵＴ１２から出力される信号に基づき、制御用の比較信号Ｓ１７０を生成して第２の電圧比較手段１６０へ与えるものである。第２の電圧比較手段１６０は、出力電圧変換手段１４０のＤＣ変換電圧Ｓ１４０と、制御用比較信号生成部１７０から与えられる比較信号Ｓ１７０と、を比較して、比較結果を高圧制御部３６の入力ポートＩＮ１６へ与える機能を有している。又、ＤＡＣ１８１は、出力電圧変換手段１４０のＤＣ出力電圧をデジタル値に変換して、高圧制御部３６の入力ポートＩＮ１７へ与えるものである。

図４は、図１の構成例を示す回路図である。
高圧制御部３６には、クロック入力ポートＣＬＫＩＮ及びクロック出力ポートＣＬＫＯＵＴが設けられ、このポートＣＬＫＩＮ，ＣＬＫＯＵＴに、発振手段としての発振回路１０２が接続されている。発振回路１０２は、高圧制御部３６の例えば２５ＭＨｚのクロックＣＬＫを生成するための回路であり、高圧制御部３６のクロック入力ポートＣＬＫＩＮ及びクロック出力ポートＣＬＫＯＵＴ間に接続された発振子１０２ａと、この発振子１０２ａを安定動作させるための２つの抵抗１０２ｂ，１０２ｃ及び２つのコンデンサ１０２ｄ，１０２ｅと、により構成されている。

高圧制御部３６の出力ポートＯＵＴ１１と、例えばＤＣ２４ＶのＤＣ電源１０１とには、圧電トランス駆動回路１１０が接続されている。２４ＶＤＣ電源１０１は、例えば、図示しない低圧電源装置によって商用ＡＣ電源から変圧整流することによって供給される。

圧電トランス駆動回路１１０は、高圧制御部３６の出力ポートＯＵＴ１１から出力される制御信号Ｓ３６を入力し、圧電トランス１２０を駆動するための駆動信号Ｓ１１０を生成する回路であり、制御信号Ｓ１１０を入力する２つの抵抗１１１，１１２と、この抵抗１１１を介して入力される制御信号Ｓ１１０によりオン／オフ動作するスイッチング素子（例えば、ＮチャンネルパワーＭＯＳＦＥＴ、以下単に「ＦＥＴ」という。）１１３と、このＦＥＴ１１３のドレイン及びソース間に接続されたオートトランス１１４及びコンデンサ１１５を有するＬＣ共振回路と、により構成されている。

この圧電トランス駆動回路１１０では、高圧制御部３６の出力ポートＯＵＴ１１から出力された制御信号Ｓ３６が、抵抗１１１を介してＦＥＴ１１３のゲートに入力されると、このＦＥＴ１１３がオン／オフ動作し、ＤＣ電源１０１から供給されたＤＣ２４Ｖがスイッチングされる。スイッチングされた電圧は、オートトランス１１４及びコンデンサ１１５を有するＬＣ共振回路により共振され、このＬＣ共振回路から正弦半波の駆動信号Ｓ１１０が出力され、圧電トランス１２０の１次側入力端子１２１に入力される。圧電トランス１２０の１次側入力端子１２１に入力される正弦半波の駆動信号Ｓ１１０におけるピーク値は、１００Ｖpeak程度になるように回路定数が調整されている。

圧電トランス１２０は、１次側入力端子１２１に入力される正弦半波の駆動信号Ｓ１１０により振動し、その駆動信号Ｓ１１０を昇圧してＦＥＴ１１３のスイッチング周波数（即ち、出力ポートＯＵＴ１１から出力される制御信号Ｓ３６の周波数）に応じた昇圧比の高圧のＡＣ出力電圧Ｓ１２０を、２次側出力端子１２２から出力して、整流回路１３０へ与えるものである。

整流回路１３０は、圧電トランス１２０の２次側出力端子１２２から出力される高圧のＡＣ出力電圧Ｓ１２０を、高圧の正極性のＤＣ出力電圧Ｓ１３０に変換する回路であり、２つの整流ダイオード１３１，１３２、及びコンデンサ１３２により構成されている。この整流回路１３０の出力側には、出力電圧変換手段１４０及び出力負荷１９０が接続されている。出力負荷１９０は、金属接点を介して接続された転写手段の負荷であり、抵抗１９１を介して、転写負荷１９２である各転写ローラ１１（＝１１Ｋ，１１Ｙ，１１Ｍ，１１Ｃ）に接続されている。

出力電圧変換手段１４０は、整流回路１３０から出力される高圧のＤＣ出力電圧Ｓ１３０を低圧のＤＣ変換電圧Ｓ１４０（例えば、０〜３．３Ｖ）に分圧する２つの分圧抵抗１４１，１４２と、その分圧されたＤＣ変換電圧Ｓ１４０のノイズを除去して出力する抵抗１４３及びコンデンサ１４４からなるノイズ除去フィルタと、により構成されている。例えば、分圧抵抗１４１は１００ＭΩ、分圧抵抗１４２は３３ｋΩ、抵抗１４３は１０ｋΩ、及び、コンデンサ１４４は０．１μＦである。この出力電圧変換手段１４０内のノイズ除去フィルタには、第１及び第２の電圧比較手段１５０，１６０が接続されると共に、演算増幅器（以下「オペアンプ」という。）１４５のボルテージフォロアを介してＡＤＣ１８１が接続されている。

第１の電圧比較手段１５０は、出力電圧変換手段１４０のＤＣ変換電圧Ｓ１４０とＤＡＣ１８０から出力される目標電圧値Ｓ１８０とを比較して比較結果を出力するコンパレータ１５１と、その比較結果をプルアップして高圧制御部３６の入力ポートＩＮ１５に入力する抵抗１５２及びＤＣ３．３ＶのＤＣ電源１０３と、により構成されている。ＤＣ電源１０３のＤＣ３．３Ｖは、図示しない低圧電源生成手段により生成される。

第２の電圧比較手段１６０は、コンパレータ１６１と、このコンパレータ１６１から出力される比較結果をプルアップして高圧制御部３６の入力ポートＩＮ１６に入力する抵抗１６２及び３．３ＶＤＣ電源１０３と、により構成されている。コンパレータ１６１は、出力電圧変換手段１４０のＤＣ変換電圧Ｓ１４０と、抵抗１７７及びコンデンサ１７８からなるノイズ除去フィルタを介して入力される制御用比較信号生成部１７０の比較信号Ｓ１７０と、を比較して、比較結果を出力する回路である。その比較結果は、抵抗１６２及び３．３ＶＤＣ電源１０３によりプルアップされ、高圧制御部３６の入力ポートＩＮ１６に入力される。

高圧制御部３６に設けられた出力ノードＯＵＴ１２は、制御用比較信号生成に用いる４ｂｉｔ（＝ｂｉｔ０〜３）の信号を出力するポートであり、その各ｂｉｔ０〜ｂｉｔ３の信号が、各抵抗１０４−０〜１０４−３を介して制御用比較信号生成部１７０に入力される構成になっている。

制御用比較信号生成部１７０は、ＤＡＣ１８０から出力される目標電圧値Ｓ１８０を増幅するオペアンプ１７１及び抵抗１７２，１７３からなる増幅回路と、この増幅回路の出力側に並列に接続された４つの抵抗１７４−０〜１７４−３と、この各抵抗１７４−０〜１７４−３とグランドＧＮＤとの間にコレクタ及びエミッタがそれぞれ接続された４つのＮＰＮトランジスタ１７５−０〜１７５−３と、このＮＰＮトランジスタ１７５−０〜１７５−３のコレクタ側に接続された９つの抵抗１７６−０〜１７６−８からなるＲ２Ｒ梯子型抵抗回路と、により構成されている。各ＮＰＮトランジスタ１７５−０〜１７５−３のベースは、各抵抗１０４−０〜１０４−３を介して、高圧制御部３６における４ｂｉｔの出力ポートＯＵＴ１２に接続されている。この制御用比較信号生成部１７０では、出力する比較信号Ｓ１７０を、出力ポートＯＵＴ１２の４ｂｉｔ信号によって０〜Ｆｈ（＝０〜１５）まで１６段階の値に制御する構成になっている。

制御用比較信号生成部１７０から出力される比較信号Ｓ１７０は、最大値が、ＤＡＣ１８０から出力される目標電圧値Ｓ１８０の２倍となるように、各抵抗１７２，１７３，１７４−０〜１７４−３，１７６−０〜１７６−９の抵抗値を決定されている。本実施例１では、例えば、抵抗１７２が１０ｋΩ、抵抗１７３が３９ｋΩ、抵抗１７４−０〜１７４−３が７．５ｋΩ、抵抗１７６−０〜１７６−３が３０ｋΩ、及び、抵抗１７６−４〜１７６−８が１５ｋΩに設定されている。

図５は、図４中の高圧制御部３６の構成を示す回路ブロック図である。
この高圧制御部３６の回路は、論理記述言語等により記述され、ＡＳＩＣ化されている。高圧制御部３６の入力ポートＩＮ１４に入力される目標値ＤＡＴＡは、高圧出力の目標電圧値を示す８ｂｉｔ値である。図５では、説明を簡単にするために、１チャンネル分の目標値ＤＡＴＡしか図示されていないが、実際は転写バイアス出力４チャンネル分を各チャンネル毎に、シリアルデータ処理部２３５で処理した後、出力ポートＯＵＴ１３からＤＡＣ１８０へ出力するようになっている。出力ポートＯＵＴ１１からは、矩形パルスからなる制御信号Ｓ３６が、圧電トランス駆動回路１１０へ出力される。

入力ポートＩＮ１５には、８ｂｉｔカウンタ２００が接続されている。８ｂｉｔカウンタ２００は、電圧比較手段１５０の比較結果をクロック周期毎にデジタル値として判定し、カウントするものであり、この出力側に、一時記憶部２０１−１が接続されている。一時記憶部２０１−１は、８ｂｉｔカウンタ２００の値を記憶するものである。８ｂｉｔカウンタ２００は、２値化パルス生成部２２０内における分周手段としての分周器２２３の出力信号の立ち上がりエッジでクリア（ＣＬＲ）され、同時に、そのクリア直前の８ｂｉｔカウンタ２００の値が、一時記憶部２０１−１にセット（ＳＥＴ）されるようになっている。

高圧制御部３６には、フラグ１ｂｉｔ付きの１２ｂｉｔカウンタ２０２が設けられている。１２ｂｉｔカウンタ２０２は、クロック周期でカウントアップするものであり、この出力側に、インバータ２０３、セレクタ２０４、１２ｂｉｔカウンタ２０５、及び一時記憶部２０１−２が接続されている。インバータ２０３は、１２ｂｉｔカウンタ２０２の出力値４ｂｉｔ（＝ｂｉｔ１０〜７）を入力し、この入力値をビット反転してセレクタ２０４へ出力するものである。セレクタ２０４は、１２ｂｉｔカウンタ２０２における出力値４ｂｉｔ（＝ｂｉｔｌ０〜７）及び出力値１ｂｉｔ（＝ｂｉｔ１１）と、インバータ２０３の出力値とを入力し、１２ｂｉｔカウンタ２０２のｂｉｔ１１が０の時は、インバータ２０３の出力値４ｂｉｔを選択して出力ポートＯＵＴ１２へ出力し、１２ｂｉｔカウンタ２０２のｂｉｔ１が１の時は、１２ｂｉｔカウンタ２０２のｂｉｔｌ０〜７を選択して出力ポートＯＵＴ２へ出力するものである。出力ポートＯＵＴ１２から出力された信号は、制御用比較信号生成部１７０へ入力される。

１２ｂｉｔカウンタ２０５は、入力ポートＩＮ１６から入力される電圧比較手段１６０の比較結果を、クロック周期毎にデジタル値として判定してカウントし、このカウント値１２ｂｉｔを一時記憶部２０１−２へ出力し、１２ｂｉｔカウンタ２０２のオーバフラグ１ｂｉｔが立った時点で、そのカウント値がクリア（ＣＬＲ）されるものである。一時記憶部２０１−２は、１２ｂｉｔカウンタ２０５のカウント値１２ｂｉｔを記憶し、１２ｂｉｔカウンタ２０２のオーバフラグ１ｂｉｔが立った時点で、クリア直前の１２ｂｉｔカウンタ２０５のカウント値１２ｂｉｔをセット（ＳＥＴ）するものである。

一時記憶部２０１−１の出力側及び入力ポートＩＮ１２には、比較器２０６が接続され、この比較器２０６の出力側に、第１の演算手段としての演算器２１０−１が接続されている。比較器２０６は、入力ポートＩＮ１２から入力される転写バイアス出力オン信号ＯＮにより動作を開始し、一時記憶部２０１−１の出力値８ｂｉｔと、２値化パルス生成部２２０内の第３の演算手段としての演算器２１０−２の出力値８ｂｉｔと、を比較して比較結果３ｂｉｔを第１の演算手段としての演算器２１０−１へ出力するものである。演算器２１０−１は、比較器２０６の比較結果３ｂｉｔと、８ｂｉｔ乗算器２３３の出力値１６ｂｉｔと、第３の分周比である分周比値を保持する分周比保持手段としての１９ｂｉｔレジスタ２１１の値とに基づき、次の制御ステップでの第３の分周比である分周比値を演算するものである。

演算器２１０−１の演算周期（即ち、制御ステップ時間）は、制御周期値レジスタ２３１に記憶されており、この制御周期値レジスタ２３１の値１２ｂｉｔがセットされたタイマカウンタ２３０が、クロック周期でカウントダウンして０になったら、演算器２１０−１が演算を行う。ここでは一例として、制御周期値レジスタ２３１の値はＤＡＣｈ＝３５００とし、クロック周波数２５ＭＨｚであるから、１４０μｓ周期で演算器２１０−１が演算を行う。

演算器２１０−１には、分周比値１９ｂｉｔの上限である分周比カウンタ上限値を記憶する分周比カウンタ上限値レジスタ２０７と、分周比値１９ｂｉｔの下限である分周比カウンタ下限値を記憶する分周比カウンタ下限値レジスタ２０８と、その分周比カウンタテストモード値１９ｂｉｔを記憶するテストモード値レジスタ２０９とが接続されている。

１９ｂｉｔレジスタ２１１の出力側には、２値化パルス生成部２２０が接続されている。２値化パルス生成部２２０は、１９ｂｉｔレジスタ２１１の出力側に接続された演算器２１０−２と、この演算器２１０−２の出力側に接続されたフラグ１ｂｉｔ付きの１１ｂｉｔ誤差保持レジスタ２２１及び加算器２２２と、この加算器２２２の出力側に接続された８ｂｉｔ分周器２２３と、この分周器２２３の出力側に接続された出力セレクタ２２４とにより、構成されている。

演算器２１０−２は、１９ｂｉｔレジスタ２１１の値に対して、記憶手段としての圧電トランス補正値記憶部２３４に記憶されている符号付き１２ｂｉｔの圧電トランス補正値を加減算し、この加減算値の下位１１ビット（＝ｂｉｔ１０〜０）をフラグ１ｂｉｔ付き誤差保持レジスタ２２１へ出力し、加減算値の上位８ｂｉｔを加算器２２２へ出力するものである。加算器２２２は、演算器２１０−２の上位８ｂｉｔと、誤差保持レジスタ２２１の１ｂｉｔオーバフローフラグとを加算し、この加算結果である第１の分周比としての出力値８ｂｉｔを分周器２２３へ出力するものである。分周器２２３は、加算器２２２の出力値８ｂｉｔに基づいて２５ＭＨｚのクロックＣＬＫを分周し、この分周結果である矩形パルスからなる制御信号を、誤差保持レジスタ２２１及び出力セレクタ２２４へ出力するものである。誤差保持レジスタ２２１は、分周器２２３から出力される矩形パルスの立ち上がりエッジで０にクリアされる。

出力セレクタ２２４は、入力ポートＩＮ１２から入力される転写バイアス出力オン信号ＯＮを選択信号Ｓｅｌｅｃｔとして、入力信号を切り換えて出力するものであり、転写バイアス出力オン信号ＯＮが論理“Ｈ”の時には、分周器２２３で設定された周期で約３０％Ｄｕｔｙ（分周器２２３の出力値の１／２＋１／３２＋１／６４、即ち、１ｂｉｔ右シフトした値＋５ｂｉｔ右シフトした値＋６ｂｉｔ右シフトした値）の矩形パルスからなる制御信号Ｓ３６を出力ポートＯＵＴ１１へ出力し、転写バイアス出力オン信号ＯＮが論理“Ｌ”の時には、グランドＧＮＤレベルの０を出力ポートＯＵＴ１１へ出力する機能を有している。

１９ｂｉｔレジスタ２１１の出力値８ｂｉｔ（＝ｂｉｔ１７〜１０）側には、２つのテーブルレジスタ２３２−２，２３２−３が接続され、更に、そのテーブルレジスタ２３２−２の出力側に、乗算器２３３が接続されると共に、そのテーブルレジスタ２３２−３の出力側に、テーブルレジスタ２３２−１が接続されている。

テーブルレジスタ２３２−２は、１９ｂｉｔレジスタ２１１の出力信号の上位８ｂｉｔ（＝ｂｉｔ１７〜１０）の値を基に、８ｂｉｔ値を乗算器２３３へ出力するものである。テーブルレジスタ２３２−３は、１９ｂｉｔレジスタ２１１の出力値の上位８ｂｉｔ（＝ｂｉｔ１７〜１０）の値を基に、３ｂｉｔ値をテーブルレジスタ２３２−１へ出力するものである。テーブルレジスタ２３２−１は、テーブルレジスタ２３２−３の３ｂｉｔ値と、一時記憶部２０１−２の出力値１２ｂｉｔとに基づき、出力値８ｂｉｔを乗算器２３３へ出力するものである。乗算器２３３は、テーブルレジスタ２３２−１の出力値８ｂｉｔと、テーブルレジスタ２３２−２の出力値８ｂｉｔとを乗算し、乗算結果である出力値１６ｂｉｔを演算器２１０−１へ出力するものである。

又、８ｂｉｔＡＤＣ１８１のデジタル値が入力される入力ポートＩＮ１７には、第２の演算手段としての演算器２１０−３を介して、圧電トランス補正値記憶部２３４が接続されている。演算器２１０−３は、入力ポートＩＮ１３からのテストモード信号ＴＥＳＴを活性化信号Ａｃｔｉｖｅとして入力して動作を開始し、圧電トランス補正値を演算して、この演算結果を圧電トランス補正値記憶部２３４へ出力するものである。圧電トランス補正値記憶部２３４は、演算器２１０−３で演算された圧電トランス補正値を記憶し、この記憶している符号付き１２ｂｉｔを２値化パルス生成部２２０内の演算器２１０−２へ出力し、入力ポートＩＮ１３からのテストモード信号ＴＥＳＴをクリア信号ＣＬＲとして入力すると、記憶値がクリアされる機能を有している。

（実施例１の画像形成装置の全体の動作）
図２及び図３を参照して、本実施例１における画像形成装置全体の概略の動作を説明する。

図２の画像形成装置１において、図３中のホストインタフェース部３１は、図示しない外部機器から、ＰＤＬ等で記述された印刷データを入力する。入力された印刷データは、コマンド／画像処理部３２によってビットマップデータに変換され、ＬＥＤヘッドインタフェース部３３及びプリンタエンジン制御部３４へ出力される。そして、プリンタエンジン制御部３４により、ＬＥＤヘッドインタフェース部３３、モータ制御部３５、及び高圧制御部３６等が制御される。プリンタエンジン制御部３４は、定着器２３に設けられたサーミスタ４６の検出信号に応じて定着器ヒータ４７を制御することにより、定着器２３内の一対の熱定着ローラ２４，２５を所定温度にした後、印字動作を開始する。

モータ制御部３５で制御される給紙モータ４０により、給紙ローラ１８が駆動すると、用紙カセット１７内に積載された用紙１７ａが１枚ずつ取り出され、用紙ガイド１９へ給紙される。給紙された用紙１７ａは、用紙ガイド１９に沿って搬送され、停止状態の一対のレジストローラ２０，２１に突き当てられてスキューが補正される。次に、用紙１７ａの通過が用紙検出センサ２２で検出され、この検出信号がプリンタエンジン制御部３４へ送られ、モータ制御部３５の制御により、画像形成動作に同期したタイミングで搬送モータ４１、転写ベルト駆動モータ４２、定着器駆動モータ４３、及び複数の感光体ドラム駆動モータ４４Ｋ，４４ＹＭＣが駆動を開始する。同時に、ＬＥＤヘッドインタフェース部３３の動作により、複数のＬＥＤヘッド３（＝３Ｋ，３Ｙ，３Ｍ，３Ｃ）が駆動を開始し、高圧制御部３６により制御される帯電バイアス発生部３７及び現像／供給バイアス発生部３８の動作により、複数の現像器２（＝２Ｋ，２Ｙ，２Ｍ，２Ｃ）が駆動を開始し、更に、高圧制御部３６により制御される転写バイアス発生部３９の動作により、複数の転写ローラ１１（＝１１Ｋ，１１Ｙ，１１Ｍ，１１Ｃ）が駆動を開始する。

前記搬送モータ４１の駆動が開始されると、一対のレジストローラ２０，２１によって用紙１７ａが転写ベルト１４上へ搬送される。

各現像器２（＝２Ｋ，２Ｙ，２Ｍ，２Ｃ）は、電子写真プロセスにより、内部の各感光体ドラム９（＝９Ｋ，９Ｙ，９Ｍ，９Ｃ）にトナー像を形成する。この時、前記ビットマップデータに応じて各ＬＥＤヘッド３（＝３Ｋ，３Ｙ，３Ｍ，３Ｃ）が点灯される。各転写ローラ１１（＝１１Ｋ，１１Ｙ，１１Ｍ，１１Ｃ）に印加された転写バイアスにより、各現像器２（＝２Ｋ，２Ｙ，２Ｍ，２Ｃ）で現像された４色のトナー像が、転写ベルト１４上を搬送される用紙１７ａに転写される。４色のトナー像が転写された用紙１７ａは、定着器２３によってその４色のトナー像が加圧及び加熱されて定着された後、一対の排出ローラ２６，２７により、用紙ガイド２８に沿って搬送され、排紙トレー２９へフェースダウンで排出される。

（実施例１の高圧電源装置の概略の動作）
図６−１及び図６−２は、図１中のＤＣ出力電圧Ｓ１３０［Ｖ］、ＡＤＣ１８１の入力電圧［Ｖ」であるＤＣ変換電圧Ｓ１４０、ＡＤＣ１８１の出力値（８ｂｉｔ）、及び目標値ＤＡＴＡ（８ｂｉｔ）の関係を示す図である。

図７（ａ）、（ｂ）は、図１中の制御信号Ｓ３６及び駆動信号Ｓ１１０を示す波形図である。

図６−１、図６−２及び図７（ａ）、（ｂ）を参照しつつ、図１の高圧電源装置１００の概略の動作を説明する。

なお、本実施例１における転写バイアスは、画像形成装置１の４色、即ち高電圧出力４チャンネルそれぞれ独立に制御するが、各制御の構成及び動作が同一であるので、以下、１チャンネルについてのみ動作を説明する。

プリンタエンジン制御部３４は、図３中の用紙検出センサ２２による用紙検出信号を基準として、所定のタイミングで、４色（Ｋ，Ｙ，Ｍ，Ｃ）の転写バイアスを順次オン、即ち出力ポートＯＵＴ２から出力する転写バイアス出力オン信号ＯＮを“Ｈ”にする。転写バイアスオフのタイミングは、用紙検出センサ２２による用紙検出信号を基準として、用紙１７ａが各色の転写ローラ１１（＝１１Ｋ，１１Ｙ，１１Ｍ，１１Ｃ）上を通り抜けたタイミングとする。転写バイアス印加に当たっては、プリンタエンジン制御部３４の出力ポートＯＵＴ３から高圧制御部３６の入力ポートＩＮ１１へ“Ｌ”のリセット信号ＲＥＳＥＴを出力し、高圧制御部３６内の諸々の設定を初期化する。

次にプリンタエンジン制御部３４は、出力ポートＯＵＴ４から、高圧のＤＣ出力電圧Ｓ１３０に対する８ｂｉｔ目標値ＤＡＴＡを高圧制御部３６の入力ポートＩＮ１４へ出力する。８ｂｉｔ目標値ＤＡＴＡとＤＣ出力電圧Ｓ１３０との関係は、図６−１及び図６−２に示されているように、設定範囲１０００〜７０００ＶのＤＣ出力電圧Ｓ１３０に対して８ｂｉｔ目標値ＤＡＴＡが１９ｈ（＝１２）〜Ｂ２ｈとなる。プリンタエンジン制御部３４は、出力ポートＯＵＴ４から目標値ＤＡＴＡを出力した後、転写バイアスを印加するタイミングで、出力ポートＯＵＴ２から出力する転写バイアス出力オン信号ＯＮを“Ｌ”から“Ｈ”にする。

高圧制御部３６は、入力ポートＩＮ１２から入力される転写バイアス出力オン信号ＯＮが“Ｈ”になると、直ちに、出力ポートＯＵＴ１１から制御信号Ｓ３６を圧電トランス駆動回路１１０へ出力する。圧電トランス駆動回路１１０は、ＤＣ電源１０１から供給されるＤＣ２４Ｖをスイッチングし、正弦半波電圧の駆動信号Ｓ１１０を圧電トランス１２０の１次側入力端子に印加する。目標電圧出力時の制御信号Ｓ３６と駆動信号Ｓ１１０の波形が図７（ａ）、（ｂ）に示されている。

圧電トランス１２０は、１次側入力端子に制御信号Ｓ３６が入力されると、振動して駆動周波数に応じて昇圧した高圧のＡＣ出力電圧Ｓ１２０を、２次側出力端子から整流回路１３０へ出力する。整流回路１３０は、入力された高圧のＡＣ出力電圧Ｓ１２０を整流して、正極性の高圧のＤＣ出力電圧Ｓ１３０を出力し、出力負荷１９０及び出力電圧変換手段１４０へ供給する。出力電圧変換手段１４０は、高圧のＤＣ出力電圧Ｓ１３０を０〜３．３Ｖの範囲のＤＣ変換電圧Ｓ１４０に変換し、第１、第２の電圧比較手段１５０，１６０及びＡＤＣ１８１へ出力する。

ＡＤＣ１８１は、０〜３．３ＶのＤＣ変換電圧Ｓ１４０を８ｂｉｔデジタル値に変換して、高圧制御部３６の入力ポートＩＮ１７に入力する。この高圧制御部３６の出力ポートＯＵＴ１３から、８ｂｉｔデジタル値がＤＡＣ１８０へ出力される。ＤＡＣ１８０は、入力された８ｂｉｔデジタル値をアナログ電圧０〜３．３Ｖの目標電圧値Ｓ１８０に変換し、第１の電圧比較手段１５０及び制御用比較信号生成部１７０へ出力する。８ｂｉｔの目標値ＤＡＴＡと、ＡＤＣ１８１の入力電圧と、ＤＡＣ１８０の出力値である目標電圧値Ｓ１８０との関係が、図６−１及び図６−２に示されている。

制御用比較信号生成部１７０は、高圧制御部３６の出力ポートＯＵＴ１２から出力される信号に基づき、入力された目標電圧値Ｓ１８０から比較信号Ｓ１７０を生成し、第２の比較手段１６０に与える。第１の電圧比較手段１５０は、出力電圧変換手段１４０から与えられるＤＣ変換電圧Ｓ１４０と、ＤＡＣ１８０から与えられる目標電圧値Ｓ１８０とを比較し、この比較結果を高圧制御部３６の入力ポートＩＮ１５に入力する。更に、第２の電圧比較手段１６０は、出力電圧変換手段１４０から与えられるＤＣ変換電圧Ｓ１４０と、制御用比較信号生成部１７０から与えられる比較信号Ｓ１７０とを比較し、この比較結果を高圧制御部３６の入力ポートＩＮ１６に入力する。これにより、高圧制御部３６は、出力ポートＯＵＴ１１から出力する制御信号Ｓ３６の周波数を変化させ、ＤＣ出力電圧Ｓ１３０を目標値に追従させる。

（実施例１の高圧電源装置の詳細な動作）
図８（ａ）、（ｂ）は、図４中のＤＡＣ１８０から出力される目標電圧値Ｓ１８０と、出力電圧変換手段１４０から出力されるＤＣ変換電圧Ｓ１４０、及び電圧比較手段１５０から出力される比較結果との関係、更に、制御用比較信号生成部１７０から出力される比較信号Ｓ１７０と、ＤＣ変換電圧Ｓ１４０、及び電圧比較手段１６０から出力される比較結果との関係を示す波形図である。なお、実際の比較信号Ｓ１７０は、図４中の抵抗１７７及びコンデンサ１７８で構成されるフィルタを介しても若干、階段状になるが、図８（ｂ）においては簡単化のため、直線状に比較信号Ｓ１７０が上下するものとしている。

図６−１、図６−２、図７（ａ）、（ｂ）及び図８（ａ）、（ｂ）を参照しつつ、図４の高圧電源装置１００の動作を詳細に説明する。

発振回路１０２で生成された２５ＭＨｚのクロックＣＬＫが、高圧制御部３６のクロック入力ポートＣＬＫＩＮに入力される。高圧制御部３６は、プリンタエンジン制御部３４から入力ポートＩＮ１１に入力されるリセット信号ＲＥＳＥＴが“Ｈ”から“Ｌ”になった時、内部回路の諸々の設定を初期化する。高圧制御部３６は、プリンタエンジン制御部３４から入力ポートＩＮ１２に入力される転写バイアス出力オン信号ＯＮが“Ｌ”から“Ｈ”になると、図７（ａ）に示されるような、圧電トランス駆動周波数初期値の矩形パルスからなる制御信号Ｓ３６（オンＤｕｔｙ３０％）を、出力ポートＯＵＴ１１から出力する。ここでは一例として、圧電トランス駆動周波数初期値は１２５ｋＨｚとするが、これは任意に設定することが可能である。

制御信号Ｓ３６は、圧電トランス駆動回路１１０内の抵抗１１１を介してＦＥＴ１１３のゲートに印加され、このＦＥＴ１１３がオン／オフ動作する。ＦＥＴ１１３のオン／オフ動作により、オートトランス１１４、コンデンサ１１５及び圧電トランス１２０により構成されるＬＣ共振回路が駆動され、図７（ｂ）で示されるような、波高値１００Ｖ程度の正弦半波電圧の駆動信号Ｓ１１０が、圧電トランス１２０の１次側入力端子１２１に印加されて、この圧電トランス１２０が振動する。これにより、圧電トランス１２０の２次側出力端子１２２から、高圧のＡＣ出力電圧Ｓ１２０が出力される。

高圧のＡＣ出力電圧Ｓ１２０は、整流回路１３０内の整流ダイオード１３１，１３２及びコンデンサ１３２により整流されて、正極性バイアスである高圧のＤＣ出力電圧Ｓ１３０が出力される。出力された高圧のＤＣ出力電圧Ｓ１３０は、出力負荷１９０内の抵抗１９１を介して転写負荷１９２に供給される。図２において、転写負荷１９２に相当する複数の転写ローラ１１（＝１１，１１Ｙ，１１Ｍ，１１Ｃ）は、転写ベルト１４、転写ベルト駆動ローラ１２、及び転写ベルト従動ローラ１３と一体の構造になっており、転写ベルト１４が画像形成装置１にセットされていない状態においては、抵抗１９１の先で負荷開放状態となるが、これでは印刷が行えないので、画像形成装置１は、図示しないオペレーションパネルにエラーを表示する。

整流回路１３０の出力側に接続された出力電圧変換手段１４０は、例えば、１００ＭΩの抵抗１４１と３３ｋΩの抵抗１４２とにより、高圧のＤＣ出力電圧Ｓ１３０を約３０００分の１に分圧して、ＤＣ変換電圧Ｓ１４０を出力し、第１、第２の電圧比較手段１５０，１６０へ供給する共に、オペアンプ１４５のボルテージフォロアを介してＡＤＣ１８１へ供給する。高圧のＤＣ出力電圧Ｓ１３０とＤＣ変換電圧Ｓ１４０との関係が、図６−１及び図６−２に示されている。

プリンタエンジン制御部３４は、出力ポートＯＵＴ４から出力する目標値ＤＡＴＡの８ｂｉｔを、ＤＣ出力電圧Ｓ１３０の目標電圧に対応した値に設定する。図６−１及び図６−２に示すように、例えば、目標値ＤＡＴＡの８ｂｉｔは１９ｈ〜Ｂ２ｈであり、ＤＣ出力電圧Ｓ１３０における目標電圧の設定範囲は１０００〜７０００Ｖである。高圧制御部３６は、入力ポートＩＮ１２から入力される転写バイアス出力オン信号ＯＮが“Ｈ”となった時点で、制御信号Ｓ３６を出力ポートＯＵＴ１１から圧電トランス駆動回路１１０へ出力する。制御信号Ｓ３６の周波数は、高い周波数から徐々に低い周波数にシフトして行く。

高圧制御部３６は、プリンタエンジン制御部３４から出力された目標値ＤＡＴＡの８ｂｉｔを入力ポートＩＮ１４にて入力すると、その目標値ＤＡＴＡの８ｂｉｔをそのまま出力ポートＯＵＴ１３から出力する。出力された目標値ＤＡＴＡの８ｂｉｔは、ＤＡＣ１８０にてアナログの目標電圧値Ｓ１８０に変換され、電圧比較手段１５０内のコンパレータ１５１の＋入力端子と、制御用比較信号生成部１７０内のオペアンプ１７１の＋入力端子とに出力される。電圧比較手段１５０内のコンパレータ１５１は、＋入力端子に入力された目標電圧値Ｓ１８０と、−入力端子に入力されたＤＣ変換電圧Ｓ１４０とを比較し、（目標電圧値Ｓ１８０≧ＤＣ変換電圧Ｓ１４０）の時には、抵抗１５２を介してＤＣ電源１０３の３．３Ｖでプルアップされた出力端子を“Ｈ”にし、（目標電圧値Ｓ１８０＜ＤＣ変換電圧Ｓ１４０）の時には、そのプルアップされた出力端子を“Ｌ”にする。このコンパレータ１５１の出力端子の“Ｈ”又は“Ｌ”は、高圧制御部３６の入力ポートＩＮ１５に入力される。

高圧制御部３６の出力ポートＯＵＴ１２から出力される４ｂｉｔ信号（＝ｂｉｔ０〜３）は、抵抗１０４−０〜１０４−３を介して、制御用比較信号生成部１７０内における複数の抵抗１７６−０〜１７６−８で構成されるＲ２Ｒ梯子型抵抗回路の各段に入力され、０〜Ｆｈ（＝０〜１５）の１６段階に制御される。複数の抵抗１７６−０〜１７６−８の各抵抗値は、前述したように、制御用比較信号生成部１７０から出力される比較信号Ｓ１７０の最大値が、ＤＡＣ１８０から出力される目標電圧値Ｓ１８０の２倍になるように設定されている。出力ポートＯＵＴ１２から出力される４ｂｉｔ信号（＝ｂｉｔ０〜３）は、００００，０００１，・・・，１１１０，１１１１，１１１１，１１１０，・・・，０００１，００００，００００，０００１，・・・というふうに増減を繰り返す。この制御用比較信号生成部１７０から出力される比較信号Ｓ１７０は、抵抗１７７及びコンデンサ１７８からなるノイズ除去フィルタを介して、電圧比較手段１６０内のコンパレータ１６１の＋入力端子に入力される。

電圧比較手段１６０内のコンパレータ１６１は、＋入力端子に入力された比較信号Ｓ１７０と、−入力端子に入力されたＤＣ変換電圧Ｓ１４０とを比較し、（比較信号Ｓ１７０≧ＤＣ変換電圧Ｓ１４０）の時には、抵抗１６２を介してＤＣ電源１０３の３．３Ｖでプルアップされた出力端子を“Ｈ”にし、（比較信号Ｓ１７０＜ＤＣ変換電圧Ｓ１４０）の時には、そのプルアップされた出力端子を“Ｌ”にする。このコンパレータ１６１の出力端子の“Ｈ”又は“Ｌ”は、高圧制御部３６の入力ポートＩＮ１６に入力される。
すると、高圧制御部３６の動作により、図８に示すように、目標電圧値Ｓ１８０に一致するようにＤＣ変換電圧Ｓ１４０が変化する。

（実施例１の高圧制御部の動作）
図９は、異なる製品単位（ロット）の複数の圧電トランス１２０（例えば、ロット（１）の圧電トランス１２０−１、ロット（２）の圧電トランス１２０−２、及びロット（３）の圧電トランス１２０−３）における入出力（周波数−電圧）特性及びロット（１），（２），（３）間のばらつきを示す特性図である。この図９中の各ｆｒ（＝ｆｒ１，ｆｒ２，ｆｒ３）は、各ロット（１），（２），（３）毎の圧電トランス１２０（＝１２０−１，１２０−２，１２０−３）の共振周波数である。

図１０は、図５中のテーブルレジスタ２３２−１の入出力値を示す図である。この図１０では、テーブルレジスタ２３２−１に入力される一時記憶部２０１−２の出力値１２ｂｉｔ、及びテーブルレジスタ２３２−３の出力値３ｂｉｔと、テーブルレジスタ２３２−１を構成する８個のテーブルＴＢ１〜ＴＢ８から出力される出力値と、の対応関係が示されている。

図１１−１及び図１１−２は、図５中のテーブルレジスタ２３２−２の入出力値を示す図である。この図１１−１及び図１１−２では、テーブルレジスタ２３２−２の入力値８ｂｉｔと出力値８ｂｉｔとの対応関係が示されている。

図９〜図１１−１、図１１−２等を参照して図５の高圧制御部３６の動作を説明する。
図５の高圧制御部３６は、図４中の発振回路１０２から出力される２５ＭＨｚのクロックＣＬＫに同期して動作する。入力ポートＩＮ１２から入力される転写バイアス出力オン信号ＯＮが“Ｌ”から“Ｈ”になると、比較器２０６が動作すると共に、その転写バイアス出力オン信号ＯＮを選択信号Ｓｅｌｅｃｔとして出力セレクタ２２４が分周器２２３側に切り換えられ、その出力セレクタ２２４から矩形パルスからなる制御信号Ｓ３６が出力される。制御信号Ｓ３６の周波数ｆは、初めは、分周比カウンタ下限値レジスタ２０８にて予め設定される初期値の周波数（例えば、１２５ｋＨｚ）である。

図９に示すように、各ロット（１），（２），（３）の圧電トランス１２０（＝１２０−１，１２０−２，１２０−３）は、初期値の周波数１２５ｋＨｚより周波数が低くなると、高圧のＡＣ出力電圧Ｓ１２０が上昇する特牲を持つ。各ロット（１），（２），（３）の圧電トランス１２０（＝１２０−１，１２０−２，１２０−３）は、各共振周波数ｆｒ（＝ｆｒ１，ｆｒ２，ｆｒ３）よりも低い周波数ｆでは、不安定領域となって制御不能である。従って、高圧出力の開始以降、制御信号Ｓ３６の周波数を下げる方向に制御するが、周波数の下限値（即ち、分周比の上限値）を、分周比カウンタ上限値レジスタ２０７にて設定した分周比の上限値に制限する。

以下、動作を詳細に説明する。
高圧制御部３６は、プリンタエンジン制御部３４から出力される“Ｌ”のリセット信号ＲＥＳＥＴを入力ポートＩＮ１１から入力する。演算器２１０−１は、先ず、圧電トランス１２０における分周比カウンタ下限値レジスタ２０８に設定された下限値１９ｂｉｔを、１９ｂｉｔレジスタ２１１にセットする。１９ｂｉｔレジスタ２１１は、整数部の上位８ｂｉｔ、小数部の下位１１ｂｉｔで構成され、制御信号Ｓ３６の周波数の初期値を１２５ｋＨｚとする場合、前記分周比カウンタ下限値レジスタ２０８の設定値は６４０００ｈとなる。

ここで、高圧制御部３６に入力されるクロックＣＬＫの周波数が２５ＭＨｚなので、６４０００ｈが設定された場合の制御信号Ｓ３６の周波数は、
１／（（１／２５Ｍ）×６４０００ｈ／２^１１）＝１２５ｋＨｚ
として計算される。誤差保持レジスタ２２１は、１１ｂｉｔ全て０にクリアされる。高電圧出力前においては、入力ポートＩＮ１２から入力される転写バイアス出力オン信号ＯＮが“Ｌ”となっている。そのため、出力セレクタ２２４は、“Ｌ”の選択信号Ｓｅｌｅｃｔを入力されることにより、常にグランドＧＮＤ電位の“Ｌ”を出力しているので、圧電トランス１２０が駆動されない。演算器２１０−１は、比較器２０６の出力値３ｂｉｔによって、以下の演算を行う。
比較器２０６出力値：１１０ｂ→演算器２１０−１設定値
＝演算器２１０−１設定値−乗算器２３３出力値
比較器２０６出力値：１１１ｂ→演算器２１０−１設定値
＝演算器２１０−１設定値−１
比較器２０６出力値：０００ｂ→演算器２１０−１設定値
＝演算器２１０−１設定値
比較器２０６出力値：００１ｂ→演算器２１０−１設定値
＝演算器２１０−１設定値＋１
比較器２０６出力値：０１０ｂ→演算器２１０−１設定値
＝演算器２１０−１設定値＋乗算器２３３出力値

比較器２０６には、転写バイアス出力オン信号ＯＮも入力され、その転写バイアス出力オン信号ＯＮが“Ｌ”の場合は、比較器２０６が常に出力値１１１ｂを出力する。演算器２１０−１は、比較器２０６の出力値が１１１ｂであるので、１９ｂｉｔレジスタ２１１の値から１を減算するが、減算結果は初期設定値（下限値）未満となる。演算器２１０−１は、減算結果１９ｂｉｔと、分周比カウンタ下限値レジスタ２０８の設定値１９ｂｉｔとを比較し、前記下限値未満であれば、１９ｂｉｔレジスタ２１１の値を前記下限値とする。これにより結果的に、転写バイアス出力オン信号ＯＮが“Ｌ”の間、１９ｂｉｔレジスタ２１１の値は、分周比カウンタ下限値レジスタ２０８の設定値のまま保持される。

演算器２１０−１の演算周期は、制御周期値レジスタ２３１に設定される値とし、この制御周期値レジスタ２３１の値を、タイマカウンタ２３０がクロック周期でカウントダウンして行き、０となったところでタイマカウンタ２３０を制御周期値レジスタ２３１の値にリセットし、同時に演算を実行する。制御周期値レジスタ２３１に設定される１２ｂｉｔ値は、ここでは一例としてＤＡＣｈとする（即ち、クロック周波数２５ＭＨｚで１４０μｓ周期となる。

１９ｂｉｔレジスタ２１１の出力側に接続された２値化パルス生成部２２０は、以下のように動作する。

演算器２１０−２では、１９ｂｉｔレジスタ２１１の１９ｂｉｔ値と、圧電トランス補正値記憶部２３４に記憶されている符号付き１２ｂｉｔの圧電トランス補正値と、を加減算する。演算器２１０−２は、分周比値の整数部を表す上位８ｂｉｔを加算器２２２へ出力し、小数部を表す下位１１ｂｉｔを誤差保持レジスタ２２１へ出力する。誤差保持レジスタ２２１では、分周器２２３の出力パルス周期で、演算器２１０−２の下位１１ｂｉｔ値を加算し、更新する。誤差保持レジスタ２２１の１１ｂｉｔ値がオーバフローしたら、オーバフローフラグ１ｂｉｔを、加算器２２２にて演算器２１０−２出力上位８ｂｉｔ値に加算する。それ以外の時は、加算器２２２にて０を加算する。このようにして分周器２２３には、演算器２１０−２の出力上位８ｂｉｔ値、例えばこれをＮとすると、値Ｎと値Ｎ＋１が入力される。従って、分周器２２３では、分周比出力パルス２０４８（即ち、２０４８＝２^１１、分周比小数部ｂｉｔ数による）パルス周期で、Ｎ分周をＭ回、Ｎ＋１分周を（２０４８−Ｍ）回、出力することになり、次式（１）のように制御される。
｛Ｎ×Ｍ＋（Ｎ＋１）×（２０４８−Ｍ）｝／２０４８
＝１９ｂｉｔレジスタ上位８ｂｉｔ値＋（下位１１ｂｉｔ値／２０４８） （１）

１９ｂｉｔレジスタ２１１の値が変化しなければ、式（１）の通りであるが、変化する場合には、それに追随して２０４８パルス周期未満にて値が変化して行く。それでも単位時間当たりの式（１）における左辺と右辺の平均値は、ほぼ等しくなる。

次に、プリンタエンジン制御部３４により、出力目標となるＤＣ出力電圧Ｓ１３０に相当する８ｂｉｔの目標値ＤＡＴＡが設定され、高圧制御部３６の入力ポートＩＮ１４に入力される。目標となるＤＣ出力電圧Ｓ１３０と、８ｂｉｔの目標値ＤＡＴＡの対応関係が図６−１及び図６−２に示されている。本実施例１の画像形成装置１において、転写負荷１９２に出力する転写バイアスは、記録媒体である用紙１７ａの厚さや温湿度、出力チャンネルの違い等によって可変させるものであるが、例えば、目標となるＤＣ出力電圧５０００Ｖの場合は、対応する８ｂｉｔの目標値ＤＡＴＡは７Ｆｈとなる。

転写バイアス出力オン信号ＯＮである選択信号Ｓｅｌｅｃｔの“Ｈ”が、出力セレクタ２２４に入力されると、この出力セレクタ２２４から直ちに、パルス周波数初期値１２５ｋＨｚの制御信号Ｓ３６が圧電トランス駆動回路１１０へ出力される。又、転写バイアス出力オン信号ＯＮが“Ｌ”から“Ｈ”になることにより、比較器２０６には、一時記憶部２０１−１の出力値８ｂｉｔと、演算器２１０−２の出力値の上位８ｂｉｔ（＝ｂｉｔ１８〜１１）とが入力され、この比較器２０６が図１２のように動作する。

図１２は、図５中の比較器２０６の動作を示すフローチャートである。
以下、説明の簡単化のために、比較器２０６の動作を図１２のフローチャートを用いて説明するが、実際の回路では、ハードウェアにて実現される。なお、図１２のフローチャートにおいて、一時記憶部２０１−１の出力値８ｂｉｔが符号Ａで示され、演算器２１０−２の出力値上位８ｂｉｔが符号Ｂで示されている。

比較器２０６は、ステップＳＴ１において、動作を開始すると、ステップＳＴ２において、転写デバイス出力オン信号ＯＮが“Ｈ”であるか否かを判定し、“Ｈ”の場合には（Ｙ）、ステップＳＴ３へ進み、“Ｌ”の場合には（Ｎ）、ステップＳＴ１１へ進む。ステップＳＴ３において、テストモード信号ＴＥＳＴが“Ｈ”であるか否かを判定し、“Ｈ”の場合には（Ｙ）、ステップＳＴ１０へ進み、“Ｌ”の場合には（Ｎ）、ステップＳＴ４へ進む。

ステップＳＴ４において、一時記憶部２０１−１の出力値８ｂｉｔ（Ａ）と、演算器２１０−２の出力値上位８ｂｉｔ（Ｂ）と、が等しいか否かを判定し（Ａ＝Ｂ）、等しい場合には（Ｙ）、ステップＳＴ８へ進み、等しくない場合には（Ｎ）、ステップＳＴ５へ進む。ステップＳＴ５において、一時記憶部２０１−１の出力値８ｂｉｔ（Ａ）が、演算器２１０−２の出力値上位８ｂｉｔに０．４を掛けた値（Ｂ×０．４）よりも大きいか否かを判定し（Ａ＞Ｂ×０．４）、大きい場合には（Ｙ）、ステップＳＴ９へ進み、大きくない場合には（Ｎ）、ステップＳＴ６へ進む。ステップＳＴ５における前記「Ｂ×０．４」の計算では、演算器２１０−２の出力値上位８ｂｉｔを２ｂｉｔ右シフトした値と、同３ｂｉｔ右シフトした値と、同５ｂｉｔ右シフトした値とを加算して求める。

ステップＳＴ６において、一時記憶部２０１−１の出力値８ｂｉｔ（Ａ）が、演算器２１０−２の出力値上位８ｂｉｔに０．６を掛けた値（Ｂ×０．６）よりも大きいか否かを判定し（Ａ＞Ｂ×０．６）、大きい場合には（Ｙ）、ステップＳＴ１０へ進み、大きくない場合には（Ｎ）、ステップＳＴ７へ進む。ステップＳＴ６における前記「Ｂ×０．６」の計算では、演算器２１０−２の出力値上位８ｂｉｔを１ｂｉｔ右シフトした値と、同４ｂｉｔ右シフトした値と、同７ｂｉｔ右シフトした値とを加算して求める。

ステップＳＴ７において、一時記憶部２０１−１の出力値８ｂｉｔ（Ａ）が、０よりも大きいか否かを判定し（Ａ＞０）、大きい場合には（Ｙ）、ステップＳＴ１１へ進み、大きくない場合には（Ｎ）、ステップＳＴ１２へ進む。

そして、比較器２０６は、ステップＳＴ８において、３ｂｉｔ値０１０ｂを出力し、ステップＳＴ９において、３ｂｉｔ値００１ｂを出力し、ステップＳＴ１０において、３ｂｉｔ値０００ｂを出力し、ステップＳＴ１１において、３ｂｉｔ値１１１ｂを出力し、又、ステップＳＴ１２において、３ｂｉｔ値１１０ｂを出力する。これらの比較器２０６の出力値３ｂｉｔは、演算器２１０−１へ入力され、ステップＳＴ１３において、比較器２０６の動作が終了する。

電圧比較手段１５０の比較結果は、図５中の入力ポートＩＮ１５を介して８ｂｉｔカウンタ２００に入力される。８ｂｉｔカウンタ２００では、入力値が“Ｈ”又は“Ｌ”のデジタル値であるので、クロックＣＬＫの周期毎に、“Ｈ”をカウントする。８ｂｉｔカウンタ２００のカウント値は、分周器２２３の立ち上がりエッジ（即ち、制御信号Ｓ３６の立ち上がりエッジ）であるクリア信号ＣＬＲにより０にクリアされ、同時に、そのクリア前のカウント値が一時記憶部２０１−１に記憶される。一時記憶部２０１−１の値は、比較器２０６に入力される。

電圧比較手段１６０の比較結果は、図５中の入力ポートＩＮ１６を介して１２ｂｉｔカウンタ２０５に入力される。１２ｂｉｔカウンタ２０５では、入力値が“Ｈ”又は“Ｌ”のデジタル値であるので、クロックＣＬＫの周期毎に“Ｈ”をカウントする。１２ｂｉｔカウンタ２０５のカウント値は、フラグ１ｂｉｔ付き１２ｂｉｔカウンタ２０２のオーバフロー時におけるクリア信号ＣＬＲにより０にクリアされ、同時に、そのクリア前のカウント値が一時記憶部２０１−２に記憶される。一時記憶部２０１−２の値は、テーブルレジスタ２３２−１に入力される。

フラグ１ｂｉｔ付き１２ｂｉｔカウンタ２０２は、クロックＣＬＫの周期でカウントアップするカウンタであり、カウント値の最上位の１ｂｉｔ（＝ｂｉｔ１１）をセレクタ２０４へ出力し、更に、カウント値の４ｂｉｔ（＝ｂｉｔ１０〜７）をセレクタ２０４及びビット反転用インバータ２０３へ出力する。インバータ２０３の出力値４ｂｉｔは、セレクタ２０４に入力される。

セレクタ２０４は、入力されるフラグ１ｂｉｔ付き１２ｂｉｔカウンタ２０２のカウント値の最上位１ｂｉｔが０の時に、インバータ２０３の出力値４ｂｉｔを出力ポートＯＵＴ１２へ出力し、その最上位１ｂｉｔが１の時に、１２ｂｉｔカウンタ２０２のカウント値４ｂｉｔ（＝ｂｉｔ１０〜７）を出力ポートＯＵＴ１２へ出力する。結果、セレクタ２０４の出力値は、周期１６３．８４μｓ（＝クロックＣＬＫの２５ＭＨｚを１２ｂｉｔで分周した値）で、１０２．４μｓ毎に００００，０００１，・・・，１１１０，１１１１，１１１１，１１１０，・・・，０００１，００００，００００，０００１，・・・と増減を繰り返し、セレクタ２０４の出力値４ｂｉｔが、出力ポートＯＵＴ１２から制御用比較信号生成部１７０へ出力されることで、この制御用比較信号生成部１７０から出力される比較信号Ｓ１７０が、図８（ｂ）に示すような三角波状の信号となる。ここで、前述したように、比較信号Ｓ１７０は、ＤＡＣ１８０から出力される目標電圧値Ｓ１８０の約２倍の波高値を持つものであるので、出力電圧変換手段１４０から出力されるＤＣ変換電圧Ｓ１４０が目標電圧値Ｓ１８０に近い時には、カウント周期における入力が“Ｈ”のデューティ（即ち、入力ポートＩＮ１６から入力される電圧比較手段１６０の比較結果における“Ｈ”のＤｕｔｙ）が、約５０％程度となる。

テーブルレジスタ２３２−２には、１９ｂｉｔレジスタ２１１の出力値８ｂｉｔ（＝ｂｉｔ１７〜１０）が入力される。このテーブルレジスタ２３２−２における入出力値の対応関係が図１１−１及び図１１−２に示されている。同様に、テーブルレジスタ２３２−３にも、１９ｂｉｔレジスタ２１１の出力値８ｂｉｔ（＝ｂｉｔ１７〜１０）が入力され、このテーブルレジスタ２３２−３が図１３のように動作する。

図１３は、図５中のテーブルレジスタ２３２−３の動作を示すフローチャートである。
以下、説明の簡単化のために、テーブルレジスタ２３２−３の動作を図１３のフローチャートを用いて説明するが、実際の回路では、ハードウェアにて実現される。

テーブルレジスタ２３２−３は、ステップＳＴ２１において、動作を開始すると、ステップＳＴ２２において、１９ｂｉｔレジスタ２１１から入力される入力値８ｂｉｔ（＝ｂｉｔ１７〜１０）が値ＡＦｈより小さいか否かを判定し（入力値８ｂｉｔ＜ＡＦｈ）、小さい場合には（Ｙ）、ステップＳＴ２９へ進み、小さくない場合には（Ｎ）、ステープＳＴ２３へ進む。ステップＳＴ２３において、入力値８ｂｉｔが値Ｂ３ｈより小さいか否かを判定し（入力値８ｂｉｔ＜Ｂ３ｈ）、小さい場合には（Ｙ）、ステップＳＴ３０へ進み、小さくない場合には（Ｎ）、ステップＳＴ２４へ進む。

ステップＳＴ２４において、入力値８ｂｉｔが値Ｂ７ｈより小さいか否かを判定し（入力値８ｂｉｔ＜Ｂ７ｈ）、小さい場合には（Ｙ）、ステップＳＴ３１へ進み、小さくない場合には（Ｎ）、ステップＳＴ２５へ進む。ステップＳＴ２５において、入力値８ｂｉｔが値ＢＢｈより小さいか否かを判定し（入力値８ｂｉｔ＜ＢＢｈ）、小さい場合には（Ｙ）、ステップＳＴ３２へ進み、小さくない場合には（Ｎ）、ステップＳＴ２６へ進む。ステップＳＴ２６において、入力値８ｂｉｔが値ＢＦｈより小さいか否かを判定し（入力値８ｂｉｔ＜ＢＦｈ）、小さい場合には（Ｙ）、ステップＳＴ３３へ進み、小さくない場合には（Ｎ）、ステップＳＴ２７へ進む。ステップＳＴ２７において、入力値８ｂｉｔが値Ｃ２ｈより小さいか否かを判定し（入力値８ｂｉｔ＜Ｃ２ｈ）、小さい場合には（Ｙ）、ステップＳＴ３４へ進み、小さくない場合には（Ｎ）、ステップＳＴ２８へ進む。ステップＳＴ２８において、入力値８ｂｉｔが値Ｃ４ｈより小さいか否かを判定し（入力値８ｂｉｔ＜Ｃ４ｈ）、小さい場合には（Ｙ）、ステップＳＴ３５へ進み、小さくない場合には（Ｎ）、ステップＳＴ３６へ進む。

そして、テーブルレジスタ２３２−３は、ステップＳＴ２９において、３ｂｉｔ値０００ｂを出力し、ステップＳＴ３０において、３ｂｉｔ値００１ｂを出力し、ステップＳＴ３１において、３ｂｉｔ値０１０ｂを出力し、ステップＳＴ３２において、３ｂｉｔ値０１１ｂを出力し、ステップＳＴ３３において、３ｂｉｔ値１００ｂを出力し、ステップＳＴ３４において、３ｂｉｔ値１０１ｂを出力し、ステップＳＴ３５において、３ｂｉｔ値１１０ｂを出力し、又、ステップＳＴ３６において、３ｂｉｔ値１１１ｂを出力する。これらのテーブルレジスタ２３２−３の出力値３ｂｉｔは、テーブルレジスタ２３２−１へ入力され、ステップＳＴ３７において、テーブルレジスタ２３２−３の動作が終了する。

テーブルレジスタ２３２−１には、一時記憶部２０１−２の出力値１２ｂｉｔと、テーブルレジスタ２３２−３の出力値３ｂｉｔとが入力される。テーブルレジスタ２３２−１は、一時記憶部２０１−２の値に対して３２段階、更に、テーブルレジスタ２３２−３の出力値に対して８個のテーブルＴＢ１〜ＴＢ８で構成され、この入出力値の対応関係が図１０に示されている。

例えば、１９ｂｉｔレジスタ２１１の出力値８ｂｉｔ（＝ｂｉｔ１７〜１０）がＢ０ｈで、一時記憶部２０１−２の出力値が５００ｈである時、テーブルレジスタ２３２−３の出力値は００１ｂ、そしてテーブルレジスタ２３２−１の出力値８ｂｉｔは４１ｈとなる。テーブルレジスタ２３２−１の出力値８ｂｉｔと、テーブルレジスタ２３２−２の出力値８ｂｉｔとは、乗算器２３３で乗算され、この乗算結果の１６ｂｉｔが演算器２１０−１に入力される。

ここで、前述したように、図１中の出力電圧変換手段１４０から出力されるＤＣ変換電圧Ｓ１４０が、目標電圧値Ｓ１８０に近い時、図８（ｂ）に示すように、電圧比較手段１６０における比較結果の１周期（即ち、１ｂｉｔ付き１２ｂｉｔカウンタ２０２のカウント周期）当たりのカウントＤｕｔｙは、約５０％となる。そのため、図１０に示すように、一時記憶部２０１−２の出力値１２ｂｉｔが８００ｈ（即ち、Ｄｕｔｙ５０％）に近くなるに従い、テーブルレジスタ２３２−１の出力値が小さくなるようにテーブル値が設定されている。

又、図９に示す圧電トランス１２０の周波数−電圧特性から、制御信号Ｓ３６の周波数の低い領域（即ち、分周比値の大きい領域）では、周波数変動による出力電圧Ｓ１２０の変動が大きいことが分かる。そのため、テーブルレジスタ２３２−２の出力値は、入力される１９ｂｉｔレジスタ２１１の値が大きくなれば小さくなるように、そのテーブルレジスタ２３２−２のテーブル値が設定されている。同様に、テーブルレジスタ２３２−３の出力値が０００，００１，・・・，１１１ｂとなるに従ってテーブルレジスタ２３２−１の出力値（即ち、テーブルＴＢ１，ＴＢ２，・・・，ＴＢ８の出力値）が小さくなるように、そのテーブルレジスタ２３２−１のテーブル値が設定されている。

図１４（ａ）〜（ｂ）は、圧電トランス補正値設定前におけるＤＣ出力電圧Ｓ１３０（即ち、ＤＣ変換電圧Ｓ１４０）の立ち上げ波形を示す波形図であり、同図（ａ）は図９に示すロット（１）の圧電トランス１２０−１の５ｋＶ出力立ち上げ波形図、同図（ｂ）は図９に示すロット（２）の圧電トランス１２０−２の５ｋＶ出力立ち上げ波形図、及び同図（ｃ）は図９に示すロット（３）の圧電トランス１２０−３の５ｋＶ出力立ち上げ波形図である。

以上説明したように、高圧制御部３６では、圧電トランス１２０の駆動を制御する制御信号Ｓ３６の周波数を、初期値である１２５ｋＨｚで制御開始し、初めは大きな制御量を、ＤＣ出力電圧Ｓ１３０（即ち、ＤＣ変換電圧Ｓ１４０）が目標値（即ち、目標電圧値Ｓ１８０）近くなるに従って小さくして行くことにより、図１４（ａ）に示すようなＤＣ出力電圧Ｓ１３０（即ち、ＤＣ変換電圧ＤＣ１４０）の出力立ち上げを可能にしている。

ところで、図９に示すように、圧電トランス１２０は製造ロット、又は個体によっても入出力特性にばらつきを持っている。例えば、共振周波数ｆｒ１を有するロット（１）の圧電トランス１２０−１に対して、図１４（ａ）に示すようなＤＣ出力電圧Ｓ１３０（即ち、ＤＣ変換電圧Ｓ１４０）の立ち上げ特性が得られるように、テーブルレジスタ２３２−１，２３２−２，２３２−３を調整したとして、同じテーブル値で、共振周波数ｆｒ２を有するロット（２）の圧電トランス１２０−２や、共振周波数ｆｒ３を有するロット（３）の圧電トランス１２０−３に対して制御を行うと、ロット（２）の圧電トランス１２０−２では、図１４（ｂ）のように、ＤＣ出力電圧Ｓ１３０（即ち、ＤＣ変換電圧Ｓ１４０）が大きくオーバシュートしてしまい、逆にロット（３）の圧電トランス１２０−３では、図１４（ｃ）のように、ＤＣ出力電圧Ｓ１３０（即ち、ＤＣ変換電圧Ｓ１４０）の立ち上げ時間が非常に長くなってしまうという問題が生じる。

そこで、このような圧電トランス１２０−１〜１２０−３のばらつきを補正する圧電トランス補正値を設定する必要があるので、以下、圧電トランス補正値を設定する方法について説明する。

図１５-１及び図１５−２は、図５におけるテストモード出力と圧電トランス補正値との関係を示す図であり、図１５−１は、８ｂｉｔＡＤＣ１８１の入力値（即ち、ＤＣ変換電圧Ｓ１４０）、実ＤＣ出力電圧Ｓ１３０、８ｂｉｔＡＤＣ１８１の出力値（１６進数、１０進数（ｄｅｃ））、及び圧電トランス補正値（１０進数（ｄｅｃ）、１６進数）の対応関係を示す図、更に、図１５−２は、ＡＤＣ１８１の入力値（即ち、ＤＣ変換電圧Ｓ１４０）に対する圧電トランス補正値ｄｅｃを示す図である。この図１５-１及び図１５−２では、テストモード時のＡＤＣ１８１の出力値に対する演算器２１０−３の演算結果が示されている。

図１６は、図５中の圧電トランス補正値記憶部２３４に記憶する圧電トランス補正値を設定するためのテストモードの動作を示すフローチャートである。

圧電トランス補正値を設定するためのテストモードの動作は、説明の簡単化のために、図１６のフローチャートを用いて以下説明するが、実際の回路では、ハードウェアにて実現される。

ステップＳＴ４１において、テストモードの動作が開始されると、ステップＳＴ４２において、入力ポートＩＮ１３から入力されるプリンタエンジン制御部３４のテストモード信号ＴＥＳＴが、“Ｌ”から“Ｈ”になり、ステップＳＴ４３，ＳＴ４４へ進む。ステップＳＴ４３において、テストモード信号ＴＥＳＴの“Ｈ”によって、演算器２１０−３がアクティブ（Ａｃｔｉｖｅ）になり、更に、ステップＳＴ４４において、そのテストモード信号ＴＥＳＴの“Ｈ”によって、圧電トランス補正値記憶部２３４に記憶されている値が０にクリア（ＣＬＲ）され、ステップＳＴ４５へ進む。

ステップＳＴ４５において、テストモード信号ＴＥＳＴの“Ｈ”によって、比較器２０６の出力値が０００Ｂに固定され、ステップＳＴ４６へ進む。ステップＳＴ４６において、テストモード値レジスタ２０９内のテストモード値が、演算器２１０−１に設定され、ステップＳＴ４７へ進む。ステップＳＴ４７において、入力ポートＩＮ１２から入力される転写バイアス出力オン信号ＯＮが、“Ｈ”になり、ステップＳＴ４８へ進む。ステップＳＴ４８において、演算器２１０−３は、出力電圧変換手段１４０からのＤＣ変換電圧Ｓ１４０を８ｂｉｔデジタル変換した値であるＡＤＣ１８１の出力値を入力ポートＩＮ１７から入力し、圧電トランス補正値を計算し、ステップＳＴ４９へ進む。

ステップＳＴ４９において、入力ポートＩＮ１２から入力される転写バイアス出力オン信号ＯＮが“Ｌ”になり、ステップＳＴ５０へ進む。ステップＳＴ５０において、ステップＳＴ４８で求められた圧電トランス補正値が、圧電トランス補正値記憶部２３４に記憶され、ステップＳＴ５１へ進む。ステップＳＴ５１において、入力ポートＩＮ１３から入力されるプリンタエンジン制御部３４のテストモード信号ＴＥＳＴが、“Ｌ”になり、ステップＳＴ５２において、動作が終了する。

図１７（ａ）〜（ｂ）は、圧電トランス補正値設定後におけるＤＣ出力電圧Ｓ１３０（即ち、ＤＣ変換電圧Ｓ１４０）の立ち上げ波形を示す波形図であり、同図（ａ）は図９に示すロット（１）の圧電トランス１２０−１の５ｋＶ出力立ち上げ波形図、同図（ｂ）は図９に示すロット（２）の圧電トランス１２０−２の補正後の５ｋＶ出力立ち上げ波形図、及び同図（ｃ）は図９に示すロット（３）の圧電トランス１２０−３の補正後の５ｋＶ出力立ち上げ波形図である。

ここで、図９より、テストモード値レジスタ２０９に設定されたテストモード値は、標準的な周波数−電圧特性を持つロット（１）の圧電トランス１２０−１における共振周波数ｆｒ１に対して２〜４％高い周波数に対応する分周比値１９ｂｉｔとする。本実施例１においては、一例として７０８００ｈ（即ち、１１１．１１１ｋＨｚ）で圧電トランス１２０を駆動する。

テストモード時のＡＤＣ１８１の出力値に対する演算器２１０−３の演算結果が、図１５-１及び図１５−２に示されている。この図１５-１及び図１５−２より、テストモード時のＡＤＣ１８１の出力値と圧電トランス補正値は、ＡＤＣ１８１の出力値をｘ、補正値をｙ、比例係数をα、及び、補正値ｙ切片をβとすれば、
ｙ＝αｘ＋β
の比例関係にある。比例係数α、及びｙ切片βの値は、圧電トランス１２０の特性や、テーブルレジスタ２３２−１，２３２−２，２３２−３に設定する値によって決まるが、ここでは一例として、α＝−１０、β＝８００とする。

圧電トランス補正値は、符号付き１２ｂｉｔ、１０進数（ｄｅｃ）で−２０４８〜２０４７の値の範囲とし、演算器２１０−３の演算結果がこの範囲外である場合は、圧電トランス１２０もしくは圧電トランス駆動回路１１０に故障が発生したものと判断し、高圧出力不可とする。演算器２１０−３の演算結果を圧電トランス補正値記憶部２３４に記憶した後、前述したように、通常の高電圧出力立ち上げ動作を行った場合のＤＣ出カ電圧Ｓ１３０の５０００Ｖ立ち上げ波形が図１７（ａ）〜（ｃ）に示されている。この図１７（ａ）〜（ｃ）から、ロット（２）の圧電トランス１２０−２、及びロット（３）の圧電トランス１２０−３共に、立ち上げ時間及びオーバシュートの有無について、ロット（１）の圧電トランス１２０−１の場合と同様の高電圧出力立ち上げ特性が得られることが分かる。

（実施例１の効果）
以上説明したように、本実施例１の高圧電源装置１００及び画像形成装置１によれば、高圧制御部３６において、テストモードで導出した圧電トランス補正値を適用するようにしたので、複数の圧電トランス１２０（＝１２０−１〜１２０−３）の製造ばらつき等による個々の入出力特性の違いによらず、複数の圧電トランス１２０を同一の制御で駆動して昇圧動作を行うことができ、オーバシュートなく安定して且つ高速に高電圧出力立ち上げを行うことが可能になる。

（実施例１の変形例）
本実施例１では、次の（ａ）〜（ｄ）のような変形が可能である。

（ａ） 本実施例１の高圧電源装置１００では、１チャンネルの出力のみに対して説明しているが、複数チャンネル同時に、異なる目標電圧で高電圧出力を行うことも可能である。

（ｂ） 本実施例１で用いた圧電トランス１２０とは異なる入出力特性の圧電トランスを用いたとしても、それに対応して各種制御テーブル値、及び周辺回路定数を変更することにより、実施例１と同様の動作が実現可能である。

（ｃ） 本実施例１では、説明の簡単化のために出力負荷１９０は固定として説明しているが、感光体ドラム９（＝９Ｋ，９Ｙ，９Ｍ，９Ｃ）の状態による負荷変動や、帯電バイアス発生部３７又は現像／供給バイアス発生部３８といった他の高圧バイアス源に適用した場合の負荷変動にも対応可能である。

（ｄ） 本実施例１では、カラー４色構成の画像形成装置１について説明したが、２色、３色もしくは４色より多い構成としても良い。

（実施例２の構成）
図１８は、本発明の実施例２における高圧電源装置の構成を示すブロック図であり、実施例１の高圧制御部３６を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２の高圧電源装置１００Ａでは、実施例１の高圧制御部３６とは異なる構成の高圧制御部３６Ａを有している。本実施例２の高圧制御部３６Ａでは、実施例１の高圧制御部３６における入力ポートＩＮ１５，ＩＮ１６，ＩＮ１７及び出力ポートＯＵＴ１２，ＯＵＴ１３に代えて、新たな入力ポートＩＮ１８が設けられている。更に本実施例２では、実施例１の第１、第２の電圧比較手段１５０，１６０、ＤＡＣ１８０及びＡＤＣ１８１が省略され、実施例１と同様の出力変換手段としての出力電圧変換手段１４０から出力された変換電圧ｘであるＤＣ変換電圧Ｓ１４０が、直接、高圧制御部３６Ａの入力ポートＩＮ１８に入力される構成になっている。

図１９は、図１８の高圧電源装置１００Ａにおける構成例を示す回路図であり、実施例１の高圧電源装置１００を示す図４中の要素と共通の要素には共通の符号が付されている。

本実施例２の高圧電源装置１００Ａにおいて、出力電圧変換手段１４０の出力側は、実施例１と同様のオペアンプ１４５の＋入力端子に接続されている。オペアンプ１４５の出力端子は、高圧制御部３６Ａにおける入力ポートＩＮ１８に接続されている。

図２０は、図１９中の高圧制御部３６Ａの構成を示す回路ブロック図であり、実施例１の高圧制御部３６を示す図５中の要素と共通の要素には共通の符号が付されている。

本実施例２の高圧制御部３６Ａでは、実施例１の高圧制御部３６における８ｂｉｔカウンタ２００、一時記憶部２０１−１，２０１−２、１２ｂｉｔカウンタ２０２、インバータ２０３、セレクタ２０４、１２ｂｉｔカウンタ２０５、及び比較器２０６に代えて、１６ｂｉｔＡＤＣ２３６、及び比較器２０６Ａが設けられ、実施例１のテーブルレジスタ２３２−１、乗算器２３３、及び演算器２１０−１に代えて、これらとは機能の異なるテーブルレジスタ２３２−４、乗算器２３３Ａ、及び第１の演算手段としての演算器２１０−４が設けられ、更に、実施例１の演算器２１０−３に代えて、これとは機能の異なる第２の演算手段としての演算器２１０−５が設けられている。

ここで、１６ｂｉｔＡＤＣ２３６は、この入力側が入力ポートＩＮ１８に接続され、出力電圧変換手段１４０から出力されたＤＣ変換電圧Ｓ１４０（＝０〜３．３Ｖ）を１６ｂｉｔデジタル値に変換して、比較器２００６Ａへ出力するものである。この１６ｂｉｔＡＤＣ２３６における変換及び出力タイミングは、タイマカウンタ２３０が０になるタイミング（即ち、制御周期値レジスタ２３１に設定された制御周期値）による。比較器２０６Ａは、ＡＤＣ２３６の出力値１６ｂｉｔと、シリアルデータ処理部２３５の出力値８ｂｉｔ（これはＤＣ出力電圧Ｓ１３０の目標値ＤＡＴＡを示す値８ｂｉｔに相当）とを比較し、この比較結果６ｂｉｔをテーブルレジスタ２３２−４へ出力するものであり、例えば、除算回路により構成されている。テーブルレジスタ２３２−４は、比較器２０６Ａの比較結果６ｂｉｔ及びテーブルレジスタ２３２−３の出力値３ｂｉｔから、内部のテーブルを参照し、符号付き９ｂｉｔ値を乗算器２３３Ａへ出力するものである。

乗算器２３３Ａは、テーブルレジスタ２３２−２の出力値８ｂｉｔと、テーブルレジスタ２３２−４の出力値の符号付き９ｂｉｔとを乗算して、この乗算値の符号付き１７ｂｉｔを、第１の演算手段としての演算器２１０−４へ出力するものである。演算器２１０−４は、乗算器２３３Ａの出力値の符号付き１７ｂｉｔと、第３の分周比である分周比値を記憶する分周比保持手段としての１９ｂｉｔレジスタ２１１の出力値１９ｂｉｔとを基に、次の制御ステップでの第３の分周比である分周比値を演算する機能を有している。更に、演算器２１０−５は、テストモード信号ＴＥＳＴによりアクティブ（Ａｃｔｉｖｅ）になり、テストモード時の１６ｂｉｔＡＤＣ２３６の出力値から圧電トランス補正値を算出して、記憶手段としての圧電トランス補正値記憶部２３４に記憶させるものである。その他の構成は、実施例１の高圧制御部３６と同様である。

（実施例２の動作）
図２１−１及び図２１−２は、図１９及び図２０中のＤＣ出力電圧Ｓ１３０［Ｖ］、１６ｂｉｔＡＤＣ２３６の入力電圧［Ｖ」であるＤＣ変換電圧Ｓ１４０、１６ｂｉｔＡＤＣ２３６の出力値（１６ｂｉｔ）、及び目標値ＤＡＴＡ（８ｂｉｔ）の関係を示す図である。

図２２−１及び図２２−２は、図２０中のテーブルレジスタ２３２−４の入出力値を示す図である。この図２２−１及び図２２−２では、テーブルレジスタ２３２−４に入力される比較器２０６Ａの比較結果６ｂｉｔ、及びテーブルレジスタ２３２−３の出力値３ｂｉｔと、テーブルレジスタ２３２−４を構成する８個のテーブルＴＢ１１〜ＴＢ１８から出力される出力値と、の対応関係が示されている。

図２３（ａ）、（ｂ）は、図２０におけるテストモード出力と圧電トランス補正値との関係を示す図であり、同図（ａ）は、１６ｂｉｔＡＤＣ２３６の入力値（即ち、ＤＣ変換電圧Ｓ１４０）、実ＤＣ出力電圧Ｓ１３０、１６ｂｉｔＡＤＣ２３６の出力値（１６進数、１０進数（ｄｅｃ））、及び圧電トランス補正値（１０進数（ｄｅｃ）、１６進数）の対応関係を示す図、更に、同図（ｂ）は、１６ｂｉｔＡＤＣ２３６の入力値（即ち、ＤＣ変換電圧Ｓ１４０）に対する圧電トランス補正値ｄｅｃを示す図である。

図１８〜図２０に示す本実施例２の高圧電源装置１００Ａにおける動作を説明する。
なお、この動作説明では、主として実施例１の動作と異なる部分について説明する。

図１８及び図１９の高圧電源装置１００Ａにおいて、高圧制御部３６Ａの出力ポートＯＵＴ１１から制御信号Ｓ３６が出力されると、圧電トランス駆動回路１１０の駆動信号Ｓ１１０により、圧電トランス１２０が振動し、この圧電トランス１２０から高圧のＡＣ出力電圧Ｓ１２０が出力される。出力されたＡＣ出力電圧Ｓ１２０は、整流回路１３０で整流され、この整流回路１３０から高圧のＤＣ出力電圧Ｓ１３０が出力され、出力負荷１９０へ供給される。

高圧のＤＣ出力電圧Ｓ１３０は、出力電圧変換手段１４０により分圧されてＤＣ変換電圧Ｓ１４０（＝０〜３．３Ｖのアナログ値）に変換される。変換されたＤＣ変換電圧Ｓ１４０のアナログ値は、オペアンプ１４５のボルテージフォロアを介して、高圧制御部３６Ａの入力ポートＩＮ１８に入力される。

図２０の高圧制御部３６Ａにおいて、入力ポートＩＮ１８に入力されたアナログ値は、１６ｂｉｔＡＤＣ２３６によって１６ｂｉｔのデジタル値に変換され、比較器２０６Ａに入力される。一方、出力目標に対応する目標値ＤＡＴＡの８ｂｉｔも、入力ポートＩＮ１４からシリアルデータ処理部２３５を介して、比較器２０６Ａに入力される。比較器２０６Ａでは、入力された１６ｂｉｔＡＤＣ２３６の出力値を、目標値ＤＡＴＡの８ｂｉｔで除算する。除算結果は、１２ｂｉｔで表されるが、０４０ｈ以上の値は０３Ｆｈに丸め込む。比較器２０６Ａは、３Ｆｈを最大値とする比較結果６ｂｉｔをテーブルレジスタ２３２−４へ出力する。

図２４は、図２０中の比較器２０６Ａの動作を示すフローチャートである。
以下、動作説明の簡単化のために、図２４のフローチャートを用いて比較器２０６Ａの動作を説明するが、実際の回路ではハードウェアにて実現される。

図２４のフローチャートのステップＳＴ６１において、比較器２０６Ａは動作を開始し、ステップＳＴ６２において、入力ポートＩＮ１２から入力される転写バイアス出力オン信号ＯＮが“Ｈ”か否かを判定し、“Ｈ”の場合には（Ｙ）、ステップＳＴ６３へ進み、“Ｈ”でない場合には（Ｎ）、ステップＳＴ６７へ進む。ステップＳＴ６３において、１６ｂｉｔＡＤＣ２３６の出力値を、目標値ＤＡＴＡの８ｂｉｔで除算し、ステップＳＴ６４へ進む。ステップＳＴ６４において、ステップＳＴ６３の除算結果が０４０ｈ以上か否かを判定し（除算結果≧０４０ｈ）、０４０ｈ以上の場合には（Ｙ）、ステップＳＴ６５へ進み、０４０ｈよりも小さい場合には（Ｎ）、ステップＳＴ６６へ進む。

ステップＳＴ６５において、前記除算結果を０３Ｆｈとし、ステップＳＴ６６へ進む。ステップＳＴ６６において、比較器２０６Ａは、除算結果の下位６ｂｉｔをテーブルレジスタ２３２−４へ出力し、ステップＳＴ６８にて動作を終了する。又、ステップＳＴ６２において、転写バイアス出力オン信号ＯＮが“Ｈ”でない場合には（Ｎ）、ステップＳＴ６７へ進み、比較器２０６Ａは、３Ｆｈをテーブルレジスタ２３２−４へ出力し、ステップＳＴ６８にて動作を終了する。

図２０の演算器２１０−４では、１９ｂｉｔレジスタ２１１の出力値１９ｂｉｔに対して、乗算器２３３Ａの出力値の符号付き１７ｂｉｔを加減算する。演算器２１０−４における値の更新タイミングは、制御周期値レジスタ２３１に設定された制御周期値による。前述したように、転写バイアス出力オン信号ＯＮが“Ｌ”の時には、演算器２１０−４の出力値が３Ｆｈとなる。この時、図２２−１及び図２２−２より、テーブルレジスタ２３２−４の出力値、及び乗算器２３３Ａの出力値は、マイナスの値になる。しかし、初期状態において、演算器２１０−４の設定値は、分周比カウンタ下限値レジスタ２０８に設定された分周比カウンタ下限値の値であるため、演算器２１０−４の出力値は、分周比カウンタ下限値に制限される。結果、転写バイアス出力オン信号ＯＮが“Ｌ”の時、１９ｂｉｔレジスタ２１１の値は、分周比カウンタ下限値に固定される。又、演算器２１０−４にテストモード信号ＴＥＳＴの“Ｈ”が入力された場合、演算器２１０−４は、演算を行わずに１９ｂｉｔ値を固定する。

次に、本実施例２における圧電トランス１２０の特性ばらつきを補正する圧電トランス補正値を設定するためのテストモードについて説明する。

図２５は、図２０中の圧電トランス補正値記憶部２３４に記憶する圧電トランス補正値を設定するためのテストモードの動作を示すフローチャートである。

圧電トランス補正値を設定するためのテストモードの動作は、説明の簡単化のために、図２５のフローチャートを用いて以下説明するが、実際の回路では、ハードウェアにて実現される。

ステップＳＴ７１において、動作が開始され、ステップＳＴ７２において、プリンタエンジン制御部３４が、テストモードを設定するためのテストモード信号ＴＥＳＴを“Ｌ”から“Ｈ”にし、ステップＳＴ７３へ進む。ステップＳＴ７３において、テストモード信号ＴＥＳＴの“Ｈ“により、演算器２１０−５がアクティブ（Ａｃｔｉｖｅ）になり、ステップＳＴ７４へ進む。ステップＳＴ７４において、テストモード信号ＴＥＳＴの“Ｈ”により、圧電トランス補正値記憶部２３４に設定されている値がクリア（ＣＬＲ）されて０になり、ステップＳＴ７５へ進む。ステップＳＴ７５において、テストモード値レジスタ２０９に記憶されたテストモード値が、１９ｂｉｔレジスタ２１１を介して演算器２１０−４に設定され、ステップＳＴ７６へ進む。ステップＳＴ７６において、演算器２１０−４は演算動作を停止し、１９ｂｉｔ値を固定し、ステップＳＴ７７へ進む。ステップＳＴ７７において、転写バイアス出力オン信号ＯＮが“Ｈ”になり、ステップＳＴ７８へ進む。ステップＳＴ７８において、演算器２１０−５は、１６ｂｉｔＡＤＣ２３６の出力値１６ｂｉｔを基に、圧電トランス補正値を計算し、ステップＳＴ７９へ進む。ステップＳＴ７９において、転写バイアス出力オン信号ＯＮが“Ｌ”になり、ステップＳＴ８０へ進む。ステップＳＴ８０において、圧電トランス補正値記憶部２３４は、ステップＳＴ７８で求められた圧電トランス補正値を記憶し、ステップＳＴ８１へ進む。ステップＳＴ８１において、プリンタエンジン制御部３４は、テストモード信号ＴＥＳＴを“Ｌ”にし、ステップＳＴ８２にて動作を終了する。

ここで、図９より、テストモード値レジスタ２０９に記憶されたテストモード値は、標準的な周波数−電圧特性を持つロット（１）の圧電トランス１２０−１における共振周波数ｆｒ１に対して２〜４％高い周波数に対応する分周比値１９ｂｉｔとする。本実施例２においては、一例として７０８００ｈ（＝１１１．１１１ｋＨｚ）で圧電トランス１２０を駆動する。テストモード時の１６ｂｉｔＡＤＣ２３６の出力値に対する演算器２１０−５の演算結果が、図２３−１及び図２３−２に示されている。この図２３−１及び図２３−２より、テストモード時の１６ｂｉｔＡＤＣ２３６の出力値と圧電トランス補正値とは、その１６ｂｉｔＡＤＣ２３６の出力値をｘ、圧電トランス補王値をｙ、比例係数をγ、及びそのｙ切片をδとすれば、
ｙ＝γｘ＋δ
の比例関係にある。比例係数γ、及びｙ切片δの値は、圧電トランス１２０の特性や、テーブルレジスタ２３２−２，２３２−３，２３２−４に設定する値によって決まるが、ここでは一例として、γ＝−０．０３９、δ＝８００とする。演算器２１０−５で求めた圧電トランス補正値を圧電トランス補正値記憶部２３４に記憶した後、通常の高電圧出力立ち上げ動作を行った場合のＤＣ出力電圧５０００Ｖ立ち上げ波形は、実施例１と同様の図１７（ｂ）、（ｃ）のようになる。従って、ロット（２）の圧電トランス１２０−２、及びロット（３）の圧電トランス１２０−３共に、立ち上げ時間及びオーバシュート有無について、ロット（１）の圧電トランス１２０−１の場合と同様のＤＣ出力電圧Ｓ１３０の出力立ち上げ特性を示すことが分かる。

（実施例２の効果）
以上説明したように、本実施例２の高圧電源装置１００Ａ及び画像形成装置１によれば、高圧制御部３６Ａにおいて、テストモードで導出した圧電トランス補正値を適用するようにしたので、実施例１と同様に、複数の圧電トランス１２０（＝１２０−１〜１２０−３）の製造ばらつき等による個々の入出力特性の違いによらず、複数の圧電トランス１２０を同一の制御で駆動して昇圧動作を行うことができ、オーバシュートなく安定して且つ高速に高電圧出力立ち上げを行うことが可能になる。しかも、１６ｂｉｔＡＤＣ２３６等を高圧制御部３６Ａ内に設けたので、実施例１に比べて、圧電トランスの製造ばらつき等に対する補正機能を実現するための回路規模を縮小することができる。

（実施例２の変形例）
本実施例２では、実施例１の変形例（ａ）〜（ｄ）と同様の変形が可能である。その他の変形例として、本実施例２では、実施例１の構成に対して、幾つかの機能を高圧制御部３６Ａ内に取り込んだ構成となっているが、実施例１と同様に、その高圧制御部３６Ａの機能そのものをプリンタエンジン制御部３４内に内蔵することも可能である。

（実施例１、２の他の変形例）
本発明は、上記実施例１、２やその変形例に限定されず、更に、次のような他の変形例も適用可能である。

実施例１、２では、複数の圧電トランス１２０を使用した高圧電源装置１００，１００Ａ、及びそれを使用した電子写真方式のカラー画像形成装置１について説明したが、本発明は、例えばカラープリンタやカラー複写機、ファクシミリ装置、又はそれらの機能を併せ持つカラー複合機等の種々の画像形成装置に適用が可能である。

１ 画像形成装置
３４ プリンタエンジン制御部
３６，３６Ａ 高圧制御部
３７ 帯電バイアス発生部
３８ 現像／供給バイアス発生部
３９ 転写バイアス発生部
１００，１００Ａ 高圧電源装置
１０２ 発振回路（発振手段）
１１０ 圧電トランス駆動回路（スイッチ手段）
１２０，１２０−１，１２０−２，１２０−３ 圧電トランス
１３０ 整流回路（整流手段）
１４０ 出力電圧変換手段（出力変換手段）
１５０，１６０ 電圧比較手段
１７０ 制御用比較信号生成部
１８０ ＤＡＣ
１８１ ＡＤＣ
２１０−１，２１０−４ 演算器（第１の演算手段）
２１１ １９ｂｉｔレジスタ（分周比保持手段）
２１０−２ 演算器（第３の演算手段）
２１０−３，２１０−５ 演算器（第２の演算手段）
２２３ 分周器（分周手段）
２３４ 圧電トランス補正値記憶部（記憶手段）

Claims (5)

1. 第１の分周比により基準クロック信号を分周して制御信号を出力する分周手段と、
   前記制御信号に基づき電源電圧をスイッチングして駆動信号を出力するスイッチ手段と、
   所定の共振周波数を有し、前記駆動信号により駆動されて高電圧を出力する圧電トランスと、
   前記高電圧を低電圧に変換して変換電圧ｘを出力する出力変換手段と、
   前記駆動信号の周波数の制御値である第２の分周比を保持しつつ、前記第２の分周比を演算制御して第３の分周比を出力する第１の演算手段と、
   前記変換電圧ｘに基づき、前記圧電トランス補正値ｙを算出する第２の演算手段と、
   前記圧電トランス補正値ｙと前記第３の分周比とを演算して前記分周手段に与える前記第１の分周比を算出する第３の演算手段と、を備えた高圧電源装置であって、
   前記第２の演算手段は、
   使用する前記圧電トランスの特性ばらつき標準品における前記共振周波数より高い周波数において前記圧電トランスを駆動した時の前記変換電圧ｘから、下記の数式に従い、前記圧電トランス補正値ｙを算出することを特徴とする高圧電源装置。
   ｙ＝αｘ十β（但し、α，βは実数）
2. 請求項１記載の高圧電源装置は、更に、
   前記第３の分周比を保持する分周比保持手段と、
   前記圧電トランス補正値ｙを記憶する記憶手段と、を備え、
   前記第３の演算手段は、
   前記記憶手段に記憶された前記圧電トランス補正値ｙと、前記分周比保持手段に保持された前記第３の分周比と、を演算して前記分周手段に与える前記第１の分周比を算出することを特徴とする高圧電源装置。
3. 請求項２記載の高圧電源装置は、更に、
   前記基準クロック信号を発生する発振手段と、
   前記圧電トランスから出力された前記高電圧を整流して直流の高電圧を出力する整流手段と、を備え、
   前記出力変換手段は、前記直流の高電圧を低電圧に変換して直流の前記変換電圧ｘを出力することを特徴とする高圧電源装置。
4. 前記圧電トランスの特性ばらつき標準品における前記共振周波数より高い前記周波数は、前記共振周波数に対して２〜４％の範囲で高い周波数であることを特徴とする請求項１〜３のいずれか１項に記載の高圧電源装置。
5. 請求項１〜４のいずれか１項に記載の高圧電源装置を備え、前記高圧電源装置から出力される前記高電圧により駆動されて記録媒体に画像を形成することを特徴とする画像形成装置。

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