本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
(画像形成装置の構成)
図3は、本発明の実施例1における電源装置を用いた画像形成装置を示す構成図である。
この画像形成装置1は、例えば,電子写真式のカラー画像形成装置であり、ブラック現像器2K、イエロー現像器2Y、マゼンタ現像器2M、シアン現像器2Cが着脱可能に挿着されている。各現像器2K,2Y,2M,2Cは、各色の感光体ドラム32K,32Y,32M,32Cにそれぞれ接した各色の帯電ローラ36K,36Y,36M,36Cによってそれぞれ一様に帯電される。帯電された各色の感光体ドラム32K,32Y,32M,32Cは、ブラック発光素子(以下「LED」という。)ヘッド3K、イエローLEDヘッド3Y、マゼンタLEDヘッド3M、シアンLEDヘッド3Cの発光によってそれぞれ潜像を形成される。
各現像器2K,2Y,2M,2C内の各色の供給ローラ33K,33Y,33M,33Cが、各現像ローラ34K,34Y,34M,34Cにトナーを供給し、各色の現像ブレード35K,35Y,35M,35Cにより、各現像ローラ34K,34Y,34M,34C表面に一様にトナー層が形成され、各感光体ドラム32K,32Y,32M,32C上にトナー像が現像される。各色の現像器2K,2Y,2M,2C内の各クリーニングブレード37K,37Y,37M,37Cは、転写後の残トナーをクリーニングする。
ブラックトナーカートリッジ4K、イエロートナーカートリッジ4Y、マゼンタトナーカートリッジ4M、及びシアントナーカートリッジ4Cは、各現像器2K,2Y,2M,2Cに着脱可能に取り付けられ、内部のトナーを各現像器2K,2Y,2M,2Cに供給可能な構造になっている。ブラック転写ローラ5K、イエロー転写ローラ5Y、マゼンタ転写ローラ5M、及びシアン転写ローラ5Cは、転写ベルト8の裏面から転写ニップにバイアスが印加可能に配置されている。転写ベルト駆動ローラ6、及び転写ベルト従動ローラ7は、転写ベルト8を張架しローラの駆動によって用紙15を搬送可能な構造になっている。
転写ベルトクリーニングブレード11は、転写ベルト8上のトナーを掻き落とせるようになっていて、掻き落とされたトナーが転写ベルトクリーナ容器12に収容される。用紙カセット13は、画像形成装置1に着脱可能に取り付けられ、転写媒体である用紙15が積載される。ホッピングローラ14は、用紙15を用紙カセット13から搬送する。レジストローラ16及び17は、用紙15を転写ベルト8に所定のタイミングで搬送する。定着器18は、用紙15のトナー像を熱と加圧によって定着する。用紙ガイド19は、用紙15を排紙トレー20にフェースダウンで排出する。
レジストローラ16及び17と転写ベルト従動ローラ7との間には、用紙検出センサ40が配置されている。用紙検出センサ40は、接触又は非接触にて用紙15の通過を検出するものである。この用紙検出センサ40のセンサ位置から転写ニップまでの距離と用紙搬送スピードの関係から求まる時間より、電源装置が転写を行う時の転写バイアス印加タイミングが決定される。
図4は、図3の画像形成装置1における制御回路の構成を示すブロック図である。
この制御回路は、ホストインタフェース部50を有し、このホストインタフェース部50がコマンド/画像処理部51に対してデータを送受信する。コマンド/画像処理部51は、LEDヘッドインタフェース部52に対して画像データを出力する。LEDヘッドインタフェース部52は、プリンタエンジン制御部53によってヘッド駆動パルス等が制御され、LEDヘッド3K,3Y,3M,3Cを発光させる。
プリンタエンジン制御部53は、用紙検出センサ40の検出結果に基づき、高圧制御部60に対して帯電バイアス、現像バイアス、転写バイアス等の制御値を送る。高圧制御部60は、帯電バイアス発生部91と、現像バイアス発生部92と、転写バイアス発生部93とに信号を送る。帯電バイアス発生部91、及び現像バイアス発生部92は、ブラック現像器2K、イエロー現像器2Y、マゼンタ現像器2M、及びシアン現像器2Cの各帯電ローラ36K,36Y,36M,36C及び各現像ローラ34K,34Y,34M,34Cに対してバイアスを印加する。用紙検出センサ40は、前記転写バイアスの発生タイミングを調整するために用いられる。
プリンタエンジン制御部53は、ホッピングモータ54、レジストモータ55、ベルトモータ56、定着器ヒータモータ57、及び各色のドラムモータ58K,58Y,58M,58Cを所定のタイミングで駆動する。定着器ヒータ59は、サーミスタ65の検出値に応じてプリンタエンジン制御部53によって温度制御される。
(電源装置の構成)
図1は、本発明の実施例1における電源装置の概略を示すブロック図である。
プリンタエンジン制御部53は、リセット信号RESETを出力する出力ポートOUT1、及びシリアル通信手段(例えば、複数の入/出力ポート)I/O1等を有し、これらの出力ポートOUT1及び複数の入/出力ポートI/O1に、本実施例1の電源装置70が接続されている。
本実施例1の電源装置70は、例えば、図4中の高圧制御部60内の制御回路及び転写バイアス発生部93により構成され、各色の転写ローラ5(=5K,5Y,5M,5C)毎に設けられている。各色の電源装置70は、同一の回路構成であるので、以下、1回路のみ説明する。
電源装置70は、プリンタエンジン制御部53の複数の入/出力ポートI/O1から供給される制御信号と、出力ポートOUT1から供給される制御信号であるリセット信号RESETとを入力し、目標電流に対応する目標電圧S72aに基づき、DCの高圧電圧を生成して転写ローラ5である負荷ZLへ供給する装置である。
電源装置70は、一定周波数(例えば、50MHz)の基準クロック(以下単に「クロック」という。)CLKを発生する発振器71を有し、この出力側にパルス出力手段(例えば、制御部)72が接続されている。制御部72は、例えば、高圧制御部60内に設けられ、プリンタエンジン制御部53から供給される制御信号に基づき、発振器71から供給されるクロックCLKを分周して圧電トランス駆動パルス(以下単に「駆動パルス」という。)S72を出力する回路である。
制御部72は、クロックCLKを入力するクロック入力ポートCLK_IN、比較結果S78を入力する入力ポートIN11、プリンタエンジン制御部53の出力ポートOUT1から出力されるリセット信号RESETを入力するリセット入力ポートIN12、プリンタエンジン制御部53の複数の入/出力ポートI/O1に接続された複数の入/出力ポートI/O11、目標電流を設定してこの目標電流に対応する目標電圧S72aを出力する目標電流設定手段(例えば、デジタル/アナログコンバータ、以下「DAC」という。)72a、及び、入力されるアナログ出力電圧S77をデジタル信号に変換するアナログ/デジタルコンバータ(以下「ADC」という。)72b等を有している。
なお、本実施例1の制御部72は、1チャンネルの場合であるので、入力ポートIN11,IN12、出力ポートOUT11、DAC72a、及びADC72bは、各1入出力であるが、複数チャンネルを実現する場合には、それらをチャンネル数分保持する。
この制御部72は、例えば、特定の用途向けに複数機能の回路を1つにまとめた集積回路であるエーシック(Application Specific Integrated Circuit、以下「ASIC」という。)、中央処理装置(以下「CPU」という。)を内蔵したマイクロプロセッサ、あるいは、ユーザが独自の論理回路を書き込むことができるゲートアレイの一種であるフィールド・プログラマブル・ゲート・アレイ(Field Programmable Gate Array、以下「FPGA」という。)等により構成されている。
制御部72の出力ポートOUT11と、DC24Vを出力するDC電源73とには、圧電トランス駆動回路74が接続されている。圧電トランス駆動回路74は、スイッチング素子を用いて駆動電圧を出力する回路であり、この出力側に圧電トランス75が接続されている。圧電トランス75は、セラミック等の圧電振動子の共振現象を利用して駆動電圧の昇圧を行いACの高圧電圧を出力するトランスであり、この出力側に整流手段(例えば、整流回路)76及び出力電圧供給手段77が接続されている。整流回路76は、圧電トランス75から出力されたACの高圧電圧をDCの高圧電圧に変換して負荷ZLへ供給する回路である。
出力電圧供給手段77は、圧電トランス75の2次側出力電流を供給する出力電流供給手段77−1と、その出力電流を出力電圧S77に変換して出力する電流電圧変換手段77−2とを有している。電流電圧変換手段77−2の出力側と制御部72内のDAC72aの出力側とには、電圧比較手段78が接続されている。電圧比較手段78は、電流電圧変換手段77−2の出力電圧S77と、制御部72内のDAC72aから出力された目標電圧S72aとを比較し、この比較結果S78を制御部72の入力ポートIN11へ与える回路である。
なお、図1の電源装置70は、各色の転写ローラ5(=5K,5Y,5M,5C)毎、即ち、チャンネル毎に並置されるが、これらの複数のチャンネルに対して一部を共用する構成にしても良い。例えば、圧電トランス75及び整流回路76等は、複数のチャンネル分必要となるが、発振器71及び制御部72は、1組で共用できる。この場合、制御部72はチャンネル数分の入力ポートと出力ポート等を備えることになる。又、制御部72は、電源装置70内に設けられているが、プリンタエンジン制御部53内の大規模集積回路(以下「LSI」という。)中に設けても良い。
図2は、図1の電源装置70における詳細な構成例を示す回路図である。更に、図5は、図2中の圧電トランス75における出力電圧/周波数の特性図である。
図2に示すように、プリンタエンジン制御部53のシリアル通信手段である複数の入/出力ポートI/O1と、制御部72の複数の入/出力ポートI/O11とは、3本の信号線(例えば、SCLK線、SDI線、及びSDO線)により接続されている。
SCLK線は、後述する転送データに周期したクロックをプリンタエンジン制御部53から制御部72へ出力するシリアルクロックSCLKの信号線である。SDI線は、制御部72にデータを入力するシリアルデータインプット信号SDIであって、シリアルクロックSCLKに同期してデータをプリンタエンジン制御部53から制御部72へ送信する信号線である。更に、SDO線は、制御部72からシリアルクロックSCLKに同期して出力されるシリアルデータアウトプット信号SDOであって、シリアルクロックSCLKに同期してデータを送信する信号線である。
この3線式のシリアル通信は、公知の通信であるので詳細は省く。画像形成装置1の高圧出力のオン/オフ(以下「ON/OFF」という。)タイミングの精度はmsecオーダであるので、シリアル通信によるμsecオーダでの通信速度であっても問題はない。
制御部72にクロックCLKを供給する発振器71は、電源71aから供給されるDC3.3Vにより動作して発振周波数50MHzのクロックCLKを発生する回路であり、DC3.3Vが印加される電源端子VDD、DC3.3Vが印加される出力イネーブル端子OE、クロックCLKを出力するクロック出力端子CLK_OUT、及びグランド端子GNDを有している。クロック出力端子CLK_OUTは、抵抗71bを介して、制御部72のクロック入力ポートCLK_INに接続されている。
クロックCLKに同期して動作する制御部72において、駆動パルスS72を出力する出力ポートOUT1には、抵抗72cを介して、圧電トランス駆動回路74が接続され、この圧電トランス駆動回路74にDC電源73が接続されている。DC電源73は、例えば、図示しない低圧電源装置から商用電源であるAC100Vを変圧整流することにより供給されるDC24Vの電源である。
圧電トランス駆動回路74は、スイッチング素子であるパワートランジスタ(例えば、NチャネルパワーMOSFET(以下「NMOS」という。)74aを有し、このNMOS74aのゲート・ソース間に、短絡防止用の抵抗74bが接続されている。NMOS74aのドレインは、インダクタ(コイル)74cを介してDC24VのDC電源73に接続されている。NMOS74aのドレイン・ソース間には、コンデンサ74dが並列に接続され、このコンデンサ74d及びインダクタ74cにより共振回路が構成されている。NMOS74aのゲートに、制御部72からの駆動パルスS72が入力されると、このNMOS74aによりDC24Vがスイッチングされ、これが共振回路により共振されてピークがAC100V程度の正弦半波の駆動電圧が出力される。
共振回路の出力側には、圧電トランス75の1次側の入力端子75aが接続され、この2次側の出力端子75bから、NMOS74aのスイッチング周波数に応じて0〜数kVのAC高電圧が出力される構成になっている。2次側の出力端子75bの出力電圧特性は、図5に示すように、周波数によって異なり、NMOS74aのスイッチング周波数により昇圧比が決定される。
即ち、圧電トランス75の出力電圧/周波数特性は、図5に示すように、ある小さな負荷ZL1においては、周波数fxで出力電圧が極大値を取り、負荷ZL1よりも大きな負荷ZL2では、周波数fyで出力電圧が極大値を取る。このように、圧電トランス75は、負荷ZL1,ZL2によって異なる周波数特性を有している。本実施例1において、出力電圧の制御は、周波数が高い図5の右側の特性を有する周波数で圧電トランス75を駆動し、駆動周波数を下げていくことにより、出力電圧を上昇させ、結果、出力電流も増大させ、目標の出力電流を得るような制御を行う構成になっている。
圧電トランス75の2次側の出力端子75bには、AC/DC変換用の整流回路76が接続されている。整流回路76は、圧電トランス75の2次側の出力端子75bから出力されたAC高電圧をDC高電圧に変換して出力する回路であり、ダイオード76a,76b及びコンデンサ76cにより構成されている。整流回路76の出力側には、抵抗76dを介して負荷ZLである転写ローラ5が接続されている。
出力電圧供給手段77は、コンデンサ77a,77cと、DC電源73からの24Vの電源電圧が印加される演算増幅器(以下「オペアンプ」という。)77bと、抵抗77dとにより構成されている。オペアンプ77bは、「+」入力端子が、接地され、「−」入力端子が、整流回路76内のダイオード76aのアノード及びコンデンサ76cに接続され、この「+」入力端子及び「−」入力端子間に、オペアンプ出力平滑用のコンデンサ77aが接続されている。オペアンプ77bの「−」入力端子と出力端子との間には、抵抗77dが接続され、この抵抗77dと並列に、オペアンプ出力平滑用のコンデンサ77cが接続されている。
オペアンプ77bの出力端子から出力される電流は、抵抗77dを介して、整流回路76内のダイオード76aのアノードへ供給される。オペアンプ77bの「+」入力端子は接地されているので、「−」入力端子の電圧レベルが0Vとなり、オペアンプ77bの出力信号は、整流回路76に流れる電流に応じた電圧となる。例えば、抵抗77dの抵抗値が33kΩの場合に、オペアンプ77bから整流回路76へ供給される電流が10μAだとした場合に、オペアンプ77bの出力電圧S77は0.33Vとなる。そのため、オペアンプ77bは、圧電トランス75が圧電トランス駆動回路74によって駆動されて出力される電流に応じた電圧を出力することとなる。例えば、抵抗77dが前記の33kΩであった場合には、オペアンプ77bは、出力電流0〜100μAに対して、0〜3.3Vの出力電圧S77を出力する。
このオペアンプ77bの出力端子には、電圧比較手段78及び制御部72内のADC72bが接続されている。電圧比較手段78は、DC電源73からの24Vの電源電圧が印加される電圧比較器であるコンパレータ78aと、このコンパレータ78aの出力端子をDC3.3Vの電源71aによりプルアップするためのプルアップ抵抗78bとにより構成されている。コンパレータ78aは、オペアンプ77bの出力電圧S77を入力する「−」入力端子と、プリンタエンジン制御部53内のDAC72aから出力される目標電圧S72aを入力する「+」入力端子とを有し、その「−」入力端子の電圧と「+」入力端子の電圧とを比較し、この比較結果S78を出力端子から出力して制御部72の入力ポートIN11へ与える回路である。
例えば、制御部72は、10ビット(bit)の分解能のDAC72aから、3.3Vのレンジで目標電圧S72aを出力し、コンパレータ78aに与える。コンパレータ78aは、
(DAC72aの目標電圧S72a)>(オペアンプ77bの出力電圧S77)
の間は、このコンパレータ78aの出力端子が、DC3.3Vの電源71aと抵抗78bによりプルアップされて、3.3V“H”の比較結果S78を出力して制御部72の入力ポートIN11に入力する。逆に、
(DAC72aの目標電圧S72a)<(オペアンプ77bの出力電圧S77)
になると、コンパレータ78aの出力端子が、“L”となり、この“L”の比較結果S78が制御部72の入力ポートIN11に入力される。
(電源装置内の制御部の構成)
図6は、図2中の制御部72を示す構成図である。
制御部72は、例えば、ASICにより構成されており、ハードウェア記述言語等により記述されてASIC化されている。これに入力されるクロックCLK及びリセット信号RESETのうち、クロックCLKは同期回路を構成する後述する各回路ブロックに供給され、リセット信号RESETは初期化のために各回路ブロックに供給される。
制御部72は、複数の入/出力ポートI/O11から入力されるシリアル通信信号(例えば、SCLK,SDI,SDO)を入力する通信データ処理部101を有し、この出力側に、DAC72a、2入力の論理積回路(以下「AND回路」という。)102、及びカウンタ上限値テーブル103が接続されている。このカウンタ上限値テーブル103に対応して、カウンタ下限値レジスタ104も設けられている。
出力電圧供給手段77の出力電圧S77を入力するADC72bと、通信データ処理部101とには、演算器105−1が接続され、この出力側に、テーブルレジスタ106−1が接続されている。このテーブルレジスタ106−1に対応して、他のテーブルレジスタ106−2も設けられている。
電圧比較手段78からの比較結果S78を入力する入力ポートIN11には、アップカウンタ107が接続され、このアップカウンタ107の出力側とAND回路102の出力側とに、データラッチ(以下「Dラッチ」という。)108が接続されている。Dラッチ108には、比較器109−1,109−2、及び否定回路(以下「NOT回路」という。)110が接続され、このNOT回路110の出力側に、9入力AND回路111が接続されている。9入力AND回路111と比較器109−2とには、2入力の論理和回路(以下「OR回路」という。)112が接続され、このOR回路112の出力側に、乗算器113が接続されている。
乗算器113とタイマ114とには、演算器105−2が接続され、この演算器105−2に、カウンタ上限値テーブル103、カウンタ下限値レジスタ104、テーブルレジスタ106−2、19bitレジスタ115、及び1加算器117が接続されている。19bitレジスタ115には、誤差保持レジスタ116が接続され、この誤差保持レジスタ116と19bitレジスタ115と1加算器117とに、分周セレクタ118が接続されている。これらの19bitレジスタ115、誤差保持レジスタ116、1加算器117、及び分周セレクタ118により、誤差拡散法による2値化手段を有する整数値変換手段が構成されている。
分周セレクタ118には、分周器119が接続され、この分周器119の出力側に、出力セレクタ120が接続されている。出力セレクタ120には、AND回路102、アップカウンタ107、演算器105−1、誤差保持レジスタ116、及び駆動パルスS72を出力する出力ポートOUT11が接続されている。
以下、この制御部72内の各回路の機能を説明する。
入力ポートIN11に接続されたアップカウンタ107は、入力ポートIN11から入力される比較結果S78の“H”をイネーブル(Enable)として(即ち、S78の“H”により動作し)、クロックCLKの立ち上がりパルスによりカウントアップする9bitのカウンタであり、比較結果S78が“L”の間はカウントアップせず、比較結果S78が“H”の時のみカウントアップし、出力セレクタ120から出力される駆動パルスS72の立ち上がり入力(reset)で0にリセットされる。このアップカウンタ107の9bit信号は、次段のDラッチ108に出力される。
Dラッチ108は、2入力AND回路102によって、通信データ処理部101から出力されるON/OFF信号S101が“H”、即ち、高圧オンの条件で出力セレクタ120から出力される駆動パルスS72の立ち上がりの入力でアップカウンタ107の9bit出力値を保持し、この保持した値を比較器109−1,109−2及び9bitのNOT回路110へ出力する。
比較器109−1は、Dラッチ108の出力値と、19bitレジスタ115の上位8bit出力値(即ち、19bitレジスタ115の整数部である上位9bitの1/2の値である8bitの値)とを比較し、
(Dラッチ108の出力値)<(19bitレジスタ115のbit18〜11)
の時に、演算器105−2へ“L”レベルを出力し、前記以外の条件で“H”を出力する。比較器109−1の比較処理は、クロックCLKの立ち上がりエッジ毎に行われる。
NOT回路110は、Dラッチ108の出力9bitを入力し、これを反転した9bitを9入力AND回路111へ出力する。9入力AND回路111は、9bitの入力に対して9bit全てが“H”の場合に1bitの“H”を2入力OR回路112へ出力し、そうでない場合に“L”を2入力OR回路112へ出力する。
比較器109−2は、19bitレジスタ115の上位9bitの値とDラッチ108の9bitの値とを比較し、
(Dラッチ108の9bitの値)>
(19bitレジスタ115のbit18〜10)−1
の場合、2入力OR回路112へ“H”を出力し、それ以外は2入力OR回路112へ“L”を出力する。2入力OR回路112は、9入力AND回路111の出力信号と比較器190−2の出力信号とのいずれかが“H”の場合に、乗算器113へ“H”を出力する。
乗算器113は、2入力OR回路112の出力信号が“H”の場合に、テーブルレジスタ106−1の8bit出力値とテーブルレジスタ106−2の8bit出力値とを乗算し、この乗算結果の16bit値を演算器105−2へ出力し、2入力OR回路112の出力信号が“L”の場合は、16bit出力値を0001hex(16進)として演算器105−2へ出力する。
複数の入/出力ポートI/O11に接続された通信データ処理部101は、プリンタエンジン制御部53から受信したシリアル通信信号(例えば、SCLK,SDI,SDO)に応じて、目標電流出力に応じた8bit値をDAC72aに設定し、出力するON/OFF信号S101をH/L切り替える。シリアル通信は、公知の3線式のインタフェースでコマンド値とデータ値との組で送信される。DAC設定コマンドに対してはDAC設定データとの組でデータが送信され、高圧出力オンオフに対してはオンコマンド、オフコマンド値が送信され、ダミーデータ(例えば、00hex等)が対で送信される。
DAC72aは、8bitのデジタル/アナログコンバータであり、通信データ処理部101から出力される8bit値に応じて
{(8bit値)×3.3/255} (V)
の目標電圧S72aを出力する。
ADC72bは、12bitのアナログ/デジタルコンバータであり、出力電圧供給手段77の出力電圧S77を所定CLKサイクル毎に12bitのデジタルデータに変換して演算器105−1へ出力する。演算器105−1は、ADC72bから出力される12bitのデータを、DAC72aを設定する8bitのデータで除算し、除算結果の整数値を5bitでテーブルレジスタ106−1へ出力する。演算器105−1の除算は、出力セレクタ120から出力される駆動パルスS72の立ち上がりをトリガとして行い、出力セレクタ120からのパルス周期毎に値を更新し、更新以外の間は5bit値を保持する。テーブルレジスタ106−1は、演算器105−1から出力される5bitのデータに応じた8bitのデータを乗算器113へ出力する。テーブルレジスタ106−1のデータは、予めこのテーブルレジスタ106−1に記憶された5bitのアドレスと8bitのデータの組であり、詳細は後述する。テーブルレジスタ106−2は、19bitレジスタ115の上位5bit値に応じた8bit値を乗算器113へ出力する。
タイマ114は、演算器105−2の演算を行うための信号をパルスとして等間隔周期にて出力する。演算器105−2は、タイマ114から出力されるパルスの立ち上がりエッジ毎に演算を行う。演算器105−2の演算は、比較器109−1の比較結果に応じて、乗算器113の16bit出力値と19bitレジスタ115の値とを加減算して行う。
19bitレジスタ115は、上位9bitが分周比整数値を示し、下位10bitが分周比小数部を示す。小数部は、(10bit値)/1024値となる。カウンタ下限値レジスタ104は、9bitのレジスタであり、リセット信号RESETの入力時に、19bitレジスタ115に初期値を設定する。又、演算器105−2にも、カウンタ下限値レジスタ104の9bit値が出力され、19bitレジスタ115の値を演算更新時に上位9bitと値を比較し、
(カウンタ下限値レジスタ104値)<(19bitレジスタ115の上位9bit値)
の場合に、19bitレジスタ115の上位9bitに、カウンタ下限値レジスタ104の値を設定する。
カウンダ上限値テーブル103は、通信データ処理部101からDAC72aへ出力される8bitのデータのうちの上位4bitが入力され、この4bit(即ち、16種)の19bit値のテーブルから前記4bitの値に応じた19bit値を演算器105−2へ出力する。演算器105−2は、演算結果が
(演算結果19bit値)>(カウンタ上限値)
となる場合に、演算結果をカウンタ上限値テーブル値19bitと置き換える。19bitレジスタ115は、分周比の値を保持する。19bitレジスタ115の上位9bitが整数値で、9bit値×20nsec(50MHz)の周期値となる。19bitレジスタ115の下位10bitは、小数値を意味し、10bit値/1024の値を意味する。小数値の扱いについては後述する。19bitレジスタ115は、上位9bitを比較器109−1、分周セレクタ118、及び1加算器117に入力する。又、19bitレジスタ115の下位10bitを誤差保持レジスタ116へ出力する。比較器109−1は、Dラッチ108の出力9bitと19bitレジスタ115の上位8bitとを比較し、
(Dラッチ108の出力9bit値)>(19bitレジスタ115の上位8bit値)
の場合に、演算器105−2に“H”を出力し、そうでない場合に“L”を出力する。
誤差保持レジスタ116は、10bitのレジスタと1bitのフラグとにより構成され、次のような機能を有している。リセット信号RESET入力時、及び通信データ処理部101から出力されるON/OFF信号S101が“L”の時に、10bitのレジスタ値と1bitのフラグ値が全て0に初期化される。出力セレクタ120から出力される駆動パルスS72の立ち上がりエッジ入力で、19bitレジスタ115から出力される下位10bit値と、誤差保持レジスタ116内の10bitレジスタ値とを加算し、この加算結果を10bitレジスタ値として保持する。更に、前記加算時に桁上がりが発生した場合に、オーバフローフラグに1をセットし、桁上がりが無い場合には、オーバフローフラグを0にクリアする。出力信号は、オーバフローフラグの値が1の場合に、分周セレクタ118へ選択信号selectとして“H”を出力し、オーバフローフラグが0の場合に、分周セレクタ118へ選択信号selectとして“L”を出力する。
1加算器117は、19bitレジスタ115から出力される分周比整数値を示す上位9bit値が入力され、この9bit値に1加算した9bit値を分周セレクタ118へ出力する。分周セレクタ118は、19bitレジスタ115の上位9bitと、1加算器117の出力9bitとが入力され、誤差保持レジスタ116から出力されるオーバフロー信号である選択信号selectにより、2入力のうちの1入力が選択されて出力される。即ち、分周セレクタ118は、オーバフロー信号である選択信号selectが“H”の場合に、1加算器117の9bit値を選択し、オーバフロー信号である選択信号selectが“L”の場合に、19bitレジスタ115の上位9bit値を選択し、分周器119へ出力する。
分周器119は、クロック信号CLKの立ち上がりでカウントアップする9bitカウンタを有し、分周セレクタ118の9bit出力値、及び、9bit出力値を約30%にした値、正確には9bit出力値の1/4値、1/32値、1/64値の和、即ち分周セレクタ118の9bit出力値をそれぞれ右シフト2bit、右シフト5bit、右シフト6bitした値との比較を行い、分周セレクタ118の出力値の30%値と等しくなった時に、この分周器出力信号を“L”とし、分周セレクタ118の出力値と等しくなった時に、この分周器出力信号を“H”にすると同時に内部のカウンタを0クリアする。
以上の動作によって分周器119は、クロック信号CLKを分周セレクタ出力値で分周した周波数で、約30%のONデューティのパルスを出力セレクタ120へ出力する。本実施例1の分周器119では、50MHzのクロックCLKを圧電トランス駆動周波数である約108〜130kHzに分周するため、分周比は384(180hex)〜463(1CFhex)程度の範囲となるので、正確にはデューティは29.3〜30.0%となる。この範囲のデューティ変動は、本実施例1の回路においては出力電圧変動に殆ど影響を及ぼさない。又、本実施例1においては、1サイクルで演算できる例として上記シフト値の和で表わしたが、分周パルス周波数は100kHz台と動作周波数50MHzに対して十分低いので、正確に30%となる演算を用いることも可能である。
出力セレクタ120は、通信データ処理部101から出力されるON/OFF信号S101が選択信号selectとして入力され、ON/OFF信号S101が“H”の時に、分周器119の出力パルスを選択し、ON/OFF信号S101が“L”の時に、“L”を選択し、駆動パルスS72を出力ポートOUT11へ出力する。分周器119はリセット後、カウンタ初期値の分周比で常にパルスを出力するが、出力セレクタ120は、通信データ処理部101から与えられるON/OFF信号S101が“L”(オフ)の間は駆動パルスS72を出力しない。
図7−1は図6中のテーブルレジスタ106−1における入出力値を示す図、図7−2は図6中のテーブルレジスタ106−2における入出力値を示す図、更に、図7−3は図6中のカウンタ上限値テーブル103における入出力値を示す図である。
(画像形成装置の全体の動作)
図3及び図4において、画像形成装置1は、図示しない外部機器からホストインタフェース部50を介してPDL(Page Description Language、ページ記述言語)等で記述された印刷データが入力されると、この印刷データは、コマンド/画像処理部51によってビットマップデータ(画像データ)に変換され、LEDヘッドインタフェース部52及びプリンタエンジン制御部53へ送られる。プリンタエンジン制御部53により、サーミスタ65の検知値に応じて定着器18内のヒータ59が制御され、定着器18内の熱定着ローラが所定の温度になり、印字動作が開始される。
給紙カセット13にセットされた用紙15は、ホッピングローラ14で給紙される。以降説明する画像形成動作に同期したタイミングで、レジストローラ16,17によって用紙15が転写ベルト8上に搬送される。各色の現像器2K,2Y,2M,2Cにおいて、電子写真プロセスにより、各感光体ドラム32K,32Y,32M,32Cにトナー像が形成される。この時、前記ビットマップデータに応じて各LEDヘッド3K,3M,3Y,3Cが点灯される。各色の現像器2K,2Y,2M,2Cによって現像されたトナー像は、電源装置70から各転写ローラ5K,5Y,5M,5Cに印加された高電圧のDCバイアスにより、転写ベルト8上を搬送される用紙15に転写される。用紙15に4色のトナー像が転写された後、定着器18によって定着されて排紙される。
(電源装置の動作)
先ず、図1の電源装置70における概略の動作を説明する。
カラー画像形成装置において転写は4出力となるが、4回路とも同じ構成となるので、本実施例1では、1出力の電源装置70について動作を説明する。
プリンタエンジン制御部53は、シリアル通信手段である複数の入/出力ポートI/O1から、電源装置70内の制御部72における複数の入/出力ポートI/O11へ、所定のコマンド・データを送信する。制御部72は、入/出力ポートI/O11にて受信したコマンド・データに応じた例えば8bitの値をDAC72aに設定し、このDAC72aから目標電圧S72aを電圧比較手段78へ出力する。
例えば、目標電流10μAの場合は目標電圧S72aが0.33V、8bitDACなので16進数に変換して1AHの値を設定してDAC72aから0.336Vの目標電圧S72a(目標電流相当値)として電圧比較手段78へ出力する。後述するが、高圧出力時はDAC72aの設定を先に行い、その後に、制御部72の出力ポートOUT11から駆動パルスS72を出力するので、この時点では、出力ポートOUT11は“L”レベル出力を維持する。
制御部72は、プリンタエンジン制御部53の複数の入/出力ポートI/O1から、高圧出力オンを指示するコマンドを複数の入/出力ポートI/O11にて受信すると、発振器71から供給されるクロックCLKを分周した駆動パルスS72を、出力ポートOUT11から圧電トランス駆動回路74へ出力する。制御部72は、電圧比較手段78から入力ポートIN11に与えられる比較結果S78によって分周比を変化させる。
圧電トランス駆動回路74は、制御部72からの駆動パルスS72によって、DC電源73から供給されるDC電圧24Vをスイッチングし、圧電トランス75の1次側を駆動してこの圧電トランス75の2次側からAC高電圧を出力させる。このAC高電圧は、整流回路76によってDCに整流され、DC高電圧が負荷ZLに供給される。この際、出力電圧供給手段77から所定の出力電圧S77が出力される。
出力電圧供給手段77において、出力電流供給手段77−1から供給される圧電トランス75の2次側電流が、電流電圧変換手段77−2により電圧に変換され、この出力電圧S77が、電圧比較手段78、及び制御部72内のADC72bへ与えられる。電圧比較手段78は、DAC72aから出力された目標電流相当の目標電圧S72aと、電流電圧変換手段77−2の出力電圧S77とを比較し、
(目標電流相当の目標電圧S72a)>(出力電圧S77)
の場合には、比較結果S78として“H”を制御部72の入力ポートIN11へ出力し、
(目標電流相当の目標電圧S72a)<(出力電圧S77)
の場合には、比較結果S78として“L”を制御部72の入力ポートIN11へ出力する。
出力電圧S77がほぼ目標電流相当の目標電圧S72aになった時は、出力電圧供給手段77の出力電圧S77には、AC成分であるリップルが残り、DAC72aから出力される目標電流相当の目標電圧S72aは、ほぼ安定したDC電圧であるので、圧電トランス駆動回路74に入力される制御部72からの駆動パルスS72にほぼ同期した矩形波が、出力電圧比較手段78から比較結果S78として出力される。
図8は、図2の電源装置70における動作波形図である。
この図8を参照しつつ、図2の電源装置70における詳細な動作を説明する。
プリンタエンジン制御部53は、出力ポートOUT1から電源装置70内の制御部72の入力ポートIN12へ出力するリセット信号RESETを“L”にして、制御部72の諸処の設定をリセットする。このリセット動作によって制御部72内の出力ポートOUT11出力の分周比等の値が初期値となる。制御部72は、初期値にてクロック入力ポートCLK_INから入力されるクロックCLKを初期値の分周比(例えば、ONデューティ30%)で分周する。但し、制御部72において、プリンタエンジン制御部53から高圧オンのコマンドを受信するまでは、出力ポートOUT11からは分周された駆動パルスS72が出力されず、出力ポートOUT11が“L”レベルに保持される。
プリンタエンジン制御部53は、入/出力ポートI/O1から、同期用のシリアルクロックSCLKを出力すると共に、シリアルクロックSCLKに同期してシリアルデータインプット信号SDIを出力し、高圧出力目標電流を設定する任意のコマンドとDAC設定値である8bitデータを制御部72へ送信する。制御部72は、DAC72aから高圧出力の目標電流値に対する指示電圧である目標電圧S72aを出力する。例えば、目標電流値が10μAの場合には、目標電圧S72aとして0.33Vを出力する。この場合、3.3V8bitのDAC72aであるので、図示しない所定のレジスタに1AHを設定する。
制御部72のクロック入力ポートCLK_INには、抵抗71bを介して発振器71が接続されている。発振器71は、電源端子VDDとアウトプットイネーブル端子OEに、DC電源71aの3.3Vが供給され、この電源投入直後から、50MHz、周期20nsecのクロックCLKを、クロック出力端子CLK_OUTから制御部72のクロック入力ポートCLK_INへ出力する。
制御部72の出力ポートOUT11が“L”に保持されている間は、圧電トランス駆動回路74内のNMOS74aがオフしているので、圧電トランス75の1次側入力端子75aには、DC電源73から供給されるDC24Vがそのまま印加される。この状態では、DC電源73の電流値はほぼ0Aであり、圧電トランス75も振動していないので、この圧電トランス75の2次側出力端子75bにおける出力電圧が0V、出力電流が0Aである。この時、出力電圧供給手段77内のオペアンプ77bの出力電圧S77は、VOLレベルである。
電圧比較手段78内のコンパレータ78aは、前記状態では「+」入力端子に目標電圧S72aの0.336Vが入力され、「−」入力端子にオペアンプ77bのVOLレベルが入力されているので、オペアンプ78aの出力端子は、電源71aでプルアップされたDC3.3Vとなっている。そのため、このオペアンプ78aから比較結果S78の“H”が出力され、制御部72の入力ポートIN11に入力される。
次に、制御部72内のDAC72aから、目標電流値に相当する目標電圧S72aが出力された後、所定のタイミング(即ち、用紙検出センサ40が用紙15を検出した後、この用紙15が転写ローラ5Kと感光ドラム32Kのニップ部に到達するタイミング)で、プリンタエンジン制御部53は、高圧のオンを指示するコマンドを、入/出力ポートI/O1から制御部72の入/出力ポートIN12へ送信する。制御部72は、その受信データ処理後、直ちに出力ポートOUT11から、初期値にて分周された駆動パルスS72を出力する。本実施例1では、初期値は384分周であり、1周期7.68μsec、ONデューティ29%である。
制御部72の出力ポートOUT11から出力された駆動パルスS72によって、圧電トランス駆動回路74内のNMOS74aがスイッチングされ、インダクタ74cとコンデンサ74d及び圧電トランス75によって、この圧電トランス75の1次側入力端子75aに、図8に示す数十Vの半波正弦波形が印加される。これにより、圧電トランス75の2次側出力端子75bには、昇圧されたAC電圧が発生する。但し、384分周、130kHzの駆動周波数では、AC100V程度の出力電圧であり、出力電流は微小である。
そのため、出力電圧供給手段77内の抵抗77dを流れる電流は殆ど無く、電圧比較手段78内のコンパレータ78aの「−」入力端子に入力されたオペアンプ77bの出力電圧S77は、制御部72内のDAC72aから出力された目標電圧S72aの0.336Vより低く、コンパレータ78aから出力される比較結果S78は、DC3.3Vの電源71aでプルアップされた“H”レベルとなっている。
制御部72は、入力ポートIN11から入力される比較結果S78の“H”を、出力ポートOUT11から出力される駆動パルスS72の周期毎にサンプリングし、入力ポートIN11に入力される比較結果S78の“H”期間と“L”期間が等しくなるように、出力ポートOUT11から出力する駆動パルスS72の周波数を制御する。入力ポートIN11の“H”期間が50%以上の場合に、周波数を下げるように制御し、“H”期間が50%未満の場合に、周波数を上げるように制御する。周波数制御値は9bitの整数部と10bitの小数部を有するので、最小分解能は0.33Hzとなり、最終的に入力ポートIN11に入力される矩形波のデューティが50%となる状態で、駆動パルスS72の駆動周波数が安定し、定電流制御される。この時、オペアンプ77bの出力電圧S77の実効値は0.336Vとなる。
(電源装置内の制御部の動作)
電源装置70内における図6に示す制御部72の動作を説明する。
プリンタエンジン制御部53の出力ポートOUT1から出力されたリセット信号RESETが、制御部72の入力ポートIN12に入力されると、制御部72内の各カウンタ値等が初期化される。19bitレジスタ115には、カウンタ下限値レジスタ104の9bit値が上位9bitに入力され、下位10bitには0がセットされる。初期値の19bit値は60000hexとなる。1加算器117によって分周セレクタ118には、19bitレジスタ115の上位9bit値180hexと、1加算器117の181hexとが入力され、初期状態(即ち、リセット信号RESETの入力後)では、19bitレジスタ115の上位9bit値180hexが、分周器119に入力される。
分周器119は、0〜180hexまで、クロックCLKをカウントする毎にパルスを出力する。これにより、384分周、30%デューティのパルスが、分周器119から出力される。出力セレクタ120は、通信データ処理部101から出力されるON/OFF信号S101がオンである“H”となった場合に、駆動パルスS72を出力し、そうでない場合は、出力“L”を保持する。
19bitレジスタ115の下位10bitは、小数点以下の分周比を示すカウンタである。分周比は180hex(384)分周から開始し、181hex(385)分周となるまでの間、小数点以下を示す値の誤差を加算し、誤差加算結果が1以上となった時に、パルスの分周比を1加算する。
例えば、19bitレジスタ115の値が60200hexの場合、整数部9bit値は180hex、小数部10bitは200hexとなる。この状態にて誤差保持レジスタ116の値が000hex(10bit)、オーバフローフラグ0の場合、分周セレクタ118にて19bitレジスタ115の上位9bitが選択されて分周器119に入力され、180hex(384)分周、130.208kHzの駆動パルスS72が出力セレクタ120から出力される。
出力セレクタ120から出力された駆動パルスS72は、圧電トランス駆動回路74に印加されると同時に、誤差保持レジスタ116にも入力される。誤差保持レジスタ116は、000hex(10bit)値と19bitレジスタ115の下位10bitの200hexとを加算し、この加算結果200hexを保持し、オーバフローフラグを“L”とする。
以降同様に、誤差保持レジスタ116は、次の駆動パルスS72の出力時は、小数部200hexと誤差保持レジスタ値200hexとを加算して400hexとなり、誤差保持レジスタ116内の10bitレジスタ値の保持レンジは、000〜3FFとなるので、誤差保持レジスタ116の値を000hexとして、オーバフローフラグを“H”にする。19bitレジスタ115から出力される周波数指示値は、整数部が180hex(384)で小数部が200hex(512)であり、実数値としては384.5となる。上述したように、この場合は384分周のパルスと385分周のパルスが出力セレクタ120から交互に出力され、分周比平均は384.5となる。
又、小数部が180hexである場合は、誤差保持レジスタ116の値は000hex、180hex、300hex、080hexとなり、300hexから080hexとなる時に、誤差保持レジスタ116から出力されるオーバフローフラグが“H”となる。誤差保持レジスタ116の整数部がNとした場合にN分周、N分周、N分周、N+1分周と分周比が変化し、分周比平均は最終的にN+(384/1024)となる。
19bitレジスタ115から出力される分周比指示値は、演算器105−2により更新される。この更新処理を以下説明する。
通信データ処理部101が高圧ON/OFF信号S101を“L”にしている間は、出力セレクタ120は“L”を出力し、圧電トランス駆動回路74はオフ状態となる。
画像形成装置1は、印字動作を開始し、転写バイアス発生部93から転写バイアスを出力するために、最初に転写目標電流に相当するDAC設定値を所定のコマンド・データで、プリンタエンジン制御部53からシリアル通信信号(例えば、SCLK,SDI,SDO)にて制御部72へ送信する。制御部72内の通信データ処理部101は、前記コマンド・データを受信すると、8bitのデータをDAC72aへ出力する。これにより、例えば、DAC72aから出力される目標電圧S72aが0〜3.3V、出力電流範囲0〜100μAとなるように、各回路定数が設定されたとする。この場合、図2中の抵抗77dは、33kΩとなる。転写目標電流を10μAとした場合、DAC72aの設定値は1Ahexとなる。DAC72aから目標電圧S72aの0.336Vが出力される。
この時点において、高電圧は未だ出力されておらず、図2中のオペアンプ77bの出力電圧S77は、ほぼ0Vであり、コンパレータ78aの「−」入力端子に0Vが印加され、「+」入力端子に目標電圧S72aの0.336Vが印加される。そのため、コンパレータ78aの出力端子は、オープンコレクタ出力となり、抵抗78bでプルアップされた3.3Vが比較結果S78として制御部72の入力ポートIN11に入力される。
比較結果S78は“H”となるが、制御部72内のアップカウンタ107は、出力セレクタ120の出力端子が“L”を保持しているので、オーバフローして繰り返しカウントアップするのみである。又、Dラッチ108は、通信データ処理部101から出力されるON/OFF信号S101が“L”で、AND回路102の出力信号も“L”であるので、初期値の000000000bを保持している。
19bitレジスタ115は、初期値60000hex(即ち、上位9bit整数部が180hex、下位10bit小数部が000hex)に設定されている。比較器109−1は、Dラッチ108の出力9bitが000hex、19bitレジスタ上位8bitがC0hexであるので、両者の値を比較し、000hex<C0hexであるので、“L”を演算器105−2へ出力する。
又、Dラッチ108の出力信号は、NOT回路110及び比較器109−2へ入力される。NOT回路110に入力される9bit値000hexは反転して出力され、1FFhexが9入力AND回路111へ入力され、9入力AND回路111の出力“H”がOR回路112に入力される。比較器109−2は、9bit値(000hex)と、19bitレジスタ115の上位9bit(180hex)から1を減算した17Fhexとを比較し、(Dラッチ108の出力値<17Fhex)であるので、“L”をOR回路112へ出力する。OR回路112は、9入力AND回路111の“H”と比較器100−2の“L”とが入力され、“H”を乗算器113へ出力する。
ADC72bは、出力電圧供給手段77から供給されるアナログの出力電圧S77を12bitのデジタルデータに変換する。このADC72bは、所定サイクル毎に出力電圧S77をデジタル値に変換し、この変換周期毎に出力12bitデータを更新し、更新されるまでの間はデジタル値を保持する。高圧電圧が出力されていない状態では、000hexが出力される。演算器105−1は、ADC72bの出力値12bitとDAC72aの設定値8bitとのデータ処理を行い、5bitのデータをテーブルレジスタ106−1へ出力する。
図9は、図6中の演算器105−1におけるデータ処理を示すフローチャートである。
演算器105−1は、ステップST1において、データ処理を開始し、ステップST2において、DAC72aの設定値が01hexより大きいか否かを判定し、大きければ(Y)、ステップST3へ進み、そうでなければ(N)、ステップST4へ進む。ステップST3において、ADC72bの検出値が020hex以上か否かを判定し、大きければ(Y)、ステップST5へ進み、そうでなければ(N)、ステップST6へ進む。
ステップST4において、ADC検出値12bitをDAC設定値8bitで除算した結果の整数値(余りは切り捨て)が、20hex以上か否かを判定し、大きければ(Y)、ステップST7へ進み、そうでなければ(N)、ステップST8へ進む。ステップST5において、演算器105−1の出力値5bitを1Fhexとして出力する。ステップST6において、演算器105−1の出力値5bitを、入力されたADC検出値12bit中の下位5bitとする。ステップST7において、演算器105−1の出力値5bitを1Fhexとして出力する。又、ステップST8において、演算器105−1の出力値5bitを(ADC検出値12bit)/(DAC設定値8bit)とする。
図6の制御部72内において、ADC72bの検出値が000hexなので、演算器105−1の出力値は00hex(5bit)となる。ADC72bの検出周期と、演算器105−1の演算周期とは、同期が取れている必要はなく、後述するタイマ114から出力される1bitの信号周期より短い時間であればよい。
演算器105−1のデータ処理は、図9のフローチャートで説明したが、所定周期であるクロックCLK周期にて処理される公知の除算回路によって構成される。テーブルレジスタ106−1は、演算器105−1から5bitのデータを入力され、8bitのデータを乗算器113へ出力する。このテーブルレジスタ106−1の入出力値の関係が図7−1に示されている。この場合、テーブルレジスタ106−1の入力値は00hex(5bit)なので、このテーブルレジスタ106−1からC0hex(8bit)が出力される。
テーブルレジスタ106−2は、19bitレジスタ115の上位5bitのデータを入力され、8bitのデータを乗算器113へ出力する。この入出力値が図7−2に示されている。19bitレジスタ115の上位5bitは18hexであるので、テーブルレジスタ106−2は、80hex(8bit)を乗算器113へ出力する。
乗算器113は、OR回路112の出力信号が“H”の場合、テーブルレジスタ106−1の出力値8bitと、テーブルレジスタ106−2の出力値8bitとを乗算し、16bit値として演算器105−2へ出力する。OR回路112の出力信号が“L”の場合、乗算器113は、0001hexの固定16bit値を演算器105−2へ出力する。この場合、乗算器113の出力値は、(C0hex)×(80hex)=6000hexとなる。
タイマ114は、12bitのカウンタを有し、このカウンタがオーバフローする毎に1bitの出力値を反転する。結果、タイマ114は、163.84μsec周期、6.1kHzのパルスを演算器105−2へ出力する。
演算器105−2は、タイマ114からのパルス入力立ち上がり毎に演算を行う。前述したように、比較器109−1の比較結果が“L”であるので、演算器105−2は、19bitレジスタ115から入力される19bit値から、乗算器113の16bit出力値である6000hexを減算し、演算結果が60000−6000=5A000hexとなる。演算器105−2は、減算時に、演算結果をカウンタ下限値レジスタ104の値と比較する。
カウンタ下限値レジスタ104の下限値は9bit値で180hexであり、前記5A000hexの上位9bitの168hexと比較すると、180hex>168hexであるので、演算器105−2における演算結果の上位9bitを180hexとする。結果、19bitレジスタ115は60000hexの値に更新され、実質同じ値を保持する。19bitレジスタ115の値は、高圧出力のON/OFF信号S101が“H”になるまで、60000hexの値に維持される。19bitレジスタ115の上位9bitは180hex、下位10bitは000hexであるので、分周器119には180hexが出力される。
分周器119は、180hex(即ち、384CLK周期)、時間にして7.69μsec周期のパルスをオン(“H”)時間、
分周カウンタ値/4+分周カウンタ値/32+分周カウンタ値/64
=96+12+6=114CLK周期
即ち、2.28μsecでONデューティを約30%としたパルスを出力セレクタ120へ出力する。出力セレクタ120は、ON/OFF信号S101が“L”であるので、“L”を出力する。
以上説明したように、先ず、目標電流相当のDAC設定値をプリンタエンジン制御部53から制御部72へ送信し、制御部72において初期値での駆動パルスS72を内部的に発生させる。
次に、画像形成装置1は給紙動作を開始し、プリンタエンジン制御部53が用紙検出センサ40にて用紙先端を検出した所定時間後、シリアル通信信号(例えば、SCLK,SDI,SDO)にて制御部72内の通信データ処理部101に、高圧出力をオンするコマンド・データを送信する。通信データ処理部101は、コマンド・データ受信処理後、直ちにON/OFF信号S101を“H”にする。
ON/OFF信号S101が“H”になると、出力セレクタ120からは130.2kHz、30%デューティの駆動パルスS72が出力され、圧電トランス75の2次側出力端子75bに電流が流れる。この時点では電流値も低く、コンパレータ78aから出力される比較結果S78は、“H”レベルを維持している。
アップカウンタ107は、分周器119から出力される駆動パルスS72毎に比較結果S78の“H”期間をカウン卜する。比較結果S78が“H”に維持されている間は、19bitレジスタ115の上位9bit値、もしくは(9bit値+1)の値までのカウントとリセットを繰り返す。前記リセットと同時に、Dラッチ108にリセット直前のカウント値が保持される。AND回路102によって、ON/OFF信号S101の“H”レベルと論理積を取られた駆動パルスS72が、Dラッチ108に入力され、この入力の立ち上がりでラッチされる。結果、Dラッチ108には、19bitレジスタ115の上位9bit値、もしくは(9bit値+1)の値が保持される。
Dラッチ108の保持値9bitは、比較器109−1に入力され、19bitレジスタ115の上位8bitと比較される。比較器109−1において、初期値上位9bitの1/2値であるC0hex(8bit)と180もしくは181hexが比較され、
(Dラッチ出力9bit値)>(19bitレジスタ上位8bit値)
の条件を満たすので、比較器109−1の比較結果が“H”となり、この“H”が演算器105−2に入力される。更に、Dラッチ108の出力信号は、比較器109−2にも入力され、19bitレジスタ115の上位9bitと比較される。
(Dラッチ出力9bit値)>(19bitレジスタ上位9bit値−1)
であるので、比較器109−2は“H”を出力する。9入力AND回路111は、Dラッチ108の出力9bitが全て0の場合のみ“H”を出力するので、この場合は“L”をOR回路112へ出力する。OR回路112は、“H”と“L”が入力され、“H”を乗算器113へ出力する。
ADC72bの検出値は000hexなので、前記同様、テーブルレジスタ106−1はC0hexを、テーブルレジスタ106−2は80hexを、それぞれ乗算器113へ出力する。乗算器113は、OR回路112の出力信号が“H”であるので、
(C0)×(80)=6000hex
の16bitを、演算器105−2へ出力する。比較器109−1の比較結果が“H”であるので、演算器105−2は、19bitレジスタ115の60000hexに前記6000hexを加算し、66000hexの19bitを、カウンタ上限値テーブル103の出力19bit値と比較する。
カウンタ上限値テーブル103は、DAC設定値の上位4bitが入力され、19bitの出力を行うテーブルであり、この入出力値の関係が図7−3に示されている。DAC設定値は1Ahexであるので、上位4bitはこの場合1hexとなる。カウンタ上限値テーブル103の出力値19bitは、70664hexとなる。演算器105−2は、66000hexと比較し、上限値テーブル値以下であるので、66000hexの値にて19bitレジスタ115を更新する。以降更新された値にて9bit値が1加算器117及び分周セレクタ118へ出力され、分周器119が、更新された低い周波数にてパルスを出力セレクタ120へ出力する。
以降、同様なフローにて、出力セレクタ120から出力される駆動パルスS72の周波数が下げられていく。結果、高圧出力電圧が高くなり、それに伴い高圧出力電流も増大していく。出力電流増大に伴い、ADC72bの検出値12bitの値が変化し、演算器105−1、テーブルレジスタ106−1、及びテーブルレジスタ106−2の出力値も、図7−1及び図7−2で示されるように変化する。
駆動パルスS72の周波数が低い方向へ制御され、高圧出力電圧の増大に伴って、高圧出力電流が目標電流値の10μA付近となると、アップカウンタ107の値を保持するDラッチ108の保持値が、19bitレジスタ115の上位9bitの値より小さくなり、OR回路112の出力信号が“L”となる。結果、乗算器113の出力16bit値は0001hexとなり、演算器105−2は19bitレジスタ115を1ずつ更新するようになる。
19bitレジスタ115における小数部10bitが1ずつ更新(即ち、1ずつ加算)されることにより、分周セレクタ118に入力される2入力信号の変化は少なくなり、19bitレジスタ115の下位10biti値によって誤差保持レジスタ116の値が変化し、分周セレクタ118によって選択される分周比Nと分周比N+1の単位時間当たり割合が変化していく。
目標電流に達すると、19bitレジスタ115の最下位bitのみが増減を繰り返すようになり、出力される駆動パルスS72の平均周波数は±1Hz未満の変化となり、出力電流が10μAで安定する。
画像形成装置1中の用紙15が転写ニップを抜ける直前、即ち、用紙検出センサ40を用紙15の後端が抜けて所定時間後に、プリンタエンジン制御部53は、高圧オフを指示するコマンド・データを、制御部72内の通信データ処理部101へシリアル通信にて送信する。通信データ処理部101は、DAC72aの設定データを00hexとした後、ON/OFF信号S101を“L”にする。DAC設定データを00hexとすることにより、コンパレータ78aから出力される比較結果S78が“L”となり、駆動パルスS72の出力2周期以内にDラッチ108の出力9bitが000hexとなる。
続いて、通信データ処理部101は、ON/OFF信号S101を“L”にして駆動パルスS72の出力値を“L”にする。結果、圧電トランス75の駆動が停止し、高圧出力がオフとなる。Dラッチ108の出力値が000hexとなることにより、19bitレジスタ115の値は、カウンタ下限値レジスタ104の値9bitである180hex、19bit値にして60000hexまで演算器105−2により減算され、初期状態に戻り、次の印字による高圧出力指示まで待機する。
(実施例1の変形例)
本実施例1は、次の(a)〜(d)のように変形してもよい。
(a) 本実施例1では、共振周波数約108kHz、駆動周波数範囲108〜130kHzの圧電トランス75を用いたが、これよりサイズの小さな駆動周波数が高い圧電トランスを使用しでもよいし、あるいは、サイズの大きな駆動周波数の低い圧電トランスを用いてもよい。
(b) 本実施例1では、クロックCLKの周波数を50MHzとしたが、20MHz等の低い周波数でも実現可能である。
(c) 本実施例1では、19bitレジスタ115の整数部9bit、小数部10bitで処理を行っているが、必要な周波数分解能によって最適値は異なり、bit数についてはこの限りではない。
(d) 本実施例1では、転写1チャンネルの場合について説明したが、複数チャンネルを並置しても実現可能である。
(実施例1の効果)
本実施例1によれば、圧電トランス75の2次側出力端子75bに出力電圧供給手段77を設けて定電流制御を行うようにしたので、周波数制御時に圧電トランス75における共振周波数のピークを超えて制御不能になることなく、所定の転写電流値で制御可能となる。更に、目標電流値によって周波数リミットを異なる値に設定することにより、整流ダイオード76a,76bやコンデンサ76cの耐圧範囲内での圧電トランス75の制御が可能になる。その上、安定した定電流制御が可能になるので、環境によらず、安定した出力が可能になり、濃度段差や横筋のない安定した画像を得ることができる。
本発明の実施例2では、実施例1における図3の画像形成装置1及び図4の制御回路の構成と同様であり、実施例1における図2の電源装置70と構成が異なるので、以下、本実施例2の電源装置について説明する。
(電源装置の構成)
図10は、本発明の実施例2における電源装置の概略の構成を示すブロック図であり、実施例1の電源装置を示す図1中の要素と共通の要素には共通の符号が付されている。
本実施例2の電源装置70Aは、実施例1と同様に、各色の1回路のみが示されており、実施例1の制御部72、整流回路76、及び出力電圧供給手段77とは異なる構成の制御部72A、整流回路76A、及び出力電圧供給手段77Aが設けられ、更に、出力電圧検出手段79が追加されている。その他の構成は、実施例1と同様である。
本実施例2の制御部72Aは、実施例1とほぼ同様に、発振器71から供給されるクロックCLKに同期して動作し、プリンタエンジン制御部53により制御されて駆動パルスS72Aを出力する回路であり、ASIC、CPUを内蔵したマイクロプロセッサ、あるいはFPGA等により構成されている。本実施例2の制御部72Aは、実施例1と同様のクロック入力ポートCLK_IN、入力ポートIN11,IN12、複数の入/出力ポートI/O11、及び駆動パルスS72Aを出力する出力ポートOUT1と、実施例1と同様のDAC72aと、実施例1と同様の0〜3.3Vレンジ、12bitの分解能を持つADC72bと、新たに追加された0〜3.3Vレンジ、8bitの分解能を持つADC72d等とを有している。
整流回路76Aは、実施例1の整流回路76と同様に、圧電トランス75のAC出力電圧をDC電圧に変換する回路であるが、実施例1の整流回路76と異なり、負バイアスを出力する構成になっている。出力電圧供給手段77Aは、実施例1の出力電圧供給手段77に対して逆極性になっており、出力電流供給手段77A−1と、実施例1の0〜100μAに対して0〜255μAの出力範囲を持つ出力電圧S77Aを出力する電流電圧変換手段77A−2とにより構成されている。
出力電圧検出手段79は、整流回路76Aの出力側に接続され、整流回路76Aの出力電圧である負バイアスの高電圧を検出して0〜3.3Vの範囲の電圧に変換し、この変換した電圧を制御部72A内のADC72dへ供給するものである。
図11は、図10の電源装置70Aにおける詳細な構成例を示す回路図であり、実施例1の電源装置70を示す図2中の要素と共通の要素には共通の符号が付されている。
整流回路76Aは、圧電トランス75の2次側出力端子75bから出力されるAC電圧を負バイアスのDC電圧に変換するためのダイオード76e,76f及びコンデンサ76cにより構成されている。出力電圧供給手段77Aは、実施例1の出力電圧供給手段77と同様のコンデンサ77a,77c及びオペアンプ77bと、実施例1の抵抗77dとは異なる抵抗値(例えば、13kΩ)の抵抗77eとにより構成されている。オペアンプ77bの「+」入力端子は、実施例1では接地されているが、本実施例2では、実施例1とは異なり、DC3.3Vの電源71aに接続されている。
出力電圧検出手段79は、ボルテージフォロアの回路構成になったオペアンプ79aと、整流回路76AのDC出力電圧を分圧する2つの分圧抵抗79b,79cと、この分圧抵抗79b,79c間の電圧をオペアンプ79aの「+」入力端子に入力する入力抵抗79dとにより構成され、オペアンプ79aの出力端子が、制御部72A内のADC72dに接続されている。
(電源装置内の制御部の構成)
図12は、図11中の制御部72Aを示す構成図であり、実施例1の制御部72を示す図6中の要素と共通の要素には共通の符号が付されている。
本実施例2の制御部72Aでは、実施例1の制御部72におけるカウンタ上限値テーブル103、演算器105−2、及びテーブルレジスタ106−1,106−2に代えて、これらとは構成あるいは機能の異なるカウンタ上限値テーブル103A、演算器105A−2、及びテーブルレジスタ106A−1,106A−2が設けられ、更に、ADC72d、比較器109−3、及びNOT回路121−1〜121−3が追加されている。その他の構成は、実施例1と同様である。
出力電圧供給手段77Aの出力電圧S77Aを入力するADC72bは、入力されるアナログの0〜3.3Vの出力電圧S77Aをデジタル信号に変換して12bit値000hex〜FFFhexの値を出力回路であり、この出力側に、12入力12出力のNOT回路121−1を介して、演算器105−1が接続されている。12入力12出力のNOT回路121−1は、ADC72bの出力電圧を反転して演算器105−1へ供給する回路である。
通信データ処理部101の出力側には、8入力8出力のNOT回路121−2を介してDAC72aが接続されると共に、カウンタ上限値テーブル103Aが接続されている。8入力8出力のNOT回路121−2は、通信データ処理部101の出力8bitを反転してDAC72aに与える回路である。カウンタ上限テーブル103Aは、実施例1のカウンタ上限値テーブル103に対して入出力値が異なり、通信データ処理部101から出力されるDAC72aに対するDAC設定値の上位4bitが入力され、この4bit値0〜15に対応した8bitのデータを比較器109−3へ出力するものである。
比較器109−3の入力側には、ADC72dも接続されている。ADC72dは、出力電圧検出手段79の出力電圧0〜3.3Vを00hex〜FFhexの8bit値に変換し、この変換結果8bitを比較器109−3へ出力するものである。比較器109−3は、カウンタ上限値テーブル103Aの出力8bit値とADC72dの出力8bit値とを比較し、
(カウンタ上限値テーブル103Aの出力8bit値)>(ADC72dの出力8bit値)
となった場合に、比較結果の“H”を演算器105A−2へ出力し、そうでない場合に、比較結果の“L”を演算器105A−2へ出力する機能を有している。
電圧比較手段78から出力される比較結果S78は、1入力1出力のNOT回路121−3により反転されて、アップカウンタ107に入力される構成になっている。
乗算器113の入力側に接続されたテーブルレジスタ106A−1,106A−2は、実施例1のテーブルレジスタ106−1,106−2に対して入出力値が異なる。更に、乗算器113の出力側に接続された演算器105A−2は、実施例1の演算器105−2に対して、実施例1では加算時にカウンタ上限値テーブル103と比較していた機能がなくなり、比較器109−3の比較結果が“H”で、且つ比較器109−1の比較結果が“H”である場合に、19bitレジスタ115の値を更新せずに同じ値とする。但し、演算器105A−2は、比較器109−1の比較結果が“L”の場合の19bitレジスタ115に対しての減算は行う。
図13−1は図12中のテーブルレジスタ106A−1における入出力値を示す図、図13−2は図12中のテーブルレジスタ106A−2における入出力値を示す図、更に、図13−3は図12中のカウンタ上限値テーブル103Aにおける入出力値を示す図である。
(実施例2の動作)
本実施例2では、図3の画像形成装置1及び図4の制御回路の動作が実施例1と同様である。以下、実施例1と異なる部分の動作を説明する。
実施例1では、図1及び図2の電源装置70を転写バイアスに使用した場合の動作を説明したが、本実施例2では、図10及び図11の電源装置70Aを帯電バイアスに使用した場合の動作を説明する。
本実施例2の電源装置70Aは、例えば、図4中の高圧制御部60内の制御部及び帯電バイアス発生器91により構成され、この電源装置70Aから出力される帯電バイアスが、各色の現像器2(=2K,2Y,2M,2C)内の各帯電ローラ36(=36K,36Y,36M,36C)に対して印加され、各色の感光体ドラム32(=32K,32Y,32M,32C)を帯電する。帯電は、モータにより各帯電ローラ36及び各感光体ドラム32の駆動開始と同時に開始され、停止と同時に印加を停止する。
先ず、図10に示す電源装置70Aの動作を説明する。
プリンタエンジン制御部53は、印字動作を開始する直前に、シリアル通信手段である複数の入/出力ポートI/O1により、制御部72Aに対して目標電流値に相当する8bitのDAC設定値をコマンドとデータの対にて送信する。データは8bitで0〜FFhexで0〜−255μAに相当する。次に、プリンタエンジン制御部53は、図示しないモータを駆動すると同時に、複数の入/出力ポートI/O1により制御部72Aへ、帯電バイアスオンのコマンドを送信する。
前記コマンドを受信した制御部72Aは、出力ポートOUT11から駆動パルスS72Aを出力し、実施例1と同様に、圧電トランス駆動回路74を駆動する。圧電トランス75の2次側出力端子75bに出力される高圧電流は、出力電圧供給手段77A内の出力電流供給手段77A−1により、実施例1に対して逆極性で供給され、電流電圧変換手段77A−2で電圧に変換されて出力電圧S77Aが出力される。
高圧出力値が目標電流に到達するか、あるいは、出力電圧検出手段79で検出された電圧がADC72dでデジタル値に変換され、所定の閾値を超えた場合に、圧電トランス駆動回路74に供給する駆動パルスS72Aの周波数が目標電流もしくは上限電圧で安定する。
この動作を、図11を参照しつつ詳細に説明する。
シリアル通信については実施例1と同様であるので、説明を省略する。出力電圧供給手段77Aは、オペアンプ77bの「+」入力端子がDC3.3Vの電源71aに接続されている。そのため、オペアンプ77bの「−」入力端子のレベルもほぼ3.3Vとなる。オペアンプ79aの「−」入力端子と出力端子との間に接続された抵抗77eは、抵抗値が例えば13kΩであり、電流が−255μA流れると、オペアンプ79aの出力端子がほぼ0Vとなり、電流が0μA時には3.3Vとなる。
出力電圧検出手段79は、例えば、分圧抵抗79bの抵抗値が150kΩ、分圧抵抗79cの抵抗値が100MΩであり、この分圧抵抗79b,79cにより、負バイアスの出力電圧と正電位3.3Vの間を分圧する。そのため、整流回路76Aから出力される負バイアスの電位が0Vの時は、オペアンプ79aの出力電圧が3.3Vとなり、出力電位が−2200Vの時に、オペアンプ79aの出力電圧が0Vとなる。
次に、図12に示す制御部72Aの動作を詳細に説明する。
制御部72A内の通信データ処理部101は、印字開始直前に、帯電バイアス設定値を所定のコマンド・データで、シリアル通信信号(例えば、SCLK,SDI,SDO)により受信する。例えば、−120μAの設定電流の場合、通信データ処理部101は、データとして78hexを受信し、出力データ8bitを78hexとして出力する。このデータ78hexは、NOT回路121−2により反転されて87hexに変換され、DAC72aに設定される。DAC72aは、
3.3(V)×135(87hex)/255=1.747V
の目標電圧S72aを図11中のコンパレータ78aへ出力する。これにより、コンパレータ78aは、初期状態で、「−」入力端子に3.3Vが入力され、「+」入力端子に1.747Vが入力される。
次に、図12中の通信データ処理部101は、画像形成装置1の各感光体ドラム32等の駆動モータがオンされると同時に、プリンタエンジン制御部53から帯電バイアスオンのコマンドを受信し、直ちにON/OFF信号S101を“H”にする。制御部72Aは50MHzのクロックCLKにて動作しており、直ちにという意味は、例えば1msec以内という程度であって、制御部72Aの動作速度からすれば低速である。
図11中のコンパレータ78aから出力される比較結果S78は、初期状態にて“L”となる。この“L”がNOT回路121−3で反転されてアップカウンタ107に入力されるので、実施例1と同様に、駆動パルスS72Aの周波数が制御される。帯電電流が−119.5μAとなる時点で、オペアンプ77bの出力電圧S77Aが1.747Vとなり、定電流制御が完了する。
出力電圧供給手段77Aの出力電圧S77Aは、ADC72bで000〜FFFhexの12bitのデジタル値に変換される。出力電流が0Aの時は3.3Vが変換され、FFFhexとなる。これがNOT回路121−1で反転されて000hexとなり、演算器105−1に入力される。NOT回路121−1で論理反転されることにより、以降の回路動作は実施例1と共通である。又、テーブルレジスタ106A−1,106A−2が実施例1と異なるのは、図13−1及び図13−2で示す内部テーブルのみであり、他の動作については実施例1と同様である。
カウンタ上限値テーブル103Aは、反転前のDAC設定値の上位4bitが入力され、8bitを比較器109−3へ出力する。即ち、カウンタ上限値テーブル103Aは、78hexの上位4bit、7hexが入力され、図13−3で示すように、51hexを比較器109−3へ出力する。図11中の整流回路76Aの出力電圧を分圧抵抗79b,79cにより分圧した出力電圧検出手段79の出力電圧が、ADC72dによって8bitのデジタルデータに変換され、比較器109−3に入力される。比較器109−3により、51hexデータと8bitデータとが比較され、この比較結果が演算器105A−2へ出力される。
演算器105A−2は、ADC72dによる変換値が51hexを超えないように、比較器109−3の比較結果に応じて、19bitレジスタ115の加算(即ち、駆動パルスS72Aの周波数を下げる方向への制御)を規制する。
前記51hex値は、1.048Vに相当し、出力電圧を−1500V以下とならないように制御する。又、図13−3で示すカウンタ上限値テーブル103Aから明らかなように、出力電流設定値が−176μAより絶対値が大きくなる領域で、−1500Vより絶対値が小さいリミット値としている。出力電流が大きい領域においては、圧電トランス75の出力電圧最大値が低くなってしまうので、制御電圧上限を設けることにより、圧電トランス75の共振周波数を超えて低い周波数に制御されないように設定される。この場合、上位4bitがBhex(即ち、電流設定値が−176〜−191μA)では、68hexのリミット値(即ち、1.346V、出力電圧上限(絶対値)を−1300V)に制限している。
(実施例2の効果)
本実施例2によれば、定電流制御時に出力電圧上限を設けて制御する構成にしているので、負荷変動の大きい帯電バイアスに圧電トランス75を用いた場合であっても、圧電トランス75の共振周波数を超えることなく、安定した定電流制御を行える。更に、誤差保持レジスタ116、19bitレジスタ115、1加算器117、及び分周セレクタ118を用いて、制御周波数分解能を誤差拡散法による周波数指示値の2値化により高くしたので、制御時の出力変動が殆どない、安定した制御が可能になる。
(その他の変形例)
本発明は、上記実施例1、2や変形例に限定されず、更に、次のような他の変形例も適用可能である。
実施例では、カラータンデム方式の画像形成装置1について説明したが、本発明は、カラーに限らずモノクロ等の画像形成装置や、複合機等の他の画像形成装置にも適用可能である。又、電源装置70,70Aは、転写用や帯電用以外の他の高圧電源にも適用可能である。