JP4902708B2 - 電源装置及び画像形成装置 - Google Patents

Description

本発明は、圧電トランスを用いた電源装置と、この電源装置を用いた電子写真等の画像形成装置に関するものである。

従来、電子写真式の画像形成装置に用いられる電源装置としては、例えば、下記の特許文献１に記載されているように、圧電振動子の共振現象を利用して低電圧入力で高電圧を発生させることができる圧電トランスを、電圧制御発振器（以下「ＶＣＯ」という。）の出力信号により制御して高電圧を出力させる構成の装置が知られている。

特開２００６−９１７５７号公報

しかしながら、従来の電源装置及びこれを用いた画像形成装置では、次の（ａ）〜（ｃ）のような課題があった。

（ａ） 従来の装置では、ＶＣＯ等のアナログ回路により構成されているので、圧電トランスにおける共振周波数付近の高い出力電圧を利用しようとした場合に、圧電トランスの製造ばらつきによる共振周波数のばらつきを補正するには、各部品定数を共振周波数のばらつきに合せて異なる定数の物を実装しなければならない。

（ｂ） 共振周波数が異なるサイズ違いの圧電トランスを使用した場合に、ＶＣＯ及びフィードバック回路を構成する積分回路等の定数の多くを変更しなければならない。

（ｃ） 共振周波数を超えて低い周波数に制御されてしまうと制御不能となってしまう問題があり、実質上共振周波数付近の高い出力電圧が利用できない。

本発明のうちの第１の発明の電源装置は、クロック信号（以下単に「クロック」という。）を発生する発振器と、 第１の分周比に基づき生成された第２の分周比により、前記クロック信号を分周して駆動パルスを出力する分周手段と、前記駆動パルスにより駆動されるスイッチング手段と、駆動周波数に対する出力電圧の関係を示す所定の周波数特性を有し、前記スイッチング手段により１次側に断続的に電圧が印加されると２次側から交流（以下「ＡＣ」という。）の前記出力電圧を出力する圧電トランスと、前記圧電トランスの前記出力電圧に対応するアナログ信号をデジタル信号に変換して出力する変換手段と、前記デジタル信号と前記圧電トランスの前記出力電圧に対して設定される目標電圧とを比較して比較結果を出力する比較手段と、前記比較結果に基づき、前記第１の分周比を制御する制御手段と、前記制御手段により制御される前記第１の分周比を保持する第１の分周比保持手段と、前記圧電トランスにおける前記周波数特性のばらつきを補正するための分周比の第１の補正値と、前記第１の分周比保持手段に保持された前記第１の分周比と、を演算して前記第２の分周比を決定する第１の演算手段と、前記第１の演算手段により決定された前記第２の分周比を保持する第２の分周比保持手段と、を備えている。
そして、前記制御手段は、前記第１の分周比保持手段に保持された前記第１の分周比の値に応じて前記第１の分周比の値を変更する単位を増減する、周波数値による第１のゲイン切換手段と、前記比較結果の値に応じて前記第１の分周比保持手段に保持された前記第１の分周比の値を変更する単位を増減する、比較結果値による第２のゲイン切換手段と、のいずれか一方、又は双方を有することを特徴とする。
第１の発明の画像形成装置は、前記第１の発明の電源装置を有することを特徴とする。

第２の発明の電源装置は、クロックを発生する発振器と、実数値の第１の分周比に基づき生成された第２の分周比により、前記クロックを分周して駆動パルスを出力する分周手段と、前記駆動パルスにより駆動されるスイッチング手段と、駆動周波数に対する出力電圧の関係を示す所定の周波数特性を有し、前記スイッチング手段により１次側に断続的に電圧が印加されると２次側からＡＣの前記出力電圧を出力する圧電トランスと、前記圧電トランスの前記出力電圧に対応するアナログ信号をデジタル信号に変換して出力する変換手段と、前記デジタル信号と前記圧電トランスの前記出力電圧に対して設定される目標電圧とを比較して比較結果を出力する比較手段と、前記比較結果に基づき、前記実数値の第１の分周比を制御する制御手段と、前記制御手段により制御される前記実数値の第１の分周比を保持する第１の分周比保持手段と、前記第１の分周比保持手段に保持された前記実数値の第１の分周比に対して、前記圧電トランスにおける前記周波数特性を所定の値に変更するための分周比の第１の補正値により乗除算を行って第３の分周比を求める第１の演算手段と、前記第３の分周比を２値化して整数値の分周比を求める２値化手段と、前記整数値の分周比に対して、前記圧電トランスにおける前記周波数特性のばらつきを補正するための分周比の第２の補正値により加減算を行うことにより前記第２の分周比を求める第２の演算手段と、を備えている。
そして、前記制御手段は、前記第１の分周比保持手段に保持された前記第１の分周比の値に応じて前記第１の分周比の値を変更する単位を増減する、周波数値による第１のゲイン切換手段と、前記比較結果の値に応じて前記第１の分周比保持手段に保持された前記第１の分周比の値を変更する単位を増減する、比較結果値による第２のゲイン切換手段と、のいずれか一方、又は双方を有することを特徴とする。
第２の発明の画像形成装置は、前記第２の発明の電源装置を有することを特徴とする。

本発明のうちの第１の発明の電源装置及び画像形成装置によれば、圧電トランス駆動を行う直前で、第１の補正値に応じて第１の演算手段により周波数をシフトするようにしたので、部品を変更することなしに、更には論理回路も変更することなしに、圧電トランスの共振周波数付近の高い電圧出力を可能とした上で、圧電トランスの製造ばらつきを補正することが可能となる。その上、安定した電源制御が可能になるので、環境によらず、安定した出力が可能になり、濃度段差や横筋のない安定した画像を得ることができる。

第２の発明の電源装置及び画像形成装置によれば、第１の発明とほぼ同様に、圧電トランス駆動を行う直前で、第２の補正値に応じて第２の演算手段により周波数をシフトするようにしたので、部品を変更することなしに、更には論理回路も変更することなしに、圧電トランスの共振周波数付近の高い電圧出力を可能とした上で、圧電トランスの製造ばらつきを補正することが可能となる。その上、安定した定電流制御が可能になるので、環境によらず、安定した出力が可能になり、濃度段差や横筋のない安定した画像を得ることができる。

更に、第２の発明では、複数の圧電トランスを駆動する周波数を倍率によって変更できる構成にしたので、複数の圧電トランスの製造ばらつきだけでなく、周波数特性の異なるサイズ違いの複数の圧電トランスを用いた場合であっても、論理回路を共通とした上で補正値を適宜最適なものを選択することにより、共振周波数付近の高い出力電圧と短時間での出力立ち上げの両立が可能となる。

図１は本発明の実施例１における電源装置の概略を示すブロック図である。 図２は図１の電源装置８０における詳細な構成例を示す回路図である。 図３は本発明の実施例１における電源装置８０を用いた画像形成装置を示す構成図である。 図４は図３の画像形成装置１における制御回路の構成を示すブロック図である。 図５は図２中の圧電トランス２２０における出力電圧／周波数の特性図である。 図６は図２中の高圧制御部１００を示す構成図である。 図７−１は図６中のテーブルレジスタ１０７−１における入出力値を示す図である。 図７−２は図６中のテーブルレジスタ１０７−２における入出力値を示す図である。 図８は図６中のタイマ１１１の出力パルスＳ１１１−１，Ｓ１１１−２を示すタイミングチャートである。 図９は図６中の演算器１０４−１におけるデータ処理を示すフローチャートである。 図１０は本発明の実施例２における電源装置の概略の構成を示すブロック図である。 図１１は図１０中の圧電トランス２２０，２２０Ａにおける出力電圧／周波数の特性図である。 図１２は図１０の電源装置８０Ａにおける詳細な構成例を示す回路図である。 図１３は図１２中の高圧制御部１００Ａを示す構成図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（画像形成装置の構成）
図３は、本発明の実施例１における電源装置を用いた画像形成装置を示す構成図である。

この画像形成装置１は、例えば，電子写真式のカラー画像形成装置であり、４色の各現像器２（例えば、ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、及びシアン現像器２Ｃの４チャンネル）がそれぞれ着脱可能に装着されている。各色（即ち、各チャンネル）の現像器２（＝２Ｋ，２Ｙ，２Ｍ，２Ｃ）は、各チャンネルの感光体ドラム３２（＝３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃ）にそれぞれ接した各チャンネルの帯電ローラ３６（＝３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃ）によってそれぞれ一様に帯電される。帯電された各チャンネルの感光体ドラム３２は、各チャンネルの発光素子（以下「ＬＥＤ」という。）ヘッド３（＝３Ｋ，３Ｙ，３Ｍ，３Ｃ）の発光によってそれぞれ潜像を形成される。

各チャンネルの現像器２内の各チャンネルの供給ローラ３３（＝３３Ｋ，３３Ｙ，３３Ｍ，３３Ｃ）が、各チャンネルの現像ローラ３４（＝３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃ）にトナーを供給し、各チャンネルの現像ブレード３５（＝３５Ｋ，３５Ｙ，３５Ｍ，３５Ｃ）により、各チャンネルの現像ローラ３４表面に一様にトナー層が形成され、各チャンネルの感光体ドラム３２上にトナー像が現像される。各チャンネルの現像器２内の各チャンネルのクリーニングブレード３７（＝３７Ｋ，３７Ｙ，３７Ｍ，３７Ｃ）は、転写後の残トナーをクリーニングする。

各チャンネルのトナーカートリッジ４（＝４Ｋ，４Ｙ，４Ｍ，４Ｃ）は、各チャンネルの現像器２にそれぞれ着脱可能に取り付けられ、内部のトナーを各チャンネルの現像器２にそれぞれ供給可能な構造になっている。各チャンネルの転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）は、転写ベルト８の裏面から転写ニップにバイアスが印加可能に配置されている。転写ベルト駆動ローラ６、及び転写ベルト従動ローラ７は、転写ベルト８を張架しローラの駆動によって用紙１５を搬送可能な構造になっている。

転写ベルトクリーニングブレード１１は、転写ベルト８上のトナーを掻き落とせるようになっていて、掻き落とされたトナーが転写ベルトクリーナ容器１２に収容される。用紙カセット１３は、画像形成装置１に着脱可能に取り付けられ、転写媒体である用紙１５が積載される。ホッピングローラ１４は、用紙１５を用紙カセット１３から搬送する。レジストローラ１６及び１７は、用紙１５を転写ベルト８に所定のタイミングで搬送する。定着器１８は、用紙１５のトナー像を熱と加圧によって定着する。用紙ガイド１９は、用紙１５を排紙トレー２０にフェースダウンで排出する。

レジストローラ１６及び１７と転写ベルト従動ローラ７との間には、用紙検出センサ４０が配置されている。用紙検出センサ４０は、接触又は非接触にて用紙１５の通過を検出するものである。この用紙検出センサ４０のセンサ位置から転写ニップまでの距離と用紙搬送スピードの関係から求まる時間より、電源装置が転写を行う時の転写バイアス印加タイミングが決定される。

図４は、図３の画像形成装置１における制御回路の構成を示すブロック図である。
この制御回路は、ホストインタフェース部５１を有し、このホストインタフェース部５１がコマンド／画像処理部５２に対してデータを送受信する。コマンド／画像処理部５２は、ＬＥＤヘッドインタフェース部５３に対して画像データを出力する。ＬＥＤヘッドインタフェース部５３は、プリンタエンジン制御部６０によってヘッド駆動パルス等が制御され、各チャンネルのＬＥＤヘッド３（＝３Ｋ，３Ｙ，３Ｍ，３Ｃ）を発光させる。

プリンタエンジン制御部６０は、用紙検出センサ４０の検出結果に基づき、高圧制御部１００に対して帯電バイアス、現像バイアス、転写バイアス等の制御値を送る。高圧制御部１００は、帯電バイアス発生部１７０と、現像バイアス発生部１８０と、転写バイアス発生部１９０とに信号を送る。帯電バイアス発生部１７０、及び現像バイアス発生部１８０は、各チャンネルの現像器２（＝２Ｋ，２Ｙ，２Ｍ，２Ｃ）の各帯電ローラ３６（＝３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃ）及び各現像ローラ３４（＝３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃ）に対してバイアスを印加する。転写バイアス発生部１９０は、各チャンネルの転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）に対して転写バイアスを印加する。用紙検出センサ４０は、転写バイアスの発生タイミングを調整するために用いられる。

プリンタエンジン制御部６０は、記憶手段７１に記憶された情報に基づき、ホッピングモータ７２、レジストモータ７３、ベルトモータ７４、定着器ヒータモータ７５、及び各チャンネルのドラムモータ７６（＝７６Ｋ，７６Ｙ，７６Ｍ，７６Ｃ）を所定のタイミングで駆動する。定着器ヒータ７７は、サーミスタ７８の検出値に応じてプリンタエンジン制御部６０によって温度制御される。

（電源装置の構成）
図１は、本発明の実施例１における電源装置の概略を示すブロック図である。

高圧出力の目標電圧を設定する目標値設定手段であるプリンタエンジン制御部６０は、リセット信号ＲＥＳＥＴを出力する出力ポートＯＵＴ１、及びシリアル通信手段６１等を有し、これらの出力ポートＯＵＴ１及びシリアル通信手段６１に、本実施例１の電源装置８０が接続されている。

本実施例１の電源装置８０は、例えば、図４中の高圧制御部１００及び転写バイアス発生部１９０により構成され、プリンタエンジン制御部６０の出力ポートＯＵＴ１から供給される制御信号であるリセット信号ＲＥＳＥＴと、シリアル通信手段６１から供給される制御信号とを入力して直流（以下「ＤＣ」という。）の高圧電圧を生成し、転写４チャンネルであるシアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、及びブラック（Ｋ）の出力負荷ＺＬ（＝ＺＬＣ，ＺＬＭ，ＺＬＹ，ＺＬＫ）である各色の転写ローラ５（＝５Ｃ，５Ｍ，５Ｙ，５Ｋ）に対して転写バイアスを供給する装置である。なお、図１において、転写４チャンネルについて並置されているブロックについては重ねて図示され、複数のチャンネルで共通の部分については１つのブロックとして図示されている。

電源装置８０は、各チャンネル共通の一定周波数（例えば、５０ＭＨｚ）の基準クロック（以下単に「クロック」という。）ＣＬＫを発生する発振器９０と、各チャンネル共通のＤＣ２４Ｖを供給するＤＣ電源９５とを有し、その発振器９０の出力側に、各チャンネル共通の高圧制御部１００が接続されている。ＤＣ電源９５及び高圧制御部１００の出力側には、各チャンネルの圧電トランス高圧回路２００（＝２００Ｃ，２００Ｍ，２００Ｙ，２００Ｋ）が接続されている。

各チャンネルの高圧制御部１００は、プリンタエンジン制御部６０から供給される制御信号に基づき、発振器９０から供給されるクロックＣＬＫを分周して４チャンネルの圧電トランス駆動パルス（以下単に「駆動パルス」という。）Ｓ１００（＝Ｓ１００Ｃ，Ｓ１００Ｍ，Ｓ１００Ｙ，Ｓ１００Ｋ）を出力する回路である。この各高圧制御部１００は、クロックＣＬＫを入力するクロック入力ポートＣＬＫ＿ＩＮ、プリンタエンジン制御部６０の出力ポートＯＵＴ１から出力されるリセット信号ＲＥＳＥＴを入力するリセット入力ポートＩＮ１１、プリンタエンジン制御部６０のシリアル通信手段６１に接続されたシリアル通信手段１０１、４チャンネルの駆動パルスＳ１００を出力する４チャンネルの出力ポートＯＵＴ１１（＝ＯＵＴ１１Ｃ，ＯＵＴ１１Ｍ，ＯＵＴ１１Ｙ，ＯＵＴ１１Ｋ）、及び、入力される４チャンネルのアナログ出力電圧Ｓ２４０（＝Ｓ２４０Ｃ，Ｓ２４０Ｍ，Ｓ２４０Ｙ，Ｓ２４０Ｋ）を検出してデジタル信号に変換する変換手段である４チャンネルのアナログ／デジタルコンバータ（以下「ＡＤＣ」という。）１０２（＝１０２Ｃ，１０２Ｍ，１０２Ｙ，１０２Ｋ）等を有している。各チャンネルのＡＤＣ１０２は、例えば、１２ビット（bit）の分解能を有している。

この各チャンネルの高圧制御部１００は、例えば、特定の用途向けに複数機能の回路を１つにまとめた集積回路であるエーシック（Application Specific Integrated Circuit、以下「ＡＳＩＣ」という。）、中央処理装置（以下「ＣＰＵ」という。）を内蔵したマイクロプロセッサ、あるいは、ユーザが独自の論理回路を書き込むことができるゲートアレイの一種であるフィールド・プログラマブル・ゲート・アレイ（Field Programmable Gate Array、以下「ＦＰＧＡ」という。）等により構成されている。

４チャンネルの圧電トランス高圧回路２００（＝２００Ｃ，２００Ｍ，２００Ｙ，２００Ｋ）は、４チャンネルの高圧制御部１００の各出力ポートＯＵＴ１１及びＤＣ電源９５の出力側に接続されたスイッチング手段である４チャンネルの圧電トランス駆動回路２１０（＝２１０Ｃ，２１０Ｍ，２１０Ｙ，２１０Ｋ）と、４チャンネルの圧電トランス２２０（＝２２０Ｃ，２２０Ｍ，２２０Ｙ，２２０Ｋ）と、整流手段である４チャンネルの整流回路２３０（＝２３０Ｃ，２３０Ｍ，２３０Ｙ，２３０Ｋ）と、４チャンネルの出力電圧供給手段２４０（＝２４０Ｃ，２４０Ｍ，２４０Ｙ，２４０Ｋ）とを有している。

各チャンネルの圧電トランス駆動回路２１０は、高圧制御部１００における各チャンネルの出力ポートＯＵＴ１１から出力される各チャンネルの駆動パルスＳ１００と、ＤＣ電源９５から供給されるＤＣ２４Ｖとに基づき、スイッチング素子を用いて駆動電圧を出力する回路であり、この出力側に各チャンネルの圧電トランス２２０が接続されている。各チャンネルの圧電トランス２２０は、セラミック等の圧電振動子の共振現象を利用して駆動電圧の昇圧を行いＡＣの高電圧を出力するトランスであり、この出力側に各チャンネルの整流回路２３０及び各チャンネルの出力電圧供給手段２４０が接続されている。

各チャンネルの整流回路２３０は、各チャンネルの圧電トランス２２０から出力されたＡＣの高電圧をＤＣの高電圧に変換して各チャンネルの出力負荷ＺＬへ供給する回路である。各チャンネルの出力電圧供給手段２４０は、各チャンネルの整流回路２３０へ出力電流を供給する各チャンネルの出力電流供給手段２４１（＝２４１Ｃ，２４１Ｍ，２４１Ｙ，２４１Ｋ）と、その各チャンネルの出力電流を各チャンネルの出力電圧Ｓ２４０（＝Ｓ２４０Ｃ，Ｓ２４０Ｍ，Ｓ２４０Ｙ，Ｓ２４０Ｋ）に変換して各チャンネルのＡＤＣ１０２へ出力する各チャンネルの電流電圧変換手段２４２（＝２４２Ｃ，２４２Ｍ，２４２Ｙ，２４２Ｋ）とにより構成されている。

なお、高圧制御部１００は、電源装置８０内に設けられているが、プリンタエンジン制御部６０内の大規模集積回路（以下「ＬＳＩ」という。）中に設けても良い。

図２は、図１の電源装置８０における詳細な構成例を示す回路図である。更に、図５は、図２中の圧電トランス２２０における出力電圧／周波数の特性図である。

図２では、説明を簡単にするために、高圧制御部１００において、４チャンネルの出力ポートＯＵＴ１１Ｃ，ＯＵＴ１１Ｍ，ＯＵＴ１１Ｙ，ＯＵＴ１１Ｋのうちの１チャンネル分の出力ポートＯＵＴ１１と、４チャンネルのＡＤＣ１０２Ｃ，１０２Ｍ，１０２Ｙ，１０２Ｋのうちの１チャンネル分のＡＤＣ１０２とが図示されている。更に、４チャンネルの同一回路構成の圧電トランス高圧回路２００Ｃ，２００Ｍ，２００Ｙ，２００Ｋのうちの１チャンネル分の圧電トランス高圧回路２００が図示されている。

図２に示すように、プリンタエンジン制御部６０のシリアル通信手段６１と、高圧制御部１００のシリアル通信手段１０１とは、３本の信号線（例えば、ＳＣＬＫ線、ＳＤＩ線、及びＳＤＯ線）により接続されている。

ＳＣＬＫ線は、後述する転送データに周期したクロックをプリンタエンジン制御部６０から高圧制御部１００へ出力するシリアルクロックＳＣＬＫの信号線である。ＳＤＩ線は、高圧制御部１００にデータを入力するシリアルデータインプット信号ＳＤＩであって、シリアルクロックＳＣＬＫに同期してデータをプリンタエンジン制御部６０から高圧制御部１００へ送信する信号線である。更に、ＳＤＯ線は、高圧制御部１００からシリアルクロックＳＣＬＫに同期して出力されるシリアルデータアウトプット信号ＳＤＯであって、シリアルクロックＳＣＬＫに同期してデータを送信する信号線である。

この３線式のシリアル通信は、公知の通信であるので詳細は省く。画像形成装置１の高圧出力のオン／オフ（以下「ＯＮ／ＯＦＦ」という。）タイミングの精度はmsecオーダであるので、シリアル通信によるμsecオーダでの通信速度であっても問題はない。

高圧制御部１００にクロックＣＬＫを供給する発振器９０は、電源９１から供給されるＤＣ３．３Ｖにより動作して発振周波数５０ＭＨｚのクロックＣＬＫを発生する回路であり、ＤＣ３．３Ｖが印加される電源端子ＶＤＤ、ＤＣ３．３Ｖが印加される出力イネーブル端子ＯＥ、クロックＣＬＫを出力するクロック出力端子ＣＬＫ＿ＯＵＴ、及び接地されたグランド端子ＧＮＤを有している。クロック出力端子ＣＬＫ＿ＯＵＴは、抵抗９２を介して、高圧制御部１００のクロック入力ポートＣＬＫ＿ＩＮに接続されている。

クロックＣＬＫに同期して動作する高圧制御部１００において、駆動パルスＳ１００を出力する出力ポートＯＵＴ１１には、圧電トランス高圧回路２００内の抵抗２０１を介して、圧電トランス駆動回路２１０が接続され、この圧電トランス駆動回路２１０にＤＣ電源９５が接続されている。ＤＣ電源９５は、例えば、図示しない低圧電源装置から商用電源であるＡＣ１ＯＯＶを変圧整流することにより供給されるＤＣ２４Ｖの電源である。

圧電トランス駆動回路２１０は、スイッチング素子であるパワートランジスタ（例えば、ＮチャネルパワーＭＯＳＦＥＴ（以下「ＮＭＯＳ」という。）２１１を有し、このＮＭＯＳ２１１のゲート・ソース間に、短絡防止用の抵抗２１２が接続されている。ＮＭＯＳ２１１のドレインは、インダクタ（コイル）２１３を介してＤＣ２４ＶのＤＣ電源９５に接続されている。ＮＭＯＳ２１１のドレイン・ソース間には、コンデンサ２１４が並列に接続され、このコンデンサ２１４及びインダクタ２１３により共振回路が構成されている。ＮＭＯＳ２１１のゲートに、高圧制御部１００からの駆動パルスＳ１００が入力されると、このＮＭＯＳ２１１によりＤＣ２４Ｖがスイッチングされ、これが共振回路により共振されてピークがＡＣ１００Ｖ程度の正弦半波の駆動電圧が出力される。

共振回路の出力側には、圧電トランス２２０の１次側の入力端子２２１が接続され、この２次側の出力端子２２２から、ＮＭＯＳ２１１のスイッチング周波数に応じて０〜数ｋＶのＡＣ高電圧が出力される構成になっている。２次側の出力端子２２２の出力電圧特性は、図５に示すように、周波数によって異なり、ＮＭＯＳ２１１のスイッチング周波数により昇圧比が決定される。

即ち、圧電トランス２２０において駆動周波数に対する出力電圧の関係を示す周波数特性は、図５に示すように、ある圧電トランス２２０−１においては、周波数ｆｘで出力電圧が極大値を取り、別の圧電トランス２２０−２においては、周波数ｆｙで出力電圧が極大値を取る。このように、圧電トランス２２０−１，２２０−２の製造ばらつきによって、異なる周波数特性を有している。これは、製造時の圧電トランス２２０の大きさにばらつきが生じるためであり、ばらつきの範囲は例えば周波数にして±４％程度である。本実施例１において、出力電圧の制御は、周波数が高い図５の右側の特性を有する周波数で圧電トランス２２０を駆動し、駆動周波数を下げていくことにより、出力電圧を上昇させ、結果、出力電流も増大させ、目標の出力電流を得るような制御を行う構成になっている。

圧電トランス２２０の２次側の出力端子２２２には、ＡＣ／ＤＣ変換用の整流回路２３０が接続されている。整流回路２３０は、圧電トランス２２０の２次側の出力端子２２２から出力されたＡＣ高電圧をＤＣ高電圧に変換して出力する回路であり、ダイオード２３１，２３２及びコンデンサ２３３により構成されている。整流回路２３０の出力側には、抵抗２３４を介して出力負荷ＺＬである転写ローラ５が接続されている。

出力電圧供給手段２４０は、コンデンサ２４３，２４５と、ＤＣ電源９５からのＤＣ２４Ｖの電源電圧が印加される演算増幅器（以下「オペアンプ」という。）２４４と、抵抗２４６とにより構成されている。オペアンプ２４４は、「＋」入力端子が、接地され、「−」入力端子が、整流回路２３０内のダイオード２３１のアノード及びコンデンサ２３３に接続され、この「＋」入力端子及び「−」入力端子間に、オペアンプ出力平滑用のコンデンサ２４３が接続されている。オペアンプ２４４の「−」入力端子と出力端子との間には、抵抗２４６が接続され、この抵抗２４６と並列に、オペアンプ出力平滑用のコンデンサ２４５が接続されている。

オペアンプ２４４の出力端子から出力される電流は、抵抗２４６を介して、整流回路２３０内のダイオード２３１のアノードへ供給される。オペアンプ２４４の「＋」入力端子は接地されているので、「−」入力端子の電圧レベルが０Ｖとなり、オペアンプ２４４の出力信号は、整流回路２３０に流れる電流に応じた電圧となる。例えば、抵抗２４６の抵抗値が３３ｋΩの場合に、オペアンプ２４４から整流回路２３０へ供給される電流が１０μＡだとした場合に、オペアンプ２４４の出力電圧Ｓ２４０は０．３３Ｖとなる。そのため、オペアンプ２４４は、圧電トランス２２０が圧電トランス駆動回路２１０によって駆動されて出力される電流に応じた電圧を、高圧制御部１００内のＡＤＣ１０２へ出力することとなる。例えば、抵抗２４６が前記の３３ｋΩであった場合には、オペアンプ２４４は、出力電流０〜１００μＡに対して、０〜３．３Ｖの出力電圧Ｓ２４０を出力する。

（電源装置内の制御部の構成）
図６は、図２中の高圧制御部１００を示す構成図である。

高圧制御部１００は、例えば、ＡＳＩＣにより構成されており、ハードウェア記述言語等により記述されてＡＳＩＣ化されている。これに入力されるクロックＣＬＫ及びリセット信号ＲＥＳＥＴのうち、クロックＣＬＫは同期回路を構成する後述する各回路ブロックに供給され、リセット信号ＲＥＳＥＴは初期化のために各回路ブロックに供給される。

高圧制御部１００は、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）及びブラック（Ｋ）の４チャンネル分のアナログ出力電圧Ｓ２４０（＝Ｓ２４０Ｃ，Ｓ２４０Ｍ，Ｓ２４０Ｙ，Ｓ２４０Ｋ）をデジタル信号に変換する４チャンネルのＡＤＣ１０２（＝１０２Ｃ，１０２Ｍ，１０２Ｙ，１０２Ｋ）と、シリアル通信手段１０１から入力されるシリアル通信信号（ＳＣＬＫ，ＳＤＩ，ＳＤＯ）を受信する８bitの通信データ処理部１０３とを有している。４チャンネルのＡＤＣ１０２の出力側及び通信データ処理部１０３の出力側には、比較手段である４チャンネルの演算器１０４−１と、比較手段である４チャンネルの比較器１０５とが接続されている。４チャンネルの演算器１０４−１の出力側には、セレクタ１０６−１が接続され、このセレクタ１０６−１の出力側に、第２のゲイン切換手段であるテーブルレジスタ１０７−１が接続されている。

セレクタ１０６−１に対応して他のセレクタ１０６−２が設けられている。このセレクタ１０６−２の出力側には、第１のゲイン切換手段であるテーブルレジスタ１０７−２が接続され、これらのテーブルレジスタ１０７−１，１０７−２の出力側に、乗算手段である４チャンネルの１６bit乗算器１０８が接続されている。セレクタ１０６−１，１０６−２の入力側には、タイマ１１１が接続され、このタイマ１１１、４チャンネルの比較器１０５、及び４チャンネルの乗算器１０８の出力側に、４チャンネルの演算器１０４−２が接続されている。これらのセレクタ１０６−１，１０６−２、テーブルレジスタ１０７−１，１０７−２、乗算器１０８、演算器１０４−２、及びタイマ１１１により、第１の分周比を制御する制御手段が構成されている。

４チャンネルの演算器１０４−２の入力側には、９bitのカウンタ上限値レジスタ１０９及び９bitのカウンタ下限値レジスタ１１０が接続されると共に、この演算器１０４−２の入出力側にも、第１の分周比を保持する第１の分周比保持手段である４チャンネルの１９bitレジスタ１１２−１が接続されている。４チャンネルの１９bitレジスタ１１２−１の出力側には、セレクタ１０６−２、４チャンネルの誤差保持レジスタ１１３、第１の演算手段である４チャンネルの演算器１０４−３が接続されている。この４チャンネルの演算器１０４−３の入力側には、圧電トランス２２０における周波数特性のばらつきを補正するための分周比の第１の補正値をそれぞれ記憶する４チャンネルの補正値レジスタ１１４も接続されている。

４チャンネルの演算器１０４−３の出力側には、第２の分周比を保持する第２の分周比保持手段である４チャンネルの９bitレジスタ１１２−２が接続され、この４チャンネルの９bitレジスタ１１２−２の出力側に、４チャンネルの１加算器１１５及び４チャンネルの分周セレクタ１１６が接続されている。４チャンネルの１加算器１１５の出力側は、４チャンネルの分周セレクタ１１６に接続されている。４チャンネルの分周セレクタ１１６の出力側には、分周手段である４チャンネルの分周器１１７が接続され、この４チャンネルの分周器１１７の出力側に、４チャンネルの駆動パルスＳ１００（＝Ｓ１００Ｃ，Ｓ１００Ｍ，Ｓ１００Ｙ，Ｓ１００Ｋ）を出力する４チャンネルの出力セレクタ１１８が接続されている。４チャンネルの出力セレクタ１１８の出力側には、４チャンネルの演算器１０４−１、４チャンネルの誤差保持レジスタ１１３、及び４チャンネルの出力ポートＯＵＴ１１（＝１１Ｃ，１１Ｍ，１１Ｙ，１１Ｋ）が接続されている。

以下、この高圧制御部１００内の各回路の機能を、図７−１、図７−２及び図８を参照しつつ説明する。

図７−１は、図６中のテーブルレジスタ１０７−１の入出力値を示す図であり、図７−２は、図６中のテーブルレジスタ１０７−２の入出力値を示す図である。更に、図８は、図６中のタイマ１１１の出力パルスＳ１１１−１（＝Ｓ１１１−１Ｃ，Ｓ１１１−１Ｍ，Ｓ１１１−１Ｙ，Ｓ１１１−１Ｋ），Ｓ１１１−２（＝Ｓ１１１−２Ｃ，Ｓ１１１−２Ｍ，Ｓ１１１−２Ｙ，Ｓ１１１−２Ｋ）を示すタイミングチャートである。

シリアル通信手段１０１に接続された通信データ処理部１０３は、プリンタエンジン制御部６０のシリアル通信手段６１から受信したシリアル通信信号（ＳＣＬＫ，ＳＤＩ，ＳＤＯ）に応じて、目標電流出力値に応じた８bit値を４チャンネルの比較器１０５へ出力し、４チャンネルの比較器１０５及び４チャンネルの出力セレクタ１１８に与えるＯＮ／ＯＦＦ信号Ｓ１０３をＨ／Ｌ切り替える。シリアル通信は公知の３線式のインタフェースでコマンド値とデータ値との組で送信される。目標電流値設定コマンドに対しては目標電流値設定データ８bitとの組でデータが送信され、高圧出力オンオフに対してはオンコマンド、オフコマンド値が送信され、ダミーデータ（例えば、１６進の００hex等）が対で送信される。

４チャンネルの比較器１０５は、４チャンネルのＡＤＣ１０２の上位８bitと、通信データ処理部１０３から出力される目標電流相当値である８bitデータとを比較し、Ｃ，Ｍ，Ｙ，Ｋの４チャンネルの比較結果を４チャンネルの演算器１０４−２へ出力する。各比較結果は２bitであり、以下のようになる。
（ＯＮ／ＯＦＦ信号Ｓ１０３が“Ｈ”の時）
通信データ処理部１０３の出力値＞ＡＤＣ１０２の出力値上位８bit：０１ｂ
通信データ処理部１０３の出力値＝ＡＤＣ１０２の出力値上位８bit：１０ｂ
通信データ処理部１０３の出力値＜ＡＤＣ１０２の出力値上位８bit：００ｂ
（ＯＮ／ＯＦＦ信号Ｓ１０３が“Ｌ”時）：常に００ｂ

４チャンネルの乗算器１０８は、テーブルレジスタ１０７−１からの図７−１の８bit出力値と、テーブルレジスタ１０７−２からの図７−２の８bit出力値とを乗算し、乗算結果の１６bit値を４チャンネルの演算器１０４−２へ出力する。

４チャンネルのＡＤＣ１０２は、電流電圧変換手段２４２からの４チャンネルの出力電圧Ｓ２４０を所定ＣＬＫサイクル毎に１２bitのデジタルデータに変換し、４チャンネルの演算器１０４−１へ出力すると共に、その１２bitの上位８bitだけ４チャンネルの比較器１０５へ出力する。ＡＤＣ変換は、４チャンネルを順次変換し、次のサイクルまでの間は前回の変換値を保持する。

４チャンネルの演算器１０４−１は、ＡＤＣ１０２から出力される１２bitのデータを、通信データ処理部１０３から出力される８bitのデータで除算し、この除算結果の整数値を５bitでセレクタ１０６−１へ出力する。演算器１０４−１の除算は、出力セレクタ１１８から出力される４チャンネルの駆動パルスＳ１００の立ち上がりをトリガとして行い、駆動パルスＳ１００のパルス周期毎に値を更新し、更新以外の間は５bit値を保持する。

セレクタ１０６−１は、タイマ１１１から出力される図８に示す４チャンネルの出力パルスＳ１１１−１（＝Ｓ１１１−１Ｃ，Ｓ１１１−１Ｍ，Ｓ１１１−１Ｙ，Ｓ１１１−１Ｋ）によって、演算器１０４−１のシアンチャンネル出力信号、マゼンタチャンネル出力信号、イエローチャンネル出力信号、又はブラックチャンネル出力信号の４つを切り替え、テーブルレジスタ１０７−１へ出力する。図８に示すように、セレクタ１０６−１は、出力パルスＳ１１１−１（＝Ｓ１１１−１Ｃ，Ｓ１１１−１Ｍ，Ｓ１１１−１Ｙ，Ｓ１１１−１Ｋ）の“Ｈ”が出力された時に、その色のチャンネル出力信号を選択し、常に４チャンネルのいずれか１チャンネルを選択する。

セレクタ１０６−２は、１９bitレジスタ１１２−１から出力される１９bitの出力信号のうちの上位５bitが４チャンネル分入力され、タイマ１１１から出力される図８に示す４チャンネルの出力パルスＳ１１１−１（＝Ｓ１１１−１Ｃ，Ｓ１１１−１Ｍ，Ｓ１１１−１Ｙ，Ｓ１１１−１Ｋ）に基づき、その入力４チャンネル分のうち１チャンネル分の５bitをテーブルレジスタ１０７−２へ出力する。

テーブルレジスタ１０７−１には、図７−１に示すように、５bitのアドレスと８bitのデータの組が予め記憶されており、セレクタ１０６−１から出力される５bitのデータが入力されると、このデータに応じた８bitのデータを４チャンネルの乗算器１０８へ出力する。同様に、テーブルレジスタ１０７−２には、図７−２に示すように、５bitのアドレスと８bitのデータの組が予め記憶されており、セレクタ１０６−２から出力される５bitのデータが入力されると、このデータに応じた８bitのデータを４チャンネルの乗算器１０８へ出力する。

タイマ１１１は、図８に示すように、４チャンネルの演算器１０４−２の演算を行うための４チャンネルの出力パルスＳ１１１−２（＝Ｓ１１１−２Ｃ，Ｓ１１１−２Ｍ，Ｓ１１１−２Ｙ，Ｓ１１１−２Ｋ）と、セレクタ１０６−１，１０６−２でチャンネルを選択するための４チャンネルの出力パルスＳ１１１−１（＝Ｓ１１１−１Ｃ，Ｓ１１１−１Ｍ，Ｓ１１１−１Ｙ，Ｓ１１１−１Ｋ）とを、等間隔周期にて出力する。各出力パルスＳ１１１−１（＝Ｓ１１１−１Ｃ，Ｓ１１１−１Ｍ，Ｓ１１１−１Ｙ，Ｓ１１１−１Ｋ），Ｓ１１１−２（＝Ｓ１１１−２Ｃ，Ｓ１１１−２Ｍ，Ｓ１１１−２Ｙ，Ｓ１１１−２Ｋ）の周期は、任意に設定されるが、本実施例１では例えば１４０μsecである。この周期値は１００〜２００μsec程度が望ましいが、他のパラメータもその周期において最適値が異なるので、適宜設定する必要がある。

４チャンネルの演算器１０４−２は、タイマ１１１から出力される４チャンネルの出力パルスＳ１１１−２の立ち上がりエッジ毎に演算を行う。演算は、比較器１０５の比較結果に応じて、４チャンネルの乗算器１０８の１６bit出力値と、４チャンネルの１９bitレジスタ１１２−１の１９bitの値とを加減算して行う。

４チャンネルの１９bitレジスタ１１２−１は、上位９bitが分周比整数値を示し、下位１０bitが分周比小数部を示す。小数部は（１０bit値）／１０２４値となる。演算器１０４−２は、演算更新時に、カウンタ下限値レジスタ１１０から与えられる９bitのカウンタ下限値と、１９bitレジスタ１１２−１の上位９bitの値とを比較し、
（カウンタ下限値）＜（１９bitレジスタ上位９bit）
の場合に、１９bitレジスタ１１２−１の上位９bitにカウンタ下限値レジスタ１１０の値、下位１０bitに０００hexを設定する。更に、演算器１０４−２は、演算更新時に、カウンタ上限値レジスタ１０９から与えられる９bitのカウンタ上限値と、１９bitレジスタ１１２−１の上位９bitの値とを比較し、
（カウンタ上限値）＜（１９bitレジスタ上位９bit）
の場合に、１９bitレジスタ１１２−１の上位９bitにカウンタ上限値レジスタ１０９の値、下位１０bitに３ＦＦhexを設定する。

４チャンネルの誤差保持レジスタ１１３は、１０bitのレジスタ１１３ａと１bitのオーバフローフラグ１１３ｂとにより構成され、リセット信号ＲＥＳＥＴ入力時、及び通信データ処理部１０３から出力されるＯＮ／ＯＦＦ信号Ｓ１０３が“Ｌ”の時に、１０bitのレジスタ値と１bitのフラグ値が全て０に初期化される。４チャンネルの誤差保持レジスタ１１３は、４チャンネルの出力セレクタ１１８から出力される駆動パルスＳ１００の立ち上がりエッジ入力で、１９bitレジスタ１１２−１から出力される下位１０bit値と、この誤差保持レジスタ１１３内の１０bitレジスタ１１３ａの値とを加算し、この加算結果を１０bitレジスタ値として保持する。誤差保持レジスタ１１３は、更に、前記加算時に桁上がりが発生した場合に、オーバフローフラグ１１３ａに１をセットし、桁上がりが無い場合には、オーバフローフラグ１１３ｂを０にクリアする。この誤差保持レジスタ１１３では、オーバフローフラグ１１３ｂの値が１の場合に、選択信号selectとして“Ｈ”を分周セレクタ１１６へ出力し、オーバフローフラグ１１３ｂが０の場合に、選択信号selectとして“Ｌ”を分周セレクタ１１６へ出力する。

４チャンネルの補正値レジスタ１１４は、５bitの不揮発性メモリ等で構成され、１９bitレジスタ１１２−１の上位９bitの整数値に対しての補正値を記憶する。この４チャンネルの補正値レジスタ１１４では、各色４色の補正値を符号付き５bit値、−１６〜＋１５の値で保持し、４チャンネルの演算器１０４−３に与える。

４チャンネルの演算器１０４−３は、４チャンネルの１９bitレジスタ１１２−１の上位９bitと、４チャンネルの補正値レジスタ１１４の５bitとを入力し、両入力値を加算して、加算結果である補正された分周比整数値を示す９bit値を９bitレジスタ１１２−２へ出力する。４チャンネルの９bitレジスタ１１２−２は、補正された分周比整数値を示す９bit値を保持し、４チャンネルの１加算器１１５及び４チャンネルの分周セレクタ１１６へ出力する。４チャンネルの１加算器１１５は、４チャンネルの９bitレジスタ１１２−２から出力される分周比整数値を示す９bit値を入力し、この９bit値に対して１加算した９bit値を４チャンネルの分周セレクタ１１６へ出力する。

４チャンネルの分周セレクタ１１６は、４チャンネルの９bitレジスタ１１２−２の値９bitと、４チャンネルの１加算器１１５の加算値９bitとを入力し、４チャンネルの誤差保持レジスタ１１３から出力されるオーバフロー信号である選択信号selectに基づき、両入力値のいずれか一方を選択し（即ち、選択信号selectが“Ｈ”の時は１加算器１１５の加算値９bitを選択し、“Ｌ”の時は９bitレジスタ１１２−２の値９bitを選択し）、４チャンネルの分周器１１７へ出力する。

４チャンネルの分周器１１７は、クロックＣＬＫの立ち上がりでカウントアップする９bitカウンタを備え、４チャンネルの分周セレクタ１１６からの９bit出力値、及び９bit出力値を約３０％にした値、正確には９bit出力値の１／４値、１／３２値、１／６４値の和、即ち分周セレクタ１１６の９bit出力値をそれぞれ右シフト２bit、右シフト５bit、右シフト６bitした値との比較を行い、分周セレクタ１１６の出力値の３０％値と等しくなった時にこの分周器出力値を“Ｌ”とし、分周セレクタ１１６の出力値と等しくなった時にこの分周器出力値を“Ｈ”にすると同時に、内部カウンタを０クリアする。以上の動作によって分周器１１７は、クロックＣＬＫを分周セレクタ１１６の出力値で分周した周波数で約３０％のＯＮデューティのパルスを、４チャンネルの出力セレクタ１１８へ出力する。

本実施例１では、５０ＭＨｚのクロックＣＬＫを圧電トランス駆動周波数である約１０８〜１３０ｋＨｚに分周するため、分周比は３８４（１８０hex）〜４６３（ｌＣＦhex）程度の範囲となるので、正確にはデューティは２９．３〜３０．０％となる。この範囲のデューティ変動は、本実施例１の回路においては出力電圧変動に殆ど影響を及ぼさない。又、本実施例１においては、１サイクルで演算できる例として、前記シフト値の和で表わしたが、分周パルス周波数は１００ｋＨｚ台と動作周波数５０ＭＨｚに対して十分低いので、正確に３０％となる演算を用いることも可能である。

４チャンネルの出力セレクタ１１８は、通信データ処理部１０３から出力されるＯＮ／ＯＦＦ信号Ｓ１０３である選択信号selectが“Ｈ”の時に、分周器１１７の出力パルスを選択し、駆動パルスＳ１００（＝Ｓ１００Ｃ，Ｓ１００Ｍ，Ｓ１００Ｙ，Ｓ１００Ｋ）として出力ポートＯＵＴ１１（＝ＯＵＴ１１Ｃ，ＯＵＴ１１Ｍ，ＯＵＴ１１Ｙ，ＯＵＴ１１Ｋ）へ出力し、選択信号selectが“Ｌ”の時に、“Ｌ”を選択するので、駆動パルスＳ１００を出力しない。即ち、分周器１１７は、リセット信号ＲＥＳＥＴによるリセット後、内部カウンタ初期値の分周比で常にパルスを出力セレクタ１１８へ出力するが、出力セレクタ１１８は、通信データ処理部１０３から与えられるＯＮ／ＯＦＦ信号Ｓ１０３である選択信号selectが“Ｌ”（＝オフ）の間は駆動パルスＳ１００を出力しない。

（画像形成装置の全体の動作）
図３及び図４において、画像形成装置１は、図示しない外部機器からホストインタフェース部５１を介してＰＤＬ（Page Description Language、ページ記述言語）等で記述された印刷データが入力されると、この印刷データは、コマンド／画像処理部５２によってビットマップデータ（画像データ）に変換され、ＬＥＤヘッドインタフェース部５３及びプリンタエンジン制御部６０へ送られる。プリンタエンジン制御部６０により、サーミスタ７８の検知値に応じて定着器１８内のヒータ７７が制御され、定着器１８内の熱定着ローラが所定の温度になり、印字動作が開始される。

給紙カセット１３にセットされた用紙１５は、ホッピングローラ１４で給紙される。以降説明する画像形成動作に同期したタイミングで、レジストローラ１６，１７によって用紙１５が転写ベルト８上に搬送される。各色の現像器２（＝２Ｋ，２Ｙ，２Ｍ，２Ｃ）において、電子写真プロセスにより、各感光体ドラム３２（＝３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃ）にトナー像が形成される。この時、前記ビットマップデータに応じて各ＬＥＤヘッド３（＝３Ｋ，３Ｍ，３Ｙ，３Ｃ）が点灯される。各色の現像器２によって現像されたトナー像は、電源装置８０から各転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）に印加された高電圧のＤＣバイアスにより、転写ベルト８上を搬送される用紙１５に転写される。用紙１５に４色のトナー像が転写された後、定着器１８によって定着されて排紙される。

（電源装置の動作）
先ず、図１の電源装置８０における概略の動作を説明する。

図１の電源装置８０は、例えば、４出力の転写高圧用の電源装置である。カラー画像形成装置１において、転写はシアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、及びブラック（Ｋ）の４チャンネル出力となり、４チャンネルとも同じ構成となるので、１チャンネルのみ説明する。

プリンタエンジン制御部６０は、シリアル通信手段６１により、高圧制御部１００のシリアル通信手段１０１に対して所定のコマンド・データを送信する。このコマンド・データは、高圧出力チャンネルを指定するコマンドと、高圧目標電流値に対応する８bitデータとであり、高圧出力に先立って送信される。データ値は、高圧制御部１００内のＡＤＣ１０２の検出値に対応するものである。高圧制御部１００内の出力ポートＯＵＴ１１は、“Ｌ”レベルを維持する。

高圧制御部１００は、シリアル通信手段６１から高圧出力オンを指示するコマンドを受信すると、発振器９０から出力されるクロックＣＬＫを分周した駆動パルスＳ１００を出力ポートＯＵＴ１１から出力し、圧電トランス駆動回路２１０に与える。高圧制御部１００は、ＡＤＣ１０２の検出値によって分周比を変化させる。詳細は後述する。

圧電トランス駆動回路２１０は、高圧制御部１００からの駆動パルスＳ１００により、ＤＣ電源９５から供給されるＤＣ２４Ｖの電圧をスイッチングし、圧電トランス２２０の１次側を駆動してこの圧電トランス２２０の２次側からＡＣの高電圧を出力させる。このＡＣの高電圧は、整流回路２３０により整流されてＤＣ高電圧に変換され、出力負荷ＺＬへ供給される。

この時、出力電圧供給手段２４０内の出力電流供給手段２４１は、整流回路２３０に対して電流を供給する。この電流は、出力電圧供給手段２４０内の電流電圧変換手段３１０により電圧に変換され、この出力電圧Ｓ２４０が高圧制御部１００内のＡＤＣ１０２に入力されてデジタルデータに変換される。高圧制御部１００は、ＡＤＣ１０２で変換されたデジタルデータと、プリンタエンジン制御部６０から指示された目標電流相当電圧値に相当するデジタルデータとを比較し、両者が等しくなるように、出力ポートＯＵＴ１１から出力する駆動パルスＳ１００の出力周波数を制御する。

次に、図２の電源装置８０における詳細な動作を説明する。
プリンタエンジン制御部６０は、出力ポートＯＵＴ１から出力するリセット信号ＲＥＳＥＴを“Ｌ”にして、高圧制御部１００の諸処の設定をリセットする。このリセット動作により、出力ポートＯＵＴ１１から出力される駆動パルスＳ１００の分周比等が初期値に設定される。高圧制御部１００は、クロック入力ポートＣＬＫ＿ＩＮから入力される発振器９０のクロックＣＬＫを、初期値の分周比、ＯＮデューティ３０％で分周する。但し、高圧制御部１００は、プリンタエンジン制御部６０から高圧オンのコマンドを受信するまでは、分周された駆動パルスＳ１００を出力ポートＯＵＴ１１から出力せず、出力ポートＯＵＴ１１を“Ｌ”レベルに保持する。

プリンタエンジン制御部６０は、シリアル通信手段６１により、同期クロックであるシリアルクロックＳＣＬＫを出力すると共に、このシリアルクロックＳＣＬＫに同期してシリアルデータインプット信号ＳＤＩを出力し、高圧出力目標電流を設定する任意のコマンドと目標ＡＤＣ検出値である８bitデータを、高圧制御部１００へ送信する。例えば、１０μＡの場合には０．３３Ｖの検出電圧となり、この場合３．３Ｖ８bitであるので、送信データはｌＡＨとなる。

高圧制御部１００のクロック入力ポートＣＬＫ＿ＩＮには、抵抗９２を介して発振器９０が接続されている。発振器９０は、電源端子ＶＤＤとアウトプットイネーブル端子ＯＥに、電源９１のＤＣ３．３Ｖが供給され、電源投入直後から５０ＭＨｚ、周期２０ｎsecのクロックＣＬＫをクロック出力端子ＣＬＫ＿ＯＵＴから出力し、高圧制御部１００のクロック入力ポートＣＬＫ＿ＩＮへ供給する。

高圧制御部１００の出力ポートＯＵＴ１１が“Ｌ”に保持されている間、圧電トランス駆動回路２１０内のＮＭＯＳ２１１はオフしているので、圧電トランス２２０の１次側入力端子２２１には、ＤＣ電源９５から供給されるＤＣ２４Ｖがそのまま印加される。この状態では、ＤＣ２４Ｖの電流値はほぼ０であり、圧電トランス２２０も振動していないので、圧電トランス２２０の２次側出力端子２２２の出力電圧は０Ｖ、出力電流は０Ａである。そのため、出力電圧供給手段２４０を構成するオペアンプ２４４のアナログ出力電圧Ｓ２４０は、ＶＯＬレベルである。高圧制御部１００内のＡＤＣ１０２により、アナログ出力電圧Ｓ２４０をデジタル値に変換した結果も、０００hex（１２bit）となる。

所定のタイミング（即ち、用紙検出センサ４０が用紙１５を検出した後、用紙１５が転写ローラ５Ｋと感光体ドラム３２Ｋのニップ部に到達するタイミング）で、プリンタエンジン制御部６０は、高圧制御部１００に対して高圧のオンを指示するコマンドをシリアル通信手段６１により送信する。高圧制御部１００は、シリアル通信手段１０１により前記コマンドを受信し、この受信データを処理した後、直ちに、初期値にて分周した駆動パルスＳ１００を出力ポートＯＵＴ１１から出力する。本実施例１では、初期値は３８４分周であり、１周期７．６８μsec、ＯＮデューティ２９％の駆動パルスＳ１００である。

出力ポートＯＵＴ１１から出力された駆動パルスＳ１００により、圧電トランス駆動回路２１０内のＮＭＯＳ２１１がスイッチングされ、インダクタ２１３とコンデンサ２１４及び圧電トランス２２０により、この圧電トランス２２０の１次側入力端子２２１に数十Ｖの半波正弦波形が印加される。これにより、圧電トランス２２０が振動して２次側出力端子２２２には、昇圧されたＡＣ電圧が発生する。但し、３８４分周、１３０ｋＨｚの駆動周波数では、ＡＣ１００Ｖ程度の出力電圧であり、出力電流が微小であるので、出力電圧供給手段２４０内の抵抗２４６を流れる電流は殆ど無く、ＡＤＣ１０２に入力されるオペアンプ２４４の出力電圧Ｓ２４０は０Ｖ近辺のままである。

詳細は後述するが、高圧制御部１００は、ＡＤＣ１０２に入力される出力電圧Ｓ２４０を所定周期毎にサンプリングする。所定周期は制御周期（本実施例１では１４０μsecより短い時間）で４チャンネル共検出できればよく、本実施例１では１２８サイクル、２．５６μsecである。ＡＤＣ１０２において、２．５６μsec周期でアナログ／デジタル変換を行い、Ｃ、Ｍ、Ｙ、Ｋの各チャンネルを順次変換するので、１０．２４μsec周期にて４チャンネルの検出変換が行われる。検出結果は１２bitで保持される。高圧制御部１００は、保持した１２bit値の上位８bitと、前記送信データで入力された８bit設定値とを比較し、設定値＞検出値の場合に、駆動パルスＳ１００の駆動周波数を下げるように制御し、設定値＜検出値の場合に、駆動周波数を上げるように制御する。又、設定値＝検出値の場合に、駆動周波数を一定とする。

周波数制御値は、９bitの整数部と１０bitの小数部を有するので、最小分解能は０．３３Ｈｚとなり、出力電圧供給手段２４０に実装されるコンデンサ２４３により、フィードバック電圧（Ｓ２４０）であるＡＤＣ入力値が平滑化される。そのため、設定値＝検出値となる状態で駆動周波数が安定し、定電流制御される。この時にオペアンプ２４４の出力電圧Ｓ２４０は、０．３３６Ｖとなる。

（電源装置内の高圧制御部の動作）
電源装置８０内における図６の高圧制御部１００の動作を説明する。

プリンタエンジン制御部６０から高圧制御部１００の入力ポートＩＮ１１にリセット信号ＲＥＳＥＴが入力されると、各カウンタ値等が初期化される。演算器１０４−２は、カウンタ下限値レジスタ１１０の９bit値を上位９bit、下位１０bitには０とした１９bit値を、１９bitレジスタＡ１１２−１にセットする。初期値の１９bit値は、６００００hexとなる。

Ｃ、Ｍ、Ｙ、Ｋの４チャンネルの補正値レジスタ１１４は、各５bitの符号付きデータを保持する。例えば、Ｃが００hex、Ｍが０８hex、Ｙが１８hex、Ｋが０１hexを保持する。４チャンネルの演算器１０４−３は、４チャンネルの１９bitレジスタ１１２−１の値と４チャンネルの補正値レジスタ１１４の値とを加算し、加算結果を４チャンネルの９bitレジスタ１１２−２へ出力する。４チャンネルの９bitレジスタ１１２−２は、前記加算結果を保持する。例えば、４チャンネルの９bitレジスタ１１２−２のうち、Ｃが１８０hex、Ｍが１８８hex、Ｙが１７８hex、Ｋが１８１hexを保持する。

４チャンネルの９bitレジスタ１１２−２の値は、４チャンネルの１加算器１１５により１加算され、この加算値と、各９bitレジスタ１１２−２の値とが、４チャンネルの分周セレクタ１１６に入力される。この入力値はそれぞれＣが１８０／１８１hex、Ｍが１８８／１８９hex、Ｙが１７８／１７９hex、Ｋが１８１／１８２hexとなる。初期状態のリセット信号ＲＥＳＥＴ入力後では、９bitレジスタ１１２−２の９bit値（例えば、Ｃの場合１８０hex）が、分周セレクタ１１６を介して、分周器１１７に入力される。分周器１１７は、０から１８０hexまでクロックＣＬＫをカウントする毎にパルスを出力させる。これにより、３８４分周、３０％デューティのパルスが分周器１１７から出力される。出力セレクタ１１８は、通信データ処理部１０３から出力されるＯＮ／ＯＦＦ信号Ｓ１０３がオン（＝“Ｈ”）となった場合に駆動パルスＳ１００を出力し、そうでない場合は出力“Ｌ”を保持する。

１９bitレジスタ１１２−１の下位１０bitは、小数点以下の分周比を示すカウンタである。分周比は、１８０hex（３８４）分周から開始し、１８１hex（３８５）分周となるまでの間、誤差保持レジスタ１１３により、小数点以下を示す値の誤差を加算し、誤差加算結果が１以上となった時にパルスの分周比を１加算する。

例えば、１９bitレジスタ１１２−１の値が６０２００hexの場合、整数部９bit値は１８０hex、小数部１０bit値は２００hexとなる。この状態にて誤差保持レジスタ１１３の値が０００hex（ｌ０bit）、オーバフローフラグ０の場合、１９bitレジスタ１１２−１の上位９bitが、補正値レジスタ１１４の値で補正され、演算器１０４−３を介して９bitレジスタ１１２−２の出力値が分周セレクタ１１６で選択されて分周器１１７に入力される。これが分周器１１７で分周され、１８０hex（３８４）分周、１３０．２０８ｋＨｚの駆動パルスＳ１００が、出力セレクタ１１８を介して出力される。

出力された駆動パルスＳ１００は、出力ポートＯＵＴ１１から出力されて圧電トランス駆動回路２１０に印加されると同時に、高圧制御部１００内の誤差保持レジスタ１１３にも入力される。誤差保持レジスタ１１３は、０００hex（ｌ０bit）値と、１９bitレジスタ１１２−１の下位１０bitの２００hexとを加算し、加算結果２００hexを保持し、オーバフローフラグ１１３ｂを“Ｌ”とする。以降同様に、次の駆動パルス出力時は、小数部２００hexと誤差保持レジスタ値２００hexとを加算して４００hexとなり、１０bitレジスタ値の保持レンジは０００〜３ＦＦとなるので、誤差保持レジスタ１１３の値を０００hexとして、オーバフローフラグ１１３ｂを“Ｈ”にする。１９bitレジスタ１１２−１から出力されるパルスの周波数指示値は、整数部が１８０hex（３８４）で小数部が２００hex（５１２）であり、実数値としては３８４．５となる。前述したように、この場合は、３８４分周のパルスと３８５分周のパルスとが交互に出力され、分周比平均は３８４．５となる。

又、小数部が１８０hexである場合は、誤差保持レジスタ１１３の値が０００hex、１８０hex、３００hex、０８０hexとなり、３００hexから０８０hexとなる時に、オーバフローフラグ１１３ｂが“Ｈ”となる。整数部をＮとした場合に、Ｎ分周、Ｎ分周、Ｎ分周、Ｎ＋１分周と分周比が変化し、分周比平均は最終的に、Ｎ＋（３８４／１０２４）となる。

１９bitレジスタ１１２−１の分周比指示値は、演算器１０４−２により更新される。この更新処理を以下説明する。

通信データ処理部１０３が高圧ＯＮ／ＯＦＦ信号Ｓ１０３を“Ｌ”にしている間は、出力セレクタ１１８が“Ｌ”を出力し、圧電トランス駆動回路２１０がオフ状態になる。

画像形成装置１が印字動作を開始し、転写バイアスを出力するために、最初に転写目標電流に相当する８bit値を所定のコマンドで、プリンタエンジン制御部６０からシリアル通信信号（ＳＣＬＫ，ＳＤＩ，ＳＤＯ）にて高圧制御部１００へ送信する。高圧制御部１００内の通信データ処理部１０３は、前記コマンド・データを受信すると、８bitのデータを出力する。例えば、ＡＤＣ入力レンジ０〜３．３Ｖ、出力電流範囲０〜１００μＡとなるように各回路定数が設定されたとする。図２中の抵抗２４６はこの場合、３３ｋΩとなる。転写目標電流値を１０μＡとした場合、前記８bit設定値は１Ａhexとなる。

この時点においては、高電圧が未だ出力されておらず、図２中のオペアンプ２４４の出力電圧Ｓ２４０はほぼ０Ｖであり、１２bitのＡＤＣ１０２の入力値は、４チャンネル共に０００hexである。

高圧制御部１００内の１９bitレジスク１１２−１は、初期値６００００hex、即ち上位９bit整数部が１８０hex、下位１０bit小数部が０００hexに設定されている。比較器１０５は、通信データ処理部１０３から出力されたＯＮ／ＯＦＦ信号Ｓ１０３の“Ｌ”を入力し、演算器１０４−２へ００ｂを出力する。

Ｃ、Ｍ、Ｙ、Ｋの４チャンネルのＡＤＣ１０２は、電流電圧変換手段２４２からの４チャンネルのアナログ出力電圧Ｓ２４０を１２bitのデジタルデータにそれぞれ変換し、４チャンネルの演算器１０４−１及び４チャンネルの比較器１０５に与える。例えば、各ＡＤＣ１０２は、２．５６μsecサイクル毎に出力電圧Ｓ２４０の電圧値をデジタル値に変換する。アナログ／デジタル変換は、４チャンネルのＣ、Ｍ、Ｙ、Ｋを順次変換し、１０．２４μsec周期で４チャンネルの変換を繰り返す。変換周期毎に出力１２bitデータを更新し、更新されるまでの間は値を保持する。高電圧が出力されていない状態では、０００hexが出力される。

演算器１０４−１は、ＡＤＣ１０２の出力１２bitと、通信データ処理部１０３の出力８bitとのデータ処理を行い、５bitのデータをセレクタ１０６−１へ出力する。

図９は、図６中の演算器１０４−１におけるデータ処理を示すフローチャートである。
演算器１０４−１は、ステップＳＴ１において、データ処理を開始し、ステップＳＴ２において、８bit設定値が０１hexより大きいか否かを判定し、大きければ（Ｙ）、ステップＳＴ３へ進み、そうでなければ（Ｎ）、ステップＳＴ４へ進む。ステップＳＴ３において、ＡＤＣ１０２の検出値が０２０hex以上か否かを判定し、大きければ（Ｙ）、ステップＳＴ５へ進み、そうでなければ（Ｎ）、ステップＳＴ６へ進む。

ステップＳＴ４において、ＡＤＣ検出値１２bitを設定値８bitで除算した結果の整数値（余りは切り捨て）が、０２０hex以上か否かを判定し、大きければ（Ｙ）、ステップＳＴ７へ進み、そうでなければ（Ｎ）、ステップＳＴ８へ進む。ステップＳＴ５において、演算器１０４−１の出力値５bitを１Ｆhexとして出力する。ステップＳＴ６において、演算器１０４−１の出力値５bitを、入力されたＡＤＣ検出値１２bit中の下位５bitとする。ステップＳＴ７において、演算器１０４−１の出力値５bitを１Ｆhexとして出力する。又、ステップＳＴ８において、演算器１０４−１の出力値５bitを（ＡＤＣ検出値１２bit）／（設定値８bit）とし、ステップＳ９において、データ処理をする。

図６の高圧制御部１００内において、ＡＤＣ１０２の検出値が０００hexなので、演算器１０４−１の出力値は００hex（５bit）となる。ＡＤＣ１０２の検出周期と、演算器１０４−１の演算周期とは、同期が取れている必要はなく、後述するタイマ１１１から出力される１bitの出力パルスＳ１１１−１，Ｓ１１１−２の周期より短い時間であればよい。

演算器１０４−１のデータ処理は、図９のフローチャートで説明したが、所定周期ＣＬＫ周期にて処理される公知の除算回路によって構成される。

セレクタ１０６−１は、図８で示すタイミングで、演算器１０４−１の出力値のうちＣ、Ｍ、Ｙ、Ｋの４つのうち１つを選択し、テーブルレジスタ１０７−１へ出力する。テーブルレジスタ１０７−１は、５bitのデータを入力し、８bitのデータを乗算器１０８へ出力する。この場合、テーブルレジスタ１０７−１は、図７−１に示すように、入力値が００hex（５bit）なので、Ｃ０hex（８bit）を出力する。

セレクタ１０６−２は、１９bitレジスタ１１２−１の上位５bitにおけるＣ、Ｍ、Ｙ、Ｋの４チャンネル分計２０bitを入力し、そのうち１色分の５bitを選択し、テーブルレジスタ１０７−２へ出力する。

テーブルレジスタ１０７−２は、５bitのデータを入力し、８bitのデータを乗算器１０８へ出力する。この場合、１９bitレジスタ１１２−１の上位５bitは１８hexであるので、テーブルレジスタ１０７−２は、図７−２に示すように、セレクタ１０６−２を介して入力された値に応じて、８０hex（８bit）を出力する。

乗算器１０８は、テーブルレジスタ１０７−１の出力８bitと、テーブルレジスタ１０７−２の出力８bitとを乗算し、
（Ｃ０hex）×（８０hex）＝６０００hex
１６bit値として６０００hexを演算器１０４−２へ出力する。

タイマ１１１は、図８に示すタイミングで、セレクタ１０６−１，１０６−２に対して出力パルスＳ１１１−１（＝Ｓ１１１−１Ｃ，Ｓ１１１−１Ｍ，Ｓ１１１−１Ｙ，Ｓ１１１−１Ｋ）を、１４０μsec周期にてＣ、Ｍ、Ｙ、Ｋのチャンネルが順次選択されるように出力する。又、タイマ１１１は、出力パルスＳ１１１−１がセレクタ１０６−１，１０６−２によって選択されている間に、出力パルスＳ１１１−２（＝Ｓ１１１−２Ｃ，Ｓ１１１−２Ｍ，Ｓ１１１−２Ｙ，Ｓ１１１−２Ｋ）を４チャンネルの演算器１０４−２へ出力する。演算器１０４−２は、タイマ１１１からの出力パルスＳ１１１−２の立ち上がりエッジをトリガとして、次のような演算を行う。

各チャンネルの演算器１０４−２は、各チャンネルの比較器１０５の出力２bitが００ｂであるので、各チャンネルの１９bitレジスタ１１２−１から入力される１９bit値から、各チャンネルの乗算器１０８の出力１６bitである６０００hexを減算する。減算は、
６００００−６０００＝５Ａ０００hex
となる。減算時は、演算結果をカウンタ下限値レジスタ１１０のカウンタ下限値と比較する。カウンタ下限値は９bit値で１８０hexであり、前記５Ａ０００hexの上位９bitの１６８hexと比較すると、
１８０hex＞１６８hex
であるので、演算結果の上位９bitを１８０hexとする。結果、１９bitレジスタ１１２−１は、６００００hexの値に更新され、実質同じ値を保持する。

１９bitレジスタ１１２−１は、高圧出力のＯＮ／ＯＦＦ信号Ｓ１０３が“Ｈ”となるまでは６００００hexの値に維持される。１９bitレジスタ１１２−１の上位９bitは１８０hex、下位１０bitは０００hexであるので、分周器１１７には、補正値レジスタ１１４の補正値で補正された値（Ｃ；１８０hex、Ｍ；１８８hex、Ｙ；１７８hex、Ｋ；１８１hex）が与えられる。

分周器１１７は、Ｃ；３８４ＣＬＫ周期、時間にして７．６８μsec、Ｍ；３９２ＣＬＫ周期、時間にして７．８４μsec、Ｙ；３７６ＣＬＫ周期、時間にして７．５２μsec、Ｋ；３８５ＣＬＫ周期、時間にして７．７０μsec周期のパルスをオン（“Ｈ”）時間、
（分周カウンタ値／４＋分周カウンタ値／３２＋分周カウンタ値／６４）
でＯＮデューティを約３０％としたパルスを出力セレクタ１１８へ出力する。出力セレクタ１１８は、ＯＮ／ＯＦＦ信号Ｓ１０３が“Ｌ”であるので、“Ｌ”を出力する。

以上説明したように、先ず、目標電流相当の８bit設定値をプリンタエンジン制御部６０から高圧制御部１００へ送信し、初期値での駆動パルスＳ１００を内部的に発生させる。

次に、画像形成装置１が給紙動作を開始し、プリンタエンジン制御部６０は、用紙検出センサ４０にて用紙先端を検出した所定時間後、シリアル通信信号（ＳＣＬＫ，ＳＤＩ，ＳＤＯ）にて高圧制御部１００内の通信データ処理部１０３へ高圧出力をオンするコマンドを送信する。通信データ処理部１０３は、そのデータ受信処理後直ちに、ＯＮ／ＯＦＦ信号Ｓ１０３を“Ｈ”にする。このコマンドは、転写ニップ位置に従って、Ｃ、Ｍ、Ｙ、Ｋを順次オンする。

ＯＮ／ＯＦＦ信号Ｓ１０３が“Ｈ”になると、出力セレクタ１１８からは１３０．２ｋＨｚ、３０％デューティの駆動パルスＳ１００が出力ポートＯＵＴ１１へ出力され、圧電トランス駆動回路２１０によって圧電トランス２２０の２次側出力端子２２２に電流が流れる。この時点では電流値も低く、ＡＤＣ１０２の入力値も０００hex（ｌ２bit）である。

ＡＤＣ１０２の値上位８bitは、比較器１０５に入力され、通信データ処理部１０３の出力値（即ち、目標電流値に相当する８bit値）と比較される。ＯＮ／ＯＦＦ信号Ｓ１０３が“Ｈ”の状態時（即ち、出力オン時）には、
（通信データ処理部１０３の出力値）＞ＡＤＣ１０２の出力値上位８bit）
の場合に、比較器１０５から演算器１０４−２へ０１ｂを出力する。bit１は等しい場合に１となり、そうでない場合に０となる。又、bit０は通信データ処理部１０３の出力値が大きい場合（即ち、目標電流値未満の場合）に１となり、目標電流値より大きい場合に０となる。比較器１０５は、
（通信データ処理部１０３の出力値）＝（ＡＤＣ１０２の出力値上位８bit）
のように、両者が等しい場合には１０ｂを出力する。比較器１０５は、
（通信データ処理部１０３の出力値）＜（ＡＤＣ１０２の出力値上位８bit）
の場合に、００ｂを出力する。

通信データ処理部１０３の出力値がｌＡhexでＡＤＣ出力値の上位８bit値が００hexであるので、０１ｂが比較器１０５から演算器１０４−２へ出力される。ＡＤＣ検出値は０００hex（ｌ２bit）なので、前記同様、テーブルレジスタ１０７−１はＣ０hexを出力し、テーブルレジスタ１０７−２は８０hexを出力する。乗算器１０８は、
（Ｃ０）×（８０）＝６０００hex
の乗算結果１６bitを、演算器１０４−２へ出力する。比較器１０５の出力値が０１ｂであるので、演算器１０４−２は、１９bitレジスタ１１２−１の６００００hexに前記６０００hexを加算し、６６０００hexの１９bitをカウンタ上限値テーブル１０９の９bit値と比較する。９bit値はｌＣＦhexとなる。演算器１０４−２は、６６０００hexの上位９bit、１９８hexと比較し、カウンタ上限値レジスタ１０９の上限値以下であるので、６６０００hexの値にて１９bitレジスタ１１２−１を更新する。以降更新された値にて、上位９bit値が補正値レジスタ１１４の補正値と演算器１０４−３で加算され、９bitレジスタ１１２−２へ出力され、１加算器１１５及び分周セレクタ１１６へ出力され、分周器１１７が、更新された低い周波数にてパルスを出力する。

以降、同様なフローにて駆動パルスＳ１００の周波数が下げられていく。結果、高圧出力電圧が高くなり、それに伴い高圧出力電流も増大していく。出力電流増大に伴い、ＡＤＣ１０２の検出値１２bitの値が変化し、演算器１０４−１、及びテーブルレジスタ１０７−１，１０７−２の出力値も図９で示されるように変化する。駆動パルスＳ１００の周波数が低い方向へ制御され、高圧出力電圧の増大に伴って、高圧出力電流が目標電流値の１０μＡ付近となると、テーブルレジスタ１０７−１の出力値が０１hexとなり、１９bitレジスタ１１２−１の更新値が小さくなって単位時間当たりの出力電圧変化量が小さくなる。

この時、１９bitレジスタ１１２−１の更新値は、小数部１０bitが更新、即ち出力値に応じて０１〜８０hexずつ加算されることにより、分周セレクタ１１６に入力される入力値の変化が少なくなり、１９bitレジスタ１１２−１の下位１０bit値によって誤差保持レジスタ１１３の値が変化し、分周セレクタ１１６によって選択される分周比Ｎと分周比Ｎ＋１の単位時間当たりの割合が変化していく。

目標電流値に到達すると、設定８bit値とＡＤＣ１０２の出力値の上位８bitとが等しくなり、１９bitレジスタ１１２−１の値が固定され、出力電流が１０μＡで安定する。

画像形成装置１中の用紙１５が転写ニップを抜ける直前（即ち、用紙検出センサ４０を用紙１５の後端が抜けて所定時間後）に、プリンタエンジン制御部６０は高圧オフを指示するコマンドをシリアル通信により高圧制御部１００へ送信し、通信データ処理部１０３のＯＮ／ＯＦＦ信号Ｓ１０３を“Ｌ”にする。オンが順次行われるようにオフもＫ、Ｙ、Ｍ、Ｃと順次行われる。又、ＯＮ／ＯＦＦ信号Ｓ１０３を“Ｌ”にすると同時に、通信データ処理部１０３の出力８bit値を００hexとする。ＯＮ／ＯＦＦ信号Ｓ１０３の“Ｌ”により、出力セレクタ１１８の出力値が“Ｌ”となる。結果、圧電トランス２２０の駆動が停止し、高圧出力がオフとなる。

通信データ処理部１０３のＯＮ／ＯＦＦ信号Ｓ１０３を“Ｌ”にすることにより、演算器１０４−２の２bit入力値は００ｂとなり、乗算器１０８の出力１６bitを１４０μsec周期で減算していく。更に、演算器１０４−１に入力される８bit値が００hexで、ＡＤＣ１０２の検出値が出力オフ直後は直ぐに０とはならないので、テーブルレジスタ１０７−１の出力値が大きくなり、演算器１０４−２によって１９bitレジスタ１１２−１は、上位９bitがカウンタ下限値レジスタ１１０のカウンタ下限値まで減算され、初期値に戻り、次の印字による高圧出力指示まで待機する。

（実施例１の変形例）
本実施例１は、次の（１）〜（４）のように変形してもよい。

（１） 本実施例１では、共振周波数約１０８ｋＨｚ、駆動周波数範囲１０８〜１３０ｋＨｚの圧電トランス２２０を用いたが、これよりサイズが小さく駆動周波数が高い圧電トランスを使用してもよいし、サイズの大きな駆動周波数の低い圧電トランスを用いてもよい。

（２） 本実施例１では、クロックＣＬＫの周波数を５０ＭＨｚとしたが、２０ＭＨｚ等の低い周波数でも実現可能である。

（３） 本実施例１では、１９bitレジスタ１１２−１の整数部９bit、小数部ｌ０bitで処理を行っているが、必要な周波数分解能によって最適値は異なり、bit数についてはこの限りではない。例えばＣＬＫ２５ＭＨｚで整数部８bit、小数部１１bit等。

（４） 本実施例１では、転写４チャンネルの場合について説明したが、タイマ１１１から出力される出力パルスＳ１１１−１，Ｓ１１１−２のデューティを変更して、現像バイアスや帯電バイアスも同時に制御することが可能である。

（実施例１の効果）
本実施例１の電源装置８０及びこれを用いた画像形成装置１によれば、圧電トランス駆動周波数を制御するゲイン、周波数リミット等を共通とした上で圧電トランス駆動を行う直前で、補正値レジスタ１１４による補正値に応じて演算器１０４−３により周波数をシフトするようにしたので、部品を変更することなしに、更には論理回路も変更することなしに、圧電トランス２２０の共振周波数付近の高い電圧出力を可能とした上で、圧電トランス２２０の製造ばらつきを補正することが可能となる。その上、安定した定電流制御が可能になるので、環境によらず、安定した出力が可能になり、濃度段差や横筋のない安定した画像を得ることができる。

本発明の実施例２では、実施例１における図３の画像形成装置１及び図４の制御回路の構成と同様であり、実施例１における図１の電源装置８０と構成が異なるので、以下、本実施例２の電源装置について説明する。

（電源装置の構成）
図１０は、本発明の実施例２における電源装置８０Ａの概略の構成を示すブロック図であり、実施例１の電源装置８０を示す図１中の要素と共通の要素には共通の符号が付されている。

実施例１では、図１の電源装置８０を転写バイアスに使用した場合の構成を説明したが、本実施例２では、図１０の電源装置８０Ａを帯電バイアスに使用した場合の構成を説明する。

本実施例２の電源装置８０Ａは、実施例１と同様の発振器９０及びＤＣ電源９５と、実施例１とは異なる構成の高圧制御部１００Ａ及び圧電トランス高圧回路２００Ａとを備えている。

実施例１の高圧制御部１００では、定電流制御を行う構成になっているが、本実施例２の高圧制御部１００Ａでは、定電圧制御を行う構成になっている。

本実施例２の高圧制御部１００Ａは、実施例１の高電圧制御部１００と同様に、目標電圧を設定するための目標値設定手段であるプリンタエンジン制御部６０から供給される制御信号に基づき、発振器９０から供給されるクロックＣＬＫを分周して４チャンネルの駆動パルスＳ１００Ａを４チャンネルの圧電トランス高圧回路２００Ａへそれぞれ出力する回路であり、クロック入力ポートＣＬＫ＿ＩＮ、リセット信号ＲＥＳＥＴを入力するリセット入力ポートＩＮ１１、プリンタエンジン制御部６０のシリアル通信手段６１に接続されたシリアル通信手段１０１、４チャンネルの駆動パルスＳ１００Ａを出力する４チャンネルの出力ポートＯＵＴ１１、及び、変換手段である４チャンネルのＡＤＣ１０２等を有している。

４チャンネルの圧電トランス高圧回路２００Ａは、４チャンネルの高圧制御部１００Ａの各出力ノードＯＵＴ１１及びＤＣ電源９５の出力側に接続された実施例１と同様の４チャンネルの圧電トランス駆動回路２１０と、この圧電トランス駆動回路２１０の出力側に接続された実施例１とほぼ同様のＣ帯電用の１チャンネルの圧電トランス２２０と、圧電トランス駆動回路２１０の出力側に接続された実施例１とは異なるＭ、Ｙ、Ｋ帯電用の３チャンネルの圧電トランス２２０Ａと、この圧電トランス２２０Ａの出力側に接続された実施例１と同様の整流手段である４チャンネルの整流回路２３０と、この整流回路２３０の出力側に接続された実施例１とは異なる４チャンネルの出力電圧変換手段２５０とを有している。

出力電圧変換手段２５０は、整流回路２３０から出力されるＤＣ高電圧を、高圧制御部１００Ａ内のＡＤＣ１０２にて検出可能な低い電圧レベルに変換する回路であり、この出力側にＡＤＣ１０２が接続されている。

図１１は、図１０中の圧電トランス２２０，２２０Ａにおける出力電圧／周波数の特性図である。

Ｃ帯電用の１チャンネルの圧電トランス２２０は、実施例１とほぼ同様に、共振周波数１１０ｋＨｚ、駆動周波数１１０〜１３０ｋＨｚの圧電トランスである。これに対し、Ｍ、Ｙ、Ｋ帯電用の３チャンネルの圧電トランス２２０Ａは、共振周波数１５０ｋＨｚ、駆動周波数１５０〜１７７ｋＨｚの圧電トランスである。例えば、タンデム直接転写方式の画像形成装置１においては、転写媒体である用紙１５の帯電によって下流側の転写バイアスを高くする必要があるために、Ｃだけ出力電圧が高いサイズの大きな圧電トランスを使用することによりコスト削減、基板上の部品サイズ縮小が図れる。

図１２は、図１０の電源装置８０Ａにおける詳細な構成例を示す回路図であり、実施例１の電源装置８０を示す図２中の要素と共通の要素には共通の符号が付されている。

この図１２では、図２と同様に、説明を簡単にするために、４チャンネルの同一回路構成の圧電トランス高圧回路２００Ａのうちの１チャンネル分の圧電トランス高圧回路２００Ａが図示されている。圧電トランス高圧回路２００Ａ内の圧電トランス２２０，２２０Ａにおいて、１次側の入力端子２２１，２２１Ａは、圧電トランス駆動回路２１０内のコンデンサ２１４に並列に接続され、２次側の出力端子２２２，２２２Ａが、整流回路２３０内のダイオード２３１のカソード及びダイオード２３２のアノードに接続されている。

出力電圧変換回路２５０は、整流回路２３０から出力されるＤＣ高電圧（例えば、０〜１０ｋＶ）を低電圧（例えば、０〜３．３Ｖ）に分圧する分圧抵抗２５１（例えば、抵抗値１００ＭΩ）及び分圧抵抗２５２（例えば、抵抗値３３ｋΩ）と、この分圧抵抗２５１，２５２の接続点とグランドＧＮＤとの間に直列に接続された抵抗２５３及びコンデンサ２５４と、この抵抗２５３及びコンデンサ２５４の接続点に（＋）入力端子が接続されたオペアンプ２５５とを有している。オペアンプ２５５は、（−）入力端子と出力端子が接続され、この出力端子から出力される出力電圧Ｓ２５０が、高圧制御部１００Ａ内のＡＤＣ１０２へ供給される構成になっている。

（電源装置内の制御部の構成）
図１３は、図１２中の制御部１００Ａを示す構成図であり、実施例１の高圧制御部１００を示す図６中の要素と共通の要素には共通の符号が付されている。

本実施例２の高圧制御部１００Ａでは、実施例１の高圧制御部１００における４チャンネルの１９bitレジスタ１１２−１に代えて、第３の分周比を保持する第３の分周比保持手段である４チャンネルの２０bitレジスタ１１２Ａ−１が設けられ、この２０bitレジスタ１１２Ａ−１の入力側と、４チャンネルの演算器１０４−２の入出力側との間に、新たに第１の分周比を保持する第１の分周比保持手段である４チャンネルの１９bitレジスタ１２０、圧電トランス２２０，２２０Ａにおける周波数特性を所定の値に変更するための分周比の第１の補正値を記憶する４チャンネルの補正値レジスタ１２１、及び第１の演算手段である４チャンネルの演算器１２２が追加されている。

更に、実施例１の４チャンネルの９bitの演算器１０４−３、４チャンネルの９bitレジスタ１１２−２、４チャンネルの９bitの１加算器１１５、４チャンネルの分周セレクタ１１６、４チャンネルの９bitの分周器１１７、及び出力セレクタ１１８に代えて、第２の演算手段である４チャンネルの１０bitの演算器１０４Ａ−３、第２の分周比を保持する第２の分周比保持手段である４チャンネルの１０bitレジスタ１１２Ａ−２、４チャンネルの１０bitの１加算器１１５Ａ、４チャンネルの分周セレクタ１１６Ａ、分周手段である４チャンネルの１０bitの分周器１１７Ａ、及び出力セレクタ１１８Ａが設けられている。誤差保持レジスタ１１３、２０bitレジスタ１１２Ａ−１、演算器１０４Ａ−３、１０bitレジスタ１１２Ａ−２、１加算器１１５Ａ、及び分周セレクタ１１６Ａにより、第３の分周比を２値化して整数値の分周比を求める２値化手段が構成されている。その他の構成は、実施例１と同様である。

４チャンネルの１９bitレジスタ１２０は、この入力側に接続された４チャンネルの演算器１０４−２により値が更新され、この１９bitレジスタ１２０の出力側に、４チャンネルの演算器１０４−２，１２２が接続されている。本実施例２の１９bitレジスタ１２０と実施例１の１９bitレジスタ１１２−１との相違は、本実施例２の１９bitレジスタ１２０では、演算器１０４−２により値が更新されるだけで、誤差保持レジスタ１１３との接続がないことである。４チャンネルの補正値レジスタ１２１は、各７bitのレジスタであり、Ｃ、Ｍ、Ｙ、Ｋの各チャンネルの補正値を保持し、不揮発性メモリ等により構成され、この出力側に、４チャンネルの演算器１２２が接続されている。

４チャンネルの演算器１２２は、４チャンネルの１９bitレジスタ１２０の値に対し、４チャンネルの補正値レジスタ１２１の各７bit補正値を乗算し、この乗算結果の２６bit値の下位６bitを切り捨てて上位２０bitを４チャンネルの２０bitレジスタ１１２Ａ−１に入力する構成になっている。４チャンネルの２０bitレジスタ１１２Ａ−１は、下位１０bitを実施例１と同様の４チャンネルの誤差保持レジスタ１１３へ出力し、上位１０bitを４チャンネルの演算器１０４Ａ−３へ出力するレジスタである。

４チャンネルの演算器１０４Ａ−３は、４チャンネルの２０bitレジスタ１１２Ａ−１から出力される１０bit値と、実施例１と同様の４チャンネルの補正値レジスタ１１４から出力される第２の補正値（即ち、圧電トランス２２０，２２０Ａにおける周波数特性のばらつきを補正するための分周比の補正値）である５bit値とを加算し、この加算結果を４チャンネルの１０bitレジスタ１１２Ａ−２へ出力するレジスタである。演算器１０４Ａ−３は、bit数が１０bitになったことを除けば、実施例１の演算器１０４−３と同様の機能を有している。

１０bitレジスタ１１２Ａ−２は、演算器１０４Ａ−３から出力された１０bit値を保持し、これを１０bitの１加算器１１５Ａ及び分周セレクタ１１６Ａへ出力するレジスタである。分周セレクタ１１６Ａの出力側には、１０bitの分周器１１７Ａを介して出力セレクタ１１８Ａが接続されている。これらの１加算器１１５Ａ、分周セレクタ１１６Ａ、分周器１１７Ａ、及び出力セレクタ１１８Ａは、共に１０bitとなったことを除けば実施例１と同様である。

（実施例２の動作）
本実施例２では、図３の画像形成装置１及び図４の制御回路の動作が実施例１と同様である。以下、実施例１と異なる部分の動作を説明する。

先ず、図１０に示す電源装置８０Ａの動作を説明する。
本実施例２の電源装置８０Ａは、実施例１の定電流制御動作に対して定電圧制御動作を行う点が異なる。

即ち、整流回路２３０から出力されるＤＣ高電圧は、出力電圧変換手段２５０により、ＤＣ０〜３．３Ｖの出力電圧Ｓ２５０に変換され、高圧制御部１００Ａ内のＡＤＣ１０２に入力される。高圧制御部１００Ａは、プリンタエンジン制御部６０のシリアル通信手段６１により送られてくるＫ転写バイアス、Ｙ転写バイアス、Ｍ転写バイアス、及びＣ転写バイアスの出力目標電圧値相当の８bit値を受信し、それに続いてバイアスオンのコマンドを受信する。目標出力電圧は８bit値、００〜ＦＦhexが０〜１０．２ｋＶに相当し、４０Ｖステップにて設定される。

圧電トランス２２０と圧電トランス駆動回路２１０及び整流回路２３０とで構成される回路は、駆動周波数１３０〜１０８ｋＨｚにて１００Ｖ〜７ｋＶの出力電圧が得られる構成になっている。圧電トランス２２０Ａと圧電トランス駆動回路２１０及び整流回路２３０とで構成される回路は、駆動周波数１７７〜１５０ｋＨｚにてｌ００Ｖ〜５ｋＶの出力電圧が得られる構成となっている。

８bitのデータで送信される目標電圧指示値は、０〜１０ｋＶであるが、プリンタエンジン制御部６０のファームウェアによってＣ帯電バイアス出力用の圧電トランス２２０は、上限値を７ｋＶであるＡＦhexに制限される。

この動作を、図１２を参照しつつ詳細に説明する。
出力電圧変換手段２５０において、抵抗値１００ＭΩの抵抗２５１と抵抗値３３ｋΩの抵抗２５２とにより分圧された出力電圧は、抵抗２５３及びコンデンサ２５４からなるＣＲフィルタにより平滑化され、更に、オペアンプ２５５にてインピーダンス変換されて、この変換後の出力電圧Ｓ２５０がＡＤＣ１０２に入力される。

プリンタエンジン制御部６０は、転写出力電圧を公知のシリアル通信で、シリアルクロックＳＣＫに同期して、シリアルデータインプット信号ＳＤＩ及びシリアルデータアウトプット信号ＳＤＯによって高圧制御部１００Ａへ送信する。例えば、Ｋ転写出力電圧を３．０ｋＶ、Ｙ転写出力電圧を３．２ｋＶ、Ｍ転写出力電圧を３．４ｋＶ、Ｃ転写出力電圧を３．６ｋＶとする。転写媒体が転写を繰り返す毎に帯電していくので、必要な転写電流を流すために、用紙搬送方向下流にいくに従って転写出力電圧を高くする。

次に、図１３に示す高圧制御部１００Ａの動作を詳細に説明する。
プリンタエンジン制御部６０は、シリアル通信手段６１を用いてシリアル通信信号（ＳＣＫ，ＳＤＩ，ＳＤＯ）により、各チャンネルの転写出力電圧のオンコマンドに先立って、出力電圧値をコマンド・データの対によって高圧制御部１００Ａ内のシリアル通信手段６１を介して通信データ処理部１０３へ送信する。この時、プリンタエンジン制御部６０は、Ｋ転写電圧目標値である３．０ｋＶに対して８bit値４Ｂhex、Ｙ転写電圧目標値である３．２ｋＶに対して８bit値５０hex、Ｍ転写電圧目標値である３．４ｋＶに対して８bit値５５hex、Ｃ転写電圧目標値である３．６ｋＶに対して８bit値５Ａhexを、それぞれ通信データ処理部１０３へ送信する。

通信データ処理部１０３は、送られてきた各８bitのデータ４個を受信し、演算器１０４−１及び比較器１０５へ出力する。演算器１０４−１、比較器１０５、タイマ１１１、セレクタ１０６−１，１０６−２、テーブルレジスタ１０７−１，１０７−２、乗算器１０８、及び演算器１０４−２により、実施例１と同様に、前記８bitの目標値と、ＡＤＣ１０２の検出値１２bitの上位８bitとが、等しくなるよう制御される。

１９bitレジスタ１２０は、演算器１０４−２により値を更新され、更新された１９bit値を演算器１２２へ出力する。この１９bit値は、実施例１の１９bitレジスタ１１２−１と同様に、演算器１０４−２とセレクタ１０６−２にも出力される。演算器１２２は、１９bitレジスタ１２０の値、初期値は４チャンネル共に６００００hexに対し、補正値レジスタ１２１の補正値７bitを乗算し、乗算結果の下位６bitを切り捨てて２０bit値を２０bitレジスタ１１２Ａ−１に設定する。

補正レジスタ１２１の補正値は、Ｃが４０hex、残り３チャンネルが２Ｆhexである。演算器１２２による乗算後の２６bit値は、Ｃが１８０００００hex、残り３色がｌｌＡ００００となり、６bitシフトして切り捨てると、Ｃが６００００hex、残りが４６８００hexとなり、上位１０bitのＣが１８０hex、残り３色がｌｌＡhexとなる。

それぞれＣが１３０．２Ｈｚ、Ｍ、Ｙ、Ｋが１７７．３ｋＨｚの設定値となる。この値に実施例１と同様、補正値レジスタ１１４の補正値を演算器１０４Ａ−３にて加減算し、１０bitレジスタ１１２Ａ−２、１加算器１１５Ａ、分周セレクタ１１６Ａ、及び分周器１１７Ａを介して出力セレクタ１１８Ａから、駆動パルスＳ１００Ａを出力する。以降、実施例１と同様に、目標電圧値に対応したＡＤＣ１０２の検出値となるように周波数が制御される。

（実施例２の効果）
本実施例２によれば、圧電トランス２２０，２２０Ａを駆動する周波数を、倍率によって大きく変更できる構成にしたので、圧電トランス２２０，２２０Ａの製造ばらつきだけでなく、周波数特性の異なるサイズ違いの圧電トランス２２０，２２０Ａを用いた場合であっても、論理回路を共通とした上で補正データを適宜最適なものを選択することにより、共振周波数付近の高い出力電圧と短時間での出力立ち上げの両立が可能となる。

（その他の変形例）
本発明は、上記実施例１、２や変形例に限定されず、更に、次のような他の変形例も適用可能である。

実施例では、カラータンデム方式の画像形成装置１について説明したが、本発明は、カラーに限らずモノクロ等の画像形成装置や、複合機等の他の画像形成装置にも適用可能である。又、電源装置８０，８０Ａは、転写用や帯電用以外の他の高圧電源にも適用可能である。

１ 画像形成装置
６０ プリンタエンジン制御部
８０、８０Ａ 電源装置
１００，１００Ａ 高圧制御部
１７０ 帯電バイアス発生部
１８０ 現像バイアス発生器
１９０ 転写バイアス発生部
２００，２００Ａ 圧電トランス高圧回路
２１０ 圧電トランス駆動回路
２２０，２２０Ａ 圧電トランス
２３０ 整流回路
２４０ 出力電圧供給手段
２４１ 出力電流供給手段
２４２ 電流電圧変換手段
２５０ 出力電圧変換手段

Claims (13)

1. クロック信号を発生する発振器と、
   第１の分周比に基づき生成された第２の分周比により、前記クロック信号を分周して駆動パルスを出力する分周手段と、
   前記駆動パルスにより駆動されるスイッチング手段と、
   駆動周波数に対する出力電圧の関係を示す所定の周波数特性を有し、前記スイッチング手段により１次側に断続的に電圧が印加されると２次側から交流の前記出力電圧を出力する圧電トランスと、
   前記圧電トランスの前記出力電圧に対応するアナログ信号をデジタル信号に変換して出力する変換手段と、
   前記デジタル信号と前記圧電トランスの前記出力電圧に対して設定される目標電圧とを比較して比較結果を出力する比較手段と、
   前記比較結果に基づき、前記第１の分周比を制御する制御手段と、
   前記制御手段により制御される前記第１の分周比を保持する第１の分周比保持手段と、
   前記圧電トランスにおける前記周波数特性のばらつきを補正するための分周比の第１の補正値と、前記第１の分周比保持手段に保持された前記第１の分周比と、を演算して前記第２の分周比を決定する第１の演算手段と、
   前記第１の演算手段により決定された前記第２の分周比を保持する第２の分周比保持手段と、を備えた電源装置であって、
   前記制御手段は、
   前記第１の分周比保持手段に保持された前記第１の分周比の値に応じて前記第１の分周比の値を変更する単位を増減する、周波数値による第１のゲイン切換手段と、
   前記比較結果の値に応じて前記第１の分周比保持手段に保持された前記第１の分周比の値を変更する単位を増減する、比較結果値による第２のゲイン切換手段と、
   のいずれか一方を有することを特徴とする電源装置。
2. クロック信号を発生する発振器と、
   第１の分周比に基づき生成された第２の分周比により、前記クロック信号を分周して駆動パルスを出力する分周手段と、
   前記駆動パルスにより駆動されるスイッチング手段と、
   駆動周波数に対する出力電圧の関係を示す所定の周波数特性を有し、前記スイッチング手段により１次側に断続的に電圧が印加されると２次側から交流の前記出力電圧を出力する圧電トランスと、
   前記圧電トランスの前記出力電圧に対応するアナログ信号をデジタル信号に変換して出力する変換手段と、
   前記デジタル信号と前記圧電トランスの前記出力電圧に対して設定される目標電圧とを比較して比較結果を出力する比較手段と、
   前記比較結果に基づき、前記第１の分周比を制御する制御手段と、
   前記制御手段により制御される前記第１の分周比を保持する第１の分周比保持手段と、
   前記圧電トランスにおける前記周波数特性のばらつきを補正するための分周比の第１の補正値と、前記第１の分周比保持手段に保持された前記第１の分周比と、を演算して前記第２の分周比を決定する第１の演算手段と、
   前記第１の演算手段により決定された前記第２の分周比を保持する第２の分周比保持手段と、を備えた電源装置であって、
   前記制御手段は、
   前記第１の分周比保持手段に保持された前記第１の分周比の値に応じて前記第１の分周比の値を変更する単位を増減する、周波数値による第１のゲイン切換手段と、
   前記比較結果の値に応じて前記第１の分周比保持手段に保持された前記第１の分周比の値を変更する単位を増減する、比較結果値による第２のゲイン切換手段と、
   を有することを特徴とする電源装置。
3. 前記第１の分周比保持手段は、前記第１の分周比の整数値を保持し、
   前記第１の演算手段は、前記第１の分周比保持手段に保持された前記整数値に対し、前記第１の補正値の加減算を行って前記第２の分周比を決定することを特徴とする請求項１又は２記載の電源装置。
4. 前記第１の分周比保持手段は、前記第１の分周比の実数値を保持し、
   前記第１の演算手段は、前記第１の分周比保持手段に保持された前記実数値に対し、前記第１の補正値の乗除算を行って前記第２の分周比を決定することを特徴とする請求項１又は２記載の電源装置。
5. 前記制御手段は、
   前記第１のゲイン切換手段の値と前記第２のゲイン切換手段の値とを乗算して前記第１の分周比保持手段に保持された前記第１の分周比を更新する乗算手段を、有することを特徴とする請求項２記載の電源装置。
6. クロック信号を発生する発振器と、
   実数値の第１の分周比に基づき生成された第２の分周比により、前記クロック信号を分周して駆動パルスを出力する分周手段と、
   前記駆動パルスにより駆動されるスイッチング手段と、
   駆動周波数に対する出力電圧の関係を示す所定の周波数特性を有し、前記スイッチング手段により１次側に断続的に電圧が印加されると２次側から交流の前記出力電圧を出力する圧電トランスと、
   前記圧電トランスの前記出力電圧に対応するアナログ信号をデジタル信号に変換して出力する変換手段と、
   前記デジタル信号と前記圧電トランスの前記出力電圧に対して設定される目標電圧とを比較して比較結果を出力する比較手段と、
   前記比較結果に基づき、前記実数値の第１の分周比を制御する制御手段と、
   前記制御手段により制御される前記実数値の第１の分周比を保持する第１の分周比保持手段と、
   前記第１の分周比保持手段に保持された前記実数値の第１の分周比に対して、前記圧電トランスにおける前記周波数特性を所定の値に変更するための分周比の第１の補正値により乗除算を行って第３の分周比を求める第１の演算手段と、
   前記第３の分周比を２値化して整数値の分周比を求める２値化手段と、
   前記整数値の分周比に対して、前記圧電トランスにおける前記周波数特性のばらつきを補正するための分周比の第２の補正値により加減算を行うことにより前記第２の分周比を求める第２の演算手段と、を備えた電源装置であって、
   前記制御手段は、
   前記第１の分周比保持手段に保持された前記第１の分周比の値に応じて前記第１の分周比の値を変更する単位を増減する、周波数値による第１のゲイン切換手段と、
   前記比較結果の値に応じて前記第１の分周比保持手段に保持された前記第１の分周比の値を変更する単位を増減する、比較結果値による第２のゲイン切換手段と、
   のいずれか一方を有することを特徴とする電源装置。
7. クロック信号を発生する発振器と、
   実数値の第１の分周比に基づき生成された第２の分周比により、前記クロック信号を分周して駆動パルスを出力する分周手段と、
   前記駆動パルスにより駆動されるスイッチング手段と、
   駆動周波数に対する出力電圧の関係を示す所定の周波数特性を有し、前記スイッチング手段により１次側に断続的に電圧が印加されると２次側から交流の前記出力電圧を出力する圧電トランスと、
   前記圧電トランスの前記出力電圧に対応するアナログ信号をデジタル信号に変換して出力する変換手段と、
   前記デジタル信号と前記圧電トランスの前記出力電圧に対して設定される目標電圧とを比較して比較結果を出力する比較手段と、
   前記比較結果に基づき、前記実数値の第１の分周比を制御する制御手段と、
   前記制御手段により制御される前記実数値の第１の分周比を保持する第１の分周比保持手段と、
   前記第１の分周比保持手段に保持された前記実数値の第１の分周比に対して、前記圧電トランスにおける前記周波数特性を所定の値に変更するための分周比の第１の補正値により乗除算を行って第３の分周比を求める第１の演算手段と、
   前記第３の分周比を２値化して整数値の分周比を求める２値化手段と、
   前記整数値の分周比に対して、前記圧電トランスにおける前記周波数特性のばらつきを補正するための分周比の第２の補正値により加減算を行うことにより前記第２の分周比を求める第２の演算手段と、を備えた電源装置であって、
   前記制御手段は、
   前記第１の分周比保持手段に保持された前記第１の分周比の値に応じて前記第１の分周比の値を変更する単位を増減する、周波数値による第１のゲイン切換手段と、
   前記比較結果の値に応じて前記第１の分周比保持手段に保持された前記第１の分周比の値を変更する単位を増減する、比較結果値による第２のゲイン切換手段と、
   を有することを特徴とする電源装置。
8. 前記制御手段は、
   前記第１のゲイン切換手段の値と前記第２のゲイン切換手段の値とを乗算して前記第１の分周比保持手段に保持された前記実数値の第１の分周比を更新する乗算手段を、有することを特徴とする請求項７記載の電源装置。
9. 前記制御手段は、
   前記第１の分周比保持手段にて保持可能な分周比の上限値と、前記第１の分周比保持手段の保持値とを比較して、前記第１の分周比保持手段の保持値が前記上限値を超えないよう制御することを特徴とする請求項１〜８のいずれか１項に記載の電源装置。
10. 前記制御手段は、
    前記第１の分周比保持手段にて保持可能な分周比の下限値と、前記第１の分周比保持手段の保持値とを比較して、前記第１の分周比保持手段の保持値が前記下限値を下回らないよう制御することを特徴とする請求項１〜８のいずれか１項に記載の電源装置。
11. 請求項１又は６記載の電源装置を複数備え、
    前記各電源装置内に設けられる前記第１又は第２のゲイン切換手段は、タイミングをずらして前記複数の電源装置に対して共用される構成になっていることを特徴とする電源装置。
12. 請求項２又は７記載の電源装置を複数備え、
    前記各電源装置内に設けられる前記第１及び第２のゲイン切換手段は、タイミングをずらして前記複数の電源装置に対して共用される構成になっていることを特徴とする電源装置。
13. 請求項１〜１２のいずれか１項に記載の電源装置を有することを特徴とする画像形成装置。

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