JP5394195B2 - 電源装置及び画像形成装置 - Google Patents

Description

本発明は、圧電トランスを用いた電源装置と、この電源装置を用いた電子写真等の画像形成装置に関するものである。

従来、電子写真式の画像形成装置に用いられる電源装置としては、例えば、下記の特許文献１に記載されているように、圧電振動子の共振現象を利用して低電圧入力で高電圧を発生させることができる圧電トランスを、電圧制御発振器（以下「ＶＣＯ」という。）の出力信号により制御して高電圧を出力させる構成の装置が知られている。

特開２００６−９１７５７号公報

しかしながら、従来の電源装置及びこれを用いた画像形成装置では、次の（ａ）、（ｂ）のような課題があった。

（ａ） 従来の装置では、ＶＣＯ等のアナログ回路により構成されているので、圧電トランスにおける共振周波数付近の高い出力電圧を利用しようとした場合に、圧電トランスの製造ばらつきによる共振周波数のばらつきにより、高い出力電圧を得ようとした場合に、共振周波数を超えて低い周波数に制御されてしまうことがあった。

（ｂ） 出力電圧の立ち上がり時間を短縮しようとした場合にも、前記のような圧電トランスにおける共振周波数のばらつきにより、出力電圧の立ち上がり時間にばらつきが生じてしまい、ばらつきを考慮した設計を行った場合に、速い立ち上がり時間が得られないという課題があった。

このように、従来のＶＣＯ等のアナログ回路を用いた圧電トランスの制御においては、共振周波数付近の高い出力電圧において短時間で出力電圧を立ち上げる制御ができなかった。

本発明の電源装置は、クロック信号を発生する発振器と、前記クロック信号を分周して駆動パルスを出力する分周手段と、前記駆動パルスにより駆動されるスイッチング手段と、前記スイッチング手段により１次側に断続的に電圧が印加されると２次側から所定の電圧を出力する圧電トランスと、前記圧電トランスの出力電圧を所定の電圧値に変換して出力する電圧変換手段と、前記電圧変換手段の目標電圧値を設定する設定手段と、前記電圧変換手段の前記目標電圧値と前記電圧変換手段の出力電圧値とを比較して比較結果を出力する比較手段と、前記電圧変換手段の前記出力電圧値をデジタル値に変換するデジタル変換手段と、前記駆動パルスの駆動周波数を決定する周波数制御値を制御するスイッチング制御手段と、前記駆動周波数の初期値を記憶する記憶手段と、前記駆動周波数に応じた前記周波数制御値と前記デジタル変換手段で変換された前記デジタル値との組合せに応じて前記周波数制御値の可変幅を変更する変更手段とを備えている。

そして、前記スイッチン制御手段は、前記記憶手段に記憶された前記初期値で前記スイッチング手段により前記圧電トランスの駆動を開始させ、前記設定手段により設定された前記目標電圧値となるように前記周波数制御値を所定時間毎に可変し、前記周波数制御値を変更する際に前記可変幅にて前記駆動周波数を決定することを特徴とする。

本発明の画像形成装置は、前記発明の電源装置を備え、前記圧電トランスの出力電圧により駆動されて記録媒体に画像を形成することを特徴とする。

本発明の電源装置によれば、圧電トランスを駆動するための駆動パルスにおける駆動周波数の可変幅を駆動周波数領域により可変することにより、圧電トランス出力周波数特性が緩やかな領域では大きな幅で変更し、特性が急峻な領域では細かく変更する構成にしたので、出力電圧の立ち上がり時間を短縮することが可能となる。更に、前記と同時に目標電圧値との差分が大きい領域では周波数可変幅を大きくし、目標電圧値付近では小さくする構成にしたので、出力電圧の早い立ち上がりとオーバシュートのない立ち上がりを両立し、前記可変幅を駆動周波数によって異なるものとすることで、低電圧から高電圧までの広い電圧範囲に亘り、立ち上がり速度とオーバシュートの殆どない立ち上がり特性の両立が可能となる。更に、周波数特性が急峻な共振周波数付近においても出力電圧分解能の高い、発振のない定電圧制御が可能となる。

又、前記発明の電源装置を用いた画像形成装置によれば、安定した定電圧制御が可能になるので、環境によらず、安定した出力が可能になり、濃度段差や横筋のない安定した画像を形成することができる。

図１は本発明の実施例１における電源装置の概略を示すブロック図である。 図２は図１の電源装置８０における詳細な構成例を示す回路図である。 図３は本発明の実施例１における電源装置８０を用いた画像形成装置を示す構成図である。 図４は図３の画像形成装置１における制御回路の構成を示すブロック図である。 図５は図２中の圧電トランス２２０における出力電圧／周波数の特性図である。 図６は図２中の高圧制御部１００を示す構成図である。 図７は図２の電源装置８０内における４チャンネルの出力ポートＯＵＴ１２の出力波形、抵抗２６４−１０の入力波形、及び三角波Ｓ２６０の電圧波形を示す図である。 図８は図２の電源装置８０内における高圧制御部１００の駆動パルスＳ１００、圧電トランス駆動回路２１０の出力パルス、出力電圧変換手段２４０の出力電圧Ｓ２４０、三角波Ｓ２６０の電圧、ＤＡＣ２５０の出力電圧Ｓ２５０、及び比較結果Ｓ２７０，Ｓ２８０の電圧の波形を示す図である。 図９−１は本実施例１の電源装置８０における出力電圧特性を示す波形図である。 図９−２は本実施例１の電源装置８０における出力電圧特性を示す波形図である。 図９−３は本実施例１の電源装置８０における出力電圧特性を示す波形図である。 図１０は図６中のタイマ１１６の出力信号を示すタイミングチャートである。 図１１−１は図６中のテーブルレジスタ１１１−１の入出力値を示す図である。 図１１−２は図６中のテーブルレジスタ１１１−１の入出力値を示す図である。 図１２−１は図６中のテーブルレジスタ１１１−２の入出力値を示す図である。 図１２−２は図６中のテーブルレジスタ１１１−２の入出力値を示す図である。 図１３は図６中のテーブルレジスタ１１１−３の入出力値を示す図である。 図１４−１は図２中の圧電トランス駆動回路２１０の出力特性を示す図である。 図１４−２は図２中の圧電トランス駆動回路２１０の出力特性を示す図である。 図１５は本発明の実施例２における電源装置の概略の構成を示すブロック図である。 図１６は図１５の電源装置８０Ａにおける詳細な構成例を示す回路図である。 図１７は図１６中の高圧制御部１００Ａを示す構成図である。 図１８−１は図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。 図１８−２は図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。 図１８−３は図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。 図１８−４は図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。 図１８−５は図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。 図１８−６は図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。 図１８−７は図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。 図１８−８は図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。 図１８−９は図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。 図１８−１０は図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。 図１８−１１は図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。 図１８−１２は図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。 図１８−１３は図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。 図１８−１４は図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。 図１８−１５は図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。 図１８−１６は図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。 図１９は図１７中の演算器１１４−３のデータ処理を示すフローチャートである。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（画像形成装置の構成）
図３は、本発明の実施例１における電源装置を用いた画像形成装置を示す構成図である。

この画像形成装置１は、例えば，電子写真式のカラー画像形成装置であり、４色の各現像器２（例えば、ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、及びシアン現像器２Ｃの４チャンネル）がそれぞれ着脱可能に装着されている。各色（即ち、各チャンネル）の現像器２（＝２Ｋ，２Ｙ，２Ｍ，２Ｃ）は、各チャンネルの感光体ドラム３２（＝３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃ）にそれぞれ接した各チャンネルの帯電ローラ３６（＝３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃ）によってそれぞれ一様に帯電される。帯電された各チャンネルの感光体ドラム３２は、各チャンネルの発光素子（以下「ＬＥＤ」という。）ヘッド３（＝３Ｋ，３Ｙ，３Ｍ，３Ｃ）の発光によってそれぞれ潜像を形成される。

各チャンネルの現像器２内の各チャンネルの供給ローラ３３（＝３３Ｋ，３３Ｙ，３３Ｍ，３３Ｃ）が、各チャンネルの現像ローラ３４（＝３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃ）にトナーを供給し、各チャンネルの現像ブレード３５（＝３５Ｋ，３５Ｙ，３５Ｍ，３５Ｃ）により、各チャンネルの現像ローラ３４表面に一様にトナー層が形成され、各チャンネルの感光体ドラム３２上にトナー像が現像される。各チャンネルの現像器２内の各チャンネルのクリーニングブレード３７（＝３７Ｋ，３７Ｙ，３７Ｍ，３７Ｃ）は、転写後の残トナーをクリーニングする。

各チャンネルのトナーカートリッジ４（＝４Ｋ，４Ｙ，４Ｍ，４Ｃ）は、各チャンネルの現像器２にそれぞれ着脱可能に取り付けられ、内部のトナーを各チャンネルの現像器２にそれぞれ供給可能な構造になっている。各チャンネルの転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）は、転写ベルト８の裏面から転写ニップ部にバイアスが印加可能に配置されている。転写ベルト駆動ローラ６、及び転写ベルト従動ローラ７は、転写ベルト８を張架しローラの駆動によって記録媒体である用紙１５を搬送可能な構造になっている。

転写ベルトクリーニングブレード１１は、転写ベルト８上のトナーを掻き落とせるようになっていて、掻き落とされたトナーが転写ベルトクリーナ容器１２に収容される。用紙カセット１３は、画像形成装置１に着脱可能に取り付けられ、用紙１５が積載される。ホッピングローラ１４は、用紙１５を用紙カセット１３から搬送する。レジストローラ１６及び１７は、用紙１５を転写ベルト８に所定のタイミングで搬送する。定着器１８は、用紙１５のトナー像を熱と加圧によって定着する。用紙ガイド１９は、用紙１５を排紙トレー２０にフェースダウンで排出する。

レジストローラ１６及び１７と転写ベルト従動ローラ７との間には、用紙検出センサ４０が配置されている。用紙検出センサ４０は、接触又は非接触にて用紙１５の通過を検出するものである。この用紙検出センサ４０のセンサ位置から転写ニップ部までの距離と用紙搬送スピードの関係から求まる時間より、電源装置が転写を行う時の転写バイアス印加タイミングが決定される。

図４は、図３の画像形成装置１における制御回路の構成を示すブロック図である。
この制御回路は、ホストインタフェース部５１を有し、このホストインタフェース部５１がコマンド／画像処理部５２に対してデータを送受信する。コマンド／画像処理部５２は、ＬＥＤヘッドインタフェース部５３に対して画像データを出力する。ＬＥＤヘッドインタフェース部５３は、プリンタエンジン制御部６０によってヘッド駆動パルス等が制御され、各チャンネルのＬＥＤヘッド３（＝３Ｋ，３Ｙ，３Ｍ，３Ｃ）を発光させる。

プリンタエンジン制御部６０は、用紙検出センサ４０の検出結果に基づき、高圧制御部１００に対して帯電バイアス、現像バイアス、転写バイアス等の制御値を送る。高圧制御部１００は、帯電バイアス発生部１７０と、現像バイアス発生部１８０と、転写バイアス発生部１９０とに信号を送る。帯電バイアス発生部１７０、及び現像バイアス発生部１８０は、各チャンネルの現像器２（＝２Ｋ，２Ｙ，２Ｍ，２Ｃ）の各帯電ローラ３６（＝３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃ）及び各現像ローラ３４（＝３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃ）に対してバイアスを印加する。転写バイアス発生部１９０は、各チャンネルの転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）に対して転写バイアスを印加する。用紙検出センサ４０は、転写バイアスの発生タイミングを調整するために用いられる。

プリンタエンジン制御部６０は、記憶手段７１に記憶された情報に基づき、ホッピングモータ７２、レジストモータ７３、ベルトモータ７４、定着器ヒータモータ７５、及び各チャンネルのドラムモータ７６（＝７６Ｋ，７６Ｙ，７６Ｍ，７６Ｃ）を所定のタイミングで駆動する。定着器ヒータ７７は、サーミスタ７８の検出値に応じてプリンタエンジン制御部６０によって温度制御される。

（電源装置の構成）
図１は、本発明の実施例１における電源装置の概略を示すブロック図である。

高圧出力の目標電圧を設定する設定手段であるプリンタエンジン制御部６０は、リセット信号ＲＥＳＥＴを出力する出力ポートＯＵＴ１、及びシリアル通信手段６１等を有し、これらの出力ポートＯＵＴ１及びシリアル通信手段６１に、本実施例１の電源装置８０が接続されている。

本実施例１の電源装置８０は、例えば、図４中の高圧制御部１００及び転写バイアス発生部１９０により構成され、プリンタエンジン制御部６０の出力ポートＯＵＴ１から供給される制御信号であるリセット信号ＲＥＳＥＴと、シリアル通信手段６１から供給される制御信号とを入力してＤＣの高圧電圧を生成し、転写４チャンネルであるシアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、及びブラック（Ｋ）の出力負荷ＺＬ（＝ＺＬＣ，ＺＬＭ，ＺＬＹ，ＺＬＫ）である各色の転写ローラ５（＝５Ｃ，５Ｍ，５Ｙ，５Ｋ）に対して転写バイアスを供給する装置である。なお、図１において、転写４チャンネルについて並置されているブロックについては重ねて図示され、複数のチャンネルで共通の部分については１つのブロックとして図示されている。

電源装置８０は、各チャンネル共通の一定周波数（例えば、５０ＭＨｚ）の基準クロック（以下単に「クロック」という。）ＣＬＫを発生する発振器９０と、各チャンネル共通のＤＣ２４Ｖを供給するＤＣ電源９５とを有し、その発振器９０の出力側に、各チャンネル共通の高圧制御部１００が接続されている。ＤＣ電源９５及び高圧制御部１００の出力側には、各チャンネルの圧電トランス高圧回路２００（＝２００Ｃ，２００Ｍ，２００Ｙ，２００Ｋ）が接続されている。

各チャンネルの高圧制御部１００は、プリンタエンジン制御部６０から供給される制御信号に基づき、発振器９０から供給されるクロックＣＬＫを分周して４チャンネルの圧電トランス駆動パルス（以下単に「駆動パルス」という。）Ｓ１００（＝Ｓ１００Ｃ，Ｓ１００Ｍ，Ｓ１００Ｙ，Ｓ１００Ｋ）を出力する回路である。この各高圧制御部１００は、クロックＣＬＫを入力するクロック入力ポートＣＬＫ＿ＩＮと、プリンタエンジン制御部６０のシリアル通信手段６１に接続されたシリアル通信手段１０１と、プリンタエンジン制御部６０の出力ポートＯＵＴ１から出力されるリセット信号ＲＥＳＥＴを入力するリセット入力ポートＩＮ１１と、論理Ｈ／Ｌで表される４チャンネルの第１の比較結果Ｓ２７０（＝Ｓ２７０Ｃ，Ｓ２７０Ｍ，Ｓ２７０Ｙ，Ｓ２７０Ｋ）を入力する４チャンネルの入力ポートＩＮ１２（ＩＮ１２Ｃ，ＩＮ１３Ｍ，ＩＮ１２Ｙ，ＩＮ１２Ｋ）と、論理Ｈ／Ｌで表される４チャンネルの第２の比較結果Ｓ２８０（＝Ｓ２８０Ｃ，Ｓ２８０Ｍ，Ｓ２８０Ｙ，Ｓ２８０Ｋ）を入力する４チャンネルの入力ポートＩＮ１３（＝ＩＮ１３Ｃ，ＩＮ１３Ｍ，ＩＮ１３Ｙ，ＩＮ１３Ｋ）と、４チャンネルの駆動パルスＳ１００を出力する４チャンネルの出力ポートＯＵＴ１１（＝ＯＵＴ１１Ｃ，ＯＵＴ１１Ｍ，ＯＵＴ１１Ｙ，ＯＵＴ１１Ｋ）と、４チャンネルのデジタル信号を出力する４チャンネルの出力ポートＯＵＴ１２（＝ＯＵＴ１２Ｃ，ＯＵＴ１２Ｍ，ＯＵＴ１２Ｙ，ＯＵＴ１２Ｋ）と、４チャンネルのデジタル信号を出力する４チャンネルの出力ポートＯＵＴ１３（＝ＯＵＴ１３Ｃ，ＯＵＴ１３Ｍ，ＯＵＴ１３Ｙ，ＯＵＴ１３Ｋ）等を有している。

この各チャンネルの高圧制御部１００は、例えば、特定の用途向けに複数機能の回路を１つにまとめた集積回路であるエーシック（Application Specific Integrated Circuit、以下「ＡＳＩＣ」という。）、中央処理装置（以下「ＣＰＵ」という。）を内蔵したマイクロプロセッサ、あるいは、ユーザが独自の論理回路を書き込むことができるゲートアレイの一種であるフィールド・プログラマブル・ゲート・アレイ（Field Programmable Gate Array、以下「ＦＰＧＡ」という。）等により構成されている。

４チャンネルの圧電トランス高圧回路２００（＝２００Ｃ，２００Ｍ，２００Ｙ，２００Ｋ）は、４チャンネルの高圧制御部１００の各出力ノードＯＵＴ１１及びＤＣ電源９５の出力側に接続されたスイッチング手段である４チャンネルの圧電トランス駆動回路２１０（＝２１０Ｃ，２１０Ｍ，２１０Ｙ，２１０Ｋ）と、４チャンネルの圧電トランス２２０（＝２２０Ｃ，２２０Ｍ，２２０Ｙ，２２０Ｋ）と、整流手段である４チャンネルの整流回路２３０（＝２３０Ｃ，２３０Ｍ，２３０Ｙ，２３０Ｋ）と、電圧変換手段である４チャンネルの出力電圧変換手段２４０（＝２４０Ｃ，２４０Ｍ，２４０Ｙ，２４０Ｋ）と、４チャンネルのデジタル／アナログコンバータ（以下「ＤＡＣ」という。）２５０（＝２５０Ｃ，２５０Ｍ，２５０Ｙ，２５０Ｋ）と、４チャンネルの三角波発生手段２６０（＝２６０Ｃ，２６０Ｍ，２６０Ｙ，２６０Ｋ）と、比較手段である４チャンネルの第１の電圧比較手段２７０（＝２７０Ｃ，２７０Ｍ，２７０Ｙ，２７０Ｋ）と、４チャンネルの第２の電圧比較手段２８０（＝２８０Ｃ，２８０Ｍ，２８０Ｙ，２８０Ｋ）とを有している。三角波発生手段２６０及び第２の電圧比較手段２８０は、出力電圧Ｓ２４０をデジタル値に変換するデジタル変換手段を構成している。

各チャンネルの圧電トランス駆動回路２１０は、高圧制御部１００における各チャンネルの出力ノードＯＵＴ１１から出力される各チャンネルの駆動パルスＳ１００と、ＤＣ電源９５から供給されるＤＣ２４Ｖとに基づき、スイッチング素子を用いて駆動電圧を出力する回路であり、この出力側に各チャンネルの圧電トランス２２０が接続されている。各チャンネルの圧電トランス２２０は、セラミック等の圧電振動子の共振現象を利用して駆動電圧の昇圧を行いＡＣの高電圧を出力するトランスであり、この出力側に各チャンネルの整流回路２３０が接続されている。

各チャンネルの整流回路２３０は、各チャンネルの圧電トランス２２０から出力されたＡＣの高電圧をＤＣの高電圧に変換して各チャンネルの出力負荷ＺＬへ供給する回路である。この各チャンネルの整流回路２３０の出力側には、各チャンネルの出力電圧変換手段２４０が接続されている。各チャンネルの出力電圧変換手段２４０は、各チャンネルの整流回路２３０から出力される各ＤＣ高電圧をＤＣ低電圧の各出力電圧Ｓ２４０（＝Ｓ２４０Ｃ，Ｓ２４０Ｍ，Ｓ２４０Ｙ，Ｓ２４０Ｋ）に変換する回路であり、この出力側に各チャンネルの第１の電圧比較手段２７０及び第２の電圧比較手段２８０が接続されている。

高圧制御部１００における各チャンネルの出力ノードＯＵＴ１３に接続された各チャンネルのＤＡＣ２５０は、各出力ノードＯＵＴ１３から出力された各チャンネルのデジタル信号をアナログ信号に変換し、４チャンネル０〜３．３ＶのＤＣ出力電圧Ｓ２５０（＝Ｓ２５０Ｃ，Ｓ２５０Ｍ，Ｓ２５０Ｙ，Ｓ２５０Ｋ）を１０ｂｉｔの分解能で出力する回路であり、この出力側に各チャンネルの三角波発生手段２６０、第１の電圧比較手段２７０及び第２の電圧比較手段２８０が接続されている。

各チャンネルの三角波発生手段２６０は、高圧制御部１００における各チャンネルの出力ポートＯＵＴ１２から出力されたデジタル信号と、各チャンネルのＤＡＣ２５０の各出力電圧Ｓ２５０（＝Ｓ２５０Ｃ，Ｓ２５０Ｍ，Ｓ２５０Ｙ，Ｓ２５０Ｋ）とを入力し、各デジタル信号に基づき、各出力電圧Ｓ２５０の２倍の電圧ピークを有する各チャンネルの三角波Ｓ２６０（＝Ｓ２６０Ｃ，Ｓ２６０Ｍ，Ｓ２６０Ｙ，Ｓ２６０Ｋ）を生成し、各チャンネルの第２の電圧比較手段２８０へ出力する回路である。

各チャンネルの第１の電圧比較手段２７０は、各出力電圧変換手段２４０の出力電圧Ｓ２４０と各ＤＡＣ２５０の出力電圧Ｓ２５０とを比較し、各Ｈ／Ｌの比較結果Ｓ２７０を高圧制御部１００の各入力ポートＩＮ１２へ出力する回路である。各チャンネルの第２の電圧比較手段２８０は、各出力電圧変換手段２４０の出力電圧Ｓ２４０と各三角波Ｓ２６０とを比較し、各Ｈ／Ｌの比較結果Ｓ２８０を高圧制御部１００の各入力ポートＩＮ１３へ出力する回路である。

なお、高圧制御部１００は、電源装置８０内に設けられているが、プリンタエンジン制御部６０内の大規模集積回路（以下「ＬＳＩ」という。）中に設けても良い。

図２は、図１の電源装置８０における詳細な構成例を示す回路図である。更に、図５は、図２中の圧電トランス２２０における出力電圧／周波数の特性図である。

図２では、説明を簡単にするために、高圧制御部１００において、４チャンネルの入力ポートＩＮ１２Ｃ，ＩＮ１２Ｍ，ＩＮ１２Ｙ，ＩＮ１２Ｋのうちの１チャンネル分の入力ポートＩＮ１２と、４チャンネルの入力ポートＩＮ１３Ｃ，ＩＮ１３Ｍ，ＩＮ１３Ｙ，ＩＮ１３Ｋのうちの１チャンネル分の入力ポートＩＮ１３と、４チャンネルの出力ポートＯＵＴ１１Ｃ，ＯＵＴ１１Ｍ，ＯＵＴ１１Ｙ，ＯＵＴ１１Ｋのうちの１チャンネル分の出力ポートＯＵＴ１１と、４チャンネルの出力ポートＯＵＴ１２Ｃ，ＯＵＴ１２Ｍ，ＯＵＴ１２Ｙ，ＯＵＴ１２Ｋのうちの１チャンネル分の出力ポートＯＵＴ１２と、４チャンネルの出力ポートＯＵＴ１３Ｃ，ＯＵＴ１３Ｍ，ＯＵＴ１３Ｙ，ＯＵＴ１３Ｋのうちの１チャンネル分の出力ポートＯＵＴ１３とが図示されている。更に、４チャンネルの同一回路構成の圧電トランス高圧回路２００Ｃ，２００Ｍ，２００Ｙ，２００Ｋのうちの１チャンネル分の圧電トランス高圧回路２００が図示されている。

図２に示すように、プリンタエンジン制御部６０のシリアル通信手段６１と、高圧制御部１００のシリアル通信手段１０１とは、３本の信号線（例えば、ＳＣＬＫ１線、ＳＤＩ１線、及びＳＤＯ１線）により接続されている。

ＳＣＬＫ１線は、後述する転送データに同期したクロックをプリンタエンジン制御部６０から高圧制御部１００へ出力するシリアルクロックＳＣＬＫ１の信号線である。ＳＤＩ１線は、高圧制御部１００にデータを入力するシリアルデータインプット信号ＳＤＩ１であって、シリアルクロックＳＣＬＫ１に同期してデータをプリンタエンジン制御部６０から高圧制御部１００へ送信する信号線である。更に、ＳＤＯ１線は、高圧制御部１００からシリアルクロックＳＣＬＫ１に同期して出力されるシリアルデータアウトプット信号ＳＤＯ１であって、シリアルクロックＳＣＬＫ１に同期してデータを送信する信号線である。

この３線式のシリアル通信は、公知の通信であるので詳細は省く。画像形成装置１の高圧出力のオン／オフ（以下「ＯＮ／ＯＦＦ」という。）タイミングの精度はｍｓｅｃオーダであるので、シリアル通信によるμsecオーダでの通信速度であっても問題はない。

高圧制御部１００にクロックＣＬＫを供給する発振器９０は、電源９１から供給されるＤＣ３．３Ｖにより動作して発振周波数５０ＭＨｚのクロックＣＬＫを発生する回路であり、ＤＣ３．３Ｖが印加される電源端子ＶＤＤ、ＤＣ３．３Ｖが印加される出力イネーブル端子ＯＥ、クロックＣＬＫを出力するクロック出力端子ＣＬＫ＿ＯＵＴ、及び接地されたグランド端子ＧＮＤを有している。クロック出力端子ＣＬＫ＿ＯＵＴは、抵抗９２を介して、高圧制御部１００のクロック入力ポートＣＬＫ＿ＩＮに接続されている。

クロックＣＬＫに同期して動作する高圧制御部１００において、駆動パルスＳ１００を出力する出力ポートＯＵＴ１１には、圧電トランス高圧回路２００内の抵抗２０１を介して、圧電トランス駆動回路２１０が接続され、この圧電トランス駆動回路２１０にＤＣ電源９５が接続されている。ＤＣ電源９５は、例えば、図示しない低圧電源装置から商用電源であるＡＣ１００Ｖを変圧整流することにより供給されるＤＣ２４Ｖの電源である。

圧電トランス駆動回路２１０は、スイッチング素子であるパワートランジスタ（例えば、ＮチャネルパワーＭＯＳＦＥＴ（以下「ＮＭＯＳ」という。）２１１を有し、このＮＭＯＳ２１１のゲート・ソース間に、短絡防止用の抵抗２１２が接続されている。ＮＭＯＳ２１１のドレインは、インダクタ（コイル）２１３を介してＤＣ２４ＶのＤＣ電源９５に接続されている。ＮＭＯＳ２１１のドレイン・ソース間には、コンデンサ２１４が並列に接続され、このコンデンサ２１４及びインダクタ２１３により共振回路が構成されている。ＮＭＯＳ２１１のゲートに、高圧制御部１００からの駆動パルスＳ１００が入力されると、このＮＭＯＳ２１１によりＤＣ２４Ｖがスイッチングされ、これが共振回路により共振されてピークがＡＣ１００Ｖ程度の正弦半波の駆動電圧が出力される。

共振回路の出力側には、圧電トランス２２０の１次側の入力端子２２１が接続され、この２次側の出力端子２２２から、ＮＭＯＳ２１１のスイッチング周波数に応じて０〜数ｋＶのＡＣ高電圧が出力される構成になっている。２次側の出力端子２２２の出力電圧特性は、図５に示すように、周波数によって異なり、ＮＭＯＳ２１１のスイッチング周波数により昇圧比が決定される。

即ち、圧電トランス２２０の出力電圧／周波数特性は、図５に示すように、ある圧電トランス２２０−１においては、周波数ｆｘで出力電圧が極大値を取り、別の圧電トランス２２０−２においては、周波数ｆｙで出力電圧が極大値を取る。このように、圧電トランス２２０−１，２２０−２の製造ばらつきによって、異なる周波数特性を有している。これは、製造時の圧電トランス２２０の大きさにばらつきが生じるためであり、ばらつきの範囲は例えば周波数にして±４％程度である。本実施例１において、出力電圧の制御は、周波数が高い図５の右側の特性を有する周波数で圧電トランス２２０を駆動し、駆動周波数を下げていくことにより、出力電圧を上昇させ、結果、出力電流も増大させ、目標の出力電流を得るような制御を行う構成になっている。

圧電トランス２２０の２次側の出力端子２２２には、ＡＣ／ＤＣ変換用の整流回路２３０が接続されている。整流回路２３０は、圧電トランス２２０の２次側の出力端子２２２から出力されたＡＣ高電圧をＤＣ高電圧に変換して出力する回路であり、ダイオード２３１，２３２及びコンデンサ２３３により構成されている。整流回路２３０の出力側には、抵抗２３４を介して出力負荷ＺＬである転写ローラ５が接続されると共に、出力電圧変換手段２４０が接続されている。

出力電圧変換手段２４０は、整流回路２３０から出力されたＤＣ高電圧（例えば、ＤＣ０〜７０００Ｖ）を分圧してＤＣ低電圧（例えば、ＤＣ０〜３．３Ｖ）を出力する回路であり、ＤＣ高電圧を分圧する分圧抵抗２４１（例えば、１００ＭΩ）及び分圧抵抗２４２（例えば、４７ｋΩ）と、ＣＲフィルタを構成する抵抗２４３及びコンデンサ２４４とを有している。ＣＲフィルタを構成する抵抗２４３及びコンデンサ２４４は、出力電圧のリップル成分を低減する機能を有している。出力電圧変換手段２４０の出力側には、第１及び第２の電圧比較手段２７０，２８０が接続されている。

高圧制御部１００の出力ノードＯＵＴ１３には、信号線（例えば、シリアルクロックＳＣＬＫ２用信号線、及びシリアルデータＳＤＯ２用信号線）を介してＤＡＣ２５０が接続されている。ＤＡＣ２５０は、出力ノードＯＵＴ１３からシリアルクロックＳＣＬＫ２に同期して出力されるシリアルデータＳＤＯ２を、分解能１０ｂｉｔでアナログ信号に変換し、４チャンネルの出力電圧Ｓ２５０（例えば、０〜３．３Ｖ）を三角波発生手段２６０及び第１の電圧比較手段２７０へ出力する回路である。

三角波発生手段２６０は、演算増幅器（以下「オペアンプ」という。）２６１及び抵抗２６２−１，２６２−２で構成される負帰還増幅回路と、プルアップ抵抗２６２−３〜２６２−６と、ＮＰＮトランジスタ（以下「ＮＰＮＴＲ」という。）２６３−１〜２６３−４と、抵抗２６４−１〜２６４−４及び抵抗２６４−５〜２６４−９で構成されるＲ２Ｒ回路と、ＮＰＮＴＲ２６３−１〜２６３−４のベース抵抗２６６−１〜２６６−４と、出力側の抵抗２６４−１０及びコンデンサ２６５とを有する回路である。

この三角波発生手段２６０では、ＤＡＣ２５０の出力電圧Ｓ２５０がオペアンプ２６１の＋入力端子に入力され、このオペアンプ２６１及び抵抗２６２−１，２６２−２によって構成される負帰還増幅回路により、４倍の電圧に増幅される。増幅された電圧は、プルアップ抵抗２６２−３〜２６２−６でプルアップされ、ＮＰＮＴＲ２６３−１〜２６３−４のコレクタがプルアップされる。プルアップされた電圧は、抵抗２６４−１〜２６４−４及び抵抗２６４−５〜２６４−９で構成されるＲ２Ｒ回路（即ち、前者の抵抗２６４−１〜２６４−４と後者の抵抗２６４−５〜２６４−９それぞれ等しい抵抗値にて前者と後者の抵抗値比が２：１である回路）に供給される。供給される電圧は、高圧制御部１００における４チャンネルの出力ノードＯＵＴ１２から出力される信号により、抵抗２６６−１〜２６６−４を介してＮＰＮＴＲ２６３−１〜２６３−４のベースがオン／オフされることにより切り替えられる。このＲ２Ｒ回路により、０ＶからＤＡＣ２５０の出力電圧Ｓ２５０の２倍の電圧範囲の三角波Ｓ２６０を、４ｂｉｔ分解能（即ち、０〜１５段階）で、第２の電圧比較手段２８０へ出力できるようになっている。

出力電圧変換手段２４０の出力側に接続された第１、第２の電圧比較手段２７０，２８０のうち、第１の電圧比較手段２７０は、コンパレータ２７１及びプルアップ抵抗２７２を有している。コンパレータ２７１は、この＋入力端子がＤＡＣ２５０の出力端子に接続され、−入力端子が出力電圧変換手段２４０の出力端子に接続されている。コンパレータ２７１の出力端子は、プルアップ抵抗２７２を介して、ＤＣ３．３Ｖの電源９１に接続されている。コンパレータ２７１は、＋入力端子に入力される出力電圧Ｓ２５０と、−入力端子に入力される出力電圧Ｓ２４０とを比較し、＋入力端子側の出力電圧Ｓ２５０が−入力端子側の出力電圧Ｓ２４０より高い場合にオープンコレクタ出力となって、抵抗２７２によりプルアップされた比較結果Ｓ２７０（＝３．３ＶのＨレベル）を出力し、−入力端子側の出力電圧Ｓ２４０が＋入力端子側の出力電圧Ｓ２５０より高い場合に比較結果Ｓ２７０（＝Ｌレベル）を出力し、高圧制御部１００における入力ポートＩＮ１２に入力するようになっている。

第２の電圧比較手段２８０は、コンパレータ２８１及びプルアップ抵抗２８２を有している。コンパレータ２８１は、この＋入力端子が、抵抗２６４−１０を介して抵抗２６４−５，２６４−６に接続されると共に、コンデンサ２６５を介してグランドＧＮＤに接続され、−入力端子が、出力電圧変換手段２４０の出力端子に接続されている。コンパレータ２８０の出力端子は、プルアップ抵抗２７２を介して、ＤＣ３．３Ｖの電源９１に接続されている。コンパレータ２８１は、＋入力端子に入力される三角波Ｓ２６０の電圧と、−入力端子に入力される出力電圧Ｓ２４０とを比較し、＋入力端子側の三角波Ｓ２６０の電圧が−入力端子側の出力電圧Ｓ２４０より高い場合にオープンコレクタ出力となって、抵抗２８２によりプルアップされた比較結果Ｓ２８０（＝３．３ＶのＨレベル）を出力し、−入力端子側の出力電圧Ｓ２４０が＋入力端子側の三角波Ｓ２６０の電圧より高い場合に比較結果Ｓ２８０（＝Ｌレベル）を出力し、高圧制御部１００における入力ポートＩＮ１３に入力するようになっている。

（電源装置内の制御部の構成）
図６は、図２中の高圧制御部１００を示す構成図である。

高圧制御部１００は、例えば、ＡＳＩＣにより構成されており、ハードウェア記述言語等により記述されてＡＳＩＣ化されている。

高圧制御部１００は、５０ＭＨｚのクロックＣＬＫが入力される２５６分周器１０２を有している。２５６分周器１０２は、５０ＭＨｚのクロックＣＬＫを２５６分周し、１９５．３ｋＨｚ、５．１２μsec周期のパルスを５ｂｉｔカウンタ１０３及び４チャンネルの５ｂｉｔカウンタ１０６へそれぞれ出力する回路である。５ｂｉｔカウンタ１０３は、前記５．１２μsec周期のパルスをカウントする５ｂｉｔのカウンタであり、最上位ｂｉｔ（以下「ＭＳＢ」という。）を選択信号としてセレクタ１０５へ出力し、下位４ｂｉｔをそのセレクタ１０５と否定ゲート（以下「ＮＯＴゲート」という。）１０４に入力し、更に、オーバフロー時に論理Ｈをデータラッチ回路（以下「Ｄラッチ」という。）１０７−１へ出力し、それ以外では論理Ｌを出力する回路である。

ＮＯＴゲート１０４は、５ｂｉｔカウンタ１０３から入力された４ｂｉｔをＨ／Ｌ反転させてセレクタ１０５へ出力する回路である。セレクタ１０５は、５ｂｉｔカウンタ１０３のＭＳＢが選択信号として入力され、５ｂｉｔカウンタ１０３の下位４ｂｉｔ又はＮＯＴゲート１０４の出力４ｂｉｔを４チャンネルの出力ポートＯＵＴ１２へ出力する回路である。５ｂｉｔカウンタ１０６は、入力ポートＩＮ１３から入力される４チャンネルの比較結果Ｓ２８０のＨ期間を２５６分周器１０２の出力パルスにてカウントし、又、５ｂｉｔカウンタ１０３から出力されるオーバフロー信号でカウント値が０にクリア（ＣＬＲ）されるカウンタであり、この出力側にＤラッチ１０７−１が接続されている。Ｄラッチ１０７−１は、５ｂｉｔカウンタ１０３のオーバフロー信号（ＳＥＴ）により、５ｂｉｔカウンタ１０６の出力５ｂｉｔをラッチする回路であり、この出力側にセレクタ１１０−１が接続されている。

セレクタ１１０−１は、タイマ１１６から出力される２ｂｉｔデータに応じて、４チャンネルのＤラッチ１０７−１の出力５ｂｉｔのうち１チャンネルの出力５ｂｉｔをテーブルレジスタ１１１−１へ出力する回路である。テーブルレジスタ１１１−１は、セレクタ１１０−１の出力５ｂｉｔとテーブルレジスタ１１１−３の出力２ｂｉｔとの値に応じて、８ｂｉｔ値を乗算器１１２へ出力する回路である。テーブルレジスタ１１１−３は、セレクタ１１０−２の出力７ｂｉｔが入力され、この出力７ｂｉｔ値に応じた出力２ｂｉｔをテーブルレジスタ１１１−１へ出力する回路である。セレクタ１１０−２の出力側には、テーブルレジスタ１１１−２も接続されている。テーブルレジスタ１１１−２は、セレクタ１１０−２の出力７ｂｉｔが入力され、この出力７ｂｉｔ値に応じた出力８ｂｉｔを乗算器１１２へ出力する回路である。この乗算器１１２の入力側に接続されたテーブルレジスタ１１１−１〜１１１−３等は、周波数制御値の可変幅を変更する変更手段を構成している。

乗算器１１２は、テーブルレジスタ１１１−１の出力８ｂｉｔと、テーブルレジスタ１１１−２の出力８ｂｉｔとを乗算し、１６ｂｉｔの乗算結果を演算器１１４−１へ出力する回路である。この乗算器１１２及び演算器１１４−１により、駆動パルスＳ１００の駆動周波数を決定する周波数制御値を制御するスイッチング制御手段を構成している。

４チャンネルの比較結果Ｓ２７０が入力される入力ポートＩＮ１２には、９ｂｉｔカウンタ１０８が接続されている。９ｂｉｔカウンタ１０８は、入力ポートＩＮ１２から入力される４チャンネルの比較結果Ｓ２７０のＨ期間を、５０ＭＨｚのクロックＣＬＫにてカウントし、又、駆動パルスＳ１００の立ち上がりエッジでクリアされる回路であり、この出力側にＤラッチ１０７−２が接続されている。Ｄラッチ１０７−２は、入力ポートＩＮ１１から入力されるリセット信号ＲＥＳＥＴにより０にクリア（ＣＬＲ）され、駆動パルスＳ１００の立ち上がりエッジで、９ｂｉｔカウンタ１０８の出力９ｂｉｔをラッチする回路である。

シリアル通信手段１０１及び出力ポートＯＵＴ１３には、通信データ処理部１０９が接続されている。通信データ処理部１０９は、シリアル通信手段１０１によるデータに応じて出力する４チャンネルのＯＮ／ＯＦＦ信号Ｓ１０９とシリアルクロックＳＣＬＫ１及びシリアルデータＳＤＡ１とを制御して、ＤＡＣ２５０から出力される４チャンネルの出力電圧Ｓ２５０を制御するものである。

Ｄラッチ１０７−２の出力側には、４チャンネルの比較器１１３が接続されている。比較器１１３は、Ｄラッチ１０７−２の出力９ｂｉｔと、１９ｂｉｔレジスタ１１９−２の上位９ｂｉｔ出力値とを比較し、２ｂｉｔ出力値を下記のようにして演算器１１４−１へ出力する。

（Ｄラッチ１０７−２の値）≧（１９ｂｉｔレジスタ１１９−２の上位９ｂｉｔ値−５）の場合に００ｂを出力し、
（１９ｂｉｔレジスタ１１９−２の上位９ｂｉｔ値−５）＞（Ｄラッチ１０７−２の値）≧（１９ｂｉｔレジスタ１１９−２の上位９ｂｉｔ値×０．５）の場合に０１ｂを出力し、
（１９ｂｉｔレジスタ１１９−２の上位９ｂｉｔ値×０．５）＞（Ｄラッチ１０７−２の値）＞５の場合に１０ｂを出力し、
５≧（Ｄラッチ１０７−２の値）の場合に１１ｂを出力する。

セレクタ１１０−２及び演算器１１４−１には、タイマ１１６を介して周期値記憶用メモリ１１５が接続されている。周期値記憶用メモリ１１５は、制御周期を決定する１３ｂｉｔの周期値（例えば、１４０μsecに相当する値である７０００（１Ｂ５８ｈｅｘ））を記憶するフラッシュメモリ等のメモリである。周期値は、５０ＭＨｚのクロックＣＬＫの誤差に応じて可変設定可能な値となっている。タイマ１１６は、１３ｂｉｔのカウンタを備え、００００〜０７ＦＦ、０８００〜０ＦＦＦ、１０００〜１７ＦＦ、１８００〜１ＦＦＦへとカウントアップする間に、セレクタ１１０−１及び１１０−２への２ｂｉｔ出力値を００、０１、１０、１１ｂと変化させ、２ｂｉｔ値を変化させた所定時間後に４ｂｉｔのパルスを順次演算器１１４−１へ出力し、更に、カウントアップした値が前記５１６周期値と等しくなった時に１３ｂｉｔ値に００００ｈｅｘをセットする回路である。

演算器１１４−１には、９ｂｉｔのカウンタ上限値レジスタ１１７、９ｂｉｔのカウンタ下限値レジスタ１１８、及び１９ｂｉｔレジスタ１１９−１が接続されている。１９ｂｉｔレジスタ１１９−１は、駆動パルスＳ１００における駆動周波数の初期値と、駆動周波数を決定する周波数制御値とを記憶する記憶手段としての機能を有している。演算器１１４−１は、１９ｂｉｔレジスタ１１９−１の１９ｂｉｔ値が入力され、この値に対して演算を行い、演算結果を１９ｂｉｔレジスタ１１９−１へ出力して更新する機能を有している。

演算器１１４−１における演算は、リセット信号ＲＥＳＥＴの入力時、カウンタ下限値レジスタ１１８の９ｂｉｔ値に、下位１０ｂｉｔに０をセットした値が設定され、比較器１１３の出力２ｂｉｔに応じて乗算器１１２の出力値もしくは１を加減算する。加減算結果の上位９ｂｉｔがカウンタ上限値レジスタ１１７の９ｂｉｔ値を超えた場合には、上位９ｂｉｔ値をカウンタ上限値レジスタ１１７の値として下位１０ｂｉｔを０とし、カウンタ下限値レジスタ１１８の９ｂｉｔ値を下回った場合には、上位９ｂｉｔ値をカウンタ下限値レジスタ１１８の値として下位１０ｂｉｔを０とする。比較器１１３の出力２ｂｉｔ値と演算の関係は、以下の通りである。本実施例１では、下限値は１８０ｈｅｘ、上限値は１ＣＦｈｅｘである。
比較器１１３の出力値００ｂ：乗算器１１２の出力値１６ｂｉｔを加算
比較器１１３の出力値０１ｂ：乗算器１１２の出力値１を加算
比較器１１３の出力値１０ｂ：乗算器１１２の出力値１を減算
比較器１１３の出力値１１ｂ：乗算器１１２の出力値１６ｂｉｔを減算

１９ｂｉｔレジスタ１１９−１は、演算器１１４−１の出力１９ｂｉｔ値をラッチして保持する機能を有し、この１９ｂｉｔレジスタ１１９−１と保持手段である補正値レジスタ１２０とに、演算器１１４−２が接続されている。補正値レジスタ１２０は、８ｂｉｔのレジスタであり、４チャンネル分の各チャンネルの補正値を符号付き値として保持する機能を有している。演算器１１４−２は、１９ｂｉｔレジスタ１１９−１で、補正値レジスタ１２０の出力８ｂｉｔを１９ｂｉｔのｂｉｔ１８−０のうちｂｉｔ１３−７に対して加減算するものである。例えば、１９ｂｉｔレジスタ１１９−１の出力値が６００００ｈｅｘで、補正値レジスタ１２０の値が０１ｈｅｘの場合は、６００８０ｈｅｘとなり、補正値レジスタ１２０の値がＦＦｈｅｘの場合は、５ＦＦ８０ｈｅｘとなる。

演算器１１４−２には、１９ｂｉｔレジスタ１１９−２が接続され、この１９ｂｉｔレジスタ１１９−２に、比較器１１３、１加算器１２１、分周セレクタ１２２、及び誤差保持レジスタ１２５が接続されている。分周セレクタ１２２及び誤差保持レジスタ１２５は、誤差拡散法による２値化手段を構成している。更に、分周セレクタ１２２には、分周手段である分周器１２３が接続され、この分周器１２３に、出力セレクタ１２４及び誤差保持レジスタ１２５が接続されている。

１９ｂｉｔレジスタ１１９−２は、演算器１１４−２の出力１９ｂｉｔ値をラッチして保持し、上位９ｂｉｔを１加算器１２１と分周セレクタ１２２へ出力し、下位１０ｂｉｔを誤差保持レジスタ１２５へ出力する回路である。誤差保持レジスタ１２５は、１０ｂｉｔのレジスタと１ｂｉｔのフラグとにより構成され、リセット信号ＲＥＳＥＴの入力で１０ｂｉｔ値及びフラグ１ｂｉｔ共に０にクリアされ、１９ｂｉｔレジスタ１１９−２の出力１０ｂｉｔ値を、分周器１２３の出力パルスの立ち上がりエッジでレジスタ値に加算して保持し、更に、加算時にオーバフローが発生した場合には、フラグ１ｂｉｔを１とし、そうでない場合は、フラグ１ｂｉｔを０とするレジスタである。

１加算器１２１は、１９ｂｉｔレジスタ１１９−２の出力９ｂｉｔ値に１加算した９ｂｉｔ値を、分周セレクタ１２２へ出力するものである。分周セレクタ１２２は、誤差保持レジスタ１２５の出力１ｂｉｔが選択信号selectとして与えられ、この選択信号selectにより、１９ｂｉｔレジスタ１１９−２の出力９ｂｉｔと１加算器１２１の出力９ｂｉｔとを切り替える回路である。この分周セレクタ１２２は、選択信号selectがＨの場合には、１加算器１２１の出力値を分周器１２３へ出力し、選択信号selectがＬの場合には、１９ｂｉｔレジスタ１１９−２の出力値を分周器１２３へ出力する。

分周器１２３は、分周セレクタ１２２から出力される９ｂｉｔ値のカウントのパルスをデューティ３０％で出力セレクタ１２４へ出力する回路である。出力セレクタ１２４は、通信データ処理部１０９から出力されるＯＮ／ＯＦＦ信号Ｓ１０９がＨの場合に、分周器１２３から入力される駆動パルスＳ１００を出力し、ＯＮ／ＯＦＦ信号Ｓ１０９がＬの場合に、グランド電位のＬを出力する機能を有している。

（画像形成装置の全体の動作）
図３及び図４において、画像形成装置１は、図示しない外部機器からホストインタフェース部５１を介してＰＤＬ（Page Description Language、ページ記述言語）等で記述された印刷データが入力されると、この印刷データは、コマンド／画像処理部５２によってビットマップデータ（画像データ）に変換され、ＬＥＤヘッドインタフェース部５３及びプリンタエンジン制御部６０へ送られる。プリンタエンジン制御部６０により、サーミスタ７８の検知値に応じて定着器１８内のヒータ７７が制御され、定着器１８内の熱定着ローラが所定の温度になり、印字動作が開始される。

給紙カセット１３にセットされた用紙１５は、ホッピングローラ１４で給紙される。以降説明する画像形成動作に同期したタイミングで、レジストローラ１６，１７によって用紙１５が転写ベルト８上に搬送される。各色の現像器２（＝２Ｋ，２Ｙ，２Ｍ，２Ｃ）において、電子写真プロセスにより、各感光体ドラム３２（＝３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃ）にトナー像が形成される。この時、前記ビットマップデータに応じて各ＬＥＤヘッド３（＝３Ｋ，３Ｍ，３Ｙ，３Ｃ）が点灯される。各色の現像器２によって現像されたトナー像は、電源装置８０から各転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）に印加された高電圧のＤＣバイアスにより、転写ベルト８上を搬送される用紙１５に転写される。用紙１５に４色のトナー像が転写された後、定着器１８によって定着されて排紙される。

（電源装置の動作）
先ず、図１の電源装置８０における概略の動作を説明する。

図１の電源装置８０は、例えば、４出力の転写高圧用の電源装置である。カラー画像形成装置１において、転写はシアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、及びブラック（Ｋ）の４チャンネル出力となり、４チャンネルとも同じ構成となるので、１チャンネルのみ説明する。

プリンタエンジン制御部６０は、シリアル通信手段６１により、高圧制御部１００のシリアル通信手段１０１に対して所定のコマンド・データを送信する。このコマンド・データは、高圧出力チャンネルを指定するコマンドと、高圧目標電圧値に対応する１０ｂｉｔデータであり、高圧出力に先立って送信される。データ値は、ＤＡＣ２５０の出力電圧Ｓ２５０に対応するものである。高圧制御部１００の出力ポートＯＵＴ１１は、Ｌレベルを維持する。

高圧制御部１００は、シリアル通信手段６１，１０１から高圧出力オンを指示するコマンドを受信すると、発振器９０から供給されるクロックＣＬＫを分周した駆動パルスＳ１００を、出力ポートＯＵＴ１１から圧電トランス駆動回路２１０へ出力する。高圧制御部１００は、入力ポートＩＮ１２から入力される電圧比較手段２７０の比較結果Ｓ２７０における単位時間当たりのＨ／Ｌ時間により分周比を変化させ、入力ポートＩＮ１３から入力される電圧比較手段２８０の比較結果Ｓ２８０における単位時間当たりのＨ／Ｌ時間により分周比を変化させる割合を変化させる。

圧電トランス駆動回路２１０は、高圧制御部１００の出力ポートＯＵＴ１１から出力される駆動パルスＳ１００によって、ＤＣ電源９５から供給されるＤＣ２４Ｖの電圧をスイッチングすることにより、圧電トランス２２０の１次側を駆動してこの２次側からＡＣの高電圧を発生させる。発生したＡＣの高電圧は、整流回路２３０により整流されてＤＣの高電圧に変換され、出力負荷ＺＬへ供給されると共に、出力電圧変換手段２４０に与えられる。出力電圧変換手段２４０は、ＤＣの高電圧を４７／（１０００００＋４７）に変換して降圧し、ＤＣの低電圧からなる出力電圧Ｓ２４０を電圧比較手段２７０，２８０へ与える。

電圧比較手段２７０は、ＤＡＣ２５０の出力電圧Ｓ２５０と、出力電圧変換手段２４０の出力電圧Ｓ２４０とを比較し、比較結果Ｓ２７０を高圧制御部１００の入力ポートＩＮ１２へ入力する。更に、電圧比較手段２８０は、三角波発生手段２６０から発生した三角波Ｓ２６０の電圧と、出力電圧Ｓ２５０とを比較し、比較結果Ｓ２８０を高圧制御部１００の入力ポートＩＮ１３へ入力する。例えば、出力電圧５ｋＶが目標制御電圧の場合、プリンタエンジン制御部６０のシリアル通信手段６１から高圧制御部１００のシリアル通信手段１０１へ、目標電圧値のデータとして２Ｄ８ｈｅｘが送信される。高圧制御部１００では、出力ポートＯＵＴ１３からＤＡＣ２５０の所定のチャンネルへ、デジタル値の２Ｄ８ｈｅｘをセットする。

ＤＡＣ２５０は、デジタル値の２Ｄ８ｈｅｘをアナログの出力電圧２．３５Ｖに変換し、電圧比較手段２７０へ出力する。高圧制御部１００は、出力電圧変換手段２４０の出力電圧Ｓ２４０がＤＡＣ２５０の出力電圧Ｓ２５０と等しくなるように、出力ポートＯＵＴ１１から出力する駆動パルスＳ１００の出力周波数を制御する。又、ＤＡＣ２５０の出力電圧Ｓ２５０は、三角波発生手段２６０によりピークが４．７０Ｖの三角波Ｓ２６０に変換され、電圧比較手段２８０に入力される。電圧比較手段２８０は、三角波Ｓ２６０の電圧と出力電圧変換手段２４０の出力電圧Ｓ２４０とを比較し、三角波発生周期でパルス幅変調信号（以下「ＰＷＭ信号」という。）からなる比較結果Ｓ２８０を出力し、高圧制御部１００の入力ポートＩＮ１３に入力する。

高圧制御部１００は、入力されたＰＷＭ信号からなる比較結果Ｓ２８０のデューティにより、出力電圧変換手段２４０の出力電圧Ｓ２４０が、０〜目標電圧〜２倍の目標電圧のいずれの状態であるか検知し、目標電圧から離れている程周波数の制御量（即ち、単位時間当たりの分周比）の変更量を大きくし、目標電圧付近では単位時間当たりの分周比の変更量を小さくすることにより、短時間で目標電圧となるように制御し、且つオーバシュートのない立ち上がり制御を実現する。

図７は、図２の電源装置８０内における４チャンネルの出力ポートＯＵＴ１２の出力波形、抵抗２６４−１０の入力波形、及び三角波Ｓ２６０の電圧波形を示す図である。更に、図８は、図２の電源装置８０内における高圧制御部１００の駆動パルスＳ１００、圧電トランス駆動回路２１０の出力パルス、出力電圧変換手段２４０の出力電圧Ｓ２４０、三角波Ｓ２６０の電圧、ＤＡＣ２５０の出力電圧Ｓ２５０、及び比較結果Ｓ２７０，Ｓ２８０の電圧の波形を示す図である。

次に、図７及び図８を参照しつつ、図２の電源装置８０における詳細な動作を説明する。
プリンタエンジン制御部６０は、出力ポートＯＵＴ１から高圧制御部１００の入力ポートＩＮ１１へ出力されるリセット信号ＲＥＳＥＴをＬにして、高圧制御部１００の諸処の設定をリセットする。このリセット動作により、出力ポートＯＵＴ１１から出力される駆動パルスＳ１００の分周比等の値が初期値に設定される。高圧制御部１００は、初期値にてクロック入力ポートＣＬＫ＿ＩＮから入力されるクロックＣＬＫを初期値の分周比、ＯＮデューティ３０％で分周する。但し、プリンタエンジン制御部６０から高圧オンのコマンドを受信するまでは、高圧制御部１００の出力ポートＯＵＴ１１には分周された駆動パルスＳ１００が出力されず、出力ポートＯＵＴ１１はＬレベルに保持される。

プリンタエンジン制御部６０は、シリアル通信手段６１により、同期用のシリアルクロックＳＣＬＫ１を出力すると共に、このシリアルクロックＳＣＬＫ１に同期してシリアルデータＳＤＩ１を出力し、高圧出力目標電圧を設定する任意のコマンドとＤＡＣ出力値である１０ｂｉｔデータを、高圧制御部１００のシリアル通信手段１０１へ送信する。例えば、プレバイアス１ｋＶの場合には０．４７Ｖの比較電圧となるので、この場合３．３Ｖ、１０ｂｉｔであるので、送信データは０９２ｈｅｘとなる。高圧制御部１００及びＤＡＣ２５０には、図示しない３．３Ｖ電源電圧が供給される。又、コンパレータ２７１，２８１、及びオペアンプ２６１の電源端子には、図示しない２４Ｖ電源及びグランドＧＮＤが接続されている。

高圧制御部１００のクロック入力ポートＣＬＫ＿ＩＮには、抵抗９２を介して発振器９０が接続されている。発振器９０は、グランド端子ＧＮＤが接地され、電源端子ＶＤＤと出力イネーブル端子ＯＥに電源９１のＤＣ３．３Ｖが供給され、電源投入直後から、周波数５０ＭＨｚ、周期２０ｎｓｅｃのクロックＣＬＫがクロック出力端子ＣＬＫ＿ＯＵＴから出力される。出力ポートＯＵＴ１１がＬレベルに保持されている間は、ＮＭＯＳ２１１がオフしているので、圧電トランス２２０の１次側の入力端子２２１にはＤＣ電源９５から供給されるＤＣ２４Ｖがそのまま印加される。

この状態では、ＤＣ電源９５の電流値はほぼ０であり、圧電トランス２２０も振動してないので、圧電トランス２２０の２次側の出力端子２２２の電圧は０Ｖである。そのため、整流回路２３０の出力電圧は０Ｖであり、出力電圧変換手段２４０の出力電圧Ｓ２４０も０Ｖである。コンパレータ２７１は、ＤＡＣ２５０の出力電圧Ｓ２５０の０．４７Ｖが＋入力端子に入力され、出力電圧変換手段２４０の出力電圧Ｓ２４０が−入力端子に入力され、両出力電圧Ｓ２５０及びＳ２４０が比較される。コンパレータ２７１の＋入力端子の電圧の方が高いので、このコンパレータ２７１はオープンコレクタ出力となり、抵抗２７２を介して電源９１のＤＣ３．３Ｖによりプルアップされ、高圧制御部１００の入力ポートＩＮ１２にはＨレベルが入力される。

同様に、コンパレータ２８１の−入力端子には、出力電圧変換手段２４０の出力電圧Ｓ２４０が入力され、＋入力端子には、三角波発生手段２６０から出力された三角波Ｓ２６０の電圧が入力される。三角波発生手段２６０には、高圧制御部１００の出力ポートＯＵＴ１２から出力された４チャンネルのデジタル信号が入力される。出力ポートＯＵＴ１２から出力される４チャンネルのデジタル信号は、図７で示す波形となり、４チャンネルの出力ポートＯＵＴ１２の出力信号がＨの場合に、ＮＰＮＴＲ２６３−１〜２６３−４にべ−ス電流が流れ、抵抗２６４−１〜２６４−４がグランドＧＮＤに接続される。４チャンネルの出力ポートＯＵＴ１２の出力信号がＬの場合に、抵抗２６２−３〜２６２−６でプルアップされたオペアンプ２６１の出力電圧が供給される。オペアンプ２６１は、抵抗２６２−１，２６２−２によってＤＡＣ２５０の出力電圧Ｓ２５０を４倍に増幅する。

抵抗２６４−１〜２６４−４と抵抗２６４−５〜２６４−９との抵抗値比は２：１であり、Ｒ２Ｒを構成している。そのため、出力ポートＯＵＴ１２の４ｂｉｔが００００ｂ〜１１１１ｂに変化する際に０．９４Ｖ〜０Ｖが１６段階で出力され、抵抗２６４−１０及びコンデンサ２６５で構成されたＣＲフィルタにより波形整形されて、コンパレータ２８１の＋入力端子に入力される。これらの出力ポートＯＵＴ１２の出力信号、抵抗２６４−１０に入力されるＲ２Ｒ出力電圧、及びＣＲフィルタから出力される三角波Ｓ２６０の電圧波形が、図７に模式的に示されている。コンパレータ２８１の−入力端子のレベルが０Ｖなので、抵抗２８２によるプルアップにより、ほぼＨレベルに近いデューティ１００％弱の１６３．８μsec周期のＰＷＭ波形が、比較結果Ｓ２８０としてコンパレータ２８１から出力される。出力されたＰＷＭ波形は、高圧制御部１００の入力ポートＩＮ１３に入力され、前記１６３．８μsec周期でサンプリングされ、デューティを３２段階で検出する。この出力０Ｖの初期状態では、１Ｆｈｅｘとなる。

所定のタイミング、即ち、感光体ドラム３２と転写ベルト８が駆動され、帯電、現像バイアスがオンされた後、用紙１５が転写ローラ５と感光体ドラム３２のニップ部に到達する前に、プリンタエンジン制御部６０は高圧制御部１００に高圧のオンを指示するコマンドをシリアル通信手段６１により送信する。高圧制御部１００は、前記受信データ処理後直ちに出力ポートＯＵＴ１１から、初期値にて分周された駆動パルスＳ１００を出力する。

本実施例１では、初期値は３８４分周であり、１周期７．６８μsec、ＯＮデューティ２９％である。出力ポートＯＵＴ１１から出力された駆動パルスＳ１００によってＮＭＯＳ２１１がスイッチングされ、インダクタ２１３とコンデンサ２１４及び圧電トランス２２０により、この圧電トランス２２０の１次側の入力端子には、数十Ｖの半波正弦波形が印加される。この波形が図８に模式的に示されている。

高圧制御部１００の入力ポートＩＮ１２に入力される電圧がＨレベルの状態では、前記分周比を３８４分周から所定周期である１４０μsec毎に加算していく。加算される結果、周波数が低くなり、図５の模式図で示される特性で明らかなように、電源装置８０の出力電圧が上昇してゆく。出力電圧の上昇に伴い、高圧制御部１００の入力ポートＩＮ１３に入力される１６３．８μsec周期のＰＷＭ波形のデューティが小さくなってゆく。デューティが１００％から目標電圧であるデューティ５０％となるまで、所定の設定値によって分周比可変幅が大〜小へと変化してゆき、ついには目標電圧付近にて入力ポートＩＮ１２の電圧が矩形波となったところで、前記可変幅を最小分解能に落としてデューティが５０％以上か否かで分周比設定値を加減算することにより、目標電圧にて定電圧制御される。以上の動作により、用紙先端が感光体ドラム３２と転写ローラ５のニップ部に到達する前に、プレバイアスの１０００Ｖが印加される。

次に、所定のタイミング、即ち用紙検出センサ４０が用紙１５を検出した後、用紙１５が転写ローラ５と感光体ドラム３２のニップ部に到達するタイミングで、プリンタエンジン制御部６０は転写高圧出力指示値を７０００Ｖとなるように１０ｂｉｔ値３Ｆｂｈｅｘを高圧制御部１００へ送信する。高圧制御部１００は、出力ポートＯＵＴ１３からＤＡＣ２５０へ、前記設定値をシリアルデータとして送信してＤＡＣ２５０の出力電圧Ｓ２５０の３．２９Ｖを得る。ここで再度、コンパレータ２７１の比較結果Ｓ２７０はＨとなり、コンパレータ２８１の比較結果Ｓ２８０であるＰＷＭデューティも５０％から９３％となり、前記同様、周波数を下げる方向に制御を行い、結果、圧電トランス出力７０００Ｖを得る。

更に、用紙検出センサ４０が用紙後端を検出した所定時間後、即ち用紙１５が感光体ドラム３２と転写ローラ５とのニップ部を通過する直前に、紙間バイアスである１０００Ｖとすべく、前記同様、ＤＡＣ２５０の出力電圧Ｓ２５０を０．４７Ｖに設定する。結果、コンパレータ２７１の比較結果Ｓ２７０がＬレベルになると共に、コンパレータ２８１の比較結果Ｓ２８０であるＰＷＭデューティが０％となり、今度は周波数を上げる方向に制御され、１０００Ｖの目標電圧となったところでコンパレータ２７１の比較結果Ｓ２７０が矩形波となり、コンパレータ２８１の比較結果Ｓ２８０であるデューティが５０％となる。

以降、次の用紙１５がある場合には、前記同様のフローにて再度７０００Ｖに制御され、最終用紙１５の場合には、プリンタエンジン制御部６０からのコマンドにより、高圧制御部１００がＤＡＣ２５０の設定値を０００ｈｅｘとし、ＤＡＣ２５０の出力電圧Ｓ２５０も０Ｖとなる。続いてプリンタエンジン制御部６０から転写高圧出力停止のコマンドが送信され、高圧制御部１００は出力ポートＯＵＴ１１をＬにする。結果、圧電トランス２２０の駆動が停止し、高圧出力がオフする。

図９−１（ａ）〜（ｃ）、図９−２（ａ）〜（ｆ）及び図９−３（ａ）〜（ｆ）は、本実施例１の電源装置８０における出力電圧特性を示す波形図であり、横軸は時間、及び縦軸は電圧である。

例えば、図９−１（ａ）〜（ｃ）において、図９−１（ａ）に示すように、プレバイアスである出力１０００Ｖは、オンしてから１５ｍｓｅｃ後に目標の９０％に立ち上がる。図９−１（ｂ）に示すように、プレバイアスの出力１０００Ｖから７０００Ｖに立ち上げる場合には、ＤＡＣ２５０の出力電圧Ｓ２５０の値を０．４７Ｖから３．２９Ｖに変化させた１９ｍｓｅｃ後に、目標の９０％に立ち上がる。参考に０Ｖから７０００Ｖに変化させる場合の波形が図９−１（ｃ）に示されている。この場合も１９ｍｓｅｃで目標の９０％電圧に立ち上がる。

以上説明したように、低い出力電圧から高い出力電圧まで短時間で立ち上げるために、制御周波数の変化量を、制御周波数及び目標に対する出力電圧によって異なる値として制御している。以降にその詳細を説明する。

（電源装置内の高圧制御部の動作）
図１０は図６中のタイマ１１６の出力信号を示すタイミングチャート、図１１−１（ａ）、（ｂ）及び図１１−２（ｃ）、（ｄ）は図６中のテーブルレジスタ１１１−１の入出力値を示す図、図１２−１（ａ）、（ｂ）及び図１２−２（ｃ）、（ｄ）は図６中のテーブルレジスタ１１１−２の入出力値を示す図、図１３は図６中のテーブルレジスタ１１１−３の入出力値を示す図である。更に、図１４−１及び図１４−２は、図２中の圧電トランス駆動回路２１０の出力特性を示す図である。

これらの図１０〜図１４を参照しつつ、電源装置８０内における図６の高圧制御部１００の動作を説明する。

プリンタエンジン制御部６０から高圧制御部１００の入力ポートＩＮ１１にリセット信号ＲＥＳＥＴが入力されると、各カウンタ値等が初期化される。演算器１１４−１は、カウンタ下限値レジスタ１１８の９ｂｉｔ値を上位９ｂｉｔ、下位１０ｂｉｔには０とした１９ｂｉｔ値を初期値として、１９ｂｉｔレジスタ１１９−１へ出力し、この１９ｂｉｔレジスタ１１９−１がその出力値を保持する。初期値の１９ｂｉｔ値は、６００００ｈｅｘとなる。

４チャンネルの補正値レジスタ１２０は、各８ｂｉｔの符号付きデータを保持する。例えば、ここで４チャンネルの補正値レジス１２０に保持された補正値シアン（Ｃ）が００ｈｅｘ、補正値マゼンタ（Ｍ）が０８ｈｅｘ、補正値イエロー（Ｙ）がＦＦｈｅｘ、補正値ブラック（Ｋ）が０１ｈｅｘとする。４チャンネルの演算器１１４−２は、１９ｂｉｔレジスタ１１９−１の値と補正値レジスタ１２０の値とを加減算して、加減算結果を４チャンネルの１９ｂｉｔレジスタ１１９−２へ出力する。４チャンネルの１９ｂｉｔレジスタ１１９−２は、前記加減算結果の値を保持する。４チャンネルの１９ｂｉｔレジスタ１１９−２に保持されたシアン（Ｃ）は６００００ｈｅｘ、マゼンタ（Ｍ）は６０４００ｈｅｘ、イエロー（Ｙ）は５ＦＦ８０ｈｅｘ、及びブラック（Ｋ）は６００８０ｈｅｘとなり、それぞれ補正値に８０ｈｅｘを乗算した値が加減算される。

１加算器１２１によって分周セレクタ１２２には、１９ｂｉｔレジスタ１１９−２の上位９ｂｉｔ値と、１加算器１２１の前記９ｂｉｔ値に１加算された値とが入力される。その値は、それぞれシアン（Ｃ）が１８０／１８１ｈｅｘ、マゼンダ（Ｍ）が１８１／１８２ｈｅｘ、イエロー（Ｙ）が１７Ｆ／１８０ｈｅｘ、及びブラック（Ｋ）が１８０／１８１ｈｅｘとなる。初期状態、即ちリセット信号ＲＥＳＥＴの入力後では、１９ｂｉｔレジスタ１１９−２の上位９ｂｉｔ値、例えばシアン（Ｃ）の場合、１８０ｈｅｘが分周器１２３に入力される。分周器１２３は、０〜１８０ｈｅｘまでクロックＣＬＫをカウントする毎に駆動パルスＳ１００を出力させる。分周器１２３は、クロックＣＬＫの立ち上がりでカウントアップする９ｂｉｔカウンタを備え、分周セレクタ１２２からの９ｂｉｔ出力値、及び９ｂｉｔ出力値を約３０％にした値、正確には９ｂｉｔ出力値の１／４値、ｌ／３２値、１／６４値の和、即ち分周セレクタ１２２の９ｂｉｔ出力値をそれぞれ右シフト２ｂｉｔ、右シフト５ｂｉｔ、右シフト６ｂｉｔした値との比較を行い、分周セレクタ１２２の出力値の３０％値と等しくなった時に分周器出力値をＬレベルにし、分周セレクタ出力値と等しくなった時に分周器出力値をＨレベルにすると同時にカウンタを０にクリアする。

以上の動作によって、分周器１２３は、クロックＣＬＫを分周セレクタ出力値で分周した周波数で約３０％のＯＮデューティの駆動パルスＳ１００を出力する。出力セレクタ１２４は、ＯＮ／ＯＦＦ信号Ｓ１０９がオンであるＨレベルになった場合に駆動パルスＳ１００を出力し、そうでない場合は出力Ｌレベルを保持する。

１９ｂｉｔレジスタ１１９−２の下位１０ｂｉｔは、小数点以下の分周比を示すカウンタである。分周比は１８０ｈｅｘ（３８４）分周である１９ｂｉｔ値６００００ｈｅｘから開始し、１８１ｈｅｘ（３８５）分周である１９ｂｉｔ値６０４００ｈｅｘとなるまでの間、小数点以下を示す値の誤差を加算し、誤差加算結果が１以上となった時にパルスの分周比を１加算された方を選択する。

例えば、１９ｂｉｔレジスタ１１９−２の値が６０２００ｈｅｘの場合、整数部９ｂｉｔ値は１８０ｈｅｘ、小数部１０ｂｉｔは２００ｈｅｘとなる。この状態にて誤差保持レジスタ１２５の値が０００ｈｅｘ（１０ｂｉｔ）、オーバフローフラグ０の場合、１９ｂｉｔレジスタ１１９−２の９ｂｉｔ値が分周セレクタ１２２で選択されて分周器１２３に入力され、１８０ｈｅｘ（３８４）分周、１３０．２０８ｋＨｚの駆動パルスＳ１００が出力される。

出力される駆動パルスＳ１００は、圧電トランス駆動回路２１０に印加されると同時に、誤差保持レジスタ１２５にも入力される。誤差保持レジスタ１２５は、０００ｈｅｘ（１０ｂｉｔ）値と、１９ｂｉｔレジスタ１１９−２の下位１０ｂｉｔの２００ｈｅｘとを加算し、加算結果２００ｈｅｘを保持し、オーバフローフラグをＬレベルにする。以降同様に、次のパルス出力時は小数部２００ｈｅｘと誤差保持レジスタ値２００ｈｅｘとを加算して４００ｈｅｘとなり、１０ｂｉｔレジスタ値の保持レンジは０００〜３ＦＦとなるので、誤差保持レジスタ１２５の値を０００ｈｅｘとして、オーバフローフラグをＨレベルにする。出力されるパルスの周波数指示値は、整数部が１８０ｈｅｘ（３８４）で、小数部が２００ｈｅｘ（５１２）であり、実数値としては３８４．５となる。上記説明したように、この場合は３８４分周のパルスと３８５分周のパルスが交互に出力され、分周比平均は３８４．５となる。

又、小数部が１８０ｈｅｘである場合は、誤差保持レジスタ値は０００ｈｅｘ、１８０ｈｅｘ、３００ｈｅｘ、０８０ｈｅｘとなり、３００ｈｅｘから０８０ｈｅｘとなる時にオーバフローフラグがＨレベルになる。整数部がＮとした場合にＮ分周、Ｎ分周、Ｎ分周、Ｎ＋１分周と分周比が変化し、分周比平均は最終的にＮ＋（３８４／１０２４）となる。

１９ｂｉｔレジスタ１１９−１の分周比指示値は、以下のようにして、乗算器１１２により更新される。

通信データ処理部１０９がＯＮ／ＯＦＦ信号Ｓ１０９をＬレベルにしている間は、出力セレクタ１２４はＬレベルを出力し、圧電トランス駆動回路２１０がオフ状態となる。

画像形成装置１は印字動作を開始し、転写バイアスのプレバイアスを出力するために、最初にプレバイアス電圧に相当する１０ｂｉｔ値を所定のコマンドで、プリンタエンジン制御部６０から高圧制御部１００へシリアル通信手段６１にて送信する。高圧制御部１００内の通信データ処理部１０９は、前記コマンド・データを受信すると、シリアルクロックＳＣＬＫ２及びシリアルデータＳＤＡ２により、１０ｂｉｔのデータをＤＡＣ２５０に設定する。設定方法は、前記同様シリアル通信による。例えば、ＤＡＣ２５０の出力レンジ０〜３．３Ｖ、出力電圧範囲０〜７０２５Ｖとなるように各回路定数が設定されたとする。この場合、図２中の抵抗２４１は１００ＭΩ、抵抗２４２は４７ｋΩとなる。プレバイアスである転写目標電圧を１０００Ｖとした場合、１０ｂｉｔ設定値は０９２ｈｅｘとなる。４色共同じ電圧値であれば、前記０９２ｈｅｘをそれぞれ４チャンネル分、ＤＡＣ２５０に送信し、ＤＡＣ２５０は４チャンネルに０．４７ＶのＤＣ出力電圧Ｓ２５０を出力する。

この時点においては、高圧電圧は未だ出力されておらず、図２中の出力電圧変換手段２４０の出力電圧Ｓ２４０はほぼ０Ｖであり、電圧比較手段２７０の比較結果Ｓ２７０がＨレベルである。

２５６分周器１０２は、５０ＭＨｚのクロックＣＬＫを２５６分周して１９５．３ｋＨｚ、５．１２μsec周期のパルスを出力する。出力されたパルスは、５ｂｉｔカウンタ１０３にてカウントアップされ、５ｂｉｔのＭＳＢを反転指示信号としてセレクタ１０５へ出力することにより、下位４ｂｉｔが増減を繰り返すように切り替えられる。結果、カウント値は００００、０００１、００１０・・・１１１０、１１１１、１１１１、１１１０・・・００１０、０００１、００００ｂと変化し、この４ｂｉｔ値が三角波発生手段２６０へ出力される。結果、図７で示されるタイミングの波形が出力ポートＯＵＴ１２から出力され、三角波発生手段２６０からピークが０．９４Ｖの三角波Ｓ２６０が出力される。整流回路２３０の出力電圧は、ほぼ０Ｖであるので、電圧比較手段２８０の比較結果Ｓ２８０としてＨレベルが出力される。

９ｂｉｔカウンタ１０８は、電圧比較手段２７０の比較結果Ｓ２７０をカウントする。出力セレクタ１２４から駆動パルスＳ１００が出力されない初期状態では、電圧比較手段２７０の比較結果Ｓ２７０がＨレベルであるので、９ｂｉｔカウンタ１０８はカウントアップを繰り返す。Ｄラッチ１０７−２は、出力セレクタ１２４から駆動パルスＳ１００が出力されないので、リセット信号ＲＥＳＥＴによるリセット時にセットされた９ｂｉｔ値０００ｈｅｘを保持する。前記９ｂｉｔ値０００ｈｅｘは、比較器１１３へ出力され、１９ｂｉｔレジスタ１１９−２の上位９ｂｉｔと比較される。比較器１１３は、以下のような比較を行い、比較結果を演算器１１４−１へ出力する。
（Ｄラッチ１０７−２の値）≧（１９ｂｉｔレジスタ１１９−２の上位９ｂｉｔ値−５）の場合に００ｂを出力し、
（１９ｂｉｔレジスタ１１９−２の上位９ｂｉｔ値−５）＞（Ｄラッチ１０７−２の値）≧（１９ｂｉｔレジスタ１１９−２の上位９ｂｉｔ値×０．５）の場合に０１ｂを出力し、
（１９ｂｉｔレジスタ１１９−２の上位９ｂｉｔ値×０．５）＞（Ｄラッチ１０７−２の値）＞５の場合に１０ｂを出力し、
５≧（Ｄラッチ１０７−２の値）の場合に１１ｂを出力する。

比較器１１３の２ｂｉｔ出力値は１１ｂとなり、下記関係より、演算器１１４−１は、乗算器１１２の出力値を減算することとなる。
比較器１１３の出力値００ｂ：乗算器１１２の出力１６ｂｉｔ値を加算
比較器１１３の出力値０１ｂ：乗算器１１２の出力１を加算
比較器１１３の出力値１０ｂ：乗算器１１２の出力１を減算
比較器１１３の出力値１１ｂ：乗算器１１２の出力１６ｂｉｔ値を減算

演算器１１４−１は、初期値状態では初期値＝カウンタ下限値であるので、１９ｂｉｔレジスタ１１９−１は、乗算器１１２の出力値によらずその初期値＝カウンタ下限値を保持する。後述するが、乗算器１１２の出力値は、１以上の１６ｂｉｔ整数値である。

入力ポートＩＮ１３に接続された５ｂｉｔカウンタ１０６は、電圧比較手段２８０における比較結果Ｓ２８０のＨ期間を、２５６分周器１０２の出力パルスでカウントする。即ち、５ｂｉｔカウンタ１０６は、前記出力パルスの立ち上がりエッジで比較結果Ｓ２８０がＨレベルならばカウントアップを行い、Ｌレベルでは値を保持し、又、５ｂｉｔカウンタ１０３のオーバフロー時に０にクリアされる。５ｂｉｔカウンタ１０６は、整流回路２３０の出力電圧がほぼ０Ｖである初期状態では、電圧比較手段２８０の比較結果Ｓ２８０がほぼＨレベルであるので、カウント値を０から順次カウントアップし、１Ｆｈｅｘまでカウントした所で、５ｂｉｔカウンタ１０３のオーバフローによって０にクリアされると同時に、その１Ｆｈｅｘ値がＤラッチ１０７−１にラッチされる。

タイマ１１６は、１３ｂｉｔのカウンタにより構成され、クロックＣＬＫをカウントしてカウントアップを行い、図１０に示すように、所定周期の信号をセレクタ１１０−１，１１０−２及び演算器１１４−１へ出力する。タイマ１１６は、カウント値が、メモリ１１５に記憶された周期値と等しくなった時にカウント値を０にクリアする。タイマ１１６において、セレクタ１１０−１及び１１０−２に対する出力２ｂｉｔは、８００ｈｅｘ即ち２０４８クロック周期毎に００、０１、１０、１１ｂと出力値を変化させ、前記カウント値１３ｂｉｔを０にクリアする時に、この２０４８カウントのカウント値も０にリセットする。これにより、図１０に示す波形の信号が出力される。更に、タイマ１１６は、前記出力２ｂｉｔの変化に合せて、図１０の下に示す４チャンネル（Ｃ，Ｍ，Ｙ，Ｋ）の信号を演算器１１４−１へ出力する。

以上の動作によってセレクタ１１０−１は、１４０μsec周期でシアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の各チャンネルのＤラッチ１０７−１の出力信号を選択してテーブルレジスタ１１１−１へ出力する。

又、タイマ１１６からの出力２ｂｉｔにより、セレクタ１１０−２は、１９ｂｉｔレジスタ１１９−１の上位９ｂｉｔのうちの下位７ｂｉｔ、即ちｂｉｔ１８−１０のうちｂｉｔ１６−１０、例えば９ｂｉｔ値が１８０ｈｅｘの場合は、７ｂｉｔ値００ｈｅｘ、１Ｃ０ｈｅｘの場合は、４０ｈｅｘをそれぞれ選択してテーブルレジスタ１１１−２，１１１−３へ出力する。

テーブルレジスタ１１１−３は、図１３に示すように、７ｂｉｔの入力値に対して２ｂｉｔ値を出力する。初期状態の場合は７ｂｉｔ値が００ｈｅｘであるので２ｂｉｔ値００ｂを出力する。テーブルレジスタ１１１−１は、セレクタ１１０−１の５ｂｉｔ出力値の１Ｆｈｅｘと、テーブルレジスタ１１１−３の２ｂｉｔ出力値００ｂとが入力され、図１１−１（ａ）、（ｂ）及び図１１−２（ｃ）、（ｄ）に示すように、８ｂｉｔ値Ｅ０ｈｅｘを乗算器１１２へ出力する。又、テーブルレジスタ１１１−２は、セレクタ１１０−２の７ｂｉｔ出力値００ｈｅｘが入力され、図１２−１（ａ）、（ｂ）及び図１２−２（ｃ）、（ｄ）に示すように、８ｂｉｔ値８０ｈｅｘを乗算器１１２へ出力する。

乗算器１１２は、テーブルレジスタ１１１−１及び１１１−２の２つの８ｂｉｔ値を乗算して、１６ｂｉｔ値７０００ｈｅｘを演算器１１４−１へ出力する。演算器１１４−１は、比較器１１３の出力値が１１ｂであるので、１９ｂｉｔレジスタ１１９−１の値６００００ｈｅｘから７０００ｈｅｘを減算して５９０００ｈｅｘを得、この上位９ｂｉｔ値１６４ｈｅｘがカウンタ下限値の９ｂｉｔ値１８０ｈｅｘより小さいので、１８０ｈｅｘを上位９ｂｉｔ、下位１０ｂｉｔを０００ｈｅｘとする６００００ｈｅｘを１９ｂｉｔレジスタ１１９−１へ出力する。

次に、プレバイアスを印加するために、プリンタエンジン制御部６０は、高圧制御部１００に所定のコマンドで命令を送信する。高圧制御部１００内の通信データ処理部１０９は、ＯＮ／ＯＦＦ信号Ｓ１０９である選択信号selectをＨにして、出力セレクタ１２４から駆動パルスＳ１００を出力させる。この駆動パルスＳ１００により、圧電トランス駆動回路２１０を介して圧電トランス２２０が駆動され、高圧出力値が徐々に立ち上がる。同時にＤラッチ１０７−２へ駆動パルスＳ１００が入力されることにより、駆動パルスＳ１００毎に９ｂｉｔカウンタ１０８のカウント値がＤラッチ１０７−２にラッチされる。駆動パルスＳ１００出力直後は高圧出力値が０Ｖ付近であるので、Ｄラッチ１０７−２は、電圧比較手段２７０の比較結果Ｓ２７０におけるＨレベルを９ｂｉｔカウンタ１０８にてカウントした値、即ち１９ｂｉｔレジスタ１１９−２の上位９ｂｉｔ値に近い値を保持することとなる。そのため、比較器１１３の出力値は、１１ｂから００ｂへと切り替わり、演算器１１４−１が、１９ｂｉｔレジスタ１１９−１の保持値を加算する。

加算した結果、これまで説明した動作にて駆動パルスＳ１００の周波数が下がり、高圧出力値が上昇する。高圧出力値上昇に伴い、電圧比較手段２８０の比較結果Ｓ２８０における１６３．８μsec周期のＰＷＭデューティが減少し、Ｄラッチ１０７−１の保持値である５ｂｉｔ値が、初期値の１Ｆｈｅｘから１Ｅ、１Ｄ、１Ｃｈｅｘ・・・へと減少していく。又、１９ｂｉｔレジスタ１１９−１の値が加算される結果、セレクタ１１０−２へ出力される７ｂｉｔ値も００、０１、０２ｈｅｘ・・・へと増加する。

本実施例１の圧電トランス駆動回路２１０の出力特性が図１４−１及び図１４−２に示されている。図１４−２に示すように、駆動開始周波数である１３０ｋＨｚから１２０ｋＨｚまでは、周波数変化に対する電圧変化が少なく、１１０ｋＨｚに近づくと電圧が急峻に増加する。このような出力特性から、１３０ｋＨｚの開始周波数付近では、図１２−１及び図１２−２のテーブルレジスタ１１１−２出力値に示すように、駆動周波数を決定する１９ｂｉｔレジスタ１１９−１の更新時の加算量を大きくしている。

例えば、図１２−１、図１２−２において、入力値７ｂｉｔが００ｈｅｘであるところは１９ｂｉｔレジスタ１１９−１の上位９ｂｉｔが１８０ｈｅｘであり、駆動周波数では１３０．２ｋＨｚであり、入力値７ｂｉｔが４７ｈｅｘであるところは１９ｂｉｔレジスタ上位９ｂｉｔが１Ｃ７ｈｅｘであり、駆動周波数では１０９．７ｋＨｚである。周波数によって単位周波数変化当たりの出力電圧変化量が異なるために、周波数変化に対して出力電圧変化が小さい領域で１９ｂｉｔレジスタ１１９−１の加算値が大きくなるようにテーブルレジスタ１１１−２のテーブルを設定している。このテーブル値は、実験により得た値である。

又、図１１−１及び図１１−２のテーブルレジスタ１１１−１入出力値に示すように、Ｄラッチ１０７−１の５ｂｉｔ値は、初期値１Ｆｈｅｘ値から目標電圧に近づくに従って減少し、目標電圧で１０ｈｅｘとなる。これにより、目標電圧から離れている状態では、周波数制御値の変化量を大きくし、目標電圧付近では変化量を小さくする。結果、目標電圧到達までの時間を短縮し、且つ目標電圧到達時のオーバシュートを防ぐことが可能となる。又、この図１１−１及び図１１−２のテーブル値は、周波数制御値によって最適なテーブルを切り替えるようになっていて、図１３のテーブルレジスタ１１１−３入出力値に示すように、テーブルレジスタ１１１−３の入力値７ｂｉｔが００〜２Ｆｈｅｘ即ち周波数で１３０．２〜１１５．７ｋＨｚ、３０〜３Ｆｈｅｘ即ち周波数で１１５．７〜１１１．６ｋＨｚ、４０〜４Ａｈｅｘ即ち周波数で１１１．６〜１０８．９ｋＨｚ、及び４Ｂ〜７Ｆｈｅｘ即ち１０８．９ｋＨｚ以下の４段階にてテーブルを切り替えて行く。

なお、本実施例１では、Ｄラッチ１０７−１の分解能５ｂｉｔ、テーブルの選択を４種類としているが、この値に限らず、更に分解能を高めて多くのテーブルを保持してもよい。

駆動周波数を順次下げる方向に制御して行くと、Ｄラッチ１０７−１の出力値が１０ｈｅｘとなり、電圧比較手段２７０における比較結果Ｓ２７０の波形が矩形波となり、結果、Ｄラッチ１０７−２の保持値が以下の２条件のいずれかとなる。
（１９ｂｉｔレジスタ１１９−１の上位９ｂｉｔ値−５）＞（Ｄラッチ１０７−２）≧（１９ｂｉｔレジスタ１１９−１の上位９ｂｉｔ値×０．５）の場合に、Ｄラッチ１０７−２が０１ｂを保持し、
（１９ｂｉｔレジスタ１１９−１の上位９ｂｉｔ値×０．５）＞（Ｄラッチ１０７−２）＞５の場合に、Ｄラッチ１０７−２が１０ｂを保持する。

この状態で１９ｂｉｔレジスタ１１９−１を１ずつ加算又は減算して制御することにより、目標電圧である１０００Ｖの定電圧制御が行われる。図９−１（ａ）に、１０００Ｖ立ち上がり時の波形が示されている。

プレバイアス印加後、電源装置８０は、用紙検出センサ４０が用紙先端を検出した所定時間後、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の順で用紙転写時のバイアスを印加する。例えば、ブラック（Ｋ）が５０００Ｖ、イエロー（Ｙ）が５５００Ｖ、マゼンタ（Ｍ）が６０００Ｖ、シアン（Ｃ）が７０００Ｖとした場合、ブラック（Ｋ）のＤＡＣ設定値は２Ｄ８ｈｅｘ、イエロー（Ｙ）が３２１ｈｅｘ、マゼンタ（Ｍ）が３６Ａｈｅｘ、シアン（Ｃ）が３ＦＢｈｅｘとなり、ブラック（Ｋ）は用紙先端が感光体ドラム３２Ｋと転写ローラ５Ｋのニップ部に、イエロー（Ｙ）は用紙先端が感光体ドラム３２Ｙと転写ローラ５Ｙのニップ部に、マゼンタ（Ｍ）は用紙先端が感光体ドラム３２Ｍと転写ローラ５Ｍのニップ部に、シアン（Ｃ）は用紙先端が感光体ドラム３２Ｃと転写ローラ５Ｃのニップ部に到達するタイミングで、プリンタエンジン制御部６０からのシリアル通信によって高圧制御部１００が、更にシリアル通信にてＤＡＣ２５０に出力値を設定する。

ＤＡＣ２５０の出力電圧Ｓ２５０がそれまでの０．４７Ｖから変化することにより、電圧比較手段２７０の比較結果Ｓ２７０は再度Ｈレベルとなり、電圧比較手段２８０における比較結果Ｓ２８０の５ｂｉｔ値も大きくなる。よって前記説明したと同様、圧電トランス２２０の周波数を下げるように制御が行われ、それぞれの電圧で定電圧制御される。

更に、用紙後端が感光体ドラム３２とのニップ部に到達する直前に、ＤＡＣ２５０の設定値を再度プレバイアス（用紙間バイアス）の１０００Ｖ設定に変更する。今度は電圧比較手段２７０の比較結果Ｓ２７０がＬレベルとなり、電圧比較手段２８０の比較結果Ｓ２８０もＬレベルとなり、Ｄラッチ１０７−１の５ｂｉｔ値は００ｈｅｘとなる。テーブルレジスタ１１１−１は、目標電圧に対して０〜２倍の目標電圧において、目標電圧を中心としてほぼ値が鏡像のように対となっているので、目標電圧であるプレバイアス１０００Ｖに向かって周波数を上げる方向に制御され、高い出力電圧を立ち上げる時と同様、出力電圧が短時間で下げられる。

以降、次頁の印刷がある場合には再度、印刷バイアスを印加し、そうでない場合、もしくは最終用紙１５を印刷した後はＤＡＣ２５０の出力電圧Ｓ２５０が０Ｖとなるように、４チャンネルのＤＡＣ設定値を０００ｈｅｘに設定する。これに続いて、プリンタエンジン制御部６０は、転写高圧オフの信号を高圧制御部１００へ送信し、高圧制御部１００は、通信データ処理部１０９によりＯＮ／ＯＦＦ信号Ｓ１０９をＬレベルに切り替える。ＤＡＣ設定値を０Ｖにし、ＯＮ／ＯＦＦ信号Ｓ１０９をＬレベルにするまでの間で電圧比較手段２７０の比較結果Ｓ２７０がＬレベルとなるので、Ｄラッチ１０７−２がリセット時と同じ００ｈｅｘを保持し、ＯＮ／ＯＦＦ信号Ｓ１０９がＬレベルとなることにより、Ｄラッチ１０７−２の更新が停止して、次の高圧出力までその値を保持する。以降、同様にして次の印刷が行われる。

図９−２（ａ）〜（ｆ）及び図９−３（ａ）〜（ｆ）に、本実施例１の補正値レジスタ１２０に保持された補正値と出力特性の関係が示されている。図９−２（ａ）〜（ｆ）及び図９−３（ａ）〜（ｆ）は、出力電圧４０００Ｖの立ち上がり波形を、補正値を変更して測定したものである。

図１４−１及び図１４−２に示すように、出力電圧４０００Ｖでの制御値である１９ｂｉｔレジスタ１１９−１の値は７２３７３ｈｅｘである。補正値レジスタ１２０に保持された補正値が＋１の場合の補正された結果は７２３Ｆ３ｈｅｘ、−１の場合は７２２Ｆ３ｈｅｘとなり、それぞれ周波数にすると±０で１０９．４４ｋＨｚ、＋１で１０９．４１ｋＨｚ、−１で１０９．４７ｋＨｚとなる。周波数分解能で０．０３ｋＨｚとなる。割合としては±０．０２７４％である。図９−２及び図９−３から明らかなように、補正値が５ずれると無視できない大きさの特性差が現れる。５であっても周波数に対して０．１３７％である。０．１３７％は周波数にして１５０Ｈｚである。以上のことより、補正分解能は最低でも１００Ｈｚ以下が望ましい。

（実施例１の変形例）
本実施例１は、次の（１）〜（６）のように変形してもよい。

（１） 本実施例１では、補正値を８ｂｉｔ符号付きとして±３．５％の補正を可能としているが、９ｂｉｔとして±７％としてもよいし、±７％で１２ｂｉｔとして補正分解能を８倍とする等の構成としてもよい。前記補正値による特性の変化は、同一圧電トランス２２０で補正値を変化させて説明したが、実際の圧電トランス２２０は、製造時のサイズばらつきにより周波数特性がシフトするので、制御値を基準となる圧電トランス２２０で求めて設定しても、物毎による特性差により立ち上がり特性に変化が生じてしまう。それを補正値にて基準となる圧電トランス２２０と同じ立ち上がり特性となるようにするものである。補正値はロット毎の試験データによって設定してもよいし、高圧電源のファンクションテスト等によって特性を測定した上で設定してもよい。

（２） 本実施例１では、共振周波数約１０８ｋＨｚ、駆動周波数範囲１０８〜１３０ｋＨｚの圧電トランス２２０を用いたが、これよりサイズの小さな駆動周波数が高い圧電トランス２２０を使用してもよいし、サイズの大きな駆動周波数の低い圧電トランス２２０を用いてもよい。

（３） 本実施例１では、クロックＣＬＫ周波数を５０ＭＨｚとしたが、２０ＭＨｚ等の低い周波数でも実現可能である。

（４） 本実施例１では、整数部９ｂｉｔ、小数部１０ｂｉｔで処理を行っているが、ｂｉｔ数についてはこの限りではない。

（５） 本実施例１では、転写４チャンネルの場合について説明したが、タイマ出力のセレクタ信号デューティを変更して、現像バイアスや帯電バイアスも同時に制御することが可能であるし、特性の異なる圧電トランス２２０を用いるため、複数組のテーブルレジスタや分周比設定値の上下限値を複数用意してもよい。

（６） 本実施例１では、出力最大電圧は７ｋＶとなっているが、この電圧はダイオードの耐圧等により決定した値であって、部品選定次第では１０ｋＶ等の高い出力電圧の高圧電源も容易に実現可能である。

（実施例１の効果）
本実施例１の電源装置８０及びこれを用いた画像形成装置１によれば、次の（ａ）〜（ｄ）のような効果がある。

（ａ） 本実施例１では、圧電トランス駆動周波数の可変幅を駆動周波数領域により可変することにより、圧電トランス出力周波数特性が緩やかな領域では大きな幅で変更し、特性が急峻な領域では細かく変更することによって出力電圧の立ち上がり時間を短縮することが可能となる。更に、前記と同時に目標電圧との差分が大きい領域では周波数可変幅を大きくし、目標電圧付近では小さくすることにより、出力電圧の早い立ち上がりとオーバシュートのない立ち上がりを両立し、前記可変幅を駆動周波数によって異なるものとすることで、１００Ｖ程度の低い出力電圧から７ｋＶという高い領域まで、立ち上がり速度とオーバシュートの殆どない立ち上がり特性の両立が可能となり、分周セレクタ１２２及び誤差保持レジスタ１２５等を用いた周波数２値化手法により周波数特性が急峻な共振周波数付近においても出力電圧分解能の高い、発振のない定電圧制御が可能となる。

（ｂ） 周波数制御値に対して補正レジスタ１２０の補正値を用いることにより、圧電トランス２２０の製造ばらつきによる特性の違いを、制御パラメータ値を個々に変更することなく、共通の物を用いて制御が可能となる。

（ｃ） 周波数制御周期を可変とすることにより、発振器９０の製造ばらつきも補正レジスタ１２０の補正値にて補正可能となる。

（ｄ） 安定した定電圧制御が可能になるので、環境によらず、安定した出力が可能になり、濃度段差や横筋のない安定した画像を形成することができる。

本発明の実施例２では、実施例１における図３の画像形成装置１及び図４の制御回路の構成と同様であり、実施例１における図１の電源装置８０と構成が異なるので、以下、本実施例２の電源装置について説明する。

（電源装置の構成）
図１５は、本発明の実施例２における電源装置８０Ａの概略の構成を示すブロック図であり、実施例１の電源装置８０を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２の電源装置８０Ａは、実施例１における電源装置８０と同様の発振器９０及びＤＣ電源９５と、実施例１における４チャンネルの高圧制御部１００及び４チャンネルの圧電トランス高圧回路２００とは異なる構成の４チャンネルの高圧制御部１００Ａ及び４チャンネルの圧電トランス高圧回路２００Ａとを備えている。

本実施例２における４チャンネルの高圧制御部１００Ａは、実施例１における４チャンネルの高圧制御部１００と同様に、目標電圧を設定するための設定手段であるプリンタエンジン制御部６０から供給される制御信号に基づき、発振器９０から供給されるクロックＣＬＫを分周して４チャンネルの駆動パルスＳ１００Ａを４チャンネルの圧電トランス高圧回路２００Ａへそれぞれ出力する回路であるが、実施例１の高電圧制御部１００に対して入出力ポートの構成が異なる。

即ち、本実施例２の高圧制御部１００Ａは、実施例１と同様に、クロック入力ポートＣＬＫ＿ＩＮ、リセット信号ＲＥＳＥＴを入力するリセット入力ポートＩＮ１１、プリンタエンジン制御部６０のシリアル通信手段６１に接続されたシリアル通信手段１０１、及び、４チャンネルの駆動パルスＳ１００Ａを出力する４チャンネルの出力ポートＯＵＴ１１を有しているが、実施例１の入力ポートＩＮ１２，ＩＮ１３及び出力ポートＯＵＴ１２，ＯＵＴ１３に代えて、デジタル変換手段である４チャンネルのアナログ／デジタルコンバータ（以下「ＡＤＣ」という。）１３０が設けられている。実施例１では、ＤＡＣ２５０の出力電圧Ｓ２５０と電圧比較手段２７０，２８０の比較結果Ｓ２７０，Ｓ２８０とにより、高圧出力電圧の状態を検知していたものを、本実施例２では、出力電圧変換手段２４０Ａの出力電圧Ｓ２４０ＡをＡＤＣ１３０に入力する構成になっている。４チャンネルのＡＤＣ１３０は、１２ｂｉｔ分解能３．３Ｖのコンバータであり、出力電圧Ｓ２４０Ａをデジタル信号に変換する機能を有している。

本実施例２における４チャンネルの圧電トランス高圧回路２００Ａは、４チャンネルの高圧制御部１００Ａの各出力ノードＯＵＴ１１及びＤＣ電源９５の出力側に接続された実施例１と同様の４チャンネルの圧電トランス駆動回路２１０と、この圧電トランス駆動回路２１０の出力側に接続された実施例１と同様の４チャンネルの圧電トランス２２０と、この圧電トランス２２０の出力側に接続された実施例１と同様の整流手段である４チャンネルの整流回路２３０と、この整流回路２３０の出力側に接続された実施例１とは異なる構成の電圧変換手段である４チャンネルの出力電圧変換手段２４０Ａとを有している。

出力電圧変換手段２４０Ａは、整流回路２３０から出力されるＤＣ高電圧を、高圧制御部１００Ａ内のＡＤＣ１３０にて検出可能な低レベルの出力電圧Ｓ２４０Ａに変換する回路であり、この出力側にＡＤＣ１３０が接続されている。この出力電圧変換手段２４０Ａは、実施例１の出力電圧変換手段２４０と同様の機能を有しているが、回路構成が異なる。

図１６は、図１５の電源装置８０Ａにおける詳細な構成例を示す回路図であり、実施例１の電源装置８０を示す図２中の要素と共通の要素には共通の符号が付されている。

この図１６では、図２と同様に、説明を簡単にするために、４チャンネルの同一回路構成の圧電トランス高圧回路２００Ａのうちの１チャンネル分の圧電トランス高圧回路２００Ａが図示されている。

圧電トランス高圧回路２００Ａ内の出力電圧変換手段２４０Ａは、実施例１と同様に、整流回路２３０から出力されるＤＣ高電圧（例えば、０〜７０２５Ｖ）を低電圧（例えば、０〜３．３Ｖ）に分圧する分圧抵抗２４１（例えば、抵抗値１００ＭΩ）及び分圧抵抗２４２（例えば、抵抗値４７ｋΩ）と、この分圧抵抗２４１，２４２の接続点とグランドＧＮＤとの間に直列に接続された抵抗２４３及びコンデンサ２４４からなるＣＲフィルタとを有し、更に、このＣＲフィルタの出力側に、オペアンプ２４５によるボルテージフォロワ回路が新たに追加されている。オペアンプ２４５によるボルテージフォロア回路は、ＡＤＣ１３０に入力する出力電圧Ｓ２４０Ａのインピーダンスを変換する機能を有している。

（電源装置内の制御部の構成）
図１７は、図１６中の高圧制御部１００Ａを示す構成図であり、実施例１の高圧制御部１００を示す図６中の要素と共通の要素には共通の符号が付されている。更に、図１８−１〜図１８−１６は、図１７中のテーブルレジスタ１１１−４の入出力値を示す図である。

図１７に示すように、本実施例２の高圧制御部１００Ａでは、実施例１の高圧制御部１００における２５６分周器１０２、５ｂｉｔカウンタ１０３、ＮＯＴゲート１０４、セレクタ１０５、４チャンネルの５ｂｉｔカウンタ１０６、４チャンネルのＤラッチ１０７−１，１０７−２、及び４チャンネルの９ｂｉｔカウンタ１０８に代えて、４チャンネルのＡＤＣ１３０及び４チャンネルの演算器１１４−３が設けられ、実施例１の通信データ処理部１０９に代えて、これとは機能の異なる通信データ処理部１０９Ａが設けられ、４チャンネルの比較器１１３に代えて、これとは機能の異なる４チャンネルの比較器１１３Ａが設けられ、更に、テーブルレジスタ１１１−１〜１１１−３に代えて、テーブルレジスタ１１１−４が設けられている。

４チャンネルのＡＤＣ１３０は、４チャンネルの出力電圧変換手段２４０ＡのＤＣ出力電圧Ｓ２４０Ａを入力し、このＤＣ出力電圧Ｓ２４０Ａを任意の所定クロックＣＬＫサイクル毎に１２ｂｉｔのデジタルデータに変換する回路であり、この出力側に、４チャンネルの演算器１１４−３、比較手段である比較器１１３Ａ、及び実施例１と同様のセレクタ１１０−２が接されている。ＡＤＣ１３０による変換周期は、制御周期の１４０μsecに対して２倍の周期である２８０μsec周期より短ければよく、制御周期と変換周期の同期が取れている必要はない。例えば、４０．９６μsec周期で変換して、４チャンネルで１６３．８μsec周期にて変換する等でよい。ＡＤＣ１３０によるデジタルデータへの変換結果１２ｂｉｔは、演算器１１４−３へ出力され、その１２ｂｉｔの下位２ｂｉｔを切り捨てた上位１０ｂｉｔが、比較器１１３Ａへ出力され、更に、下位７ｂｉｔを切り捨てた上位５ｂｉｔがセレクタ１１０−２へ出力される。

セレクタ１１０−２は、実施例１に対して入出力信号の接続が異なるのみで、同様の構成であり、この出力側に、テーブルレジスタ１１１−４が接続されている。テーブルレジスタ１１１−４は、セレクタ１１０−１とセレクタ１１０−２の各々５ｂｉｔの入力信号からメモリを参照して１６ｂｉｔのデータを選択し、選択結果を演算器１１４−１へ出力するものであり、このテーブルレジスタ１１１−４の内容が図１８−１〜図１８−１６に示されている。

通信データ処理部１０９Ａは、目標電圧をデジタル値として保持する機能を有し、シリアル通信手段１０１により受信したデータに従ってＯＮ／ＯＦＦ信号Ｓ１０９Ａを出力すると共に、目標電圧に相当する１０ｂｉｔ値を出力するものであり、この出力側に、比較器１１３Ａ、出力セレクタ１２４、及び演算器１１４−３が接続されている。通信データ処理部１０９Ａの出力１０ｂｉｔ値は、比較器１１３Ａに与えられ、その下位２ｂｉｔを切り捨てた上位８ｂｉｔが演算器１１４−３に与えられる。シリアル通信手段１０１の内容については、実施例１と同様であり、実施例１では、目標電圧値相当の１０ｂｉｔ値をＤＡＣ２５０に設定していたのに対し、本実施例２では、１０ｂｉｔ値を前記のように直接出力していることが異なる。それ以外については、内容及びタイミングとも実施例１と同様である。

演算器１１４−３は、ＡＤＣ１３０の出力１２ｂｉｔ値と、通信データ処理部１０９Ａから出力される目標電圧相当の１０ｂｉｔ値のうち上位８ｂｉｔとを入力し、ＡＤＣ１３０の出力１２ｂｉｔ値のデータを、通信データ処理部１０９Ａから出力される８ｂｉｔのデータで除算し、乗算結果の整数値を５ｂｉｔでセレクタ１１０−１へ出力するものである。その除算は、出力セレクタ１２４から出力される駆動パルスＳ１００Ａの立ち上がりをトリガとして行い、出力セレクタ１２４からの駆動パルスＳ１００Ａ周期毎に値を更新し、更新以外の間は５ｂｉｔ値を保持する。

比較器１１３Ａは、通信データ処理部１０９Ａから出力されるＯＮ／ＯＦＦ信号Ｓ１０９Ａに基づき、通信データ処理部１０９Ａの出力１０ｂｉｔ値と、ＡＤＣ１３０の出力１０ｂｉｔ値とを比較し、以下の入出力の関係に従い、２ｂｉｔ値を演算器１１４−１へ出力する。
ＯＮ／ＯＦＦ信号Ｓ１０９ＡがＨの時：
（ＡＤＣ１３０出力値）＜（通信データ処理部１０９Ａ出力値−３）：００ｂ
（通信データ処理部１０９Ａ出力値−３）≦（ＡＤＣ１３０出力値）＜（通信データ処理部１０９Ａ出力値）：０１ｂ
（通信データ処理部１０９Ａ出力値＋３）＜（ＡＤＣ１３０出力値）：１１ｂ
ＯＮ／ＯＦＦ信号Ｓ１０９ＡがＬの時：
常に：１１ｂ
高圧制御部１００Ａのその他の構成については、実施例１の高圧制御部１００と同様である。

（実施例２の動作）
本実施例２では、図３の画像形成装置１及び図４の制御回路の動作が実施例１と同様である。以下、実施例１と異なる部分の動作を説明する。

先ず、図１５及び図１６示す電源装置８０Ａの動作を説明する。
圧電トランス高圧回路２００Ａ内の出力電圧変換手段２４０Ａは、整流回路２３０から出力されたＤＣ高電圧を分圧抵抗２４１，２４２で分圧し、この分圧した電圧を、抵抗２４３及びコンデンサ２４４からなるＣＲフィルタを介してリップルを所定の振幅に抑え、オペアンプ２４５によるボルテージフォロワを介して、出力電圧２４０Ａを高圧制御部１００Ａ内のＡＤＣ１３０に入力する。高圧制御部１００Ａは、予めシリアル通信手段１０１により設定された目標電圧となるように、出力ノードＯＵＴ１１から出力される駆動パルスＳ１００Ａの周数数を制御して変化させ、目標電圧に到達した後、フィードバック制御により定電圧制御を行う。

次に、図１７に示す高圧制御部１００Ａの動作を詳細に説明する。
プリンタエンジン制御部６０は、シリアル通信手段６１により、目標電圧のデータを高圧制御部１００Ａ内のシリアル通信手段１０１を介して通信データ処理部１０９Ａへ送信する。通信データ処理部１０９Ａは、送られてきたデータを受信し、ＯＮ／ＯＦＦ信号Ｓ１０９Ａを出力セレクタ１２４へ出力し、更に、目標電圧に相当する１０ｂｉｔ値を比較器１１３Ａへ出力すると共に、その下位２ｂｉｔを切り捨てた上位８ｂｉｔを演算器１１４−３へ出力する。

比較器１１３Ａは、通信データ処理部１０９Ａから出力された１０ｂｉｔ値と、ＡＤＣ１３０から出力された１２ｂｉｔ値中の１０ｂｉｔ値とを比較し、比較結果の２ｂｉｔ値を演算器１１４−１へ出力する。ＯＮ／ＯＦＦ信号Ｓ１０９ＡがＬの間、比較器１１３Ａは出力２ｂｉｔ値を１１ｂとするので、実施例１と同様に、分周器１２３に対す出力周波数の分周比が下限値で一定となる。ＯＮ／ＯＦＦ信号Ｓ１０９ＡがＨとなると、比較器１１３Ａの出力２ｂｉｔ値は００ｂとなり、分周器１２３に対する分周比を増加させる。

ＡＤＣ１３０は、出力電圧変換手段２４０Ａの出力電圧Ｓ２４０Ａを１２ｂｉｔのデジタル値に変換する。ＡＤＣ１３０は、所定サイクル毎、１６３．８μsec周期に電圧値をデジタル値に変換し、変換周期毎に出力１２ｂｉｔ値を更新し、更新されるまでの間は値を保持する。高圧の出力電圧が出力されていない状態では、ＡＤＣ１３０から０００ｈｅｘが出力される。演算器１１４−３は、ＡＤＣ１３０の出力１２ｂｉｔ値と、通信データ処理部１０９Ａから出力された１０ｂｉｔ値のうちの下位２ｂｉｔを切り捨てた上位８ｂｉｔ値とのデータ処理を行い、５ｂｉｔのデータをセレクタ１１０−１へ出力する。

図１９は、図１７中の演算器１１４−３のデータ処理を示すフローチャートである。
図１９のステップＳＴ１において、演算器１１４−３のデータ処理が開始されると、ステップＳＴ２において、通信データ処理部１０９Ａの出力８ｂｉｔ設定値が、０１ｈｅｘより大きいか否かが判定され、大きければ（Ｙ）、ステップＳＴ３へ進み、そうでなければ（Ｎ）、ステップＳＴ４へ進む。ステップＳＴ３において、ＡＤＣ１３０の検出値が０２ｈｅｘ以上が否かが判定され、以上であれば（Ｙ）、ステップＳＴ５へ進み、そうでなければ（Ｎ）、ステップＳＴ６へ進む。一方、ステップＳＴ４において、ＡＤＣ１３０の検出値１２ｂｉｔを設定値８ｂｉｔで除算した結果の整数値（余りは切り捨て）が、２０ｈｅｘ以上か否かが判定され、以上であれば（Ｙ）、ステップＳＴ７へ進み、そうでなければ（Ｎ）、ステップＳＴ８へ進む。

ステップＳＴ５において、演算器１１４−３は、出力値５Ｆｂｉｔを１Ｆｈｅｘとして出力する。ステップＳＴ６において、演算器１１４−３は、入力されたＡＤＣ１３０の検出値１２ｂｉｔ中の下位５ｂｉｔを、出力値５ｂｉｔとして出力する。ステップＳＴ７において、演算器１１４−３は、出力値５ｂｉｔを１Ｆｈｅｘとして出力する。又、ステップＳＴ８において、演算器１１４−３は、ＡＤＣ１３０の検出値（例えば、０００ｈｅｘ）を設定値８ｂｉｔで除算した結果を出力値５ｂｉｔ（例えば、００ｈｅｘ）として出力する。その後、ステップＳＴ９において、データ処理を終了する。

以上のフローチャートにおいて、ＡＤＣ１３０の検出周期と、演算器１１４−３の演算周期とは、同期が取れている必要はなく、図１７のタイマ１１６から出力される２ｂｉｔの信号周期より短い時間であればよい。演算器１１４−３の処理は、図１９のフローチャートで説明したが、所定周期のクロックＣＬＫ周期にて処理される公知の除算回路によって演算器１１４−３が構成されている。

図１７において、演算器１１４−３の出力値５ｂｉｔは、セレクタ１１０−１へ入力される。テーブルレジスタ１１１−４は、図１８−１〜図１８−１６に示されるように、セレクタ１１０−１の出力５ｂｉｔ値とセレクタ１１０−２の出力５ｂｉｔ値との組合せにて、１６ｂｉｔ値を演算器１１４−１へ出力する。

その他の動作は、実施例１と同様である。なお、実施例１では、転写高圧出力をオフする直前に目標電圧設定値を０００ｈｅｘとして送信したが、本実施例２ではその動作を省いても問題はない。

（実施例２の変形例）
本実施例２は、次の（１）、（２）のように変形してもよい。

（１） 実施例１では、周波数と出力電圧の関係が非線形で、この特性に合わせて周波数変更幅を可変としたが、本実施例２のように、出力電圧と出力電圧変化量の関係に置き換えて制御することも可能である。

（２） 本実施例２では、演算器１１４−１に与える１６ｂｉｔ値として、図１８−１〜図１８−１６のテーブルレジスタ１１１−４を用いて説明したが、数式によるものとして式の係数を保持する形態に変更してもよい。

（実施例２の効果）
本実施例２によれば、圧電トランス２２０を駆動する周波数の制御可変幅を、目標電圧との差が大きくなる程大きくし、目標電圧付近で小さくする構成にし、更に、圧電トランス２２０の出力電圧によって周波数可変幅を変えるようにしたので、早い立ち上がりと、オーバシュートの殆どない立ち上がりとの両立が可能となる。更に、実施例１が周波数によって可変幅を変更したことに対して、本実施例２では、出力電圧に応じて周波数可変幅を変えるようにしたので、出力負荷ＺＬにより出力電圧が変化する圧電トランス２２０において、負荷ＺＬが異なる条件においても、制御テーブルである同じテーブルレジスタ１１１−４で安定して立ち上げることが可能となる。

（その他の変形例）
本発明は、上記実施例１、２や変形例に限定されず、更に、次のような他の変形例も適用可能である。

実施例では、カラータンデム方式の画像形成装置１について説明したが、本発明は、カラーに限らずモノクロ等の画像形成装置や、複合機等の他の画像形成装置にも適用可能である。又、電源装置８０，８０Ａは、転写用以外の他の帯電用や現像用等の高圧電源にも適用可能である。

１ 画像形成装置
６０ プリンタエンジン制御部
８０、８０Ａ 電源装置
１００，１００Ａ 高圧制御部
１３０ ＡＤＣ
１７０ 帯電バイアス発生部
１８０ 現像バイアス発生器
１９０ 転写バイアス発生部
２００，２００Ａ 圧電トランス高圧回路
２１０ 圧電トランス駆動回路
２２０ 圧電トランス
２３０ 整流回路
２４０，２４０Ａ 出力電圧変換手段
２５０ ＤＡＣ
２６０ 三角波発生手段
２７０，２８０ 電圧比較手段

Claims (16)

1. クロック信号を発生する発振器と、
   前記クロック信号を分周して駆動パルスを出力する分周手段と、
   前記駆動パルスにより駆動されるスイッチング手段と、
   前記スイッチング手段により１次側に断続的に電圧が印加されると２次側から所定の電圧を出力する圧電トランスと、
   前記圧電トランスの出力電圧を所定の電圧値に変換して出力する電圧変換手段と、
   前記電圧変換手段の目標電圧値を設定する設定手段と、
   前記電圧変換手段の前記目標電圧値と前記電圧変換手段の出力電圧値とを比較して比較結果を出力する比較手段と、
   前記電圧変換手段の前記出力電圧値をデジタル値に変換するデジタル変換手段と、
   前記駆動パルスの駆動周波数を決定する周波数制御値を制御するスイッチング制御手段と、
   前記駆動周波数の初期値を記憶する記憶手段と、
   前記駆動周波数に応じた前記周波数制御値と前記デジタル変換手段で変換された前記デジタル値との組合せに応じて前記周波数制御値の可変幅を変更する変更手段とを備え、
   前記スイッチング制御手段は、
   前記記憶手段に記憶された前記初期値で前記スイッチング手段により前記圧電トランスの駆動を開始させ、前記設定手段により設定された前記目標電圧値となるように前記周波数制御値を所定時間毎に可変し、前記周波数制御値を変更する際に前記可変幅にて前記駆動周波数を決定することを特徴とする電源装置。
2. 前記目標電圧値の付近においては、前記可変幅の値を前記周波数制御値の最小分解能とすることを特徴とする請求項１記載の電源装置。
3. 前記駆動周波数を決定する前記周波数制御値は、デジタルデータによる実数値を取り、前記実数値を前記駆動パルスの出力周期毎に２値化した値により、前記駆動周波数を決定することを特徴とする請求項１又は２記載の電源装置。
4. 前記２値化は、誤差拡散法によることを特徴とする請求項３記載の電源装置。
5. 補正値を保持する保持手段を備え、
   前記スイッチング制御手段により可変された前記周波数制御値に対して、前記補正値を演算した値にて前記駆動周波数を決定することを特徴とする請求項１〜４のいずれか１項に記載の電源装置。
6. 前記設定手段は、前記目標電圧値を生成するデジタル／アナログコンバータにより構成し、
   前記比較手段は、前記デジタル／アナログコンバータにより生成された前記目標電圧値と前記電圧変換手段の出力電圧値とを比較するコンパレ一タにより構成したことを特徴とする請求項１〜５のいずれか１項に記載の電源装置。
7. 前記目標電圧値をデジタル値として保持し、
   前記比較手段は、前記電圧変換手段の出力電圧値をアナログ／デジタルコンバータによりデジタル値に変換した変換結果と、前記保持されたデジタル値とを比較して前記比較結果を出力することを特徴とする請求項１〜５のいずれか１項に記載の電源装置。
8. 前記デジタル変換手段は、アナログ／デジタルコンバータにより構成したことを特徴とする請求項１〜７のいずれか１項に記載の電源装置。
9. 前記デジタル変換手段は、三角波と前記電圧変換手段の出力電圧値とを比較してパルス幅変調信号を出力するコンパレータにより構成したことを特徴とする請求項１〜７のいずれか１項に記載の電源装置。
10. 複数の前記スイッチング手段を備え、
    前記可変幅の値を共用し、前記補正値を複数有することを特徴とする請求項５〜９のいずれか１項に記載の電源装置。
11. 前記周波数制御値を変更する周期を可変することを特徴とする請求項１〜１０のいずれか１項に記載の電源装置。
12. 前記周波数制御値である前記分周手段に設定される分周比の値に対して、上限値を設けたことを特徴とする請求項１〜１１のいずれか１項に記載の電源装置。
13. 所定時間である前記周波数制御値を変更する周期は、１００〜２００μsecとしたことを特徴とする請求項１〜１２のいずれか１項に記載の電源装置。
14. 前記補正値による補正分解能は、１００Ｈｚ未満としたことを特徴とする請求項５〜１３のいずれか１項に記載の電源装置。
15. 請求項１〜１４のいずれか１項に記載の電源装置を備え、
    前記圧電トランスの出力電圧により駆動されて記録媒体に画像を形成することを特徴とする画像形成装置。
16. 前記設定手段により設定される前記目標電圧値は、前記画像の形成中に可変とすることを特徴とする請求項１５記載の画像形装置。

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