JP3510805B2

JP3510805B2 - 圧電トランス駆動回路

Info

Publication number: JP3510805B2
Application number: JP31977898A
Authority: JP
Inventors: 英行中西; 隆宏小林
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-10-21
Filing date: 1998-10-21
Publication date: 2004-03-29
Anticipated expiration: 2018-10-21
Also published as: JP2000133485A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶ディスプレイ
モニタのバックライト等を駆動するための昇圧トランス
として用いられる圧電トランスのための圧電トランス駆
動回路に関するものである。

【０００２】

【従来の技術】近年、液晶ディスプレイモニタが、カメ
ラ一体型ＶＴＲやディジタルカメラ等の小型映像機器に
取り付けられている。このような小型映像機器に液晶デ
ィスプレイモニタを用いるため、液晶ディスプレイモニ
タのバックライト等の冷陰極管を駆動するための昇圧ト
ランスとして、従来から用いられている電磁トランスに
代わり、薄型化、高効率化が可能な圧電トランスが用い
られるようになってきた。圧電トランスは、圧電素子の
一次電極に入力交番電圧を与えてピエゾ効果を利用して
機械振動を発生させ、二次側電極から圧電トランスの形
状で定まる昇圧比で電圧増幅された電圧を取り出す電圧
変換素子である。圧電トランスは、巻き線を利用し磁気
エネルギーを介在させて変圧する方法ではないため、漏
れ磁束が生じることはない。このため、インバータの外
部に雑音を出さないという長所がある。このほか、圧電
トランスは外形寸法で決まる共振周波数だけを選択して
出力するため、出力波形が正弦波に近く、高周波雑音の
発生が少ないという利点もある。さらに、圧電トランス
はセラミック材料を焼結した無機質であるため、発煙や
発火の危険がないという利点を有している。

【０００３】図２１は圧電トランスの一般的な特性を示
すグラフであり、横軸は入力電圧の周波数［Ｈｚ］を示
し、縦軸は出力値［ｄＢ］を示している。図２１に示す
ように、圧電トランスは共振特性を有しており、一次側
電極に入力される交流電圧の周波数に応じて二次側電極
から得られる出力値は異なっている。従って、圧電トラ
ンスにおいては、バックライトの輝度を一定に制御する
ために、圧電トランスに入力される交流電圧の周波数を
制御することにより、二次側電極から出力される電圧を
所望のレベルに調整することが可能である。このよう
に、圧電トランスの二次側電極から所望のレベルの電圧
が出力されることにより、冷陰極管に安定した電圧が印
加される。このような圧電トランスの駆動回路の代表的
な技術が月刊誌の日経エレクトロニクス、１９９４年１
１月７日号（Ｎｏ．６２１）Ｐ１４７〜Ｐ１５７に開示
されている。

【０００４】以下、一般的な従来の圧電トランスの駆動
回路の構成について図を用いて簡単に説明する。図２２
は一般的な従来の圧電トランスの駆動回路の構成を示す
ブロック図である。図２２において、圧電トランス１は
増幅された電圧を得るための変圧素子である。圧電トラ
ンス１の前段に配置されている電磁トランス２は、圧電
トランス１の昇圧不足を補うために設けられている。冷
陰極管３には圧電トランス１からの電圧が印加される。
電流検出器４は冷陰極管３に流れる電流を検出し、電圧
信号に変換する。整流回路５は電流検出器４から出力さ
れた正弦波状の交流電圧を整流し、ほぼ直流電圧の検出
信号に変換する。第１の加算器７は整流回路５から出力
された検出信号と外部から入力された基準データ（基準
電圧）の差電圧を演算する。フィルタ回路５０は第１の
加算器７から出力された差電圧を積分して、直流電圧に
変換する。

【０００５】第２の加算器８０は、フィルタ回路５０の
出力である直流電圧と電源投入時の圧電トランス１の発
振周波数を決める初期値とを加えて、周波数設定電圧を
出力する。Ｖ−Ｆ変換器９０は前記周波数設定電圧に応
じた周波数で発振する。Ｖ−Ｆ変換器９０において、周
波数設定電圧が負の場合は発振周波数が高くなるよう設
定されており、正の場合は発振周波数が低くなるよう設
定されている。また、Ｖ−Ｆ変換器９０は、電源投入時
に圧電トランス１の共振周波数より十分高い周波数で発
振するように設定されている。パワートランジスタ１０
はＶ−Ｆ変換器９０から出力された信号を増幅し、電磁
トランス２を駆動する。以上のように構成された圧電回
路１の駆動回路において、電源投入時においては、Ｖ−
Ｆ変換器９０が圧電トランス１の共振周波数より高い周
波数で発振し、圧電トランス１からはその共振周波数の
電圧レベルよりも低い電圧が二次側電極から出力され
る。この圧電トランス１の二次側電極から出力された電
圧は、冷陰極管３に印加される。冷陰極管３には印加さ
れた電圧に比例した電流が流れ、その冷陰極管３に流れ
た電流が電流検出器４において電圧に変換され、さらに
整流回路５においてほぼ直流の電圧に変換される。

【０００６】上記のような構成において、外部から与え
られる基準電圧が図２１に示した特性曲線のＡ点に示す
電圧レベルであり、整流回路５から得られる電圧が図２
１の特性曲線のＢ点の電圧であった場合、第１の加算器
７における差電圧が正となるため、Ｖ−Ｆ変換器９０の
入力電圧は徐々に上がり、Ｖ−Ｆ変換器９０から出力さ
れる発振周波数は低下を始める。この動作は圧電トラン
ス１から出力される電圧レベルを大きくし、冷陰極管３
に流れる電流を増大させる。一方、整流回路５から得ら
れる電圧が図２１における特性曲線のＣ点の電圧であっ
た場合、第１の加算器７における差電圧は負となるた
め、Ｖ−Ｆ変換器９０から出力される発振周波数は上昇
する。この動作は、圧電トランス１から出力される電圧
レベルを小さくし、冷陰極管３に流れる電流を低下させ
る。

【０００７】

【発明が解決しようとする課題】上記のように、従来の
圧電トランスの駆動回路は、冷陰極管３に流れる電流を
フィードバックし、その電流値が外部から与えられる基
準データのレベルと等しくなるよう発振周波数を制御
し、バックライトの輝度を安定化させていた。このよう
な従来の圧電トランスの駆動回路を、カメラ一体型ＶＴ
Ｒやディジタルカメラ等の小型映像機器に搭載する際に
は、小型映像機器の可搬性向上のため機器の小型化が望
まれており、部品点数の削減、省スペース化が必要であ
った。しかし、従来の圧電トランスの駆動回路はアナロ
グ回路により構成されているため、部品点数を削減する
ことが困難であった。したがって、圧電トランスの駆動
回路は、部品点数削減の点でディジタル化することが望
ましい。ところが、アナログ方式で構成されていた従来
の圧電トランスの駆動回路をディジタル化するには、次
のような要件が必要であった

【０００８】（１）圧電トランスを制御するのに必要
な周波数精度を得るためには、高い周波数のクロック信
号を必要とする。（２）アナログ方式と同等の電圧検出性能を得るに
は、多ビットのＡ／Ｄコンバータを必要とし、高価なＬ
ＳＩが必要である。上記（１）と（２）の要件につい
て、具体的に説明する。（１）の要件について：圧電トランスの駆動パルスをデ
ィジタル処理により生成する方法として、クロック信号
を分周して所望の周波数の駆動パルスを得る方法があっ
た。このクロック信号を分周する方法において、冷陰極
管の電流を所定の範囲（例えば±１％）に制御するため
に必要なクロック信号の周波数は、簡略的には、図２１
に示した圧電トランスの二次側電極の電圧と駆動周波数
との関係から導かれる。

【０００９】代表的な圧電トランスにおいて、その共振
周波数は約１００ＫＨｚであり、制御する周波数範囲
（共振周波数より高周波側）における平均的な周波数感
度は周波数１ＫＨｚの変化に対して電圧値の変化が略＋
１００％から−５０％程度である。冷陰極管に流れる電
流は、圧電トランスの二次側電極の電圧に比例するた
め、冷陰極管に流れる電流値を±１％程度に抑えるため
には、圧電トランスの二次側電極の電圧を±１％程度に
抑える必要がある。このように圧電トランスの二次側電
極の電圧を±１％程度に抑えるためには、駆動パルスの
周波数分解能は少なくとも１０〜２０Ｈｚ程度が必要と
なる。約１００ＫＨｚ付近において、１０〜２０Ｈｚの
周波数分解能を得るために必要なクロック周波数は５０
０ＭＨｚ〜１ＧＨｚとなる。このような高いクロック周
波数は、輻射妨害や、供給電力等を考慮すると実用的な
クロック周波数ではなかった。

【００１０】（２）の要件について：冷陰極管の電流を
所定の範囲（例えば上記と同様±１％）に制御するため
には検出精度が±１％以下の電流検出器が必要となる。
さらに、電流検出器や整流回路におけるばらつきを考慮
すれば、さらに高精度な検出が必要であった。したがっ
て、冷陰極管の電流を所定の範囲に制御するためには、
最終的に８〜９ビットのＡ／Ｄコンバータが必要とな
り、ＬＳＩ内蔵時にチップ面積が大きくなり、且つコス
ト面で不利となっていた。本発明は、上記課題を鑑みて
なされたものであり、低周波のクロック信号で周波数分
解能の高い駆動パルスを形成し、且つ簡単で低コストの
構成でディジタル処理に適した電圧を検出することが可
能な圧電トランス駆動回路を提案するものである。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る圧電トランス駆動回路は、駆動パルス
の周波数で駆動される圧電トランスと、前記圧電トラン
スに制御された電流が供給される冷陰極管と、前記冷陰
極管に流れる負荷電流を検出する電流検出器と、前記電
流検出器から得られる正弦波状の交流電圧を実質的に直
流電圧に変換する整流回路と、前記整流回路において整
流された電圧信号をディジタル信号に変換するＡ／Ｄコ
ンバータと、前記Ａ／Ｄコンバータの出力データと外部
から与えられる基準データとの差のデータを定数倍して
誤差データとして出力する誤差電圧演算回路と、前記誤
差データから圧電トランスの駆動パルスの周波数をＭビ
ットデータ（Ｍは整数）として設定する周波数設定回路
と、所定の周波数のクロックを所定の分周比で分周して
圧電トランスの駆動パルスを生成し、前記分周比が前記
圧電トランスの駆動パルスのＮ周期（Ｎは整数）の期間
で分散され、Ｎ周期の期間の平均の分周比が前記周波数
設定回路から出力されるＭビットデータをＮで除算した
値と実質的に等しくなるよう制御する分周回路と、前記
圧電トランスを駆動するためのパワートランジスタと、
を具備する。上記のように構成された本発明によれば、
駆動パルスの分周比を分散させることにより、平均周波
数の分解能が向上し、冷陰極管の輝度を所望の値にする
ための周波数が得られる圧電トランス駆動回路を得るこ
とができる。

【００１２】他の観点の発明による圧電トランス駆動回
路は、駆動パルスの周波数で駆動される圧電トランス
と、前記圧電トランスに制御された電流が供給される冷
陰極管と、前記冷陰極管に流れる負荷電流を検出する電
流検出器と、前記電流検出器から得られる正弦波状の交
流電圧を実質的に直流電圧に変換する整流回路と、前記
整流回路において整流された電圧信号をディジタル信号
に変換するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータ
の出力データと外部から与えられる基準データとの差デ
ータを定数倍し誤差データとして出力する誤差電圧演算
回路と、前記誤差データから圧電トランスの駆動パルス
の周波数をＭビットデータ（Ｍは整数）として設定する
周波数設定回路と、所定の周波数のクロックを分周して
圧電トランスの駆動パルスを生成する分周回路と、前記
圧電トランスを駆動するためのパワートランジスタとを
具備し、前記分周回路の分周比が所定の周期の期間で分
散され、Ａ0・２⁰＋Ａ1・２¹＋…＋Ａn-1・２^n-1（ただ
しＡxは０あるいは１の数値）周期目の分周比が、前記
周波数設定回路から出力されるＭビットデータの内の下
位ｎビットデータ（Ｂ0・２⁰＋Ｂ1・２¹＋…＋Ｂn-1・
２^n-1；ただしＢxは０あるいは１の数値）および、上位
ｍビットデータＣ（Ｃは１０進数）から、

【００１３】

【数５】

【００１４】により与えられる。上記のように構成され
た本発明によれば、低い周波数成分のレベルが小さくな
るため、低周波であるほど、また輝度変化のレベルが大
きいほど見えやすいフリッカ現象を抑制することができ
る。

【００１５】他の観点の発明による圧電トランス駆動回
路は、駆動パルスの周波数で駆動される圧電トランス
と、前記圧電トランスに制御された電流が供給される冷
陰極管と、前記冷陰極管に流れる負荷電流を検出する電
流検出器と、前記電流検出器から得られる正弦波状の交
流電圧信号を所定レベル以内の交流成分を有する実質的
な直流電圧信号に変換する整流回路と、前記整流回路か
ら出力された所定レベル以内の交流成分を有する実質的
な直流電圧信号を、サンプルクロック生成回路から出力
された所定のサンプルクロックのタイミングでディジタ
ル信号に変換するＡ／Ｄコンバータと、前記Ａ／Ｄコン
バータからの所定の周期期間内における複数の出力デー
タを、前記サンプルクロック生成回路から出力されたク
ロックに対応する周期で平均処理する平滑回路と、前記
平滑回路の出力データと外部から与えられる基準データ
との差データを定数倍し誤差データとして出力する誤差
電圧演算回路と、前記誤差データから圧電トランスの駆
動パルスの周波数をＭビットデータとして設定する周波
数設定回路と、所定の周波数のクロックを分周して圧電
トランスの駆動パルスを生成する分周回路と、前記圧電
トランスを駆動するためのパワートランジスタとを備え
ている。上記のように構成された本発明によれば、低ビ
ットのＡ／Ｄコンバータでも高い電圧検出分解能を得る
ことができ、コスト削減に大きな効果を有するととも
に、大容量のコンデンサを設ける必要がないため、部品
スペースが削減でき、小型映像機器のさらなる小型化に
大きな効果がある。

【００１６】

【００１７】他の観点の発明による圧電トランス駆動回
路は、駆動パルスの周波数で駆動される圧電トランス
と、前記圧電トランスに制御された電流が供給される冷
陰極管と、前記冷陰極管に流れる負荷電流を検出する電
流検出器と、前記電流検出器から得られる正弦波状の交
流電圧信号を所定レベル以内の交流成分を有する実質的
な直流電圧信号に変換する整流回路と、前記整流回路か
ら出力された所定レベル以内の交流成分を有する実質的
な直流電圧信号の電圧を所定の基準電圧と比較して
“Ｈ”レベルあるいは“Ｌ”レベルのデータを出力する
コンパレータと、前記コンパレータの出力データを所定
の期間カウントするカウンタ回路と、前記カウンタ回路
から出力されるカウントデータを所定の周期で平均処理
する平滑回路と、前記整流回路からの前記直流電圧信号
と前記基準レベルとの差の値に基づき、前記平滑回路の
出力データと前記カウンタ回路の出力データとを切換え
て出力し、予め設定された最小値以下の場合、或いは予
め設定された最大値以上の場合に前記カウンタ回路の出
力データを出力し、それ以外の場合に前記平滑回路の出
力データを出力する切換回路と、前記切換回路の出力デ
ータと外部から与えられる基準データとの差データを定
数倍し誤差データとして出力する誤差電圧演算回路と、
前記誤差データから圧電トランスの駆動パルスの周波数
をＭビットデータ（Ｍは整数）として設定する周波数設
定回路と、所定の周波数のクロックを分周して圧電トラ
ンスの駆動パルスを生成する分周回路と、前記圧電トラ
ンスを駆動するためのパワートランジスタとを備えてい
る。上記のように構成された本発明によれば、コンパレ
ータを用いた簡単な構成により、高精度な電圧検出値の
ディジタル化が可能となるとともに、圧電トランスの駆
動回路のディジタル化に対して大きな効果を有してい
る。

【００１８】

【発明の実施の形態】以下、本発明の圧電トランス駆動
回路の好適な実施の形態を添付の図１〜図２０を参照し
つつ説明する。《実施例１》図１は、本発明の一実施の形態である実施
例１の圧電トランス駆動回路の構成を示すブロック図で
ある。図２、図３および図４は、圧電トランス駆動回路
の動作を示すタイミング波形図である。図１において、
圧電トランス１は増幅された電圧を取り出すための変圧
素子であり、冷陰極管３には圧電トランス１において制
御された電圧が印加される。電流検出器４は冷陰極管３
に流れる電流を検出し、電圧信号に変換する。整流回路
５は電流検出器４から取り出された正弦波状の電圧信号
を整流して直流電圧に変換する。Ａ／Ｄコンバータ６は
整流回路５から出力された直流電圧をディジタル信号に
変換する。Ａ／Ｄコンバータ６は、高い電圧検出精度を
得るために十分なビット数、例えば８〜９ビットを有
し、かつそのＡ／Ｄコンバータ６に入力されるサンプル
クロックは制御に求められる応答速度を十分に確保でき
る周波数である。Ａ／Ｄコンバータ６は検出信号である
ディジタル信号Ｖadを出力する。

【００１９】誤差電圧演算回路７はＡ／Ｄコンバータ６
から出力されたディジタル信号Ｖadと外部から設定され
る基準データＶrefとを比較して両者の差のデータを演
算する。そして誤差電圧演算回路７は、算出された差の
データに所定の係数Ｋを乗じて誤差データＶerrを出力
する。したがって、誤差電圧演算回路７は、基準データ
Ｖrefとディジタル信号Ｖadとの差を演算する加算器７a
と、加算器７aの出力データに係数Ｋを乗じて出力する
乗算器７bとを具備している。周波数設定回路８は圧電
トランス１の駆動パルスの周波数を設定するために設け
られている。周波数設定回路８は、前回の周波数設定値
Ｓprevに対して誤差データＶerrに対応する周波数分だ
け加減演算し、Ｍビット（Ｍは整数）のデータＳfreqを
出力する。電源投入時において、周波数設定回路８はあ
らかじめ設定された初期値を出力するよう構成されてい
る。また、周波数設定値の出力タイミングは、前回の周
波数設定値Ｓprevにより与えられた周期となるように設
定されている。

【００２０】分周比分散分周回路９は周波数設定回路８
から出力されたデータＳfreqに基づき、Ｎ周期（Ｎは整
数）の駆動パルスにおける平均の分周比Divが、Div＝Ｓ
freq／Ｎとなるように分周比Divを分散してマスターク
ロックの分周を行う。この分周比分散分周回路９の出力
が圧電トランス１を駆動する駆動パルスとなる。パワー
トランジスタ１０は分周比分散分周回路９から出力され
た駆動パルスを増幅して圧電トランス１を駆動してい
る。なお、誤差電圧演算回路７、周波数設定回路８、及
び分周比分散分周回路９は、デジタルＬＳＩとして他の
ＬＳＩ領域を含んで１チップ化が可能であり、システム
クロックと実施例１の圧電トランス駆動回路のクロック
を共有することができる。例えば、液晶コントローラと
実施例１のクロックを共有して、マスタークロックとす
ることができる。以上のように構成された実施例１の圧
電トランス駆動回路において、周波数設定回路８から出
力される周波数設定値の初期値は、例えば図２１に示し
た圧電トランス１の周波数特性において共振点より十分
高周波側に設定され、周波数特性曲線における高周波側
の傾斜を利用して制御が行われる。なお、図２２に示し
た従来の圧電トランス駆動回路の例では、圧電トランス
１の昇圧比不足を補うために電磁トランス２を設けた例
で示したが、本発明の実施例１には電磁トランスが直接
関係しないため、電磁トランスを省略している。しか
し、圧電トランス１の昇圧比が不足する場合には、必要
に応じて電磁トランスを設けることができることは言う
までもない。

【００２１】次に、図１に示すように構成された実施例
１の圧電トランス駆動回路の動作について、図２から図
４に示すタイミング波形図に基づき説明する。図２の
（ａ）において点線で示す正弦波の波形は電流検出器４
により得られる電圧波形である。圧電トランス１の駆動
は一般的に矩形波で行われるが、前述の図２１に示した
ように圧電トランス１の周波数特性は共振の鋭さＱ値が
高いため、圧電トランス１の２次側電極からは基本波成
分のみが取り出され実質的に正弦波となる。この正弦波
の信号を制御可能な直流電圧信号に変換するため、整流
回路５にて整流を行い、直流電圧信号に変換する。図２
の（ａ）において、実線で示した波形が整流回路５から
出力される直流電圧信号である。次に、整流された直流
電圧信号はＡ／Ｄコンバータ６において、図２の（ｂ）
に示すサンプルクロックのタイミングでディジタル信号
Ｖadに変換される。ディジタル信号Ｖadが入力された誤
差電圧演算回路７の出力である誤差データＶerrは、Ｖerr ＝Ｋ×（Ｖref−Ｖad）の演算により求められる。実施例１において、図２の
（ｄ）に示すように、基準データＶrefは５６である。
基準データＶrefが５６のときのＡ／Ｄコンバータ６の
出力を図２の（ｃ）に示し、誤差電圧演算回路７におけ
る差データを図２の（ｅ）に示す。

【００２２】誤差電圧演算回路７から出力される誤差デ
ータＶerrは、周波数設定回路８に与えられる。周波数
設定回路８において、誤差データＶerrは前回の設定値
Ｓprevに加えられて、データＳfreqが出力される。分周
比分散分周回路９では先に説明したように、Ｎ周期の駆
動パルスの平均の分周比DivがＳfreq／Ｎなるように分
周される。Ｎ＝４の条件における分周比分散分周回路９
からの出力信号の一例を図３の（ｅ）及び図４の（ｆ）
と（ｇ）のタイミング波形図に示した。図３の（ａ）は
マスタークロックを示し、このクロックに同期して、誤
差電圧演算回路７から図３の（ｂ）に示す誤差データＶ
errが出力される。図３の（ｂ）において、周波数設定
回路８の出力パルス（図３の（ｃ））が”Ｈ”レベルの
ときのデータのみが誤差電圧演算回路７の誤差データＶ
errにおいて有効なため、誤差データにおいて無用なデ
ータのところにはＸと記載し具体的な数値は明示してい
ない。周波数設定回路８では、図３の（ｃ）に示す周波
数設定回路８の出力パルスに同期して、誤差データＶer
rと現在の周波数設定値Ｓprevを加算し、時刻ｔ1におい
てデータＳfreqを出力する。図３に示した例では、図３
の（ｃ）の最初の出力パルスが“Ｈ”レベルのときの誤
差データＶerrは２であり、そのときの周波数設定値Ｖp
refの値は２３であるため、両者の和２５が次のクロッ
ク（時刻ｔ1）でデータＳfreqとして出力される。この
データＳfreqは分周比分散分周回路９に入力され、分周
分散される。

【００２３】図３の（ｅ）、及び図４の（ｆ）と（ｇ）
に各種分周比による分散例を示すが、いずれの場合も分
周して得られる駆動パルスの４周期期間のクロック周期
が周波数設定回路８からの出力データＳfreqの値と等し
くなるように動作し、平均の周波数分解能を上昇させて
いる。このようにして分周比分散分周回路９において得
られた駆動パルスはパワートランジスタ１０において電
力増幅され、圧電トランス１を駆動する。上記動作にお
いて、電流検出器４で検出された電流値が所望の値より
も低い場合、つまりＡ／Ｄコンバータ６から出力される
ディジタル信号Ｖadが基準レベルＶrefよりも低い場合
は、誤差電圧演算回路７から出力される誤差データＶer
rは正の値になり、分周比分散分周回路９は分周比を大
きくする方向に動作する。すなわち、上記の場合、実施
例１の圧電トランス駆動回路は、駆動パルスの周波数が
低くなる方向に動作し、圧電トランス１の昇圧比が上昇
する。この動作により冷陰極管３に流れる電流は増加す
る。

【００２４】一方、電流検出器４で検出した電流値が所
望の値よりも高い場合、つまりＡ／Ｄコンバータ６から
出力されるディジタル信号Ｖadが基準データＶrefより
も高い場合は、前述の場合の逆動作を行い、圧電トラン
ス１の昇圧比が下降し、冷陰極管３に流れる電流は減少
する。上記の調整動作を繰り返すことにより、電流検出
器４で検出した電流値が所望の値になれば、つまりＡ／
Ｄコンバータ６から出力されるディジタル信号Ｖadが基
準データＶrefと等しくなり、誤差電圧演算回路７から
出力される誤差データＶerrは０になり、駆動パルスの
周波数は安定する。以上のように、実施例１の圧電トラ
ンス駆動回路の動作において、各駆動パルスのＮ周期ご
とに平均分周比を増減させて、駆動パルスの分周比を分
散させることにより、平均周波数の分解能が上昇し、冷
陰極管３の輝度を所望の値にするための周波数を得るこ
とができる。以上説明したように、上記実施例１によれ
ば、マスタークロックを分周して駆動パルスを生成する
ときに、分周比を所定の周期で分散して、平均周波数の
周波数分解能を上昇させている。

【００２５】先に説明したように、圧電トランス１の駆
動パルスの周波数が１００ＫＨｚで、１０Ｈｚの周波数
分解能を得る場合には、クロックを単純に分周する方法
では、１ＧＨｚのクロックを必要とする。これに対し
て、上記実施例１では、たとえば分散周期Ｎ＝１００と
すれば、通常液晶コントローラなどで使われている１０
ＭＨｚ程度のクロックで１０Ｈｚの平均周波数分解能を
得ることができる。実施例１では、検出した電圧をディ
ジタル信号に変換する手段として多ビットのＡ／Ｄコン
バータ６を使用しており、ＬＳＩへの内蔵は可能であ
り、誤差電圧演算回路７、周波数設定回路８、分周比分
散分周回路９を含めＬＳＩ化を行うことにより大幅な部
品点数の削減が図れ、小型映像機器のさらなる小型化へ
の効果は大きい。

【００２６】《実施例２》図５は、本発明の一実施の形
態である実施例２の圧電トランス駆動回路における分周
比分散分周回路の構成を示すブロック図である。なお、
圧電トランス駆動回路における他の構成は前述の実施例
１と同一であり、同一の構成については、同一の番号を
付加して前述の実施例１の説明を援用し、重複した説明
は省略する。図６、図７、および図８は、分周比分散分
周回路の動作を示すタイミング波形図である。図５にお
いて、分周回路９ａは周波数を分周するものであり、カ
ウンタ回路９bは分周回路９aから出力される駆動パルス
をカウントするものである。カウンタ回路９bは、駆動
パルスの分周比分散周期Ｎに同期してリセットされるよ
うに構成されている。

【００２７】分周比演算回路９cにおいては、周波数設
定回路８から出力されるＭビットの周波数設定値Ｓfreq
の下位ｎ＋１ビットデータＢ（＝Ｂ0・２⁰＋Ｂ1・２¹＋
…＋Ｂn-1・２^n-1＋Ｂn・２ⁿ；ただし、上記式において
Ｂ0、Ｂ1、・・・、Ｂn-1、Ｂnで示したＢxは０あるいは１
の数値である）と上記カウンタ回路９bから出力される
カウント値Ａ（＝Ａ0・２⁰＋Ａ1・２¹＋…＋Ａn-1・２
^n-1＋Ａn・２ⁿ；ただし、上記式においてＡ0、Ａ1、・・
・、Ａn-1、Ａnで示したＡxは０あるいは１の数値であ
る）が入力されて、

【００２８】

【数６】

【００２９】の演算を行う。図５において、加算器９d
はＭビットの周波数設定値Ｓfreqの上位ｍビットデータ
Ｃと、上記分周比演算回路９cの出力値とを加算する。
図５に構成を示した分周比分散分周回路は、デジタルＬ
ＳＩにより構成され、他のＬＳＩ領域と１チップ化が可
能であり、システムクロックと分周比分散分周回路のク
ロックを共有することができる。例えば、分周比分散分
周回路のクロックは液晶コントローラのクロックと共有
して、マスタークロックとすることができる。

【００３０】次に、図５に示した構成の分周比分散分周
回路における動作について、図６と図７に示すタイミン
グ波形図を参照して説明する。図６と図７に示した例
は、駆動パルスの分周比の分散周期Ｎが１６の場合のタ
イミング波形図である。図６の（ａ）は分周比分散周期
Ｎ（＝１６）のパルス波形であり、このパルス波形がカ
ウンタ回路９bのリセット信号となる。図６の（ｂ）は
カウンタ回路９bのカウント値Ａ（＝０〜１５）であ
る。図６の（ｃ），（ｄ），（ｅ），（ｆ）はカウンタ
回路９bから出力されるカウント値Ａ0〜Ａ3の波形を示
している。つまりカウント値Ａ0〜Ａ3は、カウンタ値を
２進法で表したときの、各桁の数値（０か１）を示すも
のである。また分周比演算回路９cでの演算において、
周波数設定値Ｓfreqの下位ｎビットデータＢ（この例で
は４ビット）の各ビットＢ0〜Ｂ3と乗算を行う乗算係数
の波形を図６の（ｇ），（ｈ），（ｉ）に示した。

【００３１】図６の（ｇ），（ｈ），（ｉ）の波形から
明らかなように、この乗算係数の波形は駆動パルスの分
周比分散周期Ｎ（＝１６）の間で均等に配置されてい
る。周波数設定回路８から出力されるＭビットの周波数
設定値Ｓfreqの下位ｎビットデータＢの各ビット値に対
応して、

【００３２】

【数７】

【００３３】を得るために、

【００３４】

【数８】

【００３５】の論理和からＮ周期の間で概略均等なパル
スが得られる。例として、図７の（ｊ）には周波数設定
回路８からのデータＳfreqの下位４ビットデータが“１
０００”の場合における分周比演算回路９cの出力波形
を示した。また、図７の（ｋ）には下位４ビットデータ
が“１０１０”の場合における分周比演算回路９cの出
力波形を示した。分周回路９aの分周比は、加算器９dに
おいてデータＳfreqの上位ｍビットデータＣと上記分周
比演算回路９cの出力値とが加算されて決定されて、図
８の（ｃ）に示す駆動パルスが出力される。以上の動作
により、周波数設定回路８から出力される周波数設定値
であるデータＳfreqの値が大きくなれば、Ｎ周期の平均
の分周比が増し、駆動パルスの周波数が低下する。反対
に、周波数設定回路８から出力されるデータＳfreqの値
が小さくなれば、Ｎ周期の平均の分周比が減少して駆動
パルスの周波数が上昇する。

【００３６】以上説明したように、上記実施例２では分
周比を所定の周期で分散するときに、特定の低周波成分
のレベルが大きくなるような分散方法は避け、特定の周
波数に偏らないように概略均等となるよう構成されてい
る。したがって、実施例２の圧電トランス駆動回路にお
いては、低い周波数成分のレベルが小さくなるため、分
散周期Ｎを大きくしても画像のちらつきであるフリッカ
現象などによる影響が現われ難くなる。以上のように、
実施例２においては低い周波数成分のレベルが小さくな
るため、低周波であるほど、また輝度変化のレベルが大
きいほど見えやすいフリッカ現象を抑制することができ
る。従って、実施例２の圧電トランス駆動回路は、マス
タークロックの周波数が低くても、分散周期Ｎを大きく
とって必要な周波数分解能を得ることが可能になる。以
上のように実施例２の圧電トランス駆動回路は、前述の
実施例１のように所定の周期Ｎで分周比を分散し周波数
分解能を上げる方法により発生しやすい、特に分散周期
Ｎの値を大きくとる必要がある場合に発生しやすいフリ
ッカ現象を回避することができるという効果を奏する。

【００３７】《実施例３》以下、本発明の一実施の形態
である実施例３の圧電トランス駆動回路について添付の
図面を参照して説明する。図９は本発明の実施例３の圧
電トランス駆動回路の構成を示すブロック図である。な
お、前述の実施例１と同一の構成については、同一の番
号を付加して実施例１の説明を援用し、重複した説明は
省略する。図１０は整流回路、Ａ／Ｄコンバータ、およ
び平滑回路の動作を示すタイミング波形図である。図１
１および図１２はＡ／Ｄコンバータによる電圧検出分解
能を示す図である。図９において、整流回路５１は、電
流検出器４からの電圧信号をピークホールドにより整流
処理を行うピ−クホールド回路である。整流回路５１か
らの出力信号はＡ／Ｄコンバータ６１に入力される。Ａ
／Ｄコンバータ６１は５〜６ビットの低ビットのＡ／Ｄ
コンバータである。サンプルクロック生成回路６２は、
Ａ／Ｄコンバータ６１においてアナログ信号をディジタ
ル信号に変換するとき、および平滑回路５２において用
いるサンプルクロックを生成する。平滑回路５２はサン
プルクロックの４周期毎に、Ａ／Ｄコンバータ６１から
出力されるディジタル信号を平均処理で平滑化する。

【００３８】実施例３は、上記のように安価な低ビット
のＡ／Ｄコンバータ６１により圧電トランス駆動回路を
実現したことと、実施例１において用いていた大容量の
コンデンサを削除したことを特徴とするものである。以
下、その特徴について説明する。実施例３の圧電トラン
ス駆動回路は、複数のサンプル点の平均値から検出信号
の電圧を検出し、その電圧をディジタル信号に変換する
ものであり、Ａ／Ｄコンバータ６１の低ビット化を行っ
ている。このとき、Ａ／Ｄコンバータ６１の入力電圧が
直流電圧であれば、サンプル点数に関係なくほぼビット
数で決まる低い電圧検出精度しか得られない。しかし、
実施例３においては、整流回路５１においてピークホー
ルド回路の放電現象を利用して、異なる電圧をサンプリ
ングし、平滑化による高い検出精度が得られるよう構成
したものである。実施例３において大容量コンデンサの
削除について補足説明すれば、前述の図２２に示した従
来の圧電トランス駆動回路においては、正弦波状の検出
電流を直流電圧に変換するためには整流回路５のみでは
不十分であり、フィルタ回路５０を必要とした。このフ
ィルタ回路５０の時定数は、１００ＫＨｚ程度の駆動周
波数成分を除去するために数Ｈｚ〜数１０Ｈｚ以下が必
要となる。このような従来の圧電トランス駆動回路にお
けるフィルタ回路５０を構成するためには、大容量のコ
ンデンサが必要であった。しかし、コンデンサは大容量
になるほど体積が増大するため、コンデンサの実装スペ
ースを考慮すると大きなコンデンサを用いることは装置
の大型化に繋がり好ましくなかった。そのため、実施例
３においては、大容量のコンデンサを用いずに平滑回路
５２を用いてディジタル処理で行うよう構成されてい
る。

【００３９】次に図１０を参照しながら実施例３におけ
る特徴的な動作について説明する。図１０の（ａ）にお
いて点線で示す正弦波形の電圧信号が電流検出器４から
出力され、整流回路５１に入力されると、整流回路５１
はピークホールド動作により、図１０の（ａ）において
実線の波形で示す電圧信号を出力する。この整流された
電圧信号は、低ビットのＡ／Ｄコンバータ６１におい
て、サンプルクロック生成回路６２から出力される図１
０の（ｂ）のサンプルクロックによりＡ／Ｄ変換され、
図１０の（ｃ）に示すディジタル信号を出力する。次
に、平滑回路５２は、図１０の（ｄ）に示す平滑周期パ
ルスの周期でＡ／Ｄコンバータ６１からの出力データの
平均処理を行い、その処理されたデータが出力される。
実施例３においては、平滑周期パルスの周期を８として
説明しているが、この周期を長くとれば、その分サンプ
ル点数が増加し、等価的にＡ／Ｄコンバータ６１のビッ
ト数が増大することになる。

【００４０】上記平均処理の原理について図１１及び図
１２を用いて説明する。図１１に示した場合は、整流回
路５１において検出電流が直流電圧に充分整流されてＡ
／Ｄコンバータ６１に入力された場合を示している。ま
た、図１２に示した場合は、整流回路５１において検出
電流が充分整流されず、検出電流が交流成分を有してい
る場合を示している。なお、図１１及び図１２におい
て、矢印の先端はＡ／Ｄコンバータ６１のサンプル点を
示している。図１１に示した場合にはサンプル点を増や
しても得られる電圧検出分解能は変化せず、Ａ／Ｄコン
バータ６１のビット数で定められた分解能しか得られな
い。しかし、図１２に示した場合には、交流成分をＡ／
Ｄコンバータ６１の下位１〜２ビットである１〜２レベ
ルにすることにより、ビット数に加え、サンプル点数に
対応した分解能が得られる。以上、実施例３における整
流回路５１と平滑回路５２とＡ／Ｄコンバータ６１の特
徴と動作について説明したが、その他の誤差電圧演算回
路７や周波数設定回路８等の動作については前述の実施
例１及び実施例２で説明した通りである。なお、実施例
３における分周回路９ａは、前述の実施例２の分周回路
９ａと同じ構成でもよいが、一般的な分周回路であって
も実施例３の電圧検出動作に対し影響を与えるものでは
ない。

【００４１】以上、説明したように、実施例３において
は、ピークホールドによる整流処理の整流回路５１及び
平滑回路５２により、低ビットのＡ／Ｄコンバータでも
高い電圧検出分解能を得ることができ、コスト削減に大
きな効果を有する。また、実施例３の圧電トランス駆動
回路は大容量のコンデンサを設ける必要がないため、部
品スペースが削減でき、小型映像機器のさらなる小型化
に大きな効果がある。また、実施例３においては、平滑
回路５２が平均処理を行うものとして構成したが、この
平均処理は基本的にフィルタ処理であり、たとえばＩＩ
Ｒディジタルフィルタでも平滑回路として代用可能であ
る。また、整流回路５１として実施例３においては、ピ
ークホールド回路を使用したが、この整流回路では実質
的に直流信号に変換できる方式であれば特にピークホー
ルド方式である必要はなく、たとえば全波整流方式と比
較的時定数の小さいフィルタ回路を併用して実質的に直
流信号に変換する方式でも良く、その他種々の一般的な
整流回路の構成でも可能である。

【００４２】図１３は実施例３の他の例である圧電トラ
ンス駆動回路の構成を示すブロック図である。実施例３
において、平滑回路５２の平滑周期を大きくすれば、そ
の分、検出分解能は向上するが、制御の応答速度が遅く
なることが考えられる。図１３に示した圧電トランス駆
動回路は、この応答速度遅延の問題を回避する回路であ
る。図１３の圧電トランス駆動回路は、図９に示した平
滑回路５２の代わりに２つの平滑回路５２ａ，５２ｂ
と、切換回路１４からなる平滑部５２０を具備してい
る。第１の平滑回路５２ａと第２の平滑回路５２ｂは、
同一の平滑周期を有し、平滑位相がずれている。切換回
路１４は、常に最新の平滑データが出力されるよう第１
の平滑回路５２ａと第２の平滑回路５２ｂの両者の出力
を切り替えるよう構成されている。なお、図１３の圧電
トランス駆動回路において、前述の図９に示したものと
同一の構成要素については、同一の番号を付加してその
説明を援用し、重複した説明は省略する。図１３に示し
た圧電トランス駆動回路の動作タイミングを図１４に示
す。図１４は低ビットのＡ／Ｄコンバータ６１、第１の
平滑回路５２ａ、及び第２の平滑回路５２ｂにおけるタ
イミング図である。

【００４３】図１４において、（ａ）はサンプルクロッ
ク生成回路６２から出力されるサンプルクロックによる
サンプル点においてＡ／Ｄ変換されて出力されたディジ
タルデータである。このディジタルデータは第１の平滑
回路５２ａと第２の平滑回路５２ｂにそれぞれ入力され
て、第１の平滑周期パルス（図１４の（ｂ））と第２の
平滑周期パルス（図１４の（ｄ））の周期でそれぞれ平
均化される。図１４（ｂ）と（ｄ）に示すように、第１
の平滑周期パルス（ｂ）と第２の平滑周期パルス（ｄ）
はともに同一周期で位相が異なっており、交互に平滑デ
ータを出力するように構成されている。第１の平滑周期
パルス（ｂ）と第２の平滑周期パルス（ｄ）からの出力
は、切換回路１４により切り替えられて、平滑部５２０
から出力される。これにより、図１４の（ｇ）に示すよ
うに、平滑周期の半分の周期で、平滑されたディジタル
信号を得ることができる。なお、図１４のタイミング図
におけるＸは任意のデータを示す。前述の図１３に示し
た圧電トランス駆動回路では、２つの平滑回路５２ａ、
５２ｂを用いた例で示したが、さらに平滑回路を追加し
て設けることも可能である。実施例３における分周回路
９ａを前述の実施例２のように構成すれば、１０ＭＨｚ
程度の低いクロック周波数で駆動パルスの周波数分解能
が得られ、ＬＳＩ化の効果はさらに大きくなる。

【００４４】《実施例４》以下、本発明の一実施の形態
である実施例４の圧電トランス駆動回路について添付の
図面を参照して説明する。図１５は本発明の一実施の形
態である実施例４の圧電トランス駆動回路の構成を示す
ブロック図である。なお、実施例４において、前述の実
施例１と同一の構成については、同一の番号を付加して
実施例１の説明を援用し、重複した説明は省略する。図
１６及び図１７は実施例４の圧電トランス駆動回路にお
ける動作を示すタイミング波形図である。図１５におい
て、電流検出器４に接続された半波整流回路５３は検出
電圧の半波整流を行う。半波整流回路５３に接続された
コンパレータ１１は、半波整流された電圧信号と外部か
ら入力された基準レベル信号とを比較する。コンパレー
タ１１は、半波整流された電圧信号の電圧が基準レベル
より小さい場合には“Ｌ”レベルのパルス信号をパルス
幅検出回路１２へ出力し、基準レベルより大きい場合に
は“Ｈ”レベルのパルス信号をパルス幅検出回路１２へ
出力する。

【００４５】パルス幅検出回路１２はコンパレータ１１
から出力されたパルス信号のパルス幅を検出する。パル
ス幅検出回路１２には分周回路９ａからの駆動パルスが
入力されて、その駆動パルスに同期してパルス幅を検出
するように構成されている。上記のように、実施例４の
圧電トランス駆動回路は、コンパレータ１１と半波整流
回路５３とを電圧検出手段として用い、電圧検出手段か
ら出力されたパルス信号のパルス幅を検出することによ
り電圧レベルを検出するよう構成した。このように実施
例４の圧電トランス駆動回路は構成されているため、低
コスト化が図られた構成でアナログ電圧をディジタル信
号に変換することが可能となる。また、実施例４の圧電
トランス駆動回路は、前述の実施例３と同様に、大容量
のコンデンサを設ける必要がないため、部品スペースが
削減でき、小型映像機器のさらなる小型化に大きな効果
がある。

【００４６】以下、実施例４の圧電トランス駆動回路に
おける動作について図１６及び図１７を参照しながら説
明する。図１６において、（ａ）に示す正弦波は電流検
出器４から出力された信号波形であり、電圧信号であ
る。この電圧信号が半波整流回路５３において半波整流
されて、図１６の（ｂ）の実線で示す電圧信号が半波整
流回路５３から出力される。コンパレータ１１におい
て、半波整流回路５３からの半波整流信号と図１６の
（ｂ）において点線で示す基準レベルとが比較され、図
１６の（ｃ）に示すパルス波形が出力される。図１６に
おける（ｂ）と（ｃ）の波形から理解できるように、コ
ンパレータ１１から出力されるパルス信号のパルス幅
は、基準レベルにおける半波整流信号の振幅と対応して
変化する。このような振幅の変化を利用して、実施例４
の圧電トランス駆動回路はコンパレータ１１から出力さ
れるパルス信号のパルス幅から電流検出器４で得られた
電圧を検出する。パルス幅検出回路１２において、パル
ス幅の検出は電流検出器４から出力された実質的な正弦
波の信号の周期単位で行う必要がある。したがって、パ
ルス幅検出回路１２は駆動パルスを生成する分周回路９
ａからの信号と同期したパルスで行うよう構成されてい
る。

【００４７】図１６の（ｄ）は、分周回路９ａからパル
ス幅検出回路１２へ入力される検出周期パルスである。
パルス幅検出回路１２は、検出周期パルスの周期でパル
ス幅をカウントし、図１６の（ｅ）に示すパルス幅デー
タを出力する。このパルス幅データは平滑回路５２にお
いて平滑化される。平滑回路５２における平滑動作およ
びその効果は前述の実施例３で説明した通りである。図
１７の（ｆ）は平滑回路５２における平滑周期パルスを
示しており、図１７の（ｇ）は平滑回路５２の出力デー
タである平均データの出力タイミングを示している。な
お、実施例４における誤差電圧演算回路７、周波数設定
回路８、及び分周回路９ａの動作や全体の制御動作につ
いては、前述の実施例１〜３で説明した通りである。以
上説明したように、実施例４の圧電トランス駆動回路で
は、半波整流回路５３とコンパレータ１１によって電圧
検出を行っているため、簡単で低コストの構成で高精度
に電圧検出が可能となり、圧電トランス駆動回路のディ
ジタル化にとってその効果は大である。

【００４８】実施例４における電圧検出方式の検出分解
能について説明すれば、コンパレータ１１を理想特性と
したとき、コンパレータ１１による電圧検出の分解能は
パルス幅をカウントするマスタークロックの周波数と平
滑回路５２の周期に依存する。例えば、圧電トランス１
の駆動周波数を１００ＫＨｚ、マスタークロックを１０
ＭＨｚとすれば、パルス幅検出のみで１０ＭＨｚ／１０
０ＫＨｚ＝１００（分解能）が得られ、ほぼ７ビットの
Ａ／Ｄコンバータの分解能性能と等しい。さらに、実施
例４においては、平滑回路５２により分解能の向上が図
られているため、十分な検出性能を得ることが可能であ
る。なお、実施例４において、前述の実施例３と同様
に、平滑回路５２が平均処理ではなくディジタルフィル
タ処理を行う構成にしても上記実施例４と同様の効果を
奏する。

【００４９】図１８は図１５に示した上記実施例４の他
の圧電トランス駆動回路の構成を示すブロック図であ
る。図１８の圧電トランス駆動回路は、実施例４の平滑
回路５２の代わりに複数の平滑回路５２ａ、５２ｂと切
換回路１４により構成された平滑部５２０を用いたもの
である。図１８に示すように、平滑部５２０には第１の
平滑回路５２ａと第２の平滑回路５２ｂとを設け、これ
らを切換回路１４により切換て応答速度の向上を図って
いる。図１８において、他の構成は前述の図１５に示し
た圧電トランス駆動回路と同様であり、同一の番号を付
加してその説明を援用する。図１８における平滑部５２
０の第１の平滑回路５２ａと第２の平滑回路５２ｂの動
作およびその効果については前述の図１３に示した実施
例３における平滑部５２と同様であるため、実施例３に
おける説明を援用する。また、実施例４の圧電トランス
駆動回路において、駆動パルスを生成する分周回路９ａ
を前述の第２の実施例および第３の実施例の分周回路９
ａの構成を用いれば、１０ＭＨｚ程度の低いクロック周
波数で駆動パルスの周波数分解能を得ることができ、Ｌ
ＳＩ化の効果はさらに大きくなる。

【００５０】《実施例５》以下、本発明の一実施の形態
である実施例５の圧電トランス駆動回路について添付の
図面を参照して説明する。図１９は本発明の一実施の形
態である実施例５の圧電トランス駆動回路の構成を示す
ブロック図である。なお、実施例５において、前述の実
施例１と同一の構成については、同一の番号を付加して
実施例１の説明を援用し、重複した説明は省略する。図
２０は実施例５の圧電トランス駆動回路における動作を
示すタイミング波形図である。図１９において、整流回
路５１は前述の図９に示した実施例３と同一の構成であ
り、ピークホールドによる整流を行い、完全に直流電圧
に変換せず、わずかな交流成分を含んだ電圧信号を出力
する。コンパレータ１１はピークホールドされた電圧信
号と、外部から入力される基準レベルとを比較する。コ
ンパレータ１１はピークホールドされた電圧信号が基準
レベルより小さい場合に“Ｌ”レベルのパルス信号をカ
ウンタ回路１３へ出力し、基準レベルより大きい場合に
“Ｈ”レベルのパルス信号をカウンタ回路１３へ出力す
る。

【００５１】カウンタ回路１３はコンパレータ１１から
出力される“Ｈ”レベルの信号をカウントするものであ
り、分周回路９ａから出力される駆動パルスに同期して
パルス幅を検出するよう構成されている。平滑回路５２
は、前述の実施例４の平滑回路５２と同じ構成である。
切換回路１４は平滑回路５２から出力される平滑データ
と、カウンタ回路１３から出力されるカウントデータを
切り換えて出力する。切換回路１４は、カウントデータ
があらかじめ設定された最小値（ＭＩＮ）以下の場合
か、あるいはあらかじめ設定された最大値（ＭＡＸ）以
上の場合に、カウントデータを出力し、それ以外の場合
は平滑データを出力するように設定されている。実施例
５の圧電トランス駆動回路における特徴は、電圧検出手
段として、ピークホールドによる整流回路５１とコンパ
レータ１１とを用い、整流回路５１から出力される振幅
の小さい信号から電圧検出を行うようにしたものであ
る。

【００５２】実施例５の圧電トランス駆動回路は、目標
の電圧付近での電圧検出分解能が前述の実施例４と比較
し優れているが、整流回路５１から出力される信号振幅
が小さいため、検出電圧が基準レベルから離れると、
“Ｈ”レベルか“Ｌ”レベルの２値しか判別できない可
能性がある。このため、実施例５においては、目標の電
圧値に早く近づける必要があるため、現在の検出電圧に
応じて周波数の変化量を変えるなどの高速制御が行え
ず、応答速度が遅くなるという問題が有り得る。通常こ
のような場合には、１回の制御ループでの周波数変化量
が整流回路５１から出力される信号振幅のレベルに相当
する周波数の範囲内に限定して、検出電圧を徐々に目標
に近づける制御になる。これを回避するために実施例５
の圧電トランス駆動回路は、安定動作の必要がない過渡
時に、カウンタ回路１３の出力を平滑回路５２を通さず
に直接誤差電圧演算回路７に出力して制御の応答速度を
早めるよう構成し、安定した動作が要求される目標電圧
付近においては、平滑回路５２によりカウントデータを
平滑化するよう構成したものである。

【００５３】以下に実施例５の圧電トランス駆動回路に
おける動作について図２０を参照しながら説明する。図
２０は実施例５の電流検出器４、整流回路５１、コンパ
レータ１１、カウンタ回路１３、平滑回路５２、及び切
換回路１４の各出力信号におけるタイミング波形図であ
る。図２０において、カウンタ回路１３のカウントデー
タの最小値（ＭＩＮ）として“０”が設定されている場
合の波形図である。図２０の（ａ）における点線の正弦
波は電流検出器４で得られる電圧信号を示しており、図
２０の（ａ）における実線の波形は整流回路５１におい
てピークホールドされた電圧波形である。図２０の
（ｂ）はコンパレータ１１の出力波形である。図２０の
（ｂ）に示すように、時刻ｔ1まではコンパレータ１１
の出力が“Ｌ”レベルであるため、図２０の（ｄ）に示
すカウンタ回路１３の出力は最小設定値の“０”となっ
ている。この間は、カウンタ回路１３の出力であるカウ
ントデータ（図２０の（ｄ））が誤差電圧演算回路７に
直接に出力されている。このとき、誤差電圧演算回路７
は駆動パルス１周期毎に誤差電圧を計算し、その誤差電
圧は次の駆動パルスの分周比に反映される。この結果、
周波数設定回路８における周波数設定値は迅速に目標の
周波数に近づく。

【００５４】次に、時刻ｔ1において目標付近の周波数
に近づき、電圧検出が可能な範囲になれば、つまり、カ
ウンタ最小設定値より大きくなれば、誤差電圧演算回路
７への出力は平滑回路５２の出力（図２０の（ｅ））に
切り替わり、安定した動作になる。以上の説明は、検出
電圧が基準レベルより低いところから目標値に近づいて
行く動作の場合について説明したが、逆の動作つまり基
準レベルより高いところから目標値に近づいていく場合
も同様である。

【００５５】次に、実施例５における電圧検出分解能に
ついて説明する。コンパレータ１１が理想特性を有して
いると仮定したとき、その分解能は、カウント周期期間
のクロック数と整流回路５１から出力される検出電圧の
振幅で決定される。すなわち、クロック数が多いほど、
また検出電圧の振幅が小さいほど分解能は向上する。カ
ウント周期期間＝駆動パルス＝１００ＫＨｚとし、マス
タークロックを１０ＭＨｚとした場合、ピークホールド
の整流回路５１から出力される電圧振幅の範囲内で、１
０ＭＨｚ／１００ＫＨｚ＝１００分解が得られる。

【００５６】以上説明したように、実施例５によれば、
コンパレータ１１を用いた簡単な構成により、高精度な
電圧検出値のディジタル化が可能となる。また、実施例
５においては、制御の応答性の欠点を無くすため、平滑
処理されたデータとされていないデータとを切り換えて
誤差電圧演算回路７に入力するよう構成している。これ
により、実施例５は圧電トランスの駆動回路のディジタ
ル化に対して大きな効果を有している。また、実施例５
では、平滑処理の有無で切り換える構成としたが、平滑
処理の時定数を切り換えるように構成しても応答速度の
向上に大きく貢献することが可能である。さらに、本発
明においては、実施例５の整流回路５１として他の一般
的な整流手段を使うことや、分周回路９ａとして前述の
実施例１の分周比分散分周回路や実施例２の分周方式を
使うことなど様々な応用展開があり、これらにおいて
も、実施例５と同様の効果が得られる。

【００５７】

【発明の効果】前述の各実施例において詳細に説明した
ところから明かなように、本発明は次の効果を有する。
本発明によれば、マスタークロックを分周して駆動パル
スを生成するときに、分周比を所定の周期で分散し、平
均周波数の分解能を上げることにより、通常液晶コント
ローラなどで使われている１０ＭＨｚ程度のクロックで
高い分解能を得ることができる。これにより、圧電トラ
ンスの駆動回路のＬＳＩ化が実用レベルで可能となり、
大幅な部品点数の削減が図れ、小型映像機器のさらなる
小型化の可能な装置となる。また、本発明によれば、分
周比が均等に分散されることにより、フリッカの問題を
回避しながら、平均周波数の分解能を上げることができ
る効果を有する。フリッカは圧電トランスを液晶パネル
のバックライト駆動などに用いた場合に画像のチラツキ
などの問題となるため、本発明は画像表示品位の改善に
大きく貢献する装置となる。

【００５８】また、本発明によれば、Ａ／Ｄコンバータ
の低ビット化により、低コストの構成でアナログの検出
電圧をディジタル信号に変換でき、駆動回路のＬＳＩ化
に際しコストメリットの向上に大きな効果がある。ま
た、従来のアナログ回路では実装スペース面で不利な大
容量のコンデンサを必要としたが、本発明によれば、平
滑処理のディジタル化により、実装スペース面でも大き
な効果が得られる。また、本発明によれば、コンパレー
タによるパルス幅検出の方法より、簡単で低コストの構
成でアナログの検出電圧をディジタル信号に変換でき、
駆動回路のＬＳＩ化に際しコストメリット向上に大きな
効果がある。さらに、本発明によれば、コンパレータと
ピークホールド手段と応答速度対策で実用的な制御性能
を確保しながら、簡単で低コストの構成でアナログの検
出電圧を高精度でディジタル信号に変換でき、駆動回路
のＬＳＩ化に際しコストメリット向上に大きく効果があ
る。以上のように、本発明は小型映像機器のさらなる小
型化、コスト削減に対して多大な効果を有している。

【図面の簡単な説明】

【図１】本発明の実施例１における圧電トランス駆動回
路の構成を示すブロック図である。

【図２】本発明の実施例１の動作を説明するタイミング
波形図である。

【図３】本発明の実施例１の分周比分散の動作を説明す
るタイミング波形図である。

【図４】本発明の実施例１の分周比分散の動作を説明す
るタイミング波形図である。

【図５】本発明の実施例２における圧電トランス駆動回
路を示すブロック図である。

【図６】本発明の実施例２の動作を説明するタイミング
波形図である。

【図７】本発明の実施例２の分散回路の動作を説明する
タイミング波形図である。

【図８】本発明の実施例２の分周比分散の動作を説明す
るタイミング波形図である。

【図９】本発明の実施例３における圧電トランス駆動回
路の構成を示すブロック図である。

【図１０】本発明の実施例３の動作を説明するタイミン
グ波形図である。

【図１１】本発明の実施例３の原理を説明するタイミン
グ波形図である。

【図１２】本発明の実施例３の原理を説明するタイミン
グ波形図である。

【図１３】本発明の実施例３の他の例における圧電トラ
ンス駆動回路の構成を示すブロック図である。

【図１４】図１３の本発明の実施例３の他の例の動作を
説明するタイミング波形図である。

【図１５】本発明の実施例４における圧電トランス駆動
回路の構成を示すブロック図である。

【図１６】本発明の実施例４の動作を説明するタイミン
グ波形図である。

【図１７】本発明の実施例４の動作を説明するタイミン
グ波形図である。

【図１８】本発明の実施例４の他の例における圧電トラ
ンス駆動回路の構成を示すブロック図である。

【図１９】本発明の実施例５における圧電トランス駆動
回路の構成を示すブロック図である。

【図２０】本発明の実施例５の動作を説明するタイミン
グ波形図である。

【図２１】従来の圧電トランスの駆動回路の構成を示す
ブロック図である。

【図２２】従来の圧電トランスにおける周波数特性図で
ある。

【符号の説明】

１圧電トランス３冷陰極管４電流検出器５整流回路６Ａ／Ｄコンバータ７誤差電圧演算回路８周波数設定回路９分周比分散分周回路１０パワートランジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平10−223390（ＪＰ，Ａ) 特開平９−51681（ＪＰ，Ａ) 特開平８−251929（ＪＰ，Ａ) 特開平10−127058（ＪＰ，Ａ) 特開平10−285942（ＪＰ，Ａ) 特開平７−264874（ＪＰ，Ａ) 特開昭59−190724（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 7/48 H05B 41/24

Claims

(57)【特許請求の範囲】

【請求項１】駆動パルスの周波数で駆動される圧電ト
ランスと、前記圧電トランスに制御された電流が供給される冷陰極
管と、前記冷陰極管に流れる負荷電流を検出する電流検出器
と、前記電流検出器から得られる正弦波状の交流電圧を実質
的に直流電圧に変換する整流回路と、前記整流回路において整流された電圧信号をディジタル
信号に変換するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータの出力データと外部から与えられ
る基準データとの差のデータを定数倍して誤差データと
して出力する誤差電圧演算回路と、前記誤差データから圧電トランスの駆動パルスの周波数
をＭビットデータ（Ｍは整数）として設定する周波数設
定回路と、所定の周波数のクロックを所定の分周比で分周して圧電
トランスの駆動パルスを生成し、前記分周比が前記圧電
トランスの駆動パルスのＮ周期（Ｎは整数）の期間で分
散され、Ｎ周期の期間の平均の分周比が前記周波数設定回路から
出力されるＭビットデータをＮで除算した値と実質的に
等しくなるよう制御する分周回路と、前記圧電トランスを駆動するためのパワートランジスタ
と、を具備することを特徴とする圧電トランス駆動回路。
【請求項２】駆動パルスの周波数で駆動される圧電ト
ランスと、前記圧電トランスに制御された電流が供給される冷陰極
管と、前記冷陰極管に流れる負荷電流を検出する電流検出器
と、前記電流検出器から得られる正弦波状の交流電圧を実質
的に直流電圧に変換する整流回路と、前記整流回路において整流された電圧信号をディジタル
信号に変換するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータの出力データと外部から与えられ
る基準データとの差のデータを定数倍し誤差データとし
て出力する誤差電圧演算回路と、前記誤差データから圧電トランスの駆動パルスの周波数
をＭビットデータ（Ｍは整数）として設定する周波数設
定回路と、所定の周波数のクロックを分周して圧電トランスの駆動
パルスを生成する分周回路と、前記圧電トランスを駆動するためのパワートランジスタ
とを具備し、前記分周回路の分周比が所定の周期の期間で分散され、
Ａ0・２⁰＋Ａ1・２¹＋・・・＋Ａn-1・２^n-1（ただしＡ
xは０あるいは１の数値）周期目の分周比が、前記周波
数設定回路から出力されるＭビットデータの内の下位ｎ
ビットデータ（Ｂ0・２⁰＋Ｂ1・２¹＋・・・＋Ｂn-1・
２^n-1；ただしＢxは０あるいは１の数値）および、上位
ｍビットデータＣ（Ｃは１０進数）から、【数１】により与えられることを特徴とする圧電トランス駆動回
路。
【請求項３】駆動パルスの周波数で駆動される圧電ト
ランスと、前記圧電トランスに制御された電流が供給される冷陰極
管と、前記冷陰極管に流れる負荷電流を検出する電流検出器
と、前記電流検出器から得られる正弦波状の交流電圧信号を
所定レベル以内の交流成分を有する実質的な直流電圧信
号に変換する整流回路と、前記整流回路から出力された所定レベル以内の交流成分
を有する実質的な直流電圧信号を、サンプルクロック生
成回路から出力された所定のサンプルクロックのタイミ
ングでディジタル信号に変換するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータからの所定の周期期間内における
複数の出力データを、前記サンプルクロック生成回路か
ら出力されたクロックに対応する所定の周期で平均処理
する平滑回路と、前記平滑回路の出力データと外部から与えられる基準デ
ータとの差データを定数倍し誤差データとして出力する
誤差電圧演算回路と、前記誤差データから圧電トランスの駆動パルスの周波数
をＭビットデータとして設定する周波数設定回路と、所定の周波数のクロックを分周して圧電トランスの駆動
パルスを生成する分周回路と、前記圧電トランスを駆動するためのパワートランジスタ
と、を備えたことを特徴とする圧電トランス駆動回路。
【請求項４】平滑化周期と同一周期で平滑化する位相
が異なる複数の平滑回路からなる平滑回路と、最新の平滑データが出力されるように前記複数の平滑回
路の出力を所定のタイミングで切り替えて誤差電圧演算
回路に出力する切換回路と、をさらに備えたことを特徴とする請求項３記載の圧電ト
ランス駆動回路。
【請求項５】駆動パルスの周波数で駆動される圧電ト
ランスと、前記圧電トランスに制御された電流が供給される冷陰極
管と、前記冷陰極管に流れる負荷電流を検出する電流検出器
と、前記電流検出器から得られる正弦波状の交流電圧信号を
所定レベル以内の交流成分を有する実質的な直流電圧信
号に変換する整流回路と、前記整流回路から出力された所定レベル以内の交流成分
を有する実質的な直流電圧信号の電圧を所定の基準電圧
と比較して“Ｈ”レベルあるいは“Ｌ”レベルのデータ
を出力するコンパレータと、前記コンパレータの出力データを所定の期間カウントす
るカウンタ回路と、前記カウンタ回路から出力されるカウントデータを所定
の周期で平均処理する平滑回路と、前記整流回路からの前記直流電圧信号と前記基準レベル
との差の値に基づき、前記平滑回路の出力データと前記
カウンタ回路の出力データとを切換えて出力し、予め設
定された最小値以下の場合、或いは予め設定された最大
値以上の場合に前記カウンタ回路の出力データを出力
し、それ以外の場合に前記平滑回路の出力データを出力
する切換回路と、前記切換回路の出力データと外部から与えられる基準デ
ータとの差データを定数倍し誤差データとして出力する
誤差電圧演算回路と、前記誤差データから圧電トランスの駆動パルスの周波数
をＭビットデータ（Ｍは整数）として設定する周波数設
定回路と、所定の周波数のクロックを分周して圧電トランスの駆動
パルスを生成する分周回路と、前記圧電トランスを駆動するためのパワートランジスタ
と、を備えたことを特徴とする圧電トランス駆動回路。