JP3398619B2 - 逆のこぎり波を利用した力率補正回路 - Google Patents
逆のこぎり波を利用した力率補正回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は力率補正回路に関
し、特に逆のこぎり波と電流の傾きの制御を利用した力
率補正（Power Factor Correction；以下‘PFC’とい
う）回路に関する。
し、特に逆のこぎり波と電流の傾きの制御を利用した力
率補正（Power Factor Correction；以下‘PFC’とい
う）回路に関する。
【０００２】
【従来の技術】従来、力率回路を具現するための方式と
して連続電流モード（Continuous Current Ｍode；CC
M）制御方式が知られている。ＣＣＭ制御方式を利用し
た力率改善方式としてはピーク電流制御方式、可変ヒス
テリシス制御方式、平均電流制御方式などがあり、これ
らの個々の方式は力率が得られる長所があった。
して連続電流モード（Continuous Current Ｍode；CC
M）制御方式が知られている。ＣＣＭ制御方式を利用し
た力率改善方式としてはピーク電流制御方式、可変ヒス
テリシス制御方式、平均電流制御方式などがあり、これ
らの個々の方式は力率が得られる長所があった。
【０００３】
【発明が解決しようとする課題】しかしながら、前記方
式は次のような問題点がある。すなわち、ピーク電流検
出制御方式は外部インダクタ電流の歪み、死角歪み（de
ad angle distortion）、最大デューティを５０％以下
に維持しなければならないなどの短所のために正確な補
正ができず、可変ヒステリシス制御方式は、インダクタ
電流検知による可変周波数方式で入力電圧が低くなる場
合、インダクタ電流制御のための周波数が無限に増加す
るため、周波数制御の限界があり、平均電流制御方式は
力率１を実現するための制御方式の構成が極めて複雑で
あるという短所があった。
式は次のような問題点がある。すなわち、ピーク電流検
出制御方式は外部インダクタ電流の歪み、死角歪み（de
ad angle distortion）、最大デューティを５０％以下
に維持しなければならないなどの短所のために正確な補
正ができず、可変ヒステリシス制御方式は、インダクタ
電流検知による可変周波数方式で入力電圧が低くなる場
合、インダクタ電流制御のための周波数が無限に増加す
るため、周波数制御の限界があり、平均電流制御方式は
力率１を実現するための制御方式の構成が極めて複雑で
あるという短所があった。
【０００４】本発明は、前記のような従来のＣＣＭ Ｐ
ＦＣ方式の問題点を解決するためのものであって、その
目的は、逆のこぎり波を利用した簡単な力率補正回路を
提供することにより、より高い力率を提供し、かつデュ
ーティ比の制限が殆どない力率補正回路を提供すること
にある。
ＦＣ方式の問題点を解決するためのものであって、その
目的は、逆のこぎり波を利用した簡単な力率補正回路を
提供することにより、より高い力率を提供し、かつデュ
ーティ比の制限が殆どない力率補正回路を提供すること
にある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に、本発明の一特徴による力率補正回路は、コンバータ
部、電流検知部、エラー増幅部、比較波形生成部及びス
イッチング駆動部を含む。
に、本発明の一特徴による力率補正回路は、コンバータ
部、電流検知部、エラー増幅部、比較波形生成部及びス
イッチング駆動部を含む。
【０００６】コンバータ部は入力電圧に連結されるイン
ダクタと、インダクタに流れる電流を制御するスイッチ
ング素子と、インダクタの出力電圧を整流して負荷に供
給するダイオード及び第１キャパシタを有する。
ダクタと、インダクタに流れる電流を制御するスイッチ
ング素子と、インダクタの出力電圧を整流して負荷に供
給するダイオード及び第１キャパシタを有する。
【０００７】電流検知部はスイッチング素子に連結され
る第１抵抗と第２キャパシタとを有し、スイッチング素
子がオンになった時にインダクタに流れる電流を検知す
る。エラー増幅部はコンバータ部の出力電圧を分配する
ための第２、第３抵抗と、第２及び第３抵抗間の接点の
電圧と基準電圧との差を増幅させるためのエラー増幅器
とを有する。
る第１抵抗と第２キャパシタとを有し、スイッチング素
子がオンになった時にインダクタに流れる電流を検知す
る。エラー増幅部はコンバータ部の出力電圧を分配する
ための第２、第３抵抗と、第２及び第３抵抗間の接点の
電圧と基準電圧との差を増幅させるためのエラー増幅器
とを有する。
【０００８】比較波形生成部は、同一周波数の逆のこぎ
り波と基準クロック信号とを発生させる発振器及び、エ
ラー増幅器の出力電圧と逆のこぎり波とを所定利得で乗
ずる乗算機を有する。
り波と基準クロック信号とを発生させる発振器及び、エ
ラー増幅器の出力電圧と逆のこぎり波とを所定利得で乗
ずる乗算機を有する。
【０００９】スイッチング駆動部は電流検知部の出力電
圧と乗算器の出力電圧とが同一になる場合にスイッチン
グ素子をオフとし、基準クロック信号の状態が遷移する
場合にスイッチング素子をオンとする。ここで、コンバ
ータはブースタコンバータであるのが好ましい。
圧と乗算器の出力電圧とが同一になる場合にスイッチン
グ素子をオフとし、基準クロック信号の状態が遷移する
場合にスイッチング素子をオンとする。ここで、コンバ
ータはブースタコンバータであるのが好ましい。
【００１０】また、スイッチング駆動部は電流検知部の
出力電圧と乗算器の出力電圧とを比較する比較器と、比
較器の出力電圧をリセット入力とし、発信機の基準クロ
ック信号をセット入力とするフリップフロップと、フリ
ップフロップの反転出力と発振器の基準クロック信号を
入力とするノアゲートと、ノアゲートの出力信号に従っ
て前記スイッチング素子をオン、オフとするスイッチン
グ駆動回路とを含むのが好ましい。
出力電圧と乗算器の出力電圧とを比較する比較器と、比
較器の出力電圧をリセット入力とし、発信機の基準クロ
ック信号をセット入力とするフリップフロップと、フリ
ップフロップの反転出力と発振器の基準クロック信号を
入力とするノアゲートと、ノアゲートの出力信号に従っ
て前記スイッチング素子をオン、オフとするスイッチン
グ駆動回路とを含むのが好ましい。
【００１１】一方、本発明の他の特徴による力率補正回
路のコンバータ部、電流検知部、エラー増幅部は前記力
率補正回路と同一であり、比較波形生成部は同一周波数
の逆のこぎり波と基準クロック信号とを発生させる発振
器と、エラー増幅器の出力電圧を第２基準電圧に減算す
るための第１減算器と、第３基準電圧を第１減算器の出
力電圧に減算するための第２減算器と、逆のこぎり波と
第１減算器の出力電圧を第１利得で乗ずる第１乗算器
と、第２減算器の出力電圧と電流検知部の出力電圧とを
第２利得で乗ずる第２乗算器とを有する。
路のコンバータ部、電流検知部、エラー増幅部は前記力
率補正回路と同一であり、比較波形生成部は同一周波数
の逆のこぎり波と基準クロック信号とを発生させる発振
器と、エラー増幅器の出力電圧を第２基準電圧に減算す
るための第１減算器と、第３基準電圧を第１減算器の出
力電圧に減算するための第２減算器と、逆のこぎり波と
第１減算器の出力電圧を第１利得で乗ずる第１乗算器
と、第２減算器の出力電圧と電流検知部の出力電圧とを
第２利得で乗ずる第２乗算器とを有する。
【００１２】スイッチング駆動部は第１乗算器と前記第
２乗算器の出力電圧が同一になる場合にスイッチング素
子をオフとし、基準クロック信号の状態が遷移する場合
にスイッチング素子をオンとする。
２乗算器の出力電圧が同一になる場合にスイッチング素
子をオフとし、基準クロック信号の状態が遷移する場合
にスイッチング素子をオンとする。
【００１３】一方、本発明の他の特徴による力率補正回
路の比較波形生成部は、同一周波数の逆のこぎり波と基
準クロック信号とを発生させる発振器と、第１利得をエ
ラー増幅器の出力電圧で除するための除算器と、逆のこ
ぎり波とエラー増幅器の出力電圧とを第２利得で乗ずる
ための第１乗算器と、乗算器の出力電圧と電流検知部の
出力電圧とを第３利得で乗ずる第２乗算器とを有し、ス
イッチング駆動部は、第１乗算器と第２乗算器の出力電
圧が同一になる場合に前記スイッチング素子をオフと
し、基準クロック信号の状態が遷移する場合にスイッチ
ング素子をオンとする。
路の比較波形生成部は、同一周波数の逆のこぎり波と基
準クロック信号とを発生させる発振器と、第１利得をエ
ラー増幅器の出力電圧で除するための除算器と、逆のこ
ぎり波とエラー増幅器の出力電圧とを第２利得で乗ずる
ための第１乗算器と、乗算器の出力電圧と電流検知部の
出力電圧とを第３利得で乗ずる第２乗算器とを有し、ス
イッチング駆動部は、第１乗算器と第２乗算器の出力電
圧が同一になる場合に前記スイッチング素子をオフと
し、基準クロック信号の状態が遷移する場合にスイッチ
ング素子をオンとする。
【００１４】
【発明の実施の形態】以下、本発明の実施形態について
図面に基づいて詳細に説明する。
図面に基づいて詳細に説明する。
【００１５】図１は本発明の第１実施形態によるＰＦＣ
回路を示した図である。図１に示したように本発明の第
１実施形態によるＰＦＣ回路は、ブースタコンバータ部
１０、エラー増幅部２０、電流検知部３０、比較波形生
成部４０、スイッチング駆動部５０で構成される。
回路を示した図である。図１に示したように本発明の第
１実施形態によるＰＦＣ回路は、ブースタコンバータ部
１０、エラー増幅部２０、電流検知部３０、比較波形生
成部４０、スイッチング駆動部５０で構成される。
【００１６】ブースタコンバータ部１０は、交流電源Ａ
Ｃを整流して平滑化した後、スイッチングゲートの動作
によって２次側負荷に出力電圧を発生させるためのもの
であり、図１においてブースタコンバータ部１０は交流
電源を１次に整流する１次整流器１１及びキャパシタＣ
１、入力電流によってコイルにエネルギーを貯蔵して２
次側に電流を誘起させるインダクタＬ、インダクタに流
れる電流を制御するためのスイッチングモーストランジ
スタ１２、インダクタの出力電圧を整流して負荷に供給
するダイオードＤ１及びキャパシタＣ０からなる。
Ｃを整流して平滑化した後、スイッチングゲートの動作
によって２次側負荷に出力電圧を発生させるためのもの
であり、図１においてブースタコンバータ部１０は交流
電源を１次に整流する１次整流器１１及びキャパシタＣ
１、入力電流によってコイルにエネルギーを貯蔵して２
次側に電流を誘起させるインダクタＬ、インダクタに流
れる電流を制御するためのスイッチングモーストランジ
スタ１２、インダクタの出力電圧を整流して負荷に供給
するダイオードＤ１及びキャパシタＣ０からなる。
【００１７】エラー増幅部２０は、前記ブースタコンバ
ータ１０の出力電圧を所定基準電圧と比較してこの比較
値を増幅させるためのものであって、出力電圧Ｖｏｕｔ
を分配するための分配抵抗Ｒ１、Ｒ２と、分配抵抗間の
接点の電圧Ｖｆｂと基準電圧Ｖｒｅｆ１との差を増幅す
るエラー増幅器２１とからなる。
ータ１０の出力電圧を所定基準電圧と比較してこの比較
値を増幅させるためのものであって、出力電圧Ｖｏｕｔ
を分配するための分配抵抗Ｒ１、Ｒ２と、分配抵抗間の
接点の電圧Ｖｆｂと基準電圧Ｖｒｅｆ１との差を増幅す
るエラー増幅器２１とからなる。
【００１８】電流検知部３０は、スイッチングＭＯＳＦ
ＥＴ１２がオンになった時のインダクタに流れる電流を
検知するためのものであって、抵抗Ｒｃｓとキャパシタ
Ｃｆとからなる。
ＥＴ１２がオンになった時のインダクタに流れる電流を
検知するためのものであって、抵抗Ｒｃｓとキャパシタ
Ｃｆとからなる。
【００１９】比較波形生成部４０は、前記電流検知部３
０の出力電圧Ｖｃｓと比較するための比較波形を生成す
るためのものであって、同一周波数の逆のこぎり波Ｖｓ
ｗと基準クロック信号とを発生させる発振器４１と、前
記逆のこぎり波Ｖｓｗと前記エラー増幅部の出力電圧Ｖ
ｅとを利得Ｋで乗ずる乗算器４２とからなる。
０の出力電圧Ｖｃｓと比較するための比較波形を生成す
るためのものであって、同一周波数の逆のこぎり波Ｖｓ
ｗと基準クロック信号とを発生させる発振器４１と、前
記逆のこぎり波Ｖｓｗと前記エラー増幅部の出力電圧Ｖ
ｅとを利得Ｋで乗ずる乗算器４２とからなる。
【００２０】スイッチング駆動部５０は、スイッチング
ＭＯＳＦＥＴのオン、オフを制御するための駆動電圧を
発生させるものであって、前記電流検知部３０の出力電
圧Ｖｃｓと前記乗算器４２の出力値Ｖｍｏとを比較する
比較器５１と、前記比較器の出力をリセット信号とし、
前記逆のこぎり波に同期した基準クロック信号をセット
信号とするフリップフロップ５２と、前記フロップフロ
ップの反転出力と前記基準クロック信号とを否定論理和
するノアゲート５３と、前記ノアゲート５３の出力でス
イッチングＭＯＳトランジスタ１２のゲートを駆動させ
る駆動回路５４とからなる。
ＭＯＳＦＥＴのオン、オフを制御するための駆動電圧を
発生させるものであって、前記電流検知部３０の出力電
圧Ｖｃｓと前記乗算器４２の出力値Ｖｍｏとを比較する
比較器５１と、前記比較器の出力をリセット信号とし、
前記逆のこぎり波に同期した基準クロック信号をセット
信号とするフリップフロップ５２と、前記フロップフロ
ップの反転出力と前記基準クロック信号とを否定論理和
するノアゲート５３と、前記ノアゲート５３の出力でス
イッチングＭＯＳトランジスタ１２のゲートを駆動させ
る駆動回路５４とからなる。
【００２１】次は図１と図２を参照して本発明の第１実
施形態によるＰＦＣ回路の動作について説明する。
施形態によるＰＦＣ回路の動作について説明する。
【００２２】図１のブースタコンバータ１０において、
入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係式は（１）
式の通りである。 Vout/Vin = 1/(1-ton/T) = 1/(1-D) ・・・（１） ここで、Ｔは一周期を示し、ｔonは一周期の間にスイッ
チングＭＯＳＦＥＴ１２がオンになる時間を示す。ま
た、Ｄはデューティ比であって、一周期Ｔの間にスイッ
チングＭＯＳＦＥＴ１２がオンになる時間の比を示す。
入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係式は（１）
式の通りである。 Vout/Vin = 1/(1-ton/T) = 1/(1-D) ・・・（１） ここで、Ｔは一周期を示し、ｔonは一周期の間にスイッ
チングＭＯＳＦＥＴ１２がオンになる時間を示す。ま
た、Ｄはデューティ比であって、一周期Ｔの間にスイッ
チングＭＯＳＦＥＴ１２がオンになる時間の比を示す。
【００２３】（１）式からわかるように、出力電圧Ｖｏ
ｕｔは入力電圧Ｖｉｎとデューティ比Ｄによって決定さ
れ、これによってスイッチングのオン時間ｔonを調節す
ることで出力電圧を制御することができる。
ｕｔは入力電圧Ｖｉｎとデューティ比Ｄによって決定さ
れ、これによってスイッチングのオン時間ｔonを調節す
ることで出力電圧を制御することができる。
【００２４】スイッチングＭＯＳトランジスタ１２のス
イッチングのオン、オフ時点はスイッチング駆動部５０
によって制御される。
イッチングのオン、オフ時点はスイッチング駆動部５０
によって制御される。
【００２５】具体的に、スイッチングＭＯＳトランジス
タのオン時点はフリップフロップ５２のセット信号に入
力される発振器４１の基準クロック信号によって決定さ
れる。すなわち、発振器の基準クロック信号が、例えば
上昇エッジである場合、フリップフロップの反転出力は
ロー状態の出力値を出力するようになる。このロー状態
の出力値と発振器の基準クロック信号はノアゲート５３
に入力され、スイッチングモーストランジスタ１２がオ
ンになるようにする。
タのオン時点はフリップフロップ５２のセット信号に入
力される発振器４１の基準クロック信号によって決定さ
れる。すなわち、発振器の基準クロック信号が、例えば
上昇エッジである場合、フリップフロップの反転出力は
ロー状態の出力値を出力するようになる。このロー状態
の出力値と発振器の基準クロック信号はノアゲート５３
に入力され、スイッチングモーストランジスタ１２がオ
ンになるようにする。
【００２６】一方、スイッチングＭＯＳトランジスタ１
２のオフ時点は、比較器５１にそれぞれ入力される信号
である電流検知部３０の出力信号Ｖｃｓと乗算器４２の
出力信号Ｖｍｏとによって決定される。
２のオフ時点は、比較器５１にそれぞれ入力される信号
である電流検知部３０の出力信号Ｖｃｓと乗算器４２の
出力信号Ｖｍｏとによって決定される。
【００２７】すなわち、電流検知部３０の出力信号Ｖｃ
ｓと乗算器４２の出力信号Ｖｍｏとが同一になる場合、
前記比較器５１はハイ状態の信号を出力し、この出力信
号はフリップフロップ５２をリセットさせ、フリップフ
ロップの反転出力がハイ状態になるようにする。このフ
リップフロップ５２からの信号はノアゲート５３と駆動
回路５４とを経てスイッチングＭＯＳトランジスタ１２
をオフさせる。
ｓと乗算器４２の出力信号Ｖｍｏとが同一になる場合、
前記比較器５１はハイ状態の信号を出力し、この出力信
号はフリップフロップ５２をリセットさせ、フリップフ
ロップの反転出力がハイ状態になるようにする。このフ
リップフロップ５２からの信号はノアゲート５３と駆動
回路５４とを経てスイッチングＭＯＳトランジスタ１２
をオフさせる。
【００２８】以下、本発明の第１実施形態によるＰＦＣ
回路においてスイッチングＭＯＳトランジスタ１２のタ
ーンオン区間について図１及び図２を参照して説明す
る。
回路においてスイッチングＭＯＳトランジスタ１２のタ
ーンオン区間について図１及び図２を参照して説明す
る。
【００２９】図１において、乗算器４２の出力電圧Ｖｍ
ｏは（２）式のように、エラー増幅部の出力電圧Ｖｅと
逆のこぎり波信号Ｖｓｗとに利得Ｋを乗じた値となる。 Vmo = K × Ve × Vsw ・・・（２）
ｏは（２）式のように、エラー増幅部の出力電圧Ｖｅと
逆のこぎり波信号Ｖｓｗとに利得Ｋを乗じた値となる。 Vmo = K × Ve × Vsw ・・・（２）
【００３０】従って乗算器４２の出力電圧Ｖｍｏは、エ
ラー増幅器２１の出力電圧Ｖｅによって変化するように
なる。
ラー増幅器２１の出力電圧Ｖｅによって変化するように
なる。
【００３１】電流検知部３０の出力電圧Ｖｃｓは図２に
示したように、スイッチングＭＯＳトランジスタ１２が
オンになる時点、すなわち発振器２１の基準クロック信
号が上昇エッジに変化した時点から増加し始める。
示したように、スイッチングＭＯＳトランジスタ１２が
オンになる時点、すなわち発振器２１の基準クロック信
号が上昇エッジに変化した時点から増加し始める。
【００３２】電流検知部３０の出力電圧Ｖｃｓが増加す
ることにより、電流検知部３０の出力電圧Ｖｃｓと乗算
器の出力電圧Ｖｍｏとが結局同一になり、この時点にお
いてスイッチングＭＯＳトランジスタ１２はオフにな
る。このスイッチングＭＯＳトランジスタ１２は、発振
器４１の基準クロック信号が上昇エッジに変化する時点
で再びオンになって前記過程を繰返す。
ることにより、電流検知部３０の出力電圧Ｖｃｓと乗算
器の出力電圧Ｖｍｏとが結局同一になり、この時点にお
いてスイッチングＭＯＳトランジスタ１２はオフにな
る。このスイッチングＭＯＳトランジスタ１２は、発振
器４１の基準クロック信号が上昇エッジに変化する時点
で再びオンになって前記過程を繰返す。
【００３３】電流検知部３０の出力電圧Ｖｃｓと乗算器
の出力電圧Ｖｍｏとが同一になる点におけるＶｃｓとＶ
ｍｏとの関係式は（３）式の通りである。 Vcs = K × Ve × Va × (1-ton/T) ・・・（３） ここで、ＶａはスイッチングＭＯＳトランジスタがオン
になる時点における逆のこぎり波の電圧を示し、Ｔは逆
のこぎり波の周期を示す。
の出力電圧Ｖｍｏとが同一になる点におけるＶｃｓとＶ
ｍｏとの関係式は（３）式の通りである。 Vcs = K × Ve × Va × (1-ton/T) ・・・（３） ここで、ＶａはスイッチングＭＯＳトランジスタがオン
になる時点における逆のこぎり波の電圧を示し、Ｔは逆
のこぎり波の周期を示す。
【００３４】（１）式を（３）式に代入すると、（４）
式の通りである。 Vcs = K × Ve × Va × Vin/Vout ・・・（４）
式の通りである。 Vcs = K × Ve × Va × Vin/Vout ・・・（４）
【００３５】電流検知部３０の出力電圧Ｖｃｓは（５）
式の通りである。 Vcs = iL × Rcs ・・・（５） ここで、ｉＬはインダクタＬに流れる電流を示す。
式の通りである。 Vcs = iL × Rcs ・・・（５） ここで、ｉＬはインダクタＬに流れる電流を示す。
【００３６】（４）式及び（５）式から、電流ｉＬは
（６）式で求められる。 iL = (K × Ve × Va × Vin)/(Vout × Rcs) ・・・（６）
（６）式で求められる。 iL = (K × Ve × Va × Vin)/(Vout × Rcs) ・・・（６）
【００３７】（６）式から、インダクタに流れる電流ｉ
Ｌは、入力電圧Ｖｉｎと一定のゲインGm（Gm = (K × V
e × Va)/(Vout × Rcs) ）によってその大きさが決定
される比例関係にあり、入力電圧と位相が同一であるこ
とがわかる。
Ｌは、入力電圧Ｖｉｎと一定のゲインGm（Gm = (K × V
e × Va)/(Vout × Rcs) ）によってその大きさが決定
される比例関係にあり、入力電圧と位相が同一であるこ
とがわかる。
【００３８】すなわち、インダクタに流れる電流ｉＬの
波形は入力電圧の波形と一致し、これによって本発明の
実施形態によるＰＦＣ回路は高い力率を提供することが
できる。
波形は入力電圧の波形と一致し、これによって本発明の
実施形態によるＰＦＣ回路は高い力率を提供することが
できる。
【００３９】次に、出力電圧Ｖｏｕｔが変動する場合、
本発明の第１実施形態によるＰＦＣ回路の動作について
図１及び図３を参照して説明する。負荷の変動によって
出力電圧がＶｏｕｔからＶｏｕｔ′に減少したと仮定す
る。そうすれば、分配抵抗Ｒ１、Ｒ２によって分配され
る電圧Ｖｆｂは減少し、これによってエラー増幅器２１
の出力電圧はＶｅからＶｅ′に増加するようになる。従
って乗算器４２の出力電圧は図３に示したように、Ｖｍ
ｏからＶｍｏ′に傾きが増加するようになる。
本発明の第１実施形態によるＰＦＣ回路の動作について
図１及び図３を参照して説明する。負荷の変動によって
出力電圧がＶｏｕｔからＶｏｕｔ′に減少したと仮定す
る。そうすれば、分配抵抗Ｒ１、Ｒ２によって分配され
る電圧Ｖｆｂは減少し、これによってエラー増幅器２１
の出力電圧はＶｅからＶｅ′に増加するようになる。従
って乗算器４２の出力電圧は図３に示したように、Ｖｍ
ｏからＶｍｏ′に傾きが増加するようになる。
【００４０】この場合、電流検知部３０の出力電圧Ｖｃ
ｓは、出力電圧Ｖｏｕｔの変動に関係なくて一定の傾き
を有するため、図３に示したように、スイッチングＭＯ
Ｓトランジスタ１２のオン時間はｔｏｎからｔｏｎ′に
増加するようになる。従って、デユーティ比の増加に伴
い、（１）式からわかるように、出力電圧Ｖｏｕｔは増
加するようになる。
ｓは、出力電圧Ｖｏｕｔの変動に関係なくて一定の傾き
を有するため、図３に示したように、スイッチングＭＯ
Ｓトランジスタ１２のオン時間はｔｏｎからｔｏｎ′に
増加するようになる。従って、デユーティ比の増加に伴
い、（１）式からわかるように、出力電圧Ｖｏｕｔは増
加するようになる。
【００４１】これと同様に、出力電圧Ｖｏｕｔが負荷の
変動によって増加した場合には、デユーティ比は減少
し、これによって出力電圧Ｖｏｕｔは減少するようにな
る。
変動によって増加した場合には、デユーティ比は減少
し、これによって出力電圧Ｖｏｕｔは減少するようにな
る。
【００４２】しかし、本発明の第１実施形態によるＰＦ
Ｃ回路は、以下の説明の通り、最大デユーティ比を有す
るのに限界がある。例えば、出力電圧Ｖｏｕｔの減少に
よって乗算器の出力電圧Ｖｍｏの傾きが増加するとして
も、この傾きの増加には限界がある。
Ｃ回路は、以下の説明の通り、最大デユーティ比を有す
るのに限界がある。例えば、出力電圧Ｖｏｕｔの減少に
よって乗算器の出力電圧Ｖｍｏの傾きが増加するとして
も、この傾きの増加には限界がある。
【００４３】すなわち、出力電圧Ｖｏｕｔが減少しても
エラー増幅器の出力値Ｖｅの最大値は制限され、これに
よって乗算器の出力電圧Ｖｍｏの傾きの増加には限界が
存在するようになる。従って、電流検知部３０の出力電
圧の傾きが一定であるため、実際の最大デユーティ比値
は一定の限界を有し、これにより、過度な負荷がかかる
時にデユーティオンタイムが制限されるようになって出
力電圧Ｖｏｕｔの制御が困難であった。
エラー増幅器の出力値Ｖｅの最大値は制限され、これに
よって乗算器の出力電圧Ｖｍｏの傾きの増加には限界が
存在するようになる。従って、電流検知部３０の出力電
圧の傾きが一定であるため、実際の最大デユーティ比値
は一定の限界を有し、これにより、過度な負荷がかかる
時にデユーティオンタイムが制限されるようになって出
力電圧Ｖｏｕｔの制御が困難であった。
【００４４】本発明の第２及び第３実施形態によるＰＦ
Ｃ回路は、前記のような問題点を解決するために提案さ
れたものである。図４は本発明の第２実施形態によるＰ
ＦＣ回路を示した図である。図４に示したように、本発
明の第２実施形態によるＰＦＣ回路としてはブースタコ
ンバータ部１０、エラー増幅部２０、電流検知部３０、
比較波形生成部６０、スイッチング駆動部５０からな
る。図４において、ブースタコンバータ部１０、エラー
増幅部２０、電流検知部３０、スイッチング駆動部５０
は、図１に示したＰＦＣ回路と同一であるため、詳細な
説明は省略する。
Ｃ回路は、前記のような問題点を解決するために提案さ
れたものである。図４は本発明の第２実施形態によるＰ
ＦＣ回路を示した図である。図４に示したように、本発
明の第２実施形態によるＰＦＣ回路としてはブースタコ
ンバータ部１０、エラー増幅部２０、電流検知部３０、
比較波形生成部６０、スイッチング駆動部５０からな
る。図４において、ブースタコンバータ部１０、エラー
増幅部２０、電流検知部３０、スイッチング駆動部５０
は、図１に示したＰＦＣ回路と同一であるため、詳細な
説明は省略する。
【００４５】比較波形生成部６０は、スイッチングＭＯ
Ｓトランジスタ１２のオフ時点を決定する比較波形を提
供するためのものであって、加減器６１、６２と、乗算
器６３、６４とからなる。
Ｓトランジスタ１２のオフ時点を決定する比較波形を提
供するためのものであって、加減器６１、６２と、乗算
器６３、６４とからなる。
【００４６】加減器６２は、エラー増幅器２１の出力電
圧Ｖｅから比較電圧Ｖｒｅｆ３を減算してＶｍ２（Ｖｍ
２＝Ｖｅ−Ｖｒｅｆ３）を出力し、加減器６１は比較電
圧Ｖｒｅｆ２から加減器６２の出力電圧Ｖｍ２を減算し
てＶｍ１（Ｖｍ１＝Ｖｒｅｆ２−Ｖｍ２＝Ｖｒｅｆ２＋
Ｖｒｅｆ３−Ｖｅ）を出力する。
圧Ｖｅから比較電圧Ｖｒｅｆ３を減算してＶｍ２（Ｖｍ
２＝Ｖｅ−Ｖｒｅｆ３）を出力し、加減器６１は比較電
圧Ｖｒｅｆ２から加減器６２の出力電圧Ｖｍ２を減算し
てＶｍ１（Ｖｍ１＝Ｖｒｅｆ２−Ｖｍ２＝Ｖｒｅｆ２＋
Ｖｒｅｆ３−Ｖｅ）を出力する。
【００４７】乗算器６３は電流検知部３０の出力電圧Ｖ
ｃｓと加減器６１の出力電圧Ｖｍ１とに利得Ｋ１を乗じ
てＶｍｏ１を出力し、乗算器６４は逆のこぎり波Ｖｓｗ
と加減器６２の出力電圧Ｖｍ２とに利得Ｋ２を乗じてＶ
ｍｏ２を出力する。
ｃｓと加減器６１の出力電圧Ｖｍ１とに利得Ｋ１を乗じ
てＶｍｏ１を出力し、乗算器６４は逆のこぎり波Ｖｓｗ
と加減器６２の出力電圧Ｖｍ２とに利得Ｋ２を乗じてＶ
ｍｏ２を出力する。
【００４８】すなわち、乗算器６３、６４の出力電圧Ｖ
ｍｏ１、Ｖｍｏ２は、それぞれ（７）式、（８）式の通
りである。 Vmo1 = K1 × (Vref2 + Vref3 - Ve ) × Vcs ・・・（７） Vmo2 = K2 × (Ve - Vref3 ) × Vsw ・・・（８）
ｍｏ１、Ｖｍｏ２は、それぞれ（７）式、（８）式の通
りである。 Vmo1 = K1 × (Vref2 + Vref3 - Ve ) × Vcs ・・・（７） Vmo2 = K2 × (Ve - Vref3 ) × Vsw ・・・（８）
【００４９】次に、図４及び図５を参照して本発明の第
２実施形態によるＰＦＣ回路の動作について説明する。
上述のように、スイッチングＭＯＳトランジスタのオン
時点は、フリップフロップ５２のセット信号に入力され
る発振器４１の基準クロック信号によって決定され、ス
イッチングＭＯＳトランジスタ１２のオフの時点は、比
較器５１にそれぞれ入力される信号である乗算器６３、
６４の出力信号Ｖｍｏ１、Ｖｍｏ２によって決定され
る。
２実施形態によるＰＦＣ回路の動作について説明する。
上述のように、スイッチングＭＯＳトランジスタのオン
時点は、フリップフロップ５２のセット信号に入力され
る発振器４１の基準クロック信号によって決定され、ス
イッチングＭＯＳトランジスタ１２のオフの時点は、比
較器５１にそれぞれ入力される信号である乗算器６３、
６４の出力信号Ｖｍｏ１、Ｖｍｏ２によって決定され
る。
【００５０】図５において、乗算器６４の出力電圧Ｖｍ
ｏ２は（８）式からわかるように、逆のこぎり波Ｖｓｗ
に一定のゲイン（ G = K2 × (Ve - Vref3 ) ）を乗じ
た値であるので、図５のような波形となる。
ｏ２は（８）式からわかるように、逆のこぎり波Ｖｓｗ
に一定のゲイン（ G = K2 × (Ve - Vref3 ) ）を乗じ
た値であるので、図５のような波形となる。
【００５１】乗算器６３の出力電圧Ｖｍｏ１は、（７）
式からわかるように電流検知部３０の出力電圧Ｖｃｓに
比例した値となるので、スイッチングＭＯＳトランジス
タ１２がオンになる時点、すなわち発振器６５の基準ク
ロック信号が上昇エッジに変化した時点から増加し始め
る。
式からわかるように電流検知部３０の出力電圧Ｖｃｓに
比例した値となるので、スイッチングＭＯＳトランジス
タ１２がオンになる時点、すなわち発振器６５の基準ク
ロック信号が上昇エッジに変化した時点から増加し始め
る。
【００５２】乗算器６３の出力電圧Ｖｍｏ１が増加する
ことにより、前記電圧Ｖｍｏ１は乗算器６４の出力電圧
Ｖｍｏ２と結局同一になり、この時点でスイッチングＭ
ＯＳトランジスタ１２はオフとなる。このスイッチング
ＭＯＳトランジスタ１２は、発振器６５の基準クロック
信号が上昇エッジに変化する時点で再びオンになって前
記過程を繰返す。
ことにより、前記電圧Ｖｍｏ１は乗算器６４の出力電圧
Ｖｍｏ２と結局同一になり、この時点でスイッチングＭ
ＯＳトランジスタ１２はオフとなる。このスイッチング
ＭＯＳトランジスタ１２は、発振器６５の基準クロック
信号が上昇エッジに変化する時点で再びオンになって前
記過程を繰返す。
【００５３】乗算器６３、６４の出力電圧Ｖｍｏ１、Ｖ
ｍｏ２が同一になる点におけるＶｍｏ１とＶｍｏ２との
関係式は、（９）式の通りである。 K1 × (Vref2 + Vref3 - Ve ) × Vcs = K2 × (Ve - Vref3 ) × Va × (1-ton/T) ・・・（９） ここで、ＶａはスイッチングＭＯＳトランジスタがオン
になる時点における逆のこぎり波の電圧を示し、Ｔは逆
のこぎり波の周期を示す。
ｍｏ２が同一になる点におけるＶｍｏ１とＶｍｏ２との
関係式は、（９）式の通りである。 K1 × (Vref2 + Vref3 - Ve ) × Vcs = K2 × (Ve - Vref3 ) × Va × (1-ton/T) ・・・（９） ここで、ＶａはスイッチングＭＯＳトランジスタがオン
になる時点における逆のこぎり波の電圧を示し、Ｔは逆
のこぎり波の周期を示す。
【００５４】（１）式と（５）式とを（９）式に代入す
ると、（１０）式の通りである。 iL = {K2 × (Ve - Vref3 ) × Va × Vin} / { K1 × (Vref2 + Vref3 - Ve ) × Rcs × Vout } ・・・（１０） （１０）式からわかるように、インダクタに流れる電流
ｉＬは、入力電圧Ｖｉｎと一定のゲインＧｍ１（ Gm1 =
{K2 × (Ve - Vref3 ) × Va } / { K1 × (Vref2 + V
ref3 - Ve ) × Rcs × Vout } ）によってその大きさ
が決定される比例関係にあり、入力電圧と位相が同一で
あることがわかる。
ると、（１０）式の通りである。 iL = {K2 × (Ve - Vref3 ) × Va × Vin} / { K1 × (Vref2 + Vref3 - Ve ) × Rcs × Vout } ・・・（１０） （１０）式からわかるように、インダクタに流れる電流
ｉＬは、入力電圧Ｖｉｎと一定のゲインＧｍ１（ Gm1 =
{K2 × (Ve - Vref3 ) × Va } / { K1 × (Vref2 + V
ref3 - Ve ) × Rcs × Vout } ）によってその大きさ
が決定される比例関係にあり、入力電圧と位相が同一で
あることがわかる。
【００５５】すなわち、インダクタに流れる電流ｉＬの
波形は入力電圧の波形と一致し、これによって本発明の
第２実施形態によるＰＦＣ回路は力率回路補正が可能で
ある。
波形は入力電圧の波形と一致し、これによって本発明の
第２実施形態によるＰＦＣ回路は力率回路補正が可能で
ある。
【００５６】以下、出力電圧Ｖｏｕｔが変動する場合、
本発明の第２実施形態によるＰＦＣ回路の動作について
図４、図６及び図７を参照して説明する。図６は、負荷
が増加して出力電圧Ｖｏｕｔが減少した場合を示した図
であり、図７は負荷が減少して出力電圧Ｖｏｕｔが増加
した場合を示した図である。
本発明の第２実施形態によるＰＦＣ回路の動作について
図４、図６及び図７を参照して説明する。図６は、負荷
が増加して出力電圧Ｖｏｕｔが減少した場合を示した図
であり、図７は負荷が減少して出力電圧Ｖｏｕｔが増加
した場合を示した図である。
【００５７】負荷が増加してブースタコンバータ１０の
出力がＶｏｕｔからＶｏｕｔ′に減少したと過程する。
そうすると、分配抵抗Ｒ１、Ｒ２によって分配される電
圧は減少するようになり、エラー増幅器２１の出力電圧
はＶｅからＶｅ′に増加するようになる。従って、乗算
器６４の出力電圧は図６に示したように、Ｖｍｏ２から
Ｖｍｏ２′に傾きが増加するようになり、乗算器６３の
出力電圧はＶｍｏ１からＶｍｏ１′に傾きが減少するよ
うになる。
出力がＶｏｕｔからＶｏｕｔ′に減少したと過程する。
そうすると、分配抵抗Ｒ１、Ｒ２によって分配される電
圧は減少するようになり、エラー増幅器２１の出力電圧
はＶｅからＶｅ′に増加するようになる。従って、乗算
器６４の出力電圧は図６に示したように、Ｖｍｏ２から
Ｖｍｏ２′に傾きが増加するようになり、乗算器６３の
出力電圧はＶｍｏ１からＶｍｏ１′に傾きが減少するよ
うになる。
【００５８】従って、スイッチングＭＯＳトランジスタ
１２のオン時間はｔｏｎからｔｏｎ′に増加するので、
出力電流が増加して出力電圧Ｖｏｕｔは増加するように
なる。
１２のオン時間はｔｏｎからｔｏｎ′に増加するので、
出力電流が増加して出力電圧Ｖｏｕｔは増加するように
なる。
【００５９】一方、負荷が減少してブースタコンバータ
１０の出力電圧がＶｏｕｔからＶｏｕｔ″に増加したと
仮定する。そうすると、分配抵抗Ｒ１、Ｒ２によって分
配される電圧Ｖｆｂは増加するようになってエラー増幅
器２１の出力電圧はＶｅからＶｅ″に減少するようにな
る。これによって乗算器６４の出力電圧は図７に示した
ように、Ｖｍｏ２からＶｍｏ２″に傾きが減少するよう
になり、乗算器６３の出力電圧はＶｍｏ１からＶｍｏ
１″に傾きが増加するようになる。
１０の出力電圧がＶｏｕｔからＶｏｕｔ″に増加したと
仮定する。そうすると、分配抵抗Ｒ１、Ｒ２によって分
配される電圧Ｖｆｂは増加するようになってエラー増幅
器２１の出力電圧はＶｅからＶｅ″に減少するようにな
る。これによって乗算器６４の出力電圧は図７に示した
ように、Ｖｍｏ２からＶｍｏ２″に傾きが減少するよう
になり、乗算器６３の出力電圧はＶｍｏ１からＶｍｏ
１″に傾きが増加するようになる。
【００６０】従って、スイッチングＭＯＳトランジスタ
１２のオン時間は、ｔｏｎからｔｏｎ″に減少するの
で、出力電流が減少して結局出力電圧Ｖｏｕｔは減少す
る。
１２のオン時間は、ｔｏｎからｔｏｎ″に減少するの
で、出力電流が減少して結局出力電圧Ｖｏｕｔは減少す
る。
【００６１】本発明の第２実施形態によるＰＦＣ回路
は、次に説明するように電流制御、すなわちデユーティ
比において殆ど制限を受けることがない。
は、次に説明するように電流制御、すなわちデユーティ
比において殆ど制限を受けることがない。
【００６２】例えば、出力電圧Ｖｏｕｔが減少し、エラ
ー増幅器２１の出力値ＶｅがＶｒｅｆ２＋Ｖｒｅｆ３と
ほぼ同一になったと仮定する。そうすれば、（７）式か
らわかるように、乗算器６３の出力電圧Ｖｍｏ１の傾き
が減少してほぼゼロになる。従って、スイッチングＭＯ
Ｓトランジスタ１２のオンの時間は増加するようになっ
てデユーティ比がほぼ１になる。
ー増幅器２１の出力値ＶｅがＶｒｅｆ２＋Ｖｒｅｆ３と
ほぼ同一になったと仮定する。そうすれば、（７）式か
らわかるように、乗算器６３の出力電圧Ｖｍｏ１の傾き
が減少してほぼゼロになる。従って、スイッチングＭＯ
Ｓトランジスタ１２のオンの時間は増加するようになっ
てデユーティ比がほぼ１になる。
【００６３】一方、出力電圧Ｖｏｕｔが増加し、エラー
増幅器２１の出力値ＶｅがＶｒｅｆ３とほぼ同一になっ
たと仮定する。そうすれば（８）式からわかるように乗
算器６４の出力電圧Ｖｍｏ２の傾きが減少してほぼゼロ
になる。従って、スイッチングＭＯＳトランジスタ１２
のオン時間が減少してデューティはほぼゼロになる。
増幅器２１の出力値ＶｅがＶｒｅｆ３とほぼ同一になっ
たと仮定する。そうすれば（８）式からわかるように乗
算器６４の出力電圧Ｖｍｏ２の傾きが減少してほぼゼロ
になる。従って、スイッチングＭＯＳトランジスタ１２
のオン時間が減少してデューティはほぼゼロになる。
【００６４】このように、本発明の第２実施形態による
ＰＦＣ回路はデユーティ比をほぼゼロから１まで制御す
ることができるため、広い範囲の負荷変動や入力電圧の
変動に対してもデューティの変動を最大、最小に制御す
ることができる。
ＰＦＣ回路はデユーティ比をほぼゼロから１まで制御す
ることができるため、広い範囲の負荷変動や入力電圧の
変動に対してもデューティの変動を最大、最小に制御す
ることができる。
【００６５】図８は本発明の第３実施形態によるＰＦＣ
回路を示した図である。図８に示したように、本発明の
第３実施形態によるＰＦＣ回路は、ブースタコンバータ
部１０、エラー増幅部２０、電流検知部３０、比較波形
生成部７０、スイッチング駆動部５０からなる。図８に
おいて、ブースタコンバータ部１０、エラー増幅部２
０、電流検知部３０、スイッチング駆動部５０は、図１
に示したＰＦＣ回路と同一であるため、詳細な説明は省
略する。
回路を示した図である。図８に示したように、本発明の
第３実施形態によるＰＦＣ回路は、ブースタコンバータ
部１０、エラー増幅部２０、電流検知部３０、比較波形
生成部７０、スイッチング駆動部５０からなる。図８に
おいて、ブースタコンバータ部１０、エラー増幅部２
０、電流検知部３０、スイッチング駆動部５０は、図１
に示したＰＦＣ回路と同一であるため、詳細な説明は省
略する。
【００６６】比較波形生成部７０は、スイッチングＭＯ
Ｓトランジスタ１２のオフの時点を決定する比較波形を
提供するためのものであって、乗算器７１、７２と除算
器７３とからなる。
Ｓトランジスタ１２のオフの時点を決定する比較波形を
提供するためのものであって、乗算器７１、７２と除算
器７３とからなる。
【００６７】除算器７３は利得Ｋ５をエラー増幅器２１
の出力電圧Ｖｅで割ってＶｙ（ Vy= K5/Ve ）を出力
し、乗算器７１は除算器７３の出力電圧Ｖｙと電流検知
部３０の出力電圧Ｖｃｓとを利得Ｋ３で乗じて電圧Ｖｍ
ｏ３を出力し、乗算器７２はエラー増幅器２１の出力電
圧Ｖｅと逆のこぎり波Ｖｓｗを利得Ｋ４で乗じてＶｍｏ
４を出力する。
の出力電圧Ｖｅで割ってＶｙ（ Vy= K5/Ve ）を出力
し、乗算器７１は除算器７３の出力電圧Ｖｙと電流検知
部３０の出力電圧Ｖｃｓとを利得Ｋ３で乗じて電圧Ｖｍ
ｏ３を出力し、乗算器７２はエラー増幅器２１の出力電
圧Ｖｅと逆のこぎり波Ｖｓｗを利得Ｋ４で乗じてＶｍｏ
４を出力する。
【００６８】すなわち、乗算器７１、７２の出力電圧Ｖ
ｍｏ３、Ｖｍｏ４は、それぞれ（１１）式、（１２）式
の通りである。 Vmo3 = K × Vcs × Vy = K3 × Vcs × K5/Ve ・・・（１１）
ｍｏ３、Ｖｍｏ４は、それぞれ（１１）式、（１２）式
の通りである。 Vmo3 = K × Vcs × Vy = K3 × Vcs × K5/Ve ・・・（１１）
【００６９】
Vmo4 = K4 × Ve × Vsw ・・・（１２）
【００７０】以下、図８及び図９を参照して本発明の第
３実施形態によるＰＦＣ回路の動作について説明する。
図８において、乗算器７２の出力電圧Ｖｍｏ４は（１
２）式からわかるように、逆のこぎり波Ｖｓｗに一定の
ゲイン（ G = K4 × Ve ）を乗じた値であるので、図９
のような波形となる。
３実施形態によるＰＦＣ回路の動作について説明する。
図８において、乗算器７２の出力電圧Ｖｍｏ４は（１
２）式からわかるように、逆のこぎり波Ｖｓｗに一定の
ゲイン（ G = K4 × Ve ）を乗じた値であるので、図９
のような波形となる。
【００７１】乗算器７１の出力電圧Ｖｍｏ３は（１）式
１からわかるように、電流検知部３０の出力電圧Ｖｃｓ
に比例した値となるので、スイッチングＭＯＳトランジ
スタ１２がオンになる時点、すなわち発振器４１の基準
クロック信号が下降エッジに変化した時点から増加し始
める。
１からわかるように、電流検知部３０の出力電圧Ｖｃｓ
に比例した値となるので、スイッチングＭＯＳトランジ
スタ１２がオンになる時点、すなわち発振器４１の基準
クロック信号が下降エッジに変化した時点から増加し始
める。
【００７２】乗算器７１の出力電圧Ｖｍｏ３が増加する
ことによって、前記電圧Ｖｍｏ３は乗算器７２の出力電
圧Ｖｍｏ４と結局同一になり、この時点でスイッチング
ＭＯＳトランジスタ１２はオフになる。このスイッチン
グＭＯＳトランジスタ１２は、発振器４１の基準クロッ
ク信号が下降エッジに変化する時点で再びオンになって
前記過程を繰返す。
ことによって、前記電圧Ｖｍｏ３は乗算器７２の出力電
圧Ｖｍｏ４と結局同一になり、この時点でスイッチング
ＭＯＳトランジスタ１２はオフになる。このスイッチン
グＭＯＳトランジスタ１２は、発振器４１の基準クロッ
ク信号が下降エッジに変化する時点で再びオンになって
前記過程を繰返す。
【００７３】乗算器７１、７２の出力電圧Ｖｍｏ３、Ｖ
ｍｏ４が同一になる点におけるＶｍｏとＶｍo４との関
係式は、（１３）式の通りである。 K3 × Vcs × K5/Ve = K4 × Ve × Va × (1-ton/T) ・・・（１３） ここで、Ｖａは、スイッチングＭＯＳトランジスタがオ
ンになる時点における逆のこぎり波の電圧を示し、Ｔは
逆のこぎり波の周期を示す。
ｍｏ４が同一になる点におけるＶｍｏとＶｍo４との関
係式は、（１３）式の通りである。 K3 × Vcs × K5/Ve = K4 × Ve × Va × (1-ton/T) ・・・（１３） ここで、Ｖａは、スイッチングＭＯＳトランジスタがオ
ンになる時点における逆のこぎり波の電圧を示し、Ｔは
逆のこぎり波の周期を示す。
【００７４】（１）と（５）式を（１３）式に代入する
と、（１４）式の通りである。 iL = {K4 × Ve2 × Va × Vin} / { K3 × K5 × Rcs × Vout } ・・・（１４） （１４）式から、インダクタに流れる電流ｉＬは入力電
圧Ｖｉｎと一定のゲインＧＭ２によって、その大きさが
決定される比例関係にあり、入力電圧と位相が同一であ
ることがわかる。
と、（１４）式の通りである。 iL = {K4 × Ve2 × Va × Vin} / { K3 × K5 × Rcs × Vout } ・・・（１４） （１４）式から、インダクタに流れる電流ｉＬは入力電
圧Ｖｉｎと一定のゲインＧＭ２によって、その大きさが
決定される比例関係にあり、入力電圧と位相が同一であ
ることがわかる。
【００７５】すなわち、インダクタに流れる電流ｉＬの
波形は入力電圧の波形と一致し、これによって本発明の
第３実施形態によるＰＦＣ回路は力率補正が可能であ
る。
波形は入力電圧の波形と一致し、これによって本発明の
第３実施形態によるＰＦＣ回路は力率補正が可能であ
る。
【００７６】以下、出力電圧Ｖｏｕｔが変動する場合、
本発明の第３実施形態によるＰＦＣ回路の動作について
図８、図１０及び図１１を参照して説明する。図１０は
負荷が増加して出力電圧Ｖｏｕｔが減少した場合を示し
た図であり、図１１は負荷が減少して出力電圧Ｖｏｕｔ
が増加した場合を示した図である。
本発明の第３実施形態によるＰＦＣ回路の動作について
図８、図１０及び図１１を参照して説明する。図１０は
負荷が増加して出力電圧Ｖｏｕｔが減少した場合を示し
た図であり、図１１は負荷が減少して出力電圧Ｖｏｕｔ
が増加した場合を示した図である。
【００７７】負荷が増加してＶｏｕｔからＶｏｕｔ′に
減少したと仮定する。そうすると、分配抵抗Ｒ１、Ｒ２
によって分配される電圧Ｖｆｂは減少するようになり、
これによってエラー増幅器２１の出力電圧はＶｅからＶ
ｅ′に増加するようになる。従って、乗算器７２の出力
電圧は図１０に示したようにＶｍｏ４からＶｍｏ４′に
傾きが増加するようになり、乗算器７１の出力電圧はＶ
ｍｏ３からＶｍｏ３′に傾きが減少するようになる。
減少したと仮定する。そうすると、分配抵抗Ｒ１、Ｒ２
によって分配される電圧Ｖｆｂは減少するようになり、
これによってエラー増幅器２１の出力電圧はＶｅからＶ
ｅ′に増加するようになる。従って、乗算器７２の出力
電圧は図１０に示したようにＶｍｏ４からＶｍｏ４′に
傾きが増加するようになり、乗算器７１の出力電圧はＶ
ｍｏ３からＶｍｏ３′に傾きが減少するようになる。
【００７８】従って、スイッチングＭＯＳトランジスタ
１２のオン時間はｔｏｎからｔｏｎ′に増加するので、
出力電流が増加して出力電圧Ｖｏｕｔは増加するように
なる。
１２のオン時間はｔｏｎからｔｏｎ′に増加するので、
出力電流が増加して出力電圧Ｖｏｕｔは増加するように
なる。
【００７９】一方、負荷が減少して出力電圧がＶｏｕｔ
からＶｏｕｔ″に増加したと仮定する。そうすると、分
配抵抗Ｒ１、Ｒ２によって分配される電圧Ｖｆｂは増加
するようになって、エラー増幅器２１の出力電圧はＶｅ
からＶｅ″に減少するようになる。これによって乗算器
７２の出力電圧は図１０に示したように、Ｖｍｏ４から
Ｖｍｏ４″に傾きが減少するようになり、乗算器７１の
出力電圧はＶｍｏ３からＶｍｏ３″に傾きが増加するよ
うになる。
からＶｏｕｔ″に増加したと仮定する。そうすると、分
配抵抗Ｒ１、Ｒ２によって分配される電圧Ｖｆｂは増加
するようになって、エラー増幅器２１の出力電圧はＶｅ
からＶｅ″に減少するようになる。これによって乗算器
７２の出力電圧は図１０に示したように、Ｖｍｏ４から
Ｖｍｏ４″に傾きが減少するようになり、乗算器７１の
出力電圧はＶｍｏ３からＶｍｏ３″に傾きが増加するよ
うになる。
【００８０】従って、スイッチングＭＯＳトランジスタ
１２のオン時間はｔｏｎからｔｏｎ″に減少するので、
出力電流が減少して結局出力電圧Ｖｏｕｔは減少する。
１２のオン時間はｔｏｎからｔｏｎ″に減少するので、
出力電流が減少して結局出力電圧Ｖｏｕｔは減少する。
【００８１】本発明の第３実施形態によるＰＦＣ回路
は、次に説明するように、第１実施形態によるＰＦＣ回
路に比べてさらに広いデューティ比を調節することがで
きる。
は、次に説明するように、第１実施形態によるＰＦＣ回
路に比べてさらに広いデューティ比を調節することがで
きる。
【００８２】すなわち、図１０と図１１からわかるよう
に、本発明の第３実施形態によるＰＦＣ回路は、出力電
圧Ｖｏｕｔが変動して乗算器７２の出力電圧Ｖｍｏ４の
傾きが変動する場合、同時に乗算器７１の出力電圧Ｖｍ
ｏ３の傾きが前記Ｖｍｏ４の傾きの変動方向と反対方向
に変わる。従って、本発明の第３実施形態によるＰＦＣ
回路は第１実施形態によるＰＦＣ回路に比べてさらに広
いデューティ比を調節することができる。
に、本発明の第３実施形態によるＰＦＣ回路は、出力電
圧Ｖｏｕｔが変動して乗算器７２の出力電圧Ｖｍｏ４の
傾きが変動する場合、同時に乗算器７１の出力電圧Ｖｍ
ｏ３の傾きが前記Ｖｍｏ４の傾きの変動方向と反対方向
に変わる。従って、本発明の第３実施形態によるＰＦＣ
回路は第１実施形態によるＰＦＣ回路に比べてさらに広
いデューティ比を調節することができる。
【００８３】以上説明した本発明の実施形態は一実施形
態に過ぎず、本発明の権利範囲が前記実施形態に限られ
るわけではない。また、本発明によるＰＦＣ回路は前記
実施形態以外にも種々に変形して実施できる。
態に過ぎず、本発明の権利範囲が前記実施形態に限られ
るわけではない。また、本発明によるＰＦＣ回路は前記
実施形態以外にも種々に変形して実施できる。
【００８４】例えば、本発明の実施形態においては、コ
ンバータとしてブースタコンバータを用いたが、ブース
タコンバータ以外のコンバータ（例えば、バック（Buc
k）コンバータ）を用いることができる。また、スイッ
チング素子としてスイッチングＭＯＳトランジスタ以外
のスイッチング素子（例えば、バイポーラトランジス
タ）を用いることも可能である。
ンバータとしてブースタコンバータを用いたが、ブース
タコンバータ以外のコンバータ（例えば、バック（Buc
k）コンバータ）を用いることができる。また、スイッ
チング素子としてスイッチングＭＯＳトランジスタ以外
のスイッチング素子（例えば、バイポーラトランジス
タ）を用いることも可能である。
【００８５】
【発明の効果】以上説明したように、本発明のＰＦＣ回
路は逆のこぎり波を利用した簡単な力率補正回路を提供
することにより、さらに高い力率を提供し、かつデュー
ティ比の制限が殆どない力率補正回路を提供することが
できる。
路は逆のこぎり波を利用した簡単な力率補正回路を提供
することにより、さらに高い力率を提供し、かつデュー
ティ比の制限が殆どない力率補正回路を提供することが
できる。
【図１】 本発明の第１実施形態による力率補正回路を
示した図である。
示した図である。
【図２】 図１においてスイッチングＭＯＳＦＥＴのオ
ン、オフ時点を示した図である。
ン、オフ時点を示した図である。
【図３】 図２において出力電圧の変動によるデューテ
ィ比の変化を示した図である。
ィ比の変化を示した図である。
【図４】 本発明の第２実施形態による力率補正回路を
示した図である。
示した図である。
【図５】 図４においてスイッチングＭＯＳＦＥＴのオ
ン、オフ時点を示した図である。
ン、オフ時点を示した図である。
【図６】 図４において負荷が増加して出力電圧が減少
する場合のデューティ比の変化を示した図である。
する場合のデューティ比の変化を示した図である。
【図７】 図４において負荷が減少して出力電圧が増加
する場合のデューティ比の変化を示した図である。
する場合のデューティ比の変化を示した図である。
【図８】 本発明の第３実施形態による力率補正回路を
示した図である。
示した図である。
【図９】 図８においてスイッチングＭＯＳＦＥＴのオ
ン、オフ時点を示す図である。
ン、オフ時点を示す図である。
【図１０】 図８において負荷が増加して出力電圧が減
少する場合のデューティ比の変化を示した図である。
少する場合のデューティ比の変化を示した図である。
【図１１】 図８において負荷が減少して出力電圧が増
加する場合のデューティ比の変化を示した図である。
加する場合のデューティ比の変化を示した図である。
１０ ブースタコンバータ部
１１ １次整流器
１２ スイッチングＭＯＳトランジスタ
２０ エラー増幅部
２１ エラー増幅器
３０ 電流検知部
４０、６０、７０ 比較波形生成部
４１ 発振器
４２、６３、６４、７１、７２ 乗算器
５０ スイッチング駆動部
５１ 比較器
５２ フリップフロップ
５３ ノアゲート
５４ 駆動回路
６１、６２ 加減器
７３ 除算器
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/687
H02M 3/155
H02M 7/12
Claims (12)
- 【請求項１】 入力電圧に連結されるインダクタ、前記
インダクタに流れる電流を制御するスイッチング素子、
前記インダクタの出力電圧を整流して負荷に供給するダ
イオード及び第１キャパシタを有するコンバータ部と、 前記スイッチング素子に連結される第１抵抗と第２キャ
パシタとを有し、前記スイッチング素子がオンになった
時に前記インダクタに流れる電流を検知するための電流
検知部と、 前記コンバータ部の出力電圧を分配するための第２、第
３抵抗と、前記第２及び第３抵抗間の接点の電圧と基準
電圧との差を増幅するためのエラー増幅器とを有するエ
ラー増幅部と、 同一周波数の逆のこぎりと基準クロック信号とを発生さ
せる発振器と、前記エラー増幅器の出力電圧と前記逆の
こぎり波とを所定利得で乗ずる乗算器とを有する比較波
形生成部と、 前記電流検知部の出力電圧と前記乗算器の出力電圧が同
一になる場合に前記スイッチング素子をオフとし、前記
基準クロック信号の状態が遷移する場合に前記スイッチ
ング素子をオンとするスイッチング駆動部とを含む逆の
こぎり波を利用した力率補正回路。 - 【請求項２】 前記コンバータ部はブースタコンバータ
である請求項１に記載の逆のこぎり波を利用した力率補
正回路。 - 【請求項３】 前記スイッチング駆動部は、 前記電流検知部の出力電圧と前記乗算器の出力電圧とを
比較する比較器と、 前記比較器の出力電圧をリセット入力とし、前記発振器
の基準クロック信号をセット入力とするフリップフロッ
プと、 前記フリップフロップの反転出力と前記発振器の基準ク
ロック信号とを入力とするノアゲートと、 前記ノアゲートの出力信号に従って前記スイッチング素
子をオン、オフとするスイッチング駆動回路とを含む請
求項２に記載の逆のこぎり波を利用した力率補正回路。 - 【請求項４】 前記スイッチング素子はスイッチングＭ
ＯＳＦＥＴである請求項３に記載の逆のこぎり波を利用
した力率補正回路。 - 【請求項５】 入力電圧に連結されるインダクタ、前記
インダクタに流れる電流を制御するスイッチング素子、
前記インダクタの出力電圧を整流して負荷に供給するダ
イオード及び第１キャパシタを有するコンバータ部と、 前記スイッチング素子に連結される第１抵抗と第２キャ
パシタとを有し、前記スイッチング素子がオンになった
時に前記インダクタに流れる電流を検知するための電流
検知部と、 前記コンバータ部の出力電圧を分配するための第２、第
３抵抗と、前記第２及び第３抵抗間の接点の電圧と第１
基準電圧との差を増幅するためのエラー増幅器を有する
エラー増幅部と、 同一周波数の逆のこぎり波と基準クロック信号を発生さ
せる発振器と、前記エラー増幅器の出力電圧を第２基準
電圧に減算するための第１減算器と、第３基準電圧を前
記第１減算器の出力電圧に減算するための第２減算器
と、前記逆のこぎり波と前記第１減算器の出力電圧とを
第１利得で乗ずる第１乗算器と、前記第２減算器の出力
電圧と前記電流検知部の出力電圧を第２利得で乗ずる第
２乗算器とを有する比較波形生成部と、 前記第１乗算器と前記第２乗算器の出力電圧が同一にな
る場合に前記スイッチング素子をオフとし、前記基準ク
ロック信号の状態が遷移する場合に前記スイッチング素
子をオンとするスイッチング駆動部とを含む逆のこぎり
波を利用した力率補正回路。 - 【請求項６】 前記コンバータはブースタコンバータで
ある請求項５に記載の逆のこぎり波を利用した力率補正
回路。 - 【請求項７】 前記スイッチング駆動部は、 前記第１乗算器の出力電圧と前記第２乗算器の出力電圧
とを比較する比較器と、 前記比較器の出力電圧をリセット入力とし、前記発振器
の基準クロック信号をセット入力とするフリップフロッ
プと、 前記フリップフロップの反転出力と前記発振器の基準ク
ロック信号とを入力とするノアゲートと、 前記ノアゲートの出力信号に従って前記スイッチング素
子をオン、オフとするスイッチング駆動回路とを含む請
求項６に記載の逆のこぎり波を利用した力率補正回路。 - 【請求項８】 前記スイッチング素子はスイッチングＭ
ＯＳＦＥＴである請求項６に記載の逆のこぎり波を利用
した力率補正回路。 - 【請求項９】 入力電圧に連結されるインダクタ、前記
インダクタに流れる電流を制御するスイッチング素子、
前記インダクタの出力電圧を整流して負荷に供給するダ
イオード及び第１キャパシタを有するコンバータ部と、 前記スイッチング素子に連結される第１抵抗と第２キャ
パシタとを有し、前記スイッチング素子がオンになった
時に前記インダクタに流れる電流を検知するための電流
検知部と、 前記コンバータ部の出力電圧を分配するための第２、第
３抵抗と、前記第２及び第３抵抗間の接点の電圧と第１
基準電圧との差を増幅するためのエラー増幅器を有する
エラー増幅部と、 同一周波数の逆のこぎり波と基準クロック信号を発生さ
せる発振器と、第１利得を前記エラー増幅器の出力電圧
で除するための除算器と、前記逆のこぎり波と前記エラ
ー増幅器の出力電圧とを第２利得で乗ずるための第１乗
算器と、前記除算器の出力電圧と前記電流検知部の出力
電圧とを第３利得で乗ずる第２乗算器を有する比較波形
生成部と、 前記第１乗算器と前記第２乗算器の出力電圧とが同一に
なる場合に前記スイッチング素子をオフとし、前記基準
クロック信号の状態が遷移する場合に前記スイッチング
素子をオンとするスイッチング駆動部とを含む逆のこぎ
り波を利用した力率補正回路。 - 【請求項１０】 前記コンバータはブースタコンバータ
である請求項９に記載の逆のこぎり波を利用した力率補
正回路。 - 【請求項１１】 前記スイッチング駆動部は、 前記第１乗算器の出力電圧と前記第２乗算器の出力電圧
とを比較する比較器と、 前記比較器の出力電圧をリセット入力とし、前記発振器
の基準クロック信号をセット入力とするフリップフロッ
プと、 前記フリップフロップの反転出力と前記発振器の基準ク
ロック信号とを入力とするノアゲートと、 前記ノアゲートの出力信号に従って前記スイッチング素
子をオン、オフとするスイッチング駆動回路とを含む請
求項９に記載の逆のこぎり波を利用した力率補正回路。 - 【請求項１２】 前記スイッチング素子はスイッチング
ＭＯＳＦＥＴである請求項１０に記載の逆のこぎり波を
利用した力率補正回路。
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|---|---|---|---|
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