JP2000133485A - 圧電トランス駆動回路 - Google Patents
圧電トランス駆動回路Info
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Abstract
パルスを得ることができ、かつ低コストの構成で電圧検
出を行い、ディジタル処理可能な圧電トランス駆動回路
を提供するを目的とする。 【解決手段】 圧電トランス駆動回路は、誤差電圧演算
回路7がA/Dコンバータ6の出力データと外部から与
えられる基準データとの差データを定数倍して誤差デー
タとして出力し、周波数設定回路8が誤差データから圧
電トランスの駆動パルスの周波数をMビットデータとし
て設定し、分周比分散分周回路9が所定の周波数のクロ
ックを分周して圧電トランスの駆動パルスを生成するよ
う構成されており、分周比分散分周回路9の分周比が圧
電トランスの駆動パルスのN周期(Nは整数)の期間で
分散され、N周期の期間の平均の分周比が前記周波数設
定回路から出力されるMビットデータをNで除算した値
と実質的に等しくなるよう構成されている。
Description
モニタのバックライト等を駆動するための昇圧トランス
として用いられる圧電トランスのための圧電トランス駆
動回路に関するものである。
ラ一体型VTRやディジタルカメラ等の小型映像機器に
取り付けられている。このような小型映像機器に液晶デ
ィスプレイモニタを用いるため、液晶ディスプレイモニ
タのバックライト等の冷陰極管を駆動するための昇圧ト
ランスとして、従来から用いられている電磁トランスに
代わり、薄型化、高効率化が可能な圧電トランスが用い
られるようになってきた。圧電トランスは、圧電素子の
一次電極に入力交番電圧を与えてピエゾ効果を利用して
機械振動を発生させ、二次側電極から圧電トランスの形
状で定まる昇圧比で電圧増幅された電圧を取り出す電圧
変換素子である。圧電トランスは、巻き線を利用し磁気
エネルギーを介在させて変圧する方法ではないため、漏
れ磁束が生じることはない。このため、インバータの外
部に雑音を出さないという長所がある。このほか、圧電
トランスは外形寸法で決まる共振周波数だけを選択して
出力するため、出力波形が正弦波に近く、高周波雑音の
発生が少ないという利点もある。さらに、圧電トランス
はセラミック材料を焼結した無機質であるため、発煙や
発火の危険がないという利点を有している。
すグラフであり、横軸は入力電圧の周波数[Hz]を示
し、縦軸は出力値[dB]を示している。図21に示す
ように、圧電トランスは共振特性を有しており、一次側
電極に入力される交流電圧の周波数に応じて二次側電極
から得られる出力値は異なっている。従って、圧電トラ
ンスにおいては、バックライトの輝度を一定に制御する
ために、圧電トランスに入力される交流電圧の周波数を
制御することにより、二次側電極から出力される電圧を
所望のレベルに調整することが可能である。このよう
に、圧電トランスの二次側電極から所望のレベルの電圧
が出力されることにより、冷陰極管に安定した電圧が印
加される。このような圧電トランスの駆動回路の代表的
な技術が月刊誌の日経エレクトロニクス、1994年1
1月7日号(No.621)P147〜P157に開示
されている。
回路の構成について図を用いて簡単に説明する。図22
は一般的な従来の圧電トランスの駆動回路の構成を示す
ブロック図である。図22において、圧電トランス1は
増幅された電圧を得るための変圧素子である。圧電トラ
ンス1の前段に配置されている電磁トランス2は、圧電
トランス1の昇圧不足を補うために設けられている。冷
陰極管3には圧電トランス1からの電圧が印加される。
電流検出器4は冷陰極管3に流れる電流を検出し、電圧
信号に変換する。整流回路5は電流検出器4から出力さ
れた正弦波状の交流電圧を整流し、ほぼ直流電圧の検出
信号に変換する。第1の加算器7は整流回路5から出力
された検出信号と外部から入力された基準データ(基準
電圧)の差電圧を演算する。フィルタ回路50は第1の
加算器7から出力された差電圧を積分して、直流電圧に
変換する。
出力である直流電圧と電源投入時の圧電トランス1の発
振周波数を決める初期値とを加えて、周波数設定電圧を
出力する。V−F変換器90は前記周波数設定電圧に応
じた周波数で発振する。V−F変換器90において、周
波数設定電圧が負の場合は発振周波数が高くなるよう設
定されており、正の場合は発振周波数が低くなるよう設
定されている。また、V−F変換器90は、電源投入時
に圧電トランス1の共振周波数より十分高い周波数で発
振するように設定されている。パワートランジスタ10
はV−F変換器90から出力された信号を増幅し、電磁
トランス2を駆動する。以上のように構成された圧電回
路1の駆動回路において、電源投入時においては、V−
F変換器90が圧電トランス1の共振周波数より高い周
波数で発振し、圧電トランス1からはその共振周波数の
電圧レベルよりも低い電圧が二次側電極から出力され
る。この圧電トランス1の二次側電極から出力された電
圧は、冷陰極管3に印加される。冷陰極管3には印加さ
れた電圧に比例した電流が流れ、その冷陰極管3に流れ
た電流が電流検出器4において電圧に変換され、さらに
整流回路5においてほぼ直流の電圧に変換される。
られる基準電圧が図21に示した特性曲線のA点に示す
電圧レベルであり、整流回路5から得られる電圧が図2
1の特性曲線のB点の電圧であった場合、第1の加算器
7における差電圧が正となるため、V−F変換器90の
入力電圧は徐々に上がり、V−F変換器90から出力さ
れる発振周波数は低下を始める。この動作は圧電トラン
ス1から出力される電圧レベルを大きくし、冷陰極管3
に流れる電流を増大させる。一方、整流回路5から得ら
れる電圧が図21における特性曲線のC点の電圧であっ
た場合、第1の加算器7における差電圧は負となるた
め、V−F変換器90から出力される発振周波数は上昇
する。この動作は、圧電トランス1から出力される電圧
レベルを小さくし、冷陰極管3に流れる電流を低下させ
る。
圧電トランスの駆動回路は、冷陰極管3に流れる電流を
フィードバックし、その電流値が外部から与えられる基
準データのレベルと等しくなるよう発振周波数を制御
し、バックライトの輝度を安定化させていた。このよう
な従来の圧電トランスの駆動回路を、カメラ一体型VT
Rやディジタルカメラ等の小型映像機器に搭載する際に
は、小型映像機器の可搬性向上のため機器の小型化が望
まれており、部品点数の削減、省スペース化が必要であ
った。しかし、従来の圧電トランスの駆動回路はアナロ
グ回路により構成されているため、部品点数を削減する
ことが困難であった。したがって、圧電トランスの駆動
回路は、部品点数削減の点でディジタル化することが望
ましい。ところが、アナログ方式で構成されていた従来
の圧電トランスの駆動回路をディジタル化するには、次
のような要件が必要であった
な周波数精度を得るためには、高い周波数のクロック信
号を必要とする。 (2) アナログ方式と同等の電圧検出性能を得るに
は、多ビットのA/Dコンバータを必要とし、高価なL
SIが必要である。上記(1)と(2)の要件につい
て、具体的に説明する。 (1)の要件について:圧電トランスの駆動パルスをデ
ィジタル処理により生成する方法として、クロック信号
を分周して所望の周波数の駆動パルスを得る方法があっ
た。このクロック信号を分周する方法において、冷陰極
管の電流を所定の範囲(例えば±1%)に制御するため
に必要なクロック信号の周波数は、簡略的には、図21
に示した圧電トランスの二次側電極の電圧と駆動周波数
との関係から導かれる。
周波数は約100KHzであり、制御する周波数範囲
(共振周波数より高周波側)における平均的な周波数感
度は周波数1KHzの変化に対して電圧値の変化が略+
100%から−50%程度である。冷陰極管に流れる電
流は、圧電トランスの二次側電極の電圧に比例するた
め、冷陰極管に流れる電流値を±1%程度に抑えるため
には、圧電トランスの二次側電極の電圧を±1%程度に
抑える必要がある。このように圧電トランスの二次側電
極の電圧を±1%程度に抑えるためには、駆動パルスの
周波数分解能は少なくとも10〜20Hz程度が必要と
なる。約100KHz付近において、10〜20Hzの
周波数分解能を得るために必要なクロック周波数は50
0MHz〜1GHzとなる。このような高いクロック周
波数は、輻射妨害や、供給電力等を考慮すると実用的な
クロック周波数ではなかった。
所定の範囲(例えば上記と同様±1%)に制御するため
には検出精度が±1%以下の電流検出器が必要となる。
さらに、電流検出器や整流回路におけるばらつきを考慮
すれば、さらに高精度な検出が必要であった。したがっ
て、冷陰極管の電流を所定の範囲に制御するためには、
最終的に8〜9ビットのA/Dコンバータが必要とな
り、LSI内蔵時にチップ面積が大きくなり、且つコス
ト面で不利となっていた。本発明は、上記課題を鑑みて
なされたものであり、低周波のクロック信号で周波数分
解能の高い駆動パルスを形成し、且つ簡単で低コストの
構成でディジタル処理に適した電圧を検出することが可
能な圧電トランス駆動回路を提案するものである。
に、本発明に係る圧電トランス駆動回路は、駆動パルス
の周波数で駆動される圧電トランスと、前記圧電トラン
スに制御された電流が供給される冷陰極管と、前記冷陰
極管に流れる負荷電流を検出する電流検出器と、前記電
流検出器から得られる正弦波状の交流電圧を実質的に直
流電圧に変換する整流回路と、前記整流回路において整
流された電圧信号をディジタル信号に変換するA/Dコ
ンバータと、前記A/Dコンバータの出力データと外部
から与えられる基準データとの差のデータを定数倍して
誤差データとして出力する誤差電圧演算回路と、前記誤
差データから圧電トランスの駆動パルスの周波数をMビ
ットデータ(Mは整数)として設定する周波数設定回路
と、所定の周波数のクロックを所定の分周比で分周して
圧電トランスの駆動パルスを生成し、前記分周比が前記
圧電トランスの駆動パルスのN周期(Nは整数)の期間
で分散され、N周期の期間の平均の分周比が前記周波数
設定回路から出力されるMビットデータをNで除算した
値と実質的に等しくなるよう制御する分周回路と、前記
圧電トランスを駆動するためのパワートランジスタと、
を具備する。上記のように構成された本発明によれば、
駆動パルスの分周比を分散させることにより、平均周波
数の分解能が向上し、冷陰極管の輝度を所望の値にする
ための周波数が得られる圧電トランス駆動回路を得るこ
とができる。
路は、駆動パルスの周波数で駆動される圧電トランス
と、前記圧電トランスに制御された電流が供給される冷
陰極管と、前記冷陰極管に流れる負荷電流を検出する電
流検出器と、前記電流検出器から得られる正弦波状の交
流電圧を実質的に直流電圧に変換する整流回路と、前記
整流回路において整流された電圧信号をディジタル信号
に変換するA/Dコンバータと、前記A/Dコンバータ
の出力データと外部から与えられる基準データとの差デ
ータを定数倍し誤差データとして出力する誤差電圧演算
回路と、前記誤差データから圧電トランスの駆動パルス
の周波数をMビットデータ(Mは整数)として設定する
周波数設定回路と、所定の周波数のクロックを分周して
圧電トランスの駆動パルスを生成する分周回路と、前記
圧電トランスを駆動するためのパワートランジスタとを
具備し、前記分周回路の分周比が所定の周期の期間で分
散され、A0・20+A1・21+…+An-1・2n-1(ただ
しAxは0あるいは1の数値)周期目の分周比が、前記
周波数設定回路から出力されるMビットデータの内の下
位nビットデータ(B0・20+B1・21+…+Bn-1・
2n-1;ただしBxは0あるいは1の数値)および、上位
mビットデータC(Cは10進数)から、
た本発明によれば、低い周波数成分のレベルが小さくな
るため、低周波であるほど、また輝度変化のレベルが大
きいほど見えやすいフリッカ現象を抑制することができ
る。
路は、駆動パルスの周波数で駆動される圧電トランス
と、前記圧電トランスに制御された電流が供給される冷
陰極管と、前記冷陰極管に流れる負荷電流を検出する電
流検出器と、上記電流検出器から得られる正弦波状の交
流電圧を実質的に直流電圧に変換する整流回路と、整流
された電圧信号を所定のサンプルクロックでディジタル
信号に変換するA/Dコンバータと、前記A/Dコンバ
ータの出力データを所定の周期で平滑化する平滑回路
と、前記平滑回路の出力データと外部から与えられる基
準データとの差データを定数倍し誤差データとして出力
する誤差電圧演算回路と、前記誤差データから圧電トラ
ンスの駆動パルスの周波数をMビットデータとして設定
する周波数設定回路と、所定の周波数のクロックを分周
して圧電トランスの駆動パルスを生成する分周回路と、
前記圧電トランスを駆動するためのパワートランジスタ
と、を備えている。上記のように構成された本発明によ
れば、低ビットのA/Dコンバータでも高い電圧検出分
解能を得ることができ、コスト削減に大きな効果を有す
るとともに、大容量のコンデンサを設ける必要がないた
め、部品スペースが削減でき、小型映像機器のさらなる
小型化に大きな効果がある。
路は、駆動パルスの周波数で駆動される圧電トランス
と、前記圧電トランスに制御された電流が供給される冷
陰極管と、前記冷陰極管に流れる負荷電流を検出する電
流検出器と、前記電流検出器から得られる正弦波状の交
流電圧の半波整流を行う半波整流回路と、半波整流され
た電圧信号を所定の基準電圧と比較して“H”レベルあ
るいは“L”レベルのデータを出力するコンパレータ
と、前記コンパレータ出力データのパルス幅を検出する
パルス幅検出回路と、前期パルス幅検出回路から出力さ
れるパルス幅データを所定の周期で平滑化する平滑回路
と、前記平滑回路の出力データと外部から与えられる基
準データとの差データを定数倍し誤差データとして出力
する誤差電圧演算回路と、前記平滑回路の出力データを
定数倍し圧電トランスの駆動パルスの周波数をMビット
データ(Mは整数)として設定する周波数設定回路と、
所定の周波数のクロックを分周して圧電トランスの駆動
パルスを生成する分周回路と、前記圧電トランスを駆動
するためのパワートランジスタを備えている。上記のよ
うに構成された本発明によれば、半波整流回路とコンパ
レータによって電圧検出を行っているため、簡単で低コ
ストの構成で高精度に電圧検出が可能となり、圧電トラ
ンス駆動回路のディジタル化にとってその効果は大であ
る。
路は、駆動パルスの周波数で駆動される圧電トランス
と、前記圧電トランスに制御された電流が供給される冷
陰極管と、前記冷陰極管に流れる負荷電流を検出する電
流検出器と、上記電流検出器から得られる正弦波状の交
流電圧を実質的に直流電圧に変換する整流回路と、整流
された電圧信号を所定の基準電圧と比較して“H”レベ
ルあるいは“L”レベルのデータを出力するコンパレー
タと、前記コンパレーのタ出力データを所定の期間カウ
ントするカウンタ回路と、前期カウンタ回路から出力さ
れるカウントデータを所定の周期で平滑化する平滑回路
と、前期平滑回路の出力データと前記カウンタ回路の出
力データを切換えて出力する切換回路と、前記切換回路
の出力データと外部から与えられる基準データとの差デ
ータを定数倍し誤差データとして出力する誤差電圧演算
回路と、前記誤差データから圧電トランスの駆動パルス
の周波数をMビットデータ(Mは整数)として設定する
周波数設定回路と、所定の周波数のクロックを分周して
圧電トランスの駆動パルスを生成する分周回路と、前記
圧電トランスを駆動するためのパワートランジスタを備
えている。上記のように構成された本発明によれば、コ
ンパレータを用いた簡単な構成により、高精度な電圧検
出値のディジタル化が可能となるとともに、圧電トラン
スの駆動回路のディジタル化に対して大きな効果を有し
ている。
回路の好適な実施の形態を添付の図1〜図20を参照し
つつ説明する。 《実施例1》図1は、本発明の一実施の形態である実施
例1の圧電トランス駆動回路の構成を示すブロック図で
ある。図2、図3および図4は、圧電トランス駆動回路
の動作を示すタイミング波形図である。図1において、
圧電トランス1は増幅された電圧を取り出すための変圧
素子であり、冷陰極管3には圧電トランス1において制
御された電圧が印加される。電流検出器4は冷陰極管3
に流れる電流を検出し、電圧信号に変換する。整流回路
5は電流検出器4から取り出された正弦波状の電圧信号
を整流して直流電圧に変換する。A/Dコンバータ6は
整流回路5から出力された直流電圧をディジタル信号に
変換する。A/Dコンバータ6は、高い電圧検出精度を
得るために十分なビット数、例えば8〜9ビットを有
し、かつそのA/Dコンバータ6に入力されるサンプル
クロックは制御に求められる応答速度を十分に確保でき
る周波数である。A/Dコンバータ6は検出信号である
ディジタル信号Vadを出力する。
から出力されたディジタル信号Vadと外部から設定され
る基準データVrefとを比較して両者の差のデータを演
算する。そして誤差電圧演算回路7は、算出された差の
データに所定の係数Kを乗じて誤差データVerrを出力
する。したがって、誤差電圧演算回路7は、基準データ
Vrefとディジタル信号Vadとの差を演算する加算器7a
と、加算器7aの出力データに係数Kを乗じて出力する
乗算器7bとを具備している。周波数設定回路8は圧電
トランス1の駆動パルスの周波数を設定するために設け
られている。周波数設定回路8は、前回の周波数設定値
Sprevに対して誤差データVerrに対応する周波数分だ
け加減演算し、Mビット(Mは整数)のデータSfreqを
出力する。電源投入時において、周波数設定回路8はあ
らかじめ設定された初期値を出力するよう構成されてい
る。また、周波数設定値の出力タイミングは、前回の周
波数設定値Sprevにより与えられた周期となるように設
定されている。
から出力されたデータSfreqに基づき、N周期(Nは整
数)の駆動パルスにおける平均の分周比Divが、Div=S
freq/Nとなるように分周比Divを分散してマスターク
ロックの分周を行う。この分周比分散分周回路9の出力
が圧電トランス1を駆動する駆動パルスとなる。パワー
トランジスタ10は分周比分散分周回路9から出力され
た駆動パルスを増幅して圧電トランス1を駆動してい
る。なお、誤差電圧演算回路7、周波数設定回路8、及
び分周比分散分周回路9は、デジタルLSIとして他の
LSI領域を含んで1チップ化が可能であり、システム
クロックと実施例1の圧電トランス駆動回路のクロック
を共有することができる。例えば、液晶コントローラと
実施例1のクロックを共有して、マスタークロックとす
ることができる。以上のように構成された実施例1の圧
電トランス駆動回路において、周波数設定回路8から出
力される周波数設定値の初期値は、例えば図21に示し
た圧電トランス1の周波数特性において共振点より十分
高周波側に設定され、周波数特性曲線における高周波側
の傾斜を利用して制御が行われる。なお、図22に示し
た従来の圧電トランス駆動回路の例では、圧電トランス
1の昇圧比不足を補うために電磁トランス2を設けた例
で示したが、本発明の実施例1には電磁トランスが直接
関係しないため、電磁トランスを省略している。しか
し、圧電トランス1の昇圧比が不足する場合には、必要
に応じて電磁トランスを設けることができることは言う
までもない。
1の圧電トランス駆動回路の動作について、図2から図
4に示すタイミング波形図に基づき説明する。図2の
(a)において点線で示す正弦波の波形は電流検出器4
により得られる電圧波形である。圧電トランス1の駆動
は一般的に矩形波で行われるが、前述の図21に示した
ように圧電トランス1の周波数特性は共振の鋭さQ値が
高いため、圧電トランス1の2次側電極からは基本波成
分のみが取り出され実質的に正弦波となる。この正弦波
の信号を制御可能な直流電圧信号に変換するため、整流
回路5にて整流を行い、直流電圧信号に変換する。図2
の(a)において、実線で示した波形が整流回路5から
出力される直流電圧信号である。次に、整流された直流
電圧信号はA/Dコンバータ6において、図2の(b)
に示すサンプルクロックのタイミングでディジタル信号
Vadに変換される。ディジタル信号Vadが入力された誤
差電圧演算回路7の出力である誤差データVerrは、 Verr = K×(Vref−Vad) の演算により求められる。実施例1において、図2の
(d)に示すように、基準データVrefは56である。
基準データVrefが56のときのA/Dコンバータ6の
出力を図2の(c)に示し、誤差電圧演算回路7におけ
る差データを図2の(e)に示す。
ータVerrは、周波数設定回路8に与えられる。周波数
設定回路8において、誤差データVerrは前回の設定値
Sprevに加えられて、データSfreqが出力される。分周
比分散分周回路9では先に説明したように、N周期の駆
動パルスの平均の分周比DivがSfreq/N なるように分
周される。N=4の条件における分周比分散分周回路9
からの出力信号の一例を図3の(e)及び図4の(f)
と(g)のタイミング波形図に示した。図3の(a)は
マスタークロックを示し、このクロックに同期して、誤
差電圧演算回路7から図3の(b)に示す誤差データV
errが出力される。図3の(b)において、周波数設定
回路8の出力パルス(図3の(c))が”H”レベルの
ときのデータのみが誤差電圧演算回路7の誤差データV
errにおいて有効なため、誤差データにおいて無用なデ
ータのところにはXと記載し具体的な数値は明示してい
ない。周波数設定回路8では、図3の(c)に示す周波
数設定回路8の出力パルスに同期して、誤差データVer
rと現在の周波数設定値Sprevを加算し、時刻t1におい
てデータSfreqを出力する。図3に示した例では、図3
の(c)の最初の出力パルスが“H”レベルのときの誤
差データVerrは2であり、そのときの周波数設定値Vp
refの値は23であるため、両者の和25が次のクロッ
ク(時刻t1)でデータSfreqとして出力される。この
データSfreqは分周比分散分周回路9に入力され、分周
分散される。
に各種分周比による分散例を示すが、いずれの場合も分
周して得られる駆動パルスの4周期期間のクロック周期
が周波数設定回路8からの出力データSfreqの値と等し
くなるように動作し、平均の周波数分解能を上昇させて
いる。このようにして分周比分散分周回路9において得
られた駆動パルスはパワートランジスタ10において電
力増幅され、圧電トランス1を駆動する。上記動作にお
いて、電流検出器4で検出された電流値が所望の値より
も低い場合、つまりA/Dコンバータ6から出力される
ディジタル信号Vadが基準レベルVrefよりも低い場合
は、誤差電圧演算回路7から出力される誤差データVer
rは正の値になり、分周比分散分周回路9は分周比を大
きくする方向に動作する。すなわち、上記の場合、実施
例1の圧電トランス駆動回路は、駆動パルスの周波数が
低くなる方向に動作し、圧電トランス1の昇圧比が上昇
する。この動作により冷陰極管3に流れる電流は増加す
る。
望の値よりも高い場合、つまりA/Dコンバータ6から
出力されるディジタル信号Vadが基準データVrefより
も高い場合は、前述の場合の逆動作を行い、圧電トラン
ス1の昇圧比が下降し、冷陰極管3に流れる電流は減少
する。上記の調整動作を繰り返すことにより、電流検出
器4で検出した電流値が所望の値になれば、つまりA/
Dコンバータ6から出力されるディジタル信号Vadが基
準データVrefと等しくなり、誤差電圧演算回路7から
出力される誤差データVerrは0になり、駆動パルスの
周波数は安定する。以上のように、実施例1の圧電トラ
ンス駆動回路の動作において、各駆動パルスのN周期ご
とに平均分周比を増減させて、駆動パルスの分周比を分
散させることにより、平均周波数の分解能が上昇し、冷
陰極管3の輝度を所望の値にするための周波数を得るこ
とができる。以上説明したように、上記実施例1によれ
ば、マスタークロックを分周して駆動パルスを生成する
ときに、分周比を所定の周期で分散して、平均周波数の
周波数分解能を上昇させている。
動パルスの周波数が100KHzで、10Hzの周波数
分解能を得る場合には、クロックを単純に分周する方法
では、1GHzのクロックを必要とする。これに対し
て、上記実施例1では、たとえば分散周期N=100と
すれば、通常液晶コントローラなどで使われている10
MHz程度のクロックで10Hzの平均周波数分解能を
得ることができる。実施例1では、検出した電圧をディ
ジタル信号に変換する手段として多ビットのA/Dコン
バータ6を使用しており、LSIへの内蔵は可能であ
り、誤差電圧演算回路7、周波数設定回路8、分周比分
散分周回路9を含めLSI化を行うことにより大幅な部
品点数の削減が図れ、小型映像機器のさらなる小型化へ
の効果は大きい。
態である実施例2の圧電トランス駆動回路における分周
比分散分周回路の構成を示すブロック図である。なお、
圧電トランス駆動回路における他の構成は前述の実施例
1と同一であり、同一の構成については、同一の番号を
付加して前述の実施例1の説明を援用し、重複した説明
は省略する。図6、図7、および図8は、分周比分散分
周回路の動作を示すタイミング波形図である。図5にお
いて、分周回路9aは周波数を分周するものであり、カ
ウンタ回路9bは分周回路9aから出力される駆動パルス
をカウントするものである。カウンタ回路9bは、駆動
パルスの分周比分散周期Nに同期してリセットされるよ
うに構成されている。
定回路8から出力されるMビットの周波数設定値Sfreq
の下位n+1ビットデータB(=B0・20+B1・21+
…+Bn-1・2n-1+Bn・2n;ただし、上記式において
B0、B1、・・・、Bn-1、Bnで示したBxは0あるいは1
の数値である)と上記カウンタ回路9bから出力される
カウント値A(=A0・20+A1・21+…+An-1・2
n-1+An・2n;ただし、上記式においてA0、A1、・・
・、An-1、Anで示したAxは0あるいは1の数値であ
る)が入力されて、
はMビットの周波数設定値Sfreqの上位mビットデータ
Cと、上記分周比演算回路9cの出力値とを加算する。
図5に構成を示した分周比分散分周回路は、デジタルL
SIにより構成され、他のLSI領域と1チップ化が可
能であり、システムクロックと分周比分散分周回路のク
ロックを共有することができる。例えば、分周比分散分
周回路のクロックは液晶コントローラのクロックと共有
して、マスタークロックとすることができる。
回路における動作について、図6と図7に示すタイミン
グ波形図を参照して説明する。図6と図7に示した例
は、駆動パルスの分周比の分散周期Nが16の場合のタ
イミング波形図である。図6の(a)は分周比分散周期
N(=16)のパルス波形であり、このパルス波形がカ
ウンタ回路9bのリセット信号となる。図6の(b)は
カウンタ回路9bのカウント値A(=0〜15)であ
る。図6の(c),(d),(e),(f)はカウンタ
回路9bから出力されるカウント値A0〜A3の波形を示
している。つまりカウント値A0〜A3は、カウンタ値を
2進法で表したときの、各桁の数値(0か1)を示すも
のである。また分周比演算回路9cでの演算において、
周波数設定値Sfreqの下位nビットデータB(この例で
は4ビット)の各ビットB0〜B3と乗算を行う乗算係数
の波形を図6の(g),(h),(i)に示した。
明らかなように、この乗算係数の波形は駆動パルスの分
周比分散周期N(=16)の間で均等に配置されてい
る。周波数設定回路8から出力されるMビットの周波数
設定値Sfreqの下位nビットデータBの各ビット値に対
応して、
スが得られる。例として、図7の(j)には周波数設定
回路8からのデータSfreqの下位4ビットデータが“1
000”の場合における分周比演算回路9cの出力波形
を示した。また、図7の(k)には下位4ビットデータ
が“1010”の場合における分周比演算回路9cの出
力波形を示した。分周回路9aの分周比は、加算器9dに
おいてデータSfreqの上位mビットデータCと上記分周
比演算回路9cの出力値とが加算されて決定されて、図
8の(c)に示す駆動パルスが出力される。以上の動作
により、周波数設定回路8から出力される周波数設定値
であるデータSfreqの値が大きくなれば、N周期の平均
の分周比が増し、駆動パルスの周波数が低下する。反対
に、周波数設定回路8から出力されるデータSfreqの値
が小さくなれば、N周期の平均の分周比が減少して駆動
パルスの周波数が上昇する。
周比を所定の周期で分散するときに、特定の低周波成分
のレベルが大きくなるような分散方法は避け、特定の周
波数に偏らないように概略均等となるよう構成されてい
る。したがって、実施例2の圧電トランス駆動回路にお
いては、低い周波数成分のレベルが小さくなるため、分
散周期Nを大きくしても画像のちらつきであるフリッカ
現象などによる影響が現われ難くなる。以上のように、
実施例2においては低い周波数成分のレベルが小さくな
るため、低周波であるほど、また輝度変化のレベルが大
きいほど見えやすいフリッカ現象を抑制することができ
る。従って、実施例2の圧電トランス駆動回路は、マス
タークロックの周波数が低くても、分散周期Nを大きく
とって必要な周波数分解能を得ることが可能になる。以
上のように実施例2の圧電トランス駆動回路は、前述の
実施例1のように所定の周期Nで分周比を分散し周波数
分解能を上げる方法により発生しやすい、特に分散周期
Nの値を大きくとる必要がある場合に発生しやすいフリ
ッカ現象を回避することができるという効果を奏する。
である実施例3の圧電トランス駆動回路について添付の
図面を参照して説明する。図9は本発明の実施例3の圧
電トランス駆動回路の構成を示すブロック図である。な
お、前述の実施例1と同一の構成については、同一の番
号を付加して実施例1の説明を援用し、重複した説明は
省略する。図10は整流回路、A/Dコンバータ、およ
び平滑回路の動作を示すタイミング波形図である。図1
1および図12はA/Dコンバータによる電圧検出分解
能を示す図である。図9において、整流回路51は、電
流検出器4からの電圧信号をピークホールドにより整流
処理を行うピ−クホールド回路である。整流回路51か
らの出力信号はA/Dコンバータ61に入力される。A
/Dコンバータ61は5〜6ビットの低ビットのA/D
コンバータである。サンプルクロック生成回路62は、
A/Dコンバータ61においてアナログ信号をディジタ
ル信号に変換するとき、および平滑回路52において用
いるサンプルクロックを生成する。平滑回路52はサン
プルクロックの4周期毎に、A/Dコンバータ61から
出力されるディジタル信号を平均処理で平滑化する。
のA/Dコンバータ61により圧電トランス駆動回路を
実現したことと、実施例1において用いていた大容量の
コンデンサを削除したことを特徴とするものである。以
下、その特徴について説明する。実施例3の圧電トラン
ス駆動回路は、複数のサンプル点の平均値から検出信号
の電圧を検出し、その電圧をディジタル信号に変換する
ものであり、A/Dコンバータ61の低ビット化を行っ
ている。このとき、A/Dコンバータ61の入力電圧が
直流電圧であれば、サンプル点数に関係なくほぼビット
数で決まる低い電圧検出精度しか得られない。しかし、
実施例3においては、整流回路51においてピークホー
ルド回路の放電現象を利用して、異なる電圧をサンプリ
ングし、平滑化による高い検出精度が得られるよう構成
したものである。実施例3において大容量コンデンサの
削除について補足説明すれば、前述の図22に示した従
来の圧電トランス駆動回路においては、正弦波状の検出
電流を直流電圧に変換するためには整流回路5のみでは
不十分であり、フィルタ回路50を必要とした。このフ
ィルタ回路50の時定数は、100KHz程度の駆動周
波数成分を除去するために数Hz〜数10Hz以下が必
要となる。このような従来の圧電トランス駆動回路にお
けるフィルタ回路50を構成するためには、大容量のコ
ンデンサが必要であった。しかし、コンデンサは大容量
になるほど体積が増大するため、コンデンサの実装スペ
ースを考慮すると大きなコンデンサを用いることは装置
の大型化に繋がり好ましくなかった。そのため、実施例
3においては、大容量のコンデンサを用いずに平滑回路
52を用いてディジタル処理で行うよう構成されてい
る。
る特徴的な動作について説明する。図10の(a)にお
いて点線で示す正弦波形の電圧信号が電流検出器4から
出力され、整流回路51に入力されると、整流回路51
はピークホールド動作により、図10の(a)において
実線の波形で示す電圧信号を出力する。この整流された
電圧信号は、低ビットのA/Dコンバータ61におい
て、サンプルクロック生成回路62から出力される図1
0の(b)のサンプルクロックによりA/D変換され、
図10の(c)に示すディジタル信号を出力する。次
に、平滑回路52は、図10の(d)に示す平滑周期パ
ルスの周期でA/Dコンバータ61からの出力データの
平均処理を行い、その処理されたデータが出力される。
実施例3においては、平滑周期パルスの周期を8として
説明しているが、この周期を長くとれば、その分サンプ
ル点数が増加し、等価的にA/Dコンバータ61のビッ
ト数が増大することになる。
12を用いて説明する。図11に示した場合は、整流回
路51において検出電流が直流電圧に充分整流されてA
/Dコンバータ61に入力された場合を示している。ま
た、図12に示した場合は、整流回路51において検出
電流が充分整流されず、検出電流が交流成分を有してい
る場合を示している。なお、図11及び図12におい
て、矢印の先端はA/Dコンバータ61のサンプル点を
示している。図11に示した場合にはサンプル点を増や
しても得られる電圧検出分解能は変化せず、A/Dコン
バータ61のビット数で定められた分解能しか得られな
い。しかし、図12に示した場合には、交流成分をA/
Dコンバータ61の下位1〜2ビットである1〜2レベ
ルにすることにより、ビット数に加え、サンプル点数に
対応した分解能が得られる。以上、実施例3における整
流回路51と平滑回路52とA/Dコンバータ61の特
徴と動作について説明したが、その他の誤差電圧演算回
路7や周波数設定回路8等の動作については前述の実施
例1及び実施例2で説明した通りである。なお、実施例
3における分周回路9aは、前述の実施例2の分周回路
9aと同じ構成でもよいが、一般的な分周回路であって
も実施例3の電圧検出動作に対し影響を与えるものでは
ない。
は、ピークホールドによる整流処理の整流回路51及び
平滑回路52により、低ビットのA/Dコンバータでも
高い電圧検出分解能を得ることができ、コスト削減に大
きな効果を有する。また、実施例3の圧電トランス駆動
回路は大容量のコンデンサを設ける必要がないため、部
品スペースが削減でき、小型映像機器のさらなる小型化
に大きな効果がある。また、実施例3においては、平滑
回路52が平均処理を行うものとして構成したが、この
平均処理は基本的にフィルタ処理であり、たとえばII
Rディジタルフィルタでも平滑回路として代用可能であ
る。また、整流回路51として実施例3においては、ピ
ークホールド回路を使用したが、この整流回路では実質
的に直流信号に変換できる方式であれば特にピークホー
ルド方式である必要はなく、たとえば全波整流方式と比
較的時定数の小さいフィルタ回路を併用して実質的に直
流信号に変換する方式でも良く、その他種々の一般的な
整流回路の構成でも可能である。
ンス駆動回路の構成を示すブロック図である。実施例3
において、平滑回路52の平滑周期を大きくすれば、そ
の分、検出分解能は向上するが、制御の応答速度が遅く
なることが考えられる。図13に示した圧電トランス駆
動回路は、この応答速度遅延の問題を回避する回路であ
る。図13の圧電トランス駆動回路は、図9に示した平
滑回路52の代わりに2つの平滑回路52a,52b
と、切換回路14からなる平滑部520を具備してい
る。第1の平滑回路52aと第2の平滑回路52bは、
同一の平滑周期を有し、平滑位相がずれている。切換回
路14は、常に最新の平滑データが出力されるよう第1
の平滑回路52aと第2の平滑回路52bの両者の出力
を切り替えるよう構成されている。なお、図13の圧電
トランス駆動回路において、前述の図9に示したものと
同一の構成要素については、同一の番号を付加してその
説明を援用し、重複した説明は省略する。図13に示し
た圧電トランス駆動回路の動作タイミングを図14に示
す。図14は低ビットのA/Dコンバータ61、第1の
平滑回路52a、及び第2の平滑回路52bにおけるタ
イミング図である。
ク生成回路62から出力されるサンプルクロックによる
サンプル点においてA/D変換されて出力されたディジ
タルデータである。このディジタルデータは第1の平滑
回路52aと第2の平滑回路52bにそれぞれ入力され
て、第1の平滑周期パルス(図14の(b))と第2の
平滑周期パルス(図14の(d))の周期でそれぞれ平
均化される。図14(b)と(d)に示すように、第1
の平滑周期パルス(b)と第2の平滑周期パルス(d)
はともに同一周期で位相が異なっており、交互に平滑デ
ータを出力するように構成されている。第1の平滑周期
パルス(b)と第2の平滑周期パルス(d)からの出力
は、切換回路14により切り替えられて、平滑部520
から出力される。これにより、図14の(g)に示すよ
うに、平滑周期の半分の周期で、平滑されたディジタル
信号を得ることができる。なお、図14のタイミング図
におけるXは任意のデータを示す。前述の図13に示し
た圧電トランス駆動回路では、2つの平滑回路52a、
52bを用いた例で示したが、さらに平滑回路を追加し
て設けることも可能である。実施例3における分周回路
9aを前述の実施例2のように構成すれば、10MHz
程度の低いクロック周波数で駆動パルスの周波数分解能
が得られ、LSI化の効果はさらに大きくなる。
である実施例4の圧電トランス駆動回路について添付の
図面を参照して説明する。図15は本発明の一実施の形
態である実施例4の圧電トランス駆動回路の構成を示す
ブロック図である。なお、実施例4において、前述の実
施例1と同一の構成については、同一の番号を付加して
実施例1の説明を援用し、重複した説明は省略する。図
16及び図17は実施例4の圧電トランス駆動回路にお
ける動作を示すタイミング波形図である。図15におい
て、電流検出器4に接続された半波整流回路53は検出
電圧の半波整流を行う。半波整流回路53に接続された
コンパレータ11は、半波整流された電圧信号と外部か
ら入力された基準レベル信号とを比較する。コンパレー
タ11は、半波整流された電圧信号の電圧が基準レベル
より小さい場合には“L”レベルのパルス信号をパルス
幅検出回路12へ出力し、基準レベルより大きい場合に
は“H”レベルのパルス信号をパルス幅検出回路12へ
出力する。
から出力されたパルス信号のパルス幅を検出する。パル
ス幅検出回路12には分周回路9aからの駆動パルスが
入力されて、その駆動パルスに同期してパルス幅を検出
するように構成されている。上記のように、実施例4の
圧電トランス駆動回路は、コンパレータ11と半波整流
回路53とを電圧検出手段として用い、電圧検出手段か
ら出力されたパルス信号のパルス幅を検出することによ
り電圧レベルを検出するよう構成した。このように実施
例4の圧電トランス駆動回路は構成されているため、低
コスト化が図られた構成でアナログ電圧をディジタル信
号に変換することが可能となる。また、実施例4の圧電
トランス駆動回路は、前述の実施例3と同様に、大容量
のコンデンサを設ける必要がないため、部品スペースが
削減でき、小型映像機器のさらなる小型化に大きな効果
がある。
おける動作について図16及び図17を参照しながら説
明する。図16において、(a)に示す正弦波は電流検
出器4から出力された信号波形であり、電圧信号であ
る。この電圧信号が半波整流回路53において半波整流
されて、図16の(b)の実線で示す電圧信号が半波整
流回路53から出力される。コンパレータ11におい
て、半波整流回路53からの半波整流信号と図16の
(b)において点線で示す基準レベルとが比較され、図
16の(c)に示すパルス波形が出力される。図16に
おける(b)と(c)の波形から理解できるように、コ
ンパレータ11から出力されるパルス信号のパルス幅
は、基準レベルにおける半波整流信号の振幅と対応して
変化する。このような振幅の変化を利用して、実施例4
の圧電トランス駆動回路はコンパレータ11から出力さ
れるパルス信号のパルス幅から電流検出器4で得られた
電圧を検出する。パルス幅検出回路12において、パル
ス幅の検出は電流検出器4から出力された実質的な正弦
波の信号の周期単位で行う必要がある。したがって、パ
ルス幅検出回路12は駆動パルスを生成する分周回路9
aからの信号と同期したパルスで行うよう構成されてい
る。
ス幅検出回路12へ入力される検出周期パルスである。
パルス幅検出回路12は、検出周期パルスの周期でパル
ス幅をカウントし、図16の(e)に示すパルス幅デー
タを出力する。このパルス幅データは平滑回路52にお
いて平滑化される。平滑回路52における平滑動作およ
びその効果は前述の実施例3で説明した通りである。図
17の(f)は平滑回路52における平滑周期パルスを
示しており、図17の(g)は平滑回路52の出力デー
タである平均データの出力タイミングを示している。な
お、実施例4における誤差電圧演算回路7、周波数設定
回路8、及び分周回路9aの動作や全体の制御動作につ
いては、前述の実施例1〜3で説明した通りである。以
上説明したように、実施例4の圧電トランス駆動回路で
は、半波整流回路53とコンパレータ11によって電圧
検出を行っているため、簡単で低コストの構成で高精度
に電圧検出が可能となり、圧電トランス駆動回路のディ
ジタル化にとってその効果は大である。
能について説明すれば、コンパレータ11を理想特性と
したとき、コンパレータ11による電圧検出の分解能は
パルス幅をカウントするマスタークロックの周波数と平
滑回路52の周期に依存する。例えば、圧電トランス1
の駆動周波数を100KHz、マスタークロックを10
MHzとすれば、パルス幅検出のみで10MHz/10
0KHz=100(分解能)が得られ、ほぼ7ビットの
A/Dコンバータの分解能性能と等しい。さらに、実施
例4においては、平滑回路52により分解能の向上が図
られているため、十分な検出性能を得ることが可能であ
る。なお、実施例4において、前述の実施例3と同様
に、平滑回路52が平均処理ではなくディジタルフィル
タ処理を行う構成にしても上記実施例4と同様の効果を
奏する。
の圧電トランス駆動回路の構成を示すブロック図であ
る。図18の圧電トランス駆動回路は、実施例4の平滑
回路52の代わりに複数の平滑回路52a、52bと切
換回路14により構成された平滑部520を用いたもの
である。図18に示すように、平滑部520には第1の
平滑回路52aと第2の平滑回路52bとを設け、これ
らを切換回路14により切換て応答速度の向上を図って
いる。図18において、他の構成は前述の図15に示し
た圧電トランス駆動回路と同様であり、同一の番号を付
加してその説明を援用する。図18における平滑部52
0の第1の平滑回路52aと第2の平滑回路52bの動
作およびその効果については前述の図13に示した実施
例3における平滑部52と同様であるため、実施例3に
おける説明を援用する。また、実施例4の圧電トランス
駆動回路において、駆動パルスを生成する分周回路9a
を前述の第2の実施例および第3の実施例の分周回路9
aの構成を用いれば、10MHz程度の低いクロック周
波数で駆動パルスの周波数分解能を得ることができ、L
SI化の効果はさらに大きくなる。
である実施例5の圧電トランス駆動回路について添付の
図面を参照して説明する。図19は本発明の一実施の形
態である実施例5の圧電トランス駆動回路の構成を示す
ブロック図である。なお、実施例5において、前述の実
施例1と同一の構成については、同一の番号を付加して
実施例1の説明を援用し、重複した説明は省略する。図
20は実施例5の圧電トランス駆動回路における動作を
示すタイミング波形図である。図19において、整流回
路51は前述の図9に示した実施例3と同一の構成であ
り、ピークホールドによる整流を行い、完全に直流電圧
に変換せず、わずかな交流成分を含んだ電圧信号を出力
する。コンパレータ11はピークホールドされた電圧信
号と、外部から入力される基準レベルとを比較する。コ
ンパレータ11はピークホールドされた電圧信号が基準
レベルより小さい場合に“L”レベルのパルス信号をカ
ウンタ回路13へ出力し、基準レベルより大きい場合に
“H”レベルのパルス信号をカウンタ回路13へ出力す
る。
出力される“H”レベルの信号をカウントするものであ
り、分周回路9aから出力される駆動パルスに同期して
パルス幅を検出するよう構成されている。平滑回路52
は、前述の実施例4の平滑回路52と同じ構成である。
切換回路14は平滑回路52から出力される平滑データ
と、カウンタ回路13から出力されるカウントデータを
切り換えて出力する。切換回路14は、カウントデータ
があらかじめ設定された最小値(MIN)以下の場合
か、あるいはあらかじめ設定された最大値(MAX)以
上の場合に、カウントデータを出力し、それ以外の場合
は平滑データを出力するように設定されている。実施例
5の圧電トランス駆動回路における特徴は、電圧検出手
段として、ピークホールドによる整流回路51とコンパ
レータ11とを用い、整流回路51から出力される振幅
の小さい信号から電圧検出を行うようにしたものであ
る。
の電圧付近での電圧検出分解能が前述の実施例4と比較
し優れているが、整流回路51から出力される信号振幅
が小さいため、検出電圧が基準レベルから離れると、
“H”レベルか“L”レベルの2値しか判別できない可
能性がある。このため、実施例5においては、目標の電
圧値に早く近づける必要があるため、現在の検出電圧に
応じて周波数の変化量を変えるなどの高速制御が行え
ず、応答速度が遅くなるという問題が有り得る。通常こ
のような場合には、1回の制御ループでの周波数変化量
が整流回路51から出力される信号振幅のレベルに相当
する周波数の範囲内に限定して、検出電圧を徐々に目標
に近づける制御になる。これを回避するために実施例5
の圧電トランス駆動回路は、安定動作の必要がない過渡
時に、カウンタ回路13の出力を平滑回路52を通さず
に直接誤差電圧演算回路7に出力して制御の応答速度を
早めるよう構成し、安定した動作が要求される目標電圧
付近においては、平滑回路52によりカウントデータを
平滑化するよう構成したものである。
おける動作について図20を参照しながら説明する。図
20は実施例5の電流検出器4、整流回路51、コンパ
レータ11、カウンタ回路13、平滑回路52、及び切
換回路14の各出力信号におけるタイミング波形図であ
る。図20において、カウンタ回路13のカウントデー
タの最小値(MIN)として“0”が設定されている場
合の波形図である。図20の(a)における点線の正弦
波は電流検出器4で得られる電圧信号を示しており、図
20の(a)における実線の波形は整流回路51におい
てピークホールドされた電圧波形である。図20の
(b)はコンパレータ11の出力波形である。図20の
(b)に示すように、時刻t1まではコンパレータ11
の出力が“L”レベルであるため、図20の(d)に示
すカウンタ回路13の出力は最小設定値の“0”となっ
ている。この間は、カウンタ回路13の出力であるカウ
ントデータ(図20の(d))が誤差電圧演算回路7に
直接に出力されている。このとき、誤差電圧演算回路7
は駆動パルス1周期毎に誤差電圧を計算し、その誤差電
圧は次の駆動パルスの分周比に反映される。この結果、
周波数設定回路8における周波数設定値は迅速に目標の
周波数に近づく。
に近づき、電圧検出が可能な範囲になれば、つまり、カ
ウンタ最小設定値より大きくなれば、誤差電圧演算回路
7への出力は平滑回路52の出力(図20の(e))に
切り替わり、安定した動作になる。以上の説明は、検出
電圧が基準レベルより低いところから目標値に近づいて
行く動作の場合について説明したが、逆の動作つまり基
準レベルより高いところから目標値に近づいていく場合
も同様である。
ついて説明する。コンパレータ11が理想特性を有して
いると仮定したとき、その分解能は、カウント周期期間
のクロック数と整流回路51から出力される検出電圧の
振幅で決定される。すなわち、クロック数が多いほど、
また検出電圧の振幅が小さいほど分解能は向上する。カ
ウント周期期間=駆動パルス=100KHzとし、マス
タークロックを10MHzとした場合、ピークホールド
の整流回路51から出力される電圧振幅の範囲内で、1
0MHz/100KHz=100分解が得られる。
コンパレータ11を用いた簡単な構成により、高精度な
電圧検出値のディジタル化が可能となる。また、実施例
5においては、制御の応答性の欠点を無くすため、平滑
処理されたデータとされていないデータとを切り換えて
誤差電圧演算回路7に入力するよう構成している。これ
により、実施例5は圧電トランスの駆動回路のディジタ
ル化に対して大きな効果を有している。また、実施例5
では、平滑処理の有無で切り換える構成としたが、平滑
処理の時定数を切り換えるように構成しても応答速度の
向上に大きく貢献することが可能である。さらに、本発
明においては、実施例5の整流回路51として他の一般
的な整流手段を使うことや、分周回路9aとして前述の
実施例1の分周比分散分周回路や実施例2の分周方式を
使うことなど様々な応用展開があり、これらにおいて
も、実施例5と同様の効果が得られる。
ところから明かなように、本発明は次の効果を有する。
本発明によれば、マスタークロックを分周して駆動パル
スを生成するときに、分周比を所定の周期で分散し、平
均周波数の分解能を上げることにより、通常液晶コント
ローラなどで使われている10MHz程度のクロックで
高い分解能を得ることができる。これにより、圧電トラ
ンスの駆動回路のLSI化が実用レベルで可能となり、
大幅な部品点数の削減が図れ、小型映像機器のさらなる
小型化の可能な装置となる。また、本発明によれば、分
周比が均等に分散されることにより、フリッカの問題を
回避しながら、平均周波数の分解能を上げることができ
る効果を有する。フリッカは圧電トランスを液晶パネル
のバックライト駆動などに用いた場合に画像のチラツキ
などの問題となるため、本発明は画像表示品位の改善に
大きく貢献する装置となる。
の低ビット化により、低コストの構成でアナログの検出
電圧をディジタル信号に変換でき、駆動回路のLSI化
に際しコストメリットの向上に大きな効果がある。ま
た、従来のアナログ回路では実装スペース面で不利な大
容量のコンデンサを必要としたが、本発明によれば、平
滑処理のディジタル化により、実装スペース面でも大き
な効果が得られる。また、本発明によれば、コンパレー
タによるパルス幅検出の方法より、簡単で低コストの構
成でアナログの検出電圧をディジタル信号に変換でき、
駆動回路のLSI化に際しコストメリット向上に大きな
効果がある。さらに、本発明によれば、コンパレータと
ピークホールド手段と応答速度対策で実用的な制御性能
を確保しながら、簡単で低コストの構成でアナログの検
出電圧を高精度でディジタル信号に変換でき、駆動回路
のLSI化に際しコストメリット向上に大きく効果があ
る。以上のように、本発明は小型映像機器のさらなる小
型化、コスト削減に対して多大な効果を有している。
路の構成を示すブロック図である。
波形図である。
るタイミング波形図である。
るタイミング波形図である。
路を示すブロック図である。
波形図である。
タイミング波形図である。
るタイミング波形図である。
路の構成を示すブロック図である。
グ波形図である。
グ波形図である。
グ波形図である。
ンス駆動回路の構成を示すブロック図である。
説明するタイミング波形図である。
回路の構成を示すブロック図である。
グ波形図である。
グ波形図である。
ンス駆動回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
グ波形図である。
ブロック図である。
ある。
Claims (13)
- 【請求項1】 駆動パルスの周波数で駆動される圧電ト
ランスと、 前記圧電トランスに制御された電流が供給される冷陰極
管と、 前記冷陰極管に流れる負荷電流を検出する電流検出器
と、 前記電流検出器から得られる正弦波状の交流電圧を実質
的に直流電圧に変換する整流回路と、 前記整流回路において整流された電圧信号をディジタル
信号に変換するA/Dコンバータと、 前記A/Dコンバータの出力データと外部から与えられ
る基準データとの差のデータを定数倍して誤差データと
して出力する誤差電圧演算回路と、 前記誤差データから圧電トランスの駆動パルスの周波数
をMビットデータ(Mは整数)として設定する周波数設
定回路と、 所定の周波数のクロックを所定の分周比で分周して圧電
トランスの駆動パルスを生成し、前記分周比が前記圧電
トランスの駆動パルスのN周期(Nは整数)の期間で分
散され、N周期の期間の平均の分周比が前記周波数設定
回路から出力されるMビットデータをNで除算した値と
実質的に等しくなるよう制御する分周回路と、 前記圧電トランスを駆動するためのパワートランジスタ
と、を具備することを特徴とする圧電トランス駆動回
路。 - 【請求項2】 駆動パルスの周波数で駆動される圧電ト
ランスと、 前記圧電トランスに制御された電流が供給される冷陰極
管と、 前記冷陰極管に流れる負荷電流を検出する電流検出器
と、 前記電流検出器から得られる正弦波状の交流電圧を実質
的に直流電圧に変換する整流回路と、 前記整流回路において整流された電圧信号をディジタル
信号に変換するA/Dコンバータと、 前記A/Dコンバータの出力データと外部から与えられ
る基準データとの差データを定数倍し誤差データとして
出力する誤差電圧演算回路と、 前記誤差データから圧電トランスの駆動パルスの周波数
をMビットデータ(Mは整数)として設定する周波数設
定回路と、 所定の周波数のクロックを分周して圧電トランスの駆動
パルスを生成する分周回路と、 前記圧電トランスを駆動するためのパワートランジスタ
とを具備し、 前記分周回路の分周比が所定の周期の期間で分散され、
A0・20+A1・21+…+An-1・2n-1(ただしAxは
0あるいは1の数値)周期目の分周比が、前記周波数設
定回路から出力されるMビットデータの内の下位nビッ
トデータ(B0・20+B1・21+…+Bn-1・2n-1;た
だしBxは0あるいは1の数値)および、上位mビット
データC(Cは10進数)から、 【数1】 により与えられることを特徴とする圧電トランス駆動回
路。 - 【請求項3】 駆動パルスの周波数で駆動される圧電ト
ランスと、 前記圧電トランスに制御された電流が供給される冷陰極
管と、 前記冷陰極管に流れる負荷電流を検出する電流検出器
と、 上記電流検出器から得られる正弦波状の交流電圧を実質
的に直流電圧に変換する整流回路と、 整流された電圧信号を所定のサンプルクロックでディジ
タル信号に変換するA/Dコンバータと、 前記A/Dコンバータの出力データを所定の周期で平滑
化する平滑回路と、 前記平滑回路の出力データと外部から与えられる基準デ
ータとの差データを定数倍し誤差データとして出力する
誤差電圧演算回路と、 前記誤差データから圧電トランスの駆動パルスの周波数
をMビットデータとして設定する周波数設定回路と、 所定の周波数のクロックを分周して圧電トランスの駆動
パルスを生成する分周回路と、 前記圧電トランスを駆動するためのパワートランジスタ
と、を備えたことを特徴とする圧電トランス駆動回路。 - 【請求項4】 平滑化周期と同一周期で平滑化する位相
が異なる複数の平滑回路からなる平滑回路と、 最新の平滑データが出力されるように前記複数の平滑回
路の出力を所定のタイミングで切り替えて誤差電圧演算
回路に出力する切換回路と、をさらに備えたことを特徴
とする請求項3記載の圧電トランス駆動回路。 - 【請求項5】 分周回路の分周比が圧電トランスの駆動
パルスのN周期(Nは整数)の期間で分散され、N周期
の期間の平均の分周比が前記周波数設定回路から出力さ
れるMビットデータ(Mは整数)をNで除算した値と実
質的に等しくなるように設定し、平滑回路の平滑化周期
が、前記駆動パルスのN周期の整数倍としたことを特徴
とする請求項3記載の圧電トランス駆動回路。 - 【請求項6】 分周回路の分周比が圧電トランスの駆動
パルスのN周期の期間で分散され、A0・20+A1・21
+…+An-1・2n-1(ただしAxは0あるいは1の数
値)周期目の分周比が、周波数設定回路から出力される
Mビットデータの内の下位nビットデータ(B0・20+
B1・21+…+Bn-1・2n-1;ただしBxは0あるいは
1の数値)および、上位mビットデータC(Cは10進
数)から、 【数2】 で与えられ、平滑回路の平滑化周期が前記駆動パルスの
N周期の整数倍としたことを特徴とする請求項3記載の
圧電トランス駆動回路。 - 【請求項7】 駆動パルスの周波数で駆動される圧電ト
ランスと、 前記圧電トランスに制御された電流が供給される冷陰極
管と、 前記冷陰極管に流れる負荷電流を検出する電流検出器
と、 前記電流検出器から得られる正弦波状の交流電圧の半波
整流を行う半波整流回路と、 半波整流された電圧信号を所定の基準電圧と比較して
“H”レベルあるいは“L”レベルのデータを出力する
コンパレータと、 前記コンパレータ出力データのパルス幅を検出するパル
ス幅検出回路と、 前期パルス幅検出回路から出力されるパルス幅データを
所定の周期で平滑化する平滑回路と、 前記平滑回路の出力データと外部から与えられる基準デ
ータとの差データを定数倍し誤差データとして出力する
誤差電圧演算回路と、 前記平滑回路の出力データを定数倍し圧電トランスの駆
動パルスの周波数をMビットデータ(Mは整数)として
設定する周波数設定回路と、 所定の周波数のクロックを分周して圧電トランスの駆動
パルスを生成する分周回路と、 前記圧電トランスを駆動するためのパワートランジスタ
を備えたことを特徴とする圧電トランス駆動回路。 - 【請求項8】 平滑化周期と同一周期で平滑化する位相
が異なる複数の平滑回路を有する平滑部と、 最新の平滑データが出力されるように前記複数の平滑回
路の出力を所定のタイミングで切り替えて誤差電圧演算
回路に出力する切換回路と、を備えたことを特徴とする
請求項3又は7記載の圧電トランス駆動回路。 - 【請求項9】 分周回路の分周比が前記圧電トランスの
駆動パルスN周期の期間(Nは整数)で分散され、N周
期の期間の平均の分周比が前記周波数設定回路から出力
されるMビットデータ(Mは整数)をNで除算した値と
実質的に等しくなるように設定し、平滑回路の平滑化周
期が、前記駆動パルスのN周期の整数倍としたことを特
徴とする請求項7記載の圧電トランス駆動回路。 - 【請求項10】 分周回路の分周比が圧電トランスの駆
動パルスのN周期の期間で分散され、A0・20+A1・
21+…+An-1・2n-1(ただしAxは0あるいは1の数
値)周期目の分周比が、周波数設定回路から出力される
Mビットデータの内の下位nビットデータ(B0・20+
B1・21+…+Bn-1・2n-1;ただしBxは0あるいは
1の数値)および、上位mビットデータC(Cは10進
数)から、 【数3】 で与えられ、平滑回路の平滑化周期が前記駆動パルスの
N周期の整数倍としたことを特徴とする請求項7記載の
圧電トランス駆動回路。 - 【請求項11】 駆動パルスの周波数で駆動される圧電
トランスと、 前記圧電トランスに制御された電流が供給される冷陰極
管と、 前記冷陰極管に流れる負荷電流を検出する電流検出器
と、 上記電流検出器から得られる正弦波状の交流電圧を実質
的に直流電圧に変換する整流回路と、 整流された電圧信号を所定の基準電圧と比較して“H”
レベルあるいは“L”レベルのデータを出力するコンパ
レータと、 前記コンパレーのタ出力データを所定の期間カウントす
るカウンタ回路と、 前期カウンタ回路から出力されるカウントデータを所定
の周期で平滑化する平滑回路と、 前期平滑回路の出力データと前記カウンタ回路の出力デ
ータを切換えて出力する切換回路と、 前記切換回路の出力データと外部から与えられる基準デ
ータとの差データを定数倍し誤差データとして出力する
誤差電圧演算回路と、 前記誤差データから圧電トランスの駆動パルスの周波数
をMビットデータ(Mは整数)として設定する周波数設
定回路と、 所定の周波数のクロックを分周して圧電トランスの駆動
パルスを生成する分周回路と、 前記圧電トランスを駆動するためのパワートランジスタ
を備えたことを特徴とする圧電トランス駆動回路。 - 【請求項12】 分周回路の分周比が前記圧電トランス
の駆動パルスN周期(Nは整数)の期間で分散され、N
周期の期間の平均の分周比が前記周波数設定回路から出
力されるMビットデータ(Mは整数)をNで除算した値
と実質的に等しくなるよう設定し、平滑回路の平滑化周
期が前記駆動パルスのN周期の整数倍としたことを特徴
とする請求項11記載の圧電トランス駆動回路。 - 【請求項13】 分周回路の分周比が圧電トランスの駆
動パルスのN周期(Nは整数)の期間で分散され、A0
・20+A1・21+…+An-1・2n-1(ただしAxは0あ
るいは1の数値)周期目の分周比が、周波数設定回路か
ら出力されるMビットデータ(Mは整数)の内の下位n
ビットデータ(B0・20+B1・21+…+Bn-1・
2n-1;ただしBxは0あるいは1の数値)および、上位
mビットデータC(Cは10進数)から、 【数4】 で与えられ、平滑回路の平滑化周期が、前記駆動パルス
のN周期の整数倍としたことを特徴とする請求項11記
載の圧電トランス駆動回路。
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EP04024816A EP1575155A1 (en) | 1998-10-21 | 1999-10-19 | Piezoelectric transformer-driving circuit |
DE69922634T DE69922634T2 (de) | 1998-10-21 | 1999-10-19 | Schaltung zur steuerung von piezoelektrischen transformatoren |
US09/581,974 US6407480B1 (en) | 1998-10-21 | 1999-10-19 | Circuit for driving piezoelectric transformer |
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CNB998018775A CN1171376C (zh) | 1998-10-21 | 1999-10-19 | 压电变压器驱动电路 |
CNA2004100563718A CN1571261A (zh) | 1998-10-21 | 1999-10-19 | 压电变压器驱动电路 |
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- 1998-10-21 JP JP31977898A patent/JP3510805B2/ja not_active Expired - Fee Related
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WO2016136852A1 (ja) * | 2015-02-27 | 2016-09-01 | 株式会社オートネットワーク技術研究所 | 信号発生回路、電圧変換装置及び信号発生方法 |
JP2016163401A (ja) * | 2015-02-27 | 2016-09-05 | 株式会社オートネットワーク技術研究所 | 信号発生回路、電圧変換装置及び信号発生方法 |
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